JP3719670B2 - Insulating film evaluation method, evaluation apparatus thereof, and manufacturing method of the evaluation apparatus - Google Patents

Description

ゲートパターンのドライエッチ工程においては、ゲート形成膜１０３Ａに対して、約３０％のオーバーエッチを行なっているが、エッチング選択比が十分に高いため、ゲート酸化膜１０２でエッチングを確実に停止することができる。このため半導体基板１０１はエッチングされることがない。
【０００７】
ゲート酸化膜１０２の薄膜化に伴い、ゲート形成膜１０３Ａに必要とされるエッチング選択比も高くなりつつあるが、エッチング技術の進展により、現在では１００以上のエッチング選択比も得られるようになっている。
【０００８】
しかしながら、従来のゲート電極の形成方法は、ゲート酸化膜１０２が１０ｎｍ以下にまで薄膜化されると、ゲート酸化膜１０２にパンチスルーが発生するという問題がある。パンチスルーとは、エッチング選択比から理論的にはゲート酸化膜１０２によって十分にエッチングを停止できるはずであるにもかかわらず、ゲート酸化膜１０２におけるゲート電極１０３Ｂの側方領域に生じる破れ孔１０４をいう。図１２にゲート酸化膜１０２に生じた破れ孔（パンチスルー）１０４が発生した様子を示す。
【０００９】
以下、パンチスルーの発生原因を図１３を参照しながら説明する。
【００１０】
図１３に示すように、通常、ゲート電極１０３Ｂに対するドライエッチングは、プラズマから供給される、ハロゲンイオン及び酸素イオンを含むエッチャント（エッチング種）と、シリコンのハロゲン化物を含むデポ性ラジカル（堆積性ラジカル）とが競合的に相互作用を起こすことによりエッチングが進行すると共に、必要なエッチング選択比が実現される。
【００１１】
具体的には、エッチャントのフラックスがデポ性ラジカルのフラックスよりも大きい状態では、ゲート酸化膜１０２のエッチングが進行し、一方、エッチャントのフラックスがデポ性ラジカルのフラックスよりも小さい状態ではゲート酸化膜１０２のエッチングが抑制される。その結果、エッチャントのフラックスがデポ性ラジカルのフラックスよりも小さい状態では、ゲート形成膜１０３Ａのゲート酸化膜１０２に対するエッチング選択比が大きくなる。
【００１２】
このとき、デポ性ラジカルはプラズマから等方的に供給されるため、ゲート酸化膜１０２におけるゲート電極１０３Ｂの側方、例えばゲート電極１０３Ｂの側面から距離ｄをおいた領域には、ある程度の高さを持つゲート電極１０３Ｂが衝立（ついたて）となる、いわゆるシャドウイング効果によって、デポ性ラジカルが十分に供給されない。その上、ゲート電極１０３Ｂの側面から距離ｄをおいた領域には、ゲート電極１０３Ｂの側面で反射したエッチャントがゲート酸化膜１０２の上に集中して入射する。
【００１３】
これにより、半導体基板１０１上において、全体ではエッチャントのフラックスがデポ性ラジカルのフラックスよりも小さいためゲート酸化膜１０２に対するエッチングが進行しない状態であるにもかかわらず、ゲート電極１０３Ｂの側方の近傍領域においては局所的にエッチャントのフラックスがデポ性ラジカルのフラックスよりも大きい状態が出現することになり、図１２に示したようにゲート酸化膜１０２におけるゲート電極１０３Ｂの側方の近傍領域にパンチスルー１０４が発生する。
【００１４】
ところで、ゲート酸化膜１０２に生じるパンチスルー１０４の有無を評価するには、一般に、光学顕微鏡又は電子顕微鏡を用いてゲート酸化膜１０２の表面状態を観察することによって行なっている。
【００１５】
【発明が解決しようとする課題】
しかしながら、前記従来のゲート酸化膜の評価方法は、半導体基板１０１の全体にわたって評価及び観察ができないという問題、及び目視による観察は不安定且つ不確実であるという問題を有している。
【００１６】
本発明は、前記従来の問題に鑑み、ドライエッチ工程における絶縁膜の損傷を半導体基板の全面にわたって簡便に且つ確実に評価できるようにすることを目的とする。
【００１７】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ｐｎ接合を有する半導体基板の主面上にドライエッチングにより露出した絶縁膜と半導体基板との間に逆バイアスとなるように電圧を印加して、ｐｎ接合におけるリーク電流量を測定することにより、絶縁膜の損傷を評価する構成とする。
【００１８】
一般に、ＭＯＳトランジスタにおけるソースやドレインである活性領域上のゲート酸化膜に生じるパンチスルーの深さは、数十〜数百ｎｍである。
【００１９】
そこで、本願発明者らは、種々の検討を重ねた結果、半導体基板の上部に接合面の位置がパンチスルーの深さよりも浅いｐｎ接合を形成し、ｐｎ接合間のリーク電流を測定すると、パンチスルーが生じていない場合と比較して、リーク電流の値が１桁以上も大きくなるという知見を得ている。さらに、ｐｎ接合面がパンチスルーよりも深い場合であっても、該ｐｎ接合面に歪みやリーク電流が生じるという知見をも得ている。
【００２０】
本発明は、この知見により得たｐｎ接合のリーク電流特性を絶縁膜の損傷の評価に適用する。
【００２１】
具体的に、本発明に係る絶縁膜の評価方法は、上部に第１導電型の第１半導体領域を有する半導体基板の上に絶縁膜を形成する第１の工程と、絶縁膜の上に電極パターンを選択的に形成する第２の工程と、電極パターンをマスクとして第２導電型の不純物を半導体基板に導入して、第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、第１半導体領域と第２半導体領域との界面にｐｎ接合を形成する第３の工程と、絶縁膜の上に電極パターンと電気的に絶縁された測定用電極を形成する第４の工程と、測定用電極と半導体基板との間に絶縁膜を介して測定電圧を印加し、ｐｎ接合をリークするリーク電流を測定することにより、絶縁膜又は半導体基板の損傷を評価する第５の工程とを備えている。
【００２２】
本発明の絶縁膜の評価方法によると、絶縁膜の上に電極パターンと電気的に絶縁された測定用電極を形成しておき、形成した測定用電極と半導体基板との間に絶縁膜を介して測定電圧を印加し、ｐｎ接合をリークするリーク電流を測定するため、半導体基板上の絶縁膜の状態を、顕微鏡等を用いた光学的な方法を用いることなく、電気的に観察することができる。その結果、ドライエッチ工程により被る絶縁膜の損傷を、半導体基板の全面にわたって簡便に且つ確実に評価できるようになる。
【００２３】
本発明の絶縁膜の評価方法は、第５の工程において、リーク電流の値が所定値よりも大きい場合には絶縁膜を不良品と判定し、所定値よりも小さいか等しい場合には絶縁膜を良品と判定することが好ましい。
【００２４】
また、本発明の絶縁膜の評価方法は、第５の工程において、第１の測定電圧で生じる第１のリーク電流の値と、第１の測定電圧よりも高い第２の測定電圧で生じる第２のリーク電流の値とを比較し、第２のリーク電流の値が第１のリーク電流の値よりも大きい場合には絶縁膜を不良品と判定し、第２のリーク電流の値が第１のリーク電流の値よりも小さいか等しい場合には絶縁膜を良品と判定することが好ましい。
【００２５】
また、本発明の絶縁膜の評価方法は、第５の工程において、リーク電流の変化率が測定電圧を高くするに従って大きくなる場合には絶縁膜を不良品と判定し、リーク電流の変化率が測定電圧を高くしてもほとんど変化しない場合には絶縁膜を良品と判定することが好ましい。
【００２６】
本発明の絶縁膜の評価方法において、電極パターンが平面櫛形状を有していることが好ましい。
【００２７】
このようにすると、絶縁膜における電極パターンの櫛状の歯、すなわち突き出し部に囲まれた領域にドライエッチングのエッチャントが集中して、絶縁膜に対する損傷が増大するため、リーク電流の測定感度を高めることができる。
【００２８】
本発明の絶縁膜の評価方法において、第２の工程は、絶縁膜の上に電極パターンと間隔をおいてダミー電極パターンを形成する工程を含むことが好ましい。
【００２９】
本発明の絶縁膜の評価方法において、第１の工程は、半導体基板と構成が等しい第１の半導体基板及び第２の半導体基板とを用意する工程を含み、第４の工程は、測定用電極を形成するよりも前に、第１の半導体基板における電極パターンの側面上に第１の側壁絶縁膜を形成する工程と、第２の半導体基板における電極パターンの側面上に第１の側壁絶縁膜と厚さが異なる第２の側壁絶縁膜を形成する工程とを含み、第５の工程において、第１の側壁絶縁膜が形成された第１の半導体基板と、第２の側壁絶縁膜が形成された第２の半導体基板とをそれぞれ評価することが好ましい。
【００３０】
このようにすると、互いに厚さが異なる側壁絶縁膜によって、絶縁膜に発生する損傷位置を特定することが可能となる。
【００３１】
本発明の絶縁膜の評価方法において、絶縁膜がゲート絶縁膜であり、電極パターンがゲート電極であることが好ましい。
【００３２】
このようにすると、ゲート電極の形成後に活性領域上に残されたゲート絶縁膜に生じた損傷の有無を評価することができるため、ゲート電極のパターニング工程におけるドライエッチのエッチング条件、及びゲート電極パターンの設計時における設計パターンの最適化を図ることができる。
【００３３】
本発明に係る絶縁膜の評価装置は、ｐｎ接合を有する半導体基板の上面に形成された第１の絶縁膜と、第１の絶縁膜の上に選択的に形成された電極パターンと、第１の絶縁膜の上で且つ電極パターンとの間に第２の絶縁膜を介在させて形成された測定用電極とを備えている。
【００３４】
本発明の絶縁膜の評価装置によると、ｐｎ接合を有する半導体基板の上面に形成された第１の絶縁膜と、第１の絶縁膜の上に選択的に形成された電極パターンと、第１の絶縁膜の上で且つ電極パターンとの間に第２の絶縁膜を介在させて形成された測定用電極とを備えているため、本発明の絶縁膜の評価方法を確実に実現することができる。
【００３５】
本発明の絶縁膜の評価装置において、電極パターンが平面櫛形状を有していることが好ましい。
【００３６】
本発明の絶縁膜の評価装置は、第１の絶縁膜の上に、電極パターンと間隔をおいて形成されたダミー電極パターンをさらに備えていることが好ましい。
【００３７】
本発明の絶縁膜の評価装置において、第１の絶縁膜がゲート絶縁膜であり、電極パターンがゲート電極であることが好ましい。
【００３８】
本発明に係る絶縁膜の評価装置の製造方法は、上部に第１導電型の第１半導体領域を有する半導体基板の上面に第１の絶縁膜を形成する第１の工程と、第１の絶縁膜の上に電極パターンを選択的に形成する第２の工程と、電極パターンをマスクとして第２導電型の不純物を半導体基板に導入して、第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、第１半導体領域と第２半導体領域との界面にｐｎ接合を形成する第３の工程と、第１の絶縁膜の上に、測定用電極を電極パターンとの間に第２の絶縁膜を介在させて形成する第４の工程とを備えている。
【００３９】
本発明の絶縁膜の評価装置の製造方法によると、上部に第１導電型の第１半導体領域を有する半導体基板の上面に第１の絶縁膜を形成し、その上に電極パターンを選択的に形成する。続いて、電極パターンをマスクとして第２導電型の不純物を半導体基板に導入して、第１半導体領域の上部に第２導電型の第２半導体領域を形成することにより、第１半導体領域と第２半導体領域との界面にｐｎ接合を形成する。さらに、第１の絶縁膜の上で且つ電極パターンとの間に第２の絶縁膜を介在させて測定用電極を形成するため、本発明の絶縁膜の評価装置を確実に得ることができる。
【００４０】
本発明の絶縁膜の評価装置の製造方法は、第２の工程において、電極パターンを平面櫛形状にパターニングすることが好ましい。
【００４１】
本発明の絶縁膜の評価装置の製造方法において、第２の工程が、絶縁膜の上に、電極パターンと間隔をおいてダミー電極パターンを形成する工程を含むことが好ましい。
【００４２】
本発明の絶縁膜の評価装置の製造方法において、第１の絶縁膜がゲート絶縁膜であり、電極パターンがゲート電極であることが好ましい。
【００４３】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００４４】
図１（ａ）及び図１（ｂ）は本発明の第１の実施形態に係るゲート絶縁膜の評価装置であって、（ａ）は平面構成を示し、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面構成を示している。ここでは、便宜上、半導体ウエハに形成された複数のトランジスタのうちの１つの活性領域上のゲート絶縁膜の損傷の有無を評価する評価装置を示している。
【００４５】
図１（ａ）及び図１（ｂ）に示すように、例えばシリコン（Ｓｉ）からなる半導体基板（ウエハ）１１には、その上部に形成された酸化シリコン（ＳｉＯ₂ ）からなる素子分離領域１２と、該素子分離領域１２により囲まれてなるｐ⁺ 型層１３とを有している。
【００４６】
半導体基板１１の主面上には、例えば熱酸化法によるゲート絶縁膜１４が形成され、ゲート絶縁膜１４上におけるｐ⁺ 型層１３のほぼ中央部分には、リン（Ｐ）又はヒ素（Ａｓ）等のｎ型の不純物がドープされたポリシリコンからなるゲート電極１５が形成されている。
【００４７】
ｐ⁺ 型層１３におけるゲート電極１５の側方の領域には、ｐ⁺ 型層１３よりも浅い接合面を持ちソース又はドレインとなるｎ⁺ 型層（活性層）１６が形成されており、これにより、ｐ⁺ 型層１３とｎ⁺ 型層１６との界面にｐｎ接合が形成される。
【００４８】
ゲート電極１５は、その側面及び上面が酸化シリコン又は窒化シリコン（Ｓｉ₃Ｎ₄）等からなる絶縁膜１７により覆われており、ゲート絶縁膜１４の上には、ゲート電極１５及び絶縁膜１７を覆うように、ｎ型の不純物がドープされたポリシリコンからなる測定用電極２０が形成されている。
【００４９】
このように、本実施形態に係るゲート絶縁膜の評価装置は、ゲート電極１５を覆う絶縁膜１７により、ゲート電極１５と測定用電極２０とが電気的に絶縁されている。また、半導体基板１１には、ゲート電極１５のパターニング工程におけるドライエッチングにより、ゲート絶縁膜１４及びその下のｎ⁺ 型層１６に達するパンチスルー２１が生じている状態を示している。
【００５０】
なお、ｐ⁺ 型層１３はイオン注入法により形成してもよく、ｐ導電型を示す半導体基板１１を用いてもよい。
【００５１】
また、第１の実施形態においては、測定用電極２０をゲート電極１５の両側方に設けたが、いずれか一方でもよい。
【００５２】
−評価方法−
以下、前記のように構成された評価装置を用いたゲート絶縁膜の評価方法を説明する。
【００５３】
図１（ｂ）に示すように測定用電極２０と半導体基板１１との間に、ｐ⁺ 型層１３とｎ⁺ 型層１６とからなるｐｎ接合に対して逆バイアスとなるように測定電圧を印加して、ｐｎ接合間のリーク電流を測定する。第１の実施形態においては、測定用電極２０は、ｎ⁺ 型層１６と接続されているため、測定用電極２０に正の電圧を印加し、半導体基板１１には負の電圧を印加すればよい。
【００５４】
図２（ａ）及び図２（ｂ）は、第１の実施形態に係るゲート絶縁膜の評価装置を用いて測定したｐｎ接合間におけるリーク電流と印加電圧との関係（Ｉ−Ｖ特性）であって、（ａ）はゲート絶縁膜にパンチスルーが生じていない場合を表わし、（ｂ）はゲート絶縁膜にパンチスルーが生じている場合を表わしている。ここで、横軸は印加電圧を表わし、縦軸はリーク電流を表わしている。
【００５５】
図２（ａ）に示すように、ゲート絶縁膜１４にパンチスルー２１が生じていない場合には、印加電圧（測定電圧）が所定値を越えると印加電圧に比例して、リーク電流が増加する。
【００５６】
これに対し、ゲート絶縁膜１４にパンチスルー２１が生じている場合には、前述したように、パンチスルー２１は、ゲート絶縁膜１４だけでなく、半導体基板１１の上部に対しても数十ｎｍ程度の深さにまで断面凹状に形成され、その結果、その底部はｐｎ接合面よりもさらに下方に位置している。このため、図２（ｂ）に示すように、パンチスルー２１が生じていると、それが生じていない場合と比べて、ｐｎ接合からのリーク電流は低い印加電圧で発生するようになる。さらに、印加電圧を印加し始める初期状態においては、パンチスルー２１が生じていると、それが生じていない場合と比べて、リーク電流が１桁から２桁程度大きくなることを確認している。
【００５７】
図３（ａ）及び図３（ｂ）は平面櫛形状を有するゲート電極と活性領域上のゲート絶縁膜との走査型電子顕微鏡（ＳＥＭ）写真であって、（ａ）はパンチスルーがゲート絶縁膜に生じている状態を示し、（ｂ）はパンチスルーがゲート絶縁膜に生じていない状態を示している。
【００５８】
また、図３（ｃ）は、図３（ａ）に示すパンチスルーが生じている状態と、図３（ｂ）に示すパンチスルーが生じていない状態とのそれぞれのｐｎ接合間のＩ−Ｖ特性を表わしている。
【００５９】
このように、半導体装置の一部としてパターニングされたゲート電極１５とは電気的に絶縁された測定用電極２０をゲート絶縁膜１４の上に設けることにより、ゲート電極１５に電圧を印加することなく、ｎ⁺ 型層１６と半導体基板１１との間に形成されたｐｎ接合間のリーク電流、すなわちゲート絶縁膜１４の損傷に起因するｐｎ接合間のリーク電流を測定することができる。これにより、ゲート電極１５をパターニングする際のドライエッチング工程におけるゲート絶縁膜１４のパンチスルーの有無を電気的に評価することができるようになる。その結果、ゲート電極１５の形成後に行なうゲート絶縁膜１４に対する損傷の検査工程を電気的に行なえるようになるので、目視検査による不安定さ及び不確実さ、さらには生産性の低さをも解消することができる。
【００６０】
なお、ゲート電極１５には、不純物がドープされた多結晶シリコンを用いたが、これに代えて、不純物がドープされた非晶質シリコンでもよく、さらには、タングステン（Ｗ）又はモリブデン（Ｍｏ）等の金属や、タングステン、モリブデン又はコバルト（Ｃｏ）等の金属シリサイドを用いてもよい。
【００６１】
また、同様に、測定用電極２０には、不純物がドープされた多結晶シリコンを用いたが、これに限られず、アルミニウム（Ａｌ）、アルミニウムを含む合金又はタングステン等の金属を用いてもよい。
【００６２】
以下、ゲート絶縁膜の具体的な評価方法、すなわち良品と不良品との判定方法について図面を参照しながら説明する。
【００６３】
図４（ａ）〜図４（ｃ）は本発明の第１の実施形態に係るゲート絶縁膜の評価方法を用いたゲート絶縁膜の品質の判定方法であって、（ａ）はリーク電流に基準値を設ける第１の判定方法を示し、（ｂ）は異なる印加電圧（測定電圧）によるリーク電流の差分値を用いる第２の判定方法を示し、（ｃ）はリーク電流の増分の印加電圧の増分に対する比の値（変化率）を用いる第３の判定方法を示している。
【００６４】
−第１の判定方法−
まず、第１の判定方法は、図４（ａ）に示すように、リーク電流の値が、例えば、５．０×１０^-4Ａ／ｃｍ² 以上の場合には不良品と判定し、５．０×１０^-4Ａ／ｃｍ² よりも小さい場合には良品と判定する。
【００６５】
従って、第１の方法の判定式は下記の式（１）で表わすことができる。
【００６６】
Ｉ_leak − α ≧ ０ … （１）
但し、Ｉ_leakは、評価対象である試料のリーク電流の値であり、αは基準値である。
【００６７】
−第２の判定方法−
次に、第２の判定方法は、図４（ｂ）に示すように、例えば、第１の印加電圧Ｖ₁ （＝１．５Ｖ）における第１の試料のリーク電流及び第２の試料のリーク電流の差分である第１の差分値ΔＩ₁ を算出し、同様に、第２の印加電圧Ｖ₂ （＝２Ｖ）における第１の試料のリーク電流及び第２の試料のリーク電流の差分である第２の差分値ΔＩ₂ を算出する。ここで、第２の差分値ΔＩ₂ が第１の差分値ΔＩ₁ よりも大きいか等しくなる試料をパンチスルーが生じているとして、該試料を不良品と判定する。また、第２の印加電圧Ｖ₂ は第１の印加電圧Ｖ₁ よりも大きい。
【００６８】
すなわち、判定式は、下記の式（２）で表わすことができる。
【００６９】
ΔＩ₂ − ΔＩ₁ ≧０ …（２）
判定式（２）による判定結果が真である場合に、第１の試料を不良品と判定し、逆に、判定結果が偽である場合に、第１の試料を良品と判定する。
【００７０】
−第３の判定方法−
次に、第３の判定方法は、図４（ｃ）に示すように、例えば、第１の印加電圧Ｖ₁ （＝１Ｖ）と第２の印加電圧Ｖ₂ （＝１．５Ｖ）との間の第１の電圧区間ΔＶ₁ におけるリーク電流の変化量ΔＩ₁ を算出し、同様に、第２の印加電圧Ｖ₂ （＝１．５Ｖ）と第３の印加電圧Ｖ₃ （＝２Ｖ）との間の第２の電圧区間ΔＶ₂ におけるリーク電流の変化量ΔＩ₂ を算出する。但し、第１の印加電圧Ｖ₁ 、第２の印加電圧Ｖ₂ 及び第３の印加電圧Ｖ₃ はこの順に大きいとする。
【００７１】
そこで、判定式は、下記の式（３）で表わすことができる。
【００７２】
ΔＩ₂ ／ΔＶ₂ − ΔＩ₁ ／ΔＶ₁ ＞ ０ …（３）
従って、判定式（３）による判定結果が真である場合に、試料を不良品と判定し、逆に、判定結果が偽である場合に、試料を良品と判定する。
【００７３】
なお、本発明はゲート絶縁膜１４の損傷の有無を判定することにより、ゲート絶縁膜１４の良品及び不良品の判定を行なえるのみならず、ＩＣＰエッチャ等によるドライエッチングのエッチング条件の設定や、設定されたエッチング条件の経時的変化の評価に利用することができる。
【００７４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００７５】
図５（ａ）〜図５（ｅ）は本発明の第２の実施形態に係るゲート絶縁膜の評価装置の製造方法の工程順の断面構成を示している。
【００７６】
まず、図５（ａ）に示すように、シリコンからなる半導体基板１１にの上部に、例えばシャロウトレンチ構造を有する素子分離領域１２を選択的に形成する。その後、半導体基板１１に対して、ホウ素（Ｂ）等のｐ型の不純物イオンをイオン注入することにより、ｐ型ウエルとなるｐ⁺ 型層１３を形成する。
【００７７】
次に、図５（ｂ）に示すように、熱酸化法等により、半導体基板１１の主面上の全面に、例えば膜厚が約２ｎｍのゲート絶縁膜１４を成膜する。続いて、ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シリコンからなるゲート電極形成膜、及び酸化シリコンからなるマスク形成膜を順次堆積する。その後、リソグラフィ法及びドライエッチング法により、マスク形成膜からゲート電極パターンを有するマスク膜１８を形成する。続いて、マスク膜１８をマスクとして、ゲート電極形成膜に対して誘導結合型プラズマ法によるドライエッチングを行なって、ゲート電極形成膜から例えばゲート長が約０．１μｍのゲート電極１５を形成する。ここでは、ゲート電極１５上のマスク膜１８は除去せずに残しておく。このとき、図１３に示したメカニズムにより、ゲート絶縁膜１４におけるゲート電極１５の側部の近傍領域にパンチスルー２１が生じる場合がある。
【００７８】
次に、図５（ｃ）に示すように、ＣＶＤ法により、半導体基板１１上にゲート電極１５を含む全面にわたって、例えば窒化シリコンからなる絶縁膜を堆積し、続いて、エッチバック法により、堆積した絶縁膜からゲート電極１５及びマスク膜１８の側面を覆うサイドウォール１９を形成する。
【００７９】
次に、図５（ｄ）に示すように、マスク膜１８及びサイドウォール１９をマスクとし、半導体基板１１に対して、例えば、加速エネルギーが約３ｋｅＶ、ドーズ量が約１．５×１０¹⁵ｃｍ^-2の注入条件で、ヒ素（Ａｓ）イオンをイオン注入することにより、ｐ⁺ 型層１３よりも浅い接合面を持ち、ソース又はドレインとなるｎ⁺ 型層１６を形成する。
【００８０】
次に、図５（ｅ）に示すように、ＣＶＤ法により、半導体基板１１の上に、マスク膜１８及びサイドウォール１９を含めゲート電極１５を覆うように、ｎ型の不純物がドープされた多結晶シリコンからなる導電膜を堆積する。その後、堆積した導電膜をゲート電極１５を含むようにエッチングして、導電膜から測定用電極２０を形成する。
【００８１】
このように、第２の実施形態によると、ゲート電極１５をパターニングするドライエッチング工程の後に、ゲート電極１５上に除去せずに残したマスク膜１８と、ゲート電極１５の側面上に設けたサイドウォール１９とによって、ゲート電極１５と測定用電極２０とが電気的に絶縁分離される。
【００８２】
なお、パンチスルー２１には、サイドウォール１９を形成する際に窒化シリコンが埋め込まれる場合もあるが、たとえ埋め込まれたとしても、その後のエッチバックによって埋め込まれた窒化シリコンが除去されて、再び穴状となる。さらに、その後の測定用電極２０を形成する工程において、パンチスルー２１には測定用電極２０を構成する導電性の多結晶シリコンが埋め込まれる。
【００８３】
ここで、ｐ⁺ 型層１３はイオン注入により形成したが、ｐ型の半導体基板１１を用いても、ゲート絶縁膜１４の損傷の有無を電気的に評価することができるという効果を得ることができる。
【００８４】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００８５】
図６（ａ）及び図６（ｂ）は本発明の第３の実施形態に係るゲート絶縁膜の評価装置であって、（ａ）は平面構成を示し、（ｂ）はゲート電極近傍のＳＥＭ写真である。
【００８６】
第３の実施形態は、第１又は第２の実施形態に係るゲート絶縁膜の評価装置と比べて、ゲート絶縁膜の損傷の有無の検出感度が向上する構成を有している。なお、ここでも、便宜上、半導体ウエハに形成された複数のトランジスタのうちの１つの活性領域上のゲート絶縁膜の損傷の有無を評価する評価装置を示している。なお、図６（ａ）において、図１（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００８７】
図６（ａ）に示すように、第３の実施形態に係るゲート電極２５は、その両側部からゲート長方向に突き出すように形成された櫛型状の突き出し部２５ａを有している。なお、図示はしていないが、ゲート電極２５の上面及び側面は、測定用電極２０との間を電気的に絶縁する絶縁膜により覆われている。
【００８８】
また、第１の実施形態と同様の方法により、半導体基板１１には、素子分離領域１２に囲まれたｐ⁺ 型１３及びｎ⁺ 型層１６によるｐｎ接合が形成されている。
【００８９】
また、図６（ａ）には、三方をゲート電極２５及びその突き出し部２５ａにより囲まれた領域を、ゲート絶縁膜にパンチスルーが最も発生しやすいパンチスルー発生領域２１Ａとして示している。
【００９０】
図６（ｂ）はパンチスルー発生領域２１Ａを拡大したＳＥＭ写真であって、実際のパンチスルー２１が写し出されている。
【００９１】
このように、三方がゲート電極２５により囲まれていると、ゲート電極２５のパターニング時に、プラズマから異方性をもって入射するイオンを主成分とするエッチャントは十分に入射するものの、等方的に入射するデポ性ラジカルは、ゲート電極２５のシャドウイング効果によって供給が不十分となる。その結果、パンチスルー発生領域２１Ａにおいては、エッチャントのフラックスがデポ性ラジカルのフラックスよりも大きい状態となりやすい。すなわち、エッチャントのフラックスが、ゲート電極２５及びその突き出し部２５ａの各側面で反射してゲート絶縁膜に集中して供給されることになる。このため、三方をゲート電極２５により囲まれる場合の方が、側面が１つの場合よりも供給量が多くなり、その結果、ゲート絶縁膜１４のエッチングが局所的に集中して進行しやすくなる。
【００９２】
このように、第３の実施形態によると、ゲート電極２５の平面形状を櫛形状とすることにより、ゲート電極２５のドライエッチング時にゲート絶縁膜に生じるパンチスルーの発生頻度を高めることができる。
【００９３】
さらに、ゲート絶縁膜のパンチスルーの発生数が増えることにより、ｐｎ接合でのリーク電流を実質的大きくすることができるため、リーク電流の測定が容易となる。
【００９４】
（第４の実施形態）
以下、本発明の第４の実施形態について図面を参照しながら説明する。
【００９５】
第４の実施形態は、ゲート電極のパターン率とゲート絶縁膜に発生するパンチスルーとの相関を評価する方法について説明する。ゲート電極のパターン率とは、ゲート電極パターンの半導体チップ上に占める面積を該半導体チップの面積で除した値をいう。
【００９６】
図７は本発明の第４の実施形態に係るゲート絶縁膜の評価装置の平面構成を示している。図７において、図６（ａ）に示す構成部材と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９７】
図７に示すように、第４の実施形態に係るゲート絶縁膜の評価装置は、ゲート絶縁膜１４の上に、ゲート電極２５の両側に沿って、該ゲート電極２５の突き出し部２５ａと間隔をおくようにダミー電極２６が形成されている。該ダミー電極２６はゲート電極２５と同一の材料からなり、ゲート電極２５のドライエッチングに同時にパターニングされて形成されている。
【００９８】
従って、ダミー電極２６の平面形状を変えることにより、ゲート電極のパターン率を任意に変更することができる。このため、ゲート電極２５のドライエッチング工程におけるパターン率と、ゲート絶縁膜１４に発生するパンチスルーとの相関を評価することができる。なお、ここでは、ダミー電極２６をゲート電極２５の両側に設けたがいずれか一方に設けてもよい。
【００９９】
図８は第４の実施形態に係るゲート絶縁膜の評価装置により得た、ゲート電極のパターン率とゲート絶縁膜に発生するパンチスルーによる不良率との関係を示している。
【０１００】
ゲート電極のパターン率によってパンチスルーによる不良の発生頻度が変化する理由は以下のように考えられる。
【０１０１】
前述したように、多結晶シリコンからなるゲート電極のドライエッチングには、そのエッチングガスとして、臭化水素（ＨＢｒ）、塩素（Ｃｌ₂ ）及び酸素（Ｏ₂ ）等が用いられる。このとき、デポ性ラジカルとなるのは、これらエッチャントとシリコン（Ｓｉ）との反応生成物であるＳｉＢｒ_xＯ_y（但し、ｘ，ｙは整数）である。
【０１０２】
ところで、ゲート電極のパターン率が大きくなると、多結晶シリコンに対するエッチング量が少なくなり、従って、反応生成物であるＳｉＢｒ_xＯ_yの生成量も少なくなる。その結果、エッチャントのフラックスはデポ性ラジカルのフラックスよりも大きい状態となるため、ゲート絶縁膜に発生するパンチスルーは増加する。
【０１０３】
逆に、ゲート電極のパターン率が小さくなり過ぎると、多結晶シリコンに対するエッチング量が増大して多量の反応生成物が発生する。その結果、デポ性ラジカルを生成する酸素ラジカル（Ｏ^* ）のプラズマ中からの供給が不足し、エッチャントのフラックスがデポ性ラジカルのフラックスよりも大きくなるため、やはり不良率が大きくなる。
【０１０４】
以上のことから、ゲート絶縁膜のパンチスルーによる不良率を小さくすることが可能となるゲート電極のパターン率には最適な範囲があることが分かる。
【０１０５】
本実験結果によると、ゲート電極のパターン率が２０％〜４０％の間ではゲート絶縁膜のパンチスルーによる不良が０％となり、ゲート電極のパターン率が５０％以上では、ゲート絶縁膜に発生するパンチスルーが増加し、例えばパターン率が９０％の場合は不良率が約８０％となる。
【０１０６】
すなわち、ゲートパターンの設計時に、ゲート電極のパターン率を約２０％〜４０％とすれば、ゲート絶縁膜のパンチスルーによる不良を抑制することが可能となることが分かる。
【０１０７】
このように、第４の実施形態に係るゲート絶縁膜の評価装置によると、ゲート電極のパターン率とゲート絶縁膜のパンチスルーとの相関を求めることができるため、この相関を設計ルールにフィードバックすることができるので、設計時にゲート電極のパターン率を決定することによって、ゲート絶縁膜のパンチスルーによる不良の発生を防止することが可能となる。
【０１０８】
（第５の実施形態）
以下、本発明の第５の実施形態について図面を参照しながら説明する。
【０１０９】
第５の実施形態は、ゲート絶縁膜にパンチスルーが生じる位置を評価する方法について説明する。具体的には、サイドウォールの厚さが互いに異なる第１の評価装置及び第２の評価装置を作製し、両装置のリーク電流の値の相違によりパンチスルーが生じた位置を評価する。
【０１１０】
ここで、第２の評価装置は第１の評価装置と比べてサイドウォールの基板面方向の膜厚を大きくなるように設定している。
【０１１１】
−第１の評価装置の製造方法−
図９（ａ）〜図９（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第１の評価装置の製造方法の工程順の断面構成を示している。
【０１１２】
まず、シリコンからなる半導体基板１１の上部に、第２の実施形態と同様にして、素子分離領域（図示せず）を選択的に形成する。その後、図９（ａ）に示すように、半導体基板１１に対して、ｐ型の不純物イオンをイオン注入することにより、ｐ型ウエルとなるｐ⁺ 型層１３を形成する。
【０１１３】
次に、図９（ｂ）に示すように、熱酸化法等により、半導体基板１１の主面上の全面に、例えば膜厚が約２ｎｍのゲート絶縁膜１４を成膜する。続いて、ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シリコンからなるゲート電極形成膜、及び酸化シリコンからなるマスク形成膜を順次堆積する。その後、マスク形成膜からゲート電極パターンを有するマスク膜１８を形成し、続いて、マスク膜１８をマスクとして、ゲート電極形成膜に対して誘導結合型プラズマ法によるドライエッチングを行なって、ゲート電極形成膜から例えばゲート長が約０．１μｍのゲート電極１５を形成する。ここでも、ゲート電極１５上のマスク膜１８を除去せずに残しておく。このとき、前述したように、デポ性ラジカルの半導体基板１１上への供給量が十分でなく且つゲート絶縁膜１４の膜厚が１０ｎｍ程度よりも小さいため、ゲート絶縁膜１４におけるゲート電極１５の側面から例えば距離ｄの位置にパンチスルー２１が生じるとする。
【０１１４】
次に、図９（ｃ）に示すように、ＣＶＤ法により、半導体基板１１上にゲート電極１５を含む全面にわたって、例えば窒化シリコンからなる絶縁膜を堆積し、続いて、エッチバック法により、堆積した絶縁膜からゲート電極１５及びマスク膜１８の側面を覆うサイドウォール１９Ａを形成する。ここでは、サイドウォール１９Ａの基板面方向の厚さｘ₁ は、パンチスルー２１のゲート電極１５の側面からの距離ｄよりも小さい。
【０１１５】
次に、図９（ｄ）に示すように、マスク膜１８及びサイドウォール１９Ａをマスクとし、半導体基板１１に対して、ｎ型の不純物イオンをイオン注入することにより、ｐ⁺ 型層１３よりも浅い接合面を持ち且つソース又はドレインとなるｎ⁺ 型層１６を形成する。
【０１１６】
次に、図９（ｅ）に示すように、半導体基板１１の上に、ＣＶＤ法により、マスク膜１８及びサイドウォール１９Ａを含めゲート電極１５を覆うように、ｎ型の不純物がドープされた多結晶シリコンからなる導電膜を堆積する。その後、堆積した導電膜をゲート電極１５を含むようにエッチングして、導電膜から測定用電極２０を形成する。
【０１１７】
−第２の評価装置の製造方法−
図１０（ａ）〜図１０（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第２の評価装置の製造方法の工程順の断面構成を示している。
【０１１８】
まず、シリコンからなる半導体基板１１の上部に、第１の評価装置と同様に、素子分離領域（図示せず）を形成する。その後、図１０（ａ）に示すように、半導体基板１１に対して、ｐ型の不純物イオンをイオン注入することにより、ｐ型ウエルとなるｐ⁺ 型層１３を形成する。
【０１１９】
次に、図１０（ｂ）に示すように、熱酸化法等により、半導体基板１１の主面上の全面に、第１の評価装置と同等の膜厚を持つゲート絶縁膜１４を成膜する。続いて、ＣＶＤ法により、ｎ型の不純物がドープされた多結晶シリコンからなるゲート電極形成膜、及び酸化シリコンからなるマスク形成膜を順次堆積する。その後、マスク形成膜からゲート電極パターンを有するマスク膜１８を形成し、続いて、マスク膜１８をマスクとして、ゲート電極形成膜に対して誘導結合型プラズマ法によるドライエッチングを行なって、ゲート電極形成膜から、第１の評価装置と同等のゲート長を持つゲート電極１５を形成する。この場合も、デポ性ラジカルの半導体基板１１上への供給量が十分でなく且つゲート絶縁膜１４の膜厚が１０ｎｍ程度よりも小さいため、ゲート絶縁膜１４におけるゲート電極１５の側面から例えば距離ｄの位置にパンチスルー２１が生じるとする。
【０１２０】
次に、図１０（ｃ）に示すように、ＣＶＤ法により、半導体基板１１上にゲート電極１５を含む全面にわたって、例えば窒化シリコンからなる絶縁膜を堆積し、続いて、エッチバック法により、堆積した絶縁膜からゲート電極１５及びマスク膜１８の側面を覆うサイドウォール１９Ｂを形成する。第２の評価装置に係るサイドウォール１９Ｂの基板面方向の厚さｘ₂ は、第１の評価装置に係るサイドウォール１９Ａの基板面方向の厚さｘ₁ よりも大きくなるようにパターンニングする。ここでは、サイドウォール１９Ｂの基板面方向の厚さｘ₂ は、パンチスルー２１のゲート電極１５の側面からの距離ｄよりも大きくなっている。
【０１２１】
次に、図１０（ｄ）に示すように、マスク膜１８及びサイドウォール１９Ｂをマスクとし、半導体基板１１に対して、ｎ型の不純物イオンをイオン注入することにより、ｐ⁺ 型層１３よりも浅い接合面を持ち且つソース又はドレインとなるｎ⁺ 型層１６を形成する。
【０１２２】
次に、図１０（ｅ）に示すように、半導体基板１１の上に、ＣＶＤ法により、マスク膜１８及びサイドウォール１９Ａを含めゲート電極１５を覆うように、ｎ型の不純物がドープされた多結晶シリコンからなる導電膜を堆積する。その後、堆積した導電膜をゲート電極１５を含むようにエッチングして、導電膜から測定用電極２０を形成する。
【０１２３】
−パンチスルー位置の評価方法−
以下、同一条件のドライエッチング工程によりパターニングされ且つ互いに異なる膜厚を持つサイドウォール１９Ａ、１９Ｂが形成されたゲート電極１５を有する第１の評価装置と第２の評価装置とを用いて、パンチスルー２１の発生位置を特定する方法を説明する。
【０１２４】
まず、第１の評価装置に対して、第１の実施形態と同様に、測定用電極２０と半導体基板１１との間にｐｎ接合に対して逆バイアスとなるように測定電圧を印加して、ｐｎ接合のリーク電流を測定すると、ｐｎ接合間に相対的に大きいリーク電流が観察される。
【０１２５】
これに対し、第２の評価装置の場合には、測定用電極２０と半導体基板１１との間にｐｎ接合に対して逆バイアスとなるように測定電圧を印加しても、リーク電流はほとんど観察されない。
【０１２６】
このｐｎ接合の測定結果から、パンチスルー２１のゲート電極１５の側面からの距離ｄは、目視によることなく、サイドウォール１９Ａの厚さｘ₁ よりも大きく且つサイドウォール１９Ｂの厚さｘ₂ よりも小さいことを確認することができる。なお、具体的なパンチスルー２１の有無の判定方法は、例えば第１の実施形態で説明した第１〜第３の判定方法のうちの１つを用いれば良い。
【０１２７】
このように第５の実施形態によると、ゲート電極１５の側面上に設けるサイドウォール１９の厚さ（サイドウォール長）を変えた複数の評価装置を用いてｐｎ接合のリーク電流を測定することにより、ゲート絶縁膜１４のパンチスルー２１のゲート電極１５の側面からの距離ｄを電気的に評価することが可能となる。
【０１２８】
前述したように、ゲート絶縁膜１４に発生するパンチスルー２１の位置は、エッチャントのゲート電極１５の側面反射に依存するため、パンチスルー２１の発生位置を評価できることにより、ゲート電極１５に対するドライエッチング工程におけるエッチャントの入射角度を決定する圧力等のエッチング条件、及びゲート電極１５の高さ寸法を最適化することができる。
【０１２９】
なお、第１〜第５の各実施形態においては、いずれもゲート電極１５、２５の導電型をｎ型としたが、これに限られず、ｐ型としても同様の効果を得られることはいうまでもない。
【０１３０】
また、第１〜第５の各実施形態においては、絶縁膜の評価対象をゲート絶縁膜としたが、これには限られず、ゲート絶縁膜以外にも、絶縁膜上に形成された半導体、絶縁体又は導電体からなる部材に対して、該部材をプラズマを用いたドライエッチによりパターニングする際に、絶縁膜の下方にｐｎ接合があって、該絶縁膜をエッチング停止層とするような場合に有効である。
【０１３１】
また、ゲート電極１５、２５のパターニングに用いるドライエッチング法は、誘導結合型プラズマエッチングに限られず、プラズマを用いるエッチング法であれば良い。
【０１３２】
【発明の効果】
本発明に係る絶縁膜の評価方法、その評価装置及びその評価装置の製造方法によると、半導体基板上の絶縁膜の状態を、目視に頼ることなく電気的に観察することができるため、ドライエッチ工程により被る絶縁膜の損傷を半導体基板の全面にわたって簡便に且つ確実に評価できるようになる。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係るゲート絶縁膜の評価装置を示し、（ａ）は平面図であり、（ｂ）は（ａ）のＩｂ−Ｉｂ線における断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係るゲート絶縁膜の評価装置を用いて測定したｐｎ接合間におけるリーク電流と印加電圧との関係（Ｉ−Ｖ特性）を表わすグラフであって、（ａ）はゲート絶縁膜にパンチスルーが生じていない場合を表わし、（ｂ）はゲート絶縁膜にパンチスルーが生じている場合を表わしている。
【図３】（ａ）及び（ｂ）は平面櫛形状を有するゲート電極と活性層上のゲート絶縁膜との走査型電子顕微鏡（ＳＥＭ）写真であって、（ａ）はパンチスルーがゲート絶縁膜に生じている状態を示し、（ｂ）はパンチスルーがゲート絶縁膜に生じていない状態を示している。（ｃ）は（ａ）に示すパンチスルーが生じている状態と、（ｂ）に示すパンチスルーが生じていない状態とのそれぞれのｐｎ接合間のＩ−Ｖ特性を表わすグラフである。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係るゲート絶縁膜の評価方法を用いたゲート絶縁膜の品質の判定方法を示し、（ａ）はリーク電流に基準値を設ける第１の判定方法を示すグラフであり、（ｂ）は異なる印加電圧によるリーク電流の差分値を用いる第２の判定方法を示すグラフであり、（ｃ）はリーク電流の増分の印加電圧の増分に対する比の値を用いる第３の判定方法を示すグラフである。
【図５】（ａ）〜（ｅ）は本発明の第２の実施形態に係るゲート絶縁膜の評価装置の製造方法を示す工程順の構成断面図である。
【図６】（ａ）及び（ｂ）は本発明の第３の実施形態に係るゲート絶縁膜の評価装置を示し、（ａ）は平面図であり、（ｂ）はゲート電極近傍のＳＥＭ写真である。
【図７】本発明の第４の実施形態に係るゲート絶縁膜の評価装置を示す平面図である。
【図８】本発明の第４の実施形態に係るゲート絶縁膜の評価装置により得た、ゲート電極のパターン率とゲート絶縁膜に発生するパンチスルーによる不良率との関係を示すグラフである。
【図９】（ａ）〜（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第１の評価装置の製造方法を示す工程順の構成断面図である。
【図１０】（ａ）〜（ｅ）は本発明の第５の実施形態に係るゲート絶縁膜の第２の評価装置の製造方法を示す工程順の構成断面図である。
【図１１】従来の多結晶シリコンからなるゲート電極の形成方法を示す工程順の構成断面図である。
【図１２】従来の多結晶シリコンからなるゲート電極の形成時に発生するパンチスルーを模式的に表わした構成断面図である。
【図１３】従来の多結晶シリコンからなるゲート電極に発生するパンチスルーの発生原因を説明する模式的な構成断面図である。
【符号の説明】
１１ 半導体基板（ウエハ）
１２ 素子分離領域
１３ ｐ⁺ 型層
１４ ゲート絶縁膜
１５ ゲート電極
１６ ｎ⁺ 型層
１７ 絶縁膜
１８ マスク膜
１９ サイドウォール（側壁絶縁膜）
１９Ａ サイドウォール（側壁絶縁膜）
１９Ｂ サイドウォール（側壁絶縁膜）
２０ 測定用電極
２１ パンチ スルー
２５ ゲート電極
２５ａ 突き出し部
２６ ダミー電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an insulating film evaluation method for evaluating the presence or absence of damage to an insulating film, an evaluation apparatus therefor, and a method for manufacturing the evaluation apparatus.
[0002]
[Prior art]
In recent years, with the demand for higher speed and higher performance in LSIs, the gate insulating film of MIS type transistors has become increasingly thinner. For this reason, in the dry etching process for patterning the gate electrode, how to suppress damage to the gate insulating film due to the dry etching is a big problem.
[0003]
An outline of a conventional method for forming a gate electrode made of polycrystalline silicon will be described below with reference to FIGS. 11 (a) and 11 (b).
[0004]
As shown in FIG. 11A, first, a gate oxide film 102 having a thickness of about 2 nm is formed on the main surface of a semiconductor substrate 101 made of silicon having a p-type well 101a formed thereon, and then. A gate formation film 103A made of polycrystalline silicon is deposited. Thereafter, a resist pattern 110 having a gate pattern is formed on the gate formation film 103A by lithography.
[0005]
Next, dry etching is performed on the gate formation film 103A using the resist pattern 110 as a mask to form a gate electrode 103B having a gate length of about 0.1 μm from the gate formation film 103A, thereby FIG. The structure shown in is obtained. Here, for dry etching, for example, an inductively coupled plasma (ICP) etcher is used.
[0006]
An example of etching conditions is shown below.

In the gate pattern dry etching process, about 30% overetching is performed on the gate forming film 103A. However, since the etching selectivity is sufficiently high, the etching is surely stopped at the gate oxide film 102. Can do. For this reason, the semiconductor substrate 101 is not etched.
[0007]
As the gate oxide film 102 is made thinner, the etching selectivity required for the gate formation film 103A is increasing. However, with the progress of etching technology, an etching selectivity of 100 or more is now obtained. Yes.
[0008]
However, the conventional method for forming a gate electrode has a problem that punch-through occurs in the gate oxide film 102 when the gate oxide film 102 is thinned to 10 nm or less. Punch-through is that the etching selectivity should theoretically be able to stop etching sufficiently by the gate oxide film 102. Or Regardless, it refers to a torn hole 104 formed in a side region of the gate electrode 103B in the gate oxide film 102. FIG. 12 shows a state in which a broken hole (punch through) 104 generated in the gate oxide film 102 is generated.
[0009]
Hereinafter, the cause of punch-through will be described with reference to FIG.
[0010]
As shown in FIG. 13, normally, dry etching for the gate electrode 103B is performed by using an etchant (etching species) containing halogen ions and oxygen ions and a depot radical (depositing radicals) containing silicon halide, which is supplied from plasma. Etching advances as a result of competitive interaction with), and a necessary etching selectivity is realized.
[0011]
Specifically, the etching of the gate oxide film 102 proceeds when the etchant flux is higher than the deposition radical flux, while the etching of the gate oxide film 102 occurs when the etchant flux is lower than the deposition radical flux. Etching is suppressed. As a result, in a state where the etchant flux is smaller than the deposition radical flux, the etching selectivity of the gate formation film 103A to the gate oxide film 102 increases.
[0012]
At this time, since the depot radical is isotropically supplied from the plasma, the gate oxide film 102 has a certain height in a region at a distance d from the side of the gate electrode 103B, for example, the side surface of the gate electrode 103B. Due to the so-called shadowing effect in which the gate electrode 103 </ b> B having a screen becomes a screen, the depot radical is not sufficiently supplied. In addition, the etchant reflected from the side surface of the gate electrode 103B is incident on the gate oxide film 102 in a concentrated manner in a region at a distance d from the side surface of the gate electrode 103B.
[0013]
Thereby, on the semiconductor substrate 101, the etchant flux is smaller than the deposit radical radical flux as a whole, so that the etching of the gate oxide film 102 does not proceed, but the region near the side of the gate electrode 103B. In FIG. 12, a state where the etchant flux is locally larger than that of the deposit radical appears, and the punch-through 104 is formed in the region near the side of the gate electrode 103B in the gate oxide film 102 as shown in FIG. Will occur.
[0014]
Incidentally, in order to evaluate the presence or absence of the punch-through 104 generated in the gate oxide film 102, generally, the surface state of the gate oxide film 102 is observed using an optical microscope or an electron microscope.
[0015]
[Problems to be solved by the invention]
However, the conventional method for evaluating a gate oxide film has a problem that the entire semiconductor substrate 101 cannot be evaluated and observed, and a visual observation is unstable and uncertain.
[0016]
In view of the above-described conventional problems, an object of the present invention is to make it possible to easily and reliably evaluate damage to an insulating film over the entire surface of a semiconductor substrate in a dry etching process.
[0017]
[Means for Solving the Problems]
In order to achieve the above object, the present invention applies a voltage so that a reverse bias is applied between an insulating film exposed by dry etching on a main surface of a semiconductor substrate having a pn junction and the semiconductor substrate. By measuring the amount of leakage current at the junction, the insulating film is evaluated for damage.
[0018]
Generally, the depth of punch-through generated in a gate oxide film on an active region which is a source or drain in a MOS transistor is several tens to several hundreds of nm.
[0019]
Therefore, as a result of various studies, the inventors of the present application formed a pn junction whose junction surface is shallower than the punch-through depth above the semiconductor substrate, and measured the leakage current between the pn junctions. It has been found that the value of the leakage current is increased by one digit or more as compared with the case where no through occurs. Furthermore, even when the pn junction surface is deeper than the punch-through, it has been found that distortion and leakage current occur in the pn junction surface.
[0020]
The present invention applies the leakage current characteristics of the pn junction obtained from this finding to the evaluation of damage to the insulating film.
[0021]
Specifically, the insulating film evaluation method according to the present invention includes a first step of forming an insulating film on a semiconductor substrate having a first semiconductor region of a first conductivity type thereon, and an electrode on the insulating film. A second step of selectively forming a pattern; and introducing a second conductivity type impurity into the semiconductor substrate using the electrode pattern as a mask to form a second conductivity type second semiconductor region on the first semiconductor region. By doing so, a third step of forming a pn junction at the interface between the first semiconductor region and the second semiconductor region, and a fourth step of forming a measurement electrode electrically insulated from the electrode pattern on the insulating film And measuring the leakage current that leaks the pn junction by applying a measurement voltage through the insulating film between the measurement electrode and the semiconductor substrate, and evaluating the damage of the insulating film or the semiconductor substrate. The process is provided.
[0022]
According to the insulating film evaluation method of the present invention, a measurement electrode that is electrically insulated from the electrode pattern is formed on the insulating film, and the insulating film is interposed between the formed measurement electrode and the semiconductor substrate. In order to measure the leakage current that leaks the pn junction by applying a measurement voltage, the state of the insulating film on the semiconductor substrate can be electrically observed without using an optical method using a microscope or the like. it can. As a result, it becomes possible to easily and reliably evaluate damage to the insulating film that is caused by the dry etching process over the entire surface of the semiconductor substrate.
[0023]
In the fifth step, the insulating film evaluation method of the present invention determines that the insulating film is defective when the value of the leakage current is larger than a predetermined value, and the insulating film is smaller than or equal to the predetermined value. Is preferably determined as non-defective.
[0024]
In the fifth step, the insulating film evaluation method of the present invention includes a first leakage current value generated at the first measurement voltage and a second measurement voltage higher than the first measurement voltage in the fifth step. When the value of the second leakage current is larger than the value of the first leakage current, the insulating film is determined to be defective, and the value of the second leakage current is If the value of the leak current is smaller than or equal to 1, it is preferable to determine that the insulating film is a non-defective product.
[0025]
In addition, in the fifth step, the insulating film evaluation method of the present invention determines that the insulating film is defective when the rate of change in leakage current increases as the measurement voltage is increased, and the rate of change in leakage current is If the measured voltage hardly changes even when the measurement voltage is increased, it is preferable to determine that the insulating film is a non-defective product.
[0026]
In the insulating film evaluation method of the present invention, the electrode pattern preferably has a planar comb shape.
[0027]
In this case, the etchant of the dry etching concentrates on the comb-shaped teeth of the electrode pattern in the insulating film, that is, the region surrounded by the protruding portion, and damage to the insulating film increases, so that the measurement sensitivity of the leakage current is increased. be able to.
[0028]
In the insulating film evaluation method of the present invention, it is preferable that the second step includes a step of forming a dummy electrode pattern on the insulating film at an interval from the electrode pattern.
[0029]
In the insulating film evaluation method of the present invention, the first step includes a step of preparing a first semiconductor substrate and a second semiconductor substrate having the same configuration as the semiconductor substrate, and the fourth step is a measurement electrode. Forming a first sidewall insulating film on the side surface of the electrode pattern in the first semiconductor substrate, and forming a first sidewall insulating film on the side surface of the electrode pattern in the second semiconductor substrate. Forming a second sidewall insulating film having a thickness different from that of the first semiconductor substrate on which the first sidewall insulating film is formed and forming a second sidewall insulating film in the fifth step. It is preferable to evaluate each of the formed second semiconductor substrates.
[0030]
In this way, it is possible to specify a damage position generated in the insulating film by the side wall insulating films having different thicknesses.
[0031]
In the insulating film evaluation method of the present invention, the insulating film is preferably a gate insulating film, and the electrode pattern is preferably a gate electrode.
[0032]
In this way, since it is possible to evaluate the presence or absence of damage caused in the gate insulating film left on the active region after the formation of the gate electrode, the etching conditions of the dry etch in the gate electrode patterning process, and the gate electrode pattern It is possible to optimize the design pattern at the time of designing.
[0033]
An insulating film evaluation apparatus according to the present invention includes a first insulating film formed on an upper surface of a semiconductor substrate having a pn junction, an electrode pattern selectively formed on the first insulating film, And a measurement electrode formed by interposing a second insulating film between the insulating film and the electrode pattern.
[0034]
According to the insulating film evaluation apparatus of the present invention, the first insulating film formed on the upper surface of the semiconductor substrate having a pn junction, the electrode pattern selectively formed on the first insulating film, and the first And the measurement electrode formed by interposing the second insulating film between the electrode pattern and the electrode pattern, the method for evaluating the insulating film of the present invention can be reliably realized. it can.
[0035]
In the insulating film evaluation apparatus of the present invention, the electrode pattern preferably has a planar comb shape.
[0036]
The insulating film evaluation apparatus of the present invention preferably further includes a dummy electrode pattern formed on the first insulating film with a space from the electrode pattern.
[0037]
In the insulating film evaluation apparatus of the present invention, it is preferable that the first insulating film is a gate insulating film and the electrode pattern is a gate electrode.
[0038]
The method for manufacturing an insulating film evaluation apparatus according to the present invention includes a first step of forming a first insulating film on an upper surface of a semiconductor substrate having a first semiconductor region of a first conductivity type on the upper portion, and a first insulation. A second step of selectively forming an electrode pattern on the film; a second conductivity type impurity is introduced into the semiconductor substrate using the electrode pattern as a mask; and a second conductivity type second electrode is formed on the first semiconductor region. Forming a pn junction at the interface between the first semiconductor region and the second semiconductor region by forming the two semiconductor regions, and forming a measurement electrode on the first insulating film with the electrode pattern And a fourth step in which a second insulating film is interposed therebetween.
[0039]
According to the method for manufacturing an insulating film evaluation apparatus of the present invention, the first insulating film is formed on the upper surface of the semiconductor substrate having the first semiconductor region of the first conductivity type on the upper portion, and the electrode pattern is selectively formed thereon. Form. Subsequently, a second conductivity type impurity is introduced into the semiconductor substrate using the electrode pattern as a mask, and a second conductivity type second semiconductor region is formed above the first semiconductor region. (2) A pn junction is formed at the interface with the semiconductor region. Furthermore, since the measurement electrode is formed on the first insulating film and with the second insulating film interposed between the electrode pattern, the insulating film evaluation apparatus of the present invention can be obtained with certainty.
[0040]
In the method for manufacturing the insulating film evaluation apparatus of the present invention, in the second step, the electrode pattern is preferably patterned into a planar comb shape.
[0041]
In the method for manufacturing an insulating film evaluation apparatus according to the present invention, it is preferable that the second step includes a step of forming a dummy electrode pattern on the insulating film at an interval from the electrode pattern.
[0042]
In the method for manufacturing an insulating film evaluation apparatus of the present invention, it is preferable that the first insulating film is a gate insulating film and the electrode pattern is a gate electrode.
[0043]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
A first embodiment of the present invention will be described with reference to the drawings.
[0044]
FIGS. 1A and 1B are gate insulating film evaluation apparatuses according to a first embodiment of the present invention, in which FIG. 1A shows a planar configuration and FIG. The cross-sectional structure in line -Ib is shown. Here, for the sake of convenience, an evaluation apparatus for evaluating the presence or absence of damage to the gate insulating film on one active region of a plurality of transistors formed on a semiconductor wafer is shown.
[0045]
As shown in FIGS. 1A and 1B, a semiconductor substrate (wafer) 11 made of, for example, silicon (Si) is formed on a silicon oxide (SiO 2) formed thereon. ₂ Device isolation region 12 and p surrounded by the device isolation region 12 ⁺ And a mold layer 13.
[0046]
A gate insulating film 14 is formed on the main surface of the semiconductor substrate 11 by, for example, a thermal oxidation method, and p on the gate insulating film 14 is formed. ⁺ A gate electrode 15 made of polysilicon doped with an n-type impurity such as phosphorus (P) or arsenic (As) is formed at a substantially central portion of the mold layer 13.
[0047]
p ⁺ The region on the side of the gate electrode 15 in the mold layer 13 includes p ⁺ N having a junction surface shallower than the mold layer 13 and serving as a source or drain ⁺ A mold layer (active layer) 16 is formed, whereby p ⁺ Mold layer 13 and n ⁺ A pn junction is formed at the interface with the mold layer 16.
[0048]
The side and top surfaces of the gate electrode 15 are silicon oxide or silicon nitride (Si _Three N _Four The measurement electrode 20 made of polysilicon doped with an n-type impurity so as to cover the gate electrode 15 and the insulation film 17 on the gate insulation film 14. Is formed.
[0049]
As described above, in the gate insulating film evaluation apparatus according to the present embodiment, the gate electrode 15 and the measurement electrode 20 are electrically insulated by the insulating film 17 covering the gate electrode 15. Further, the gate insulating film 14 and the n n under the gate insulating film 14 are formed on the semiconductor substrate 11 by dry etching in the patterning process of the gate electrode 15. ⁺ A state in which punch-through 21 reaching the mold layer 16 is generated is shown.
[0050]
P ⁺ The mold layer 13 may be formed by an ion implantation method, or a semiconductor substrate 11 having a p conductivity type may be used.
[0051]
In the first embodiment, the measurement electrode 20 is provided on both sides of the gate electrode 15, but either one may be provided.
[0052]
-Evaluation method-
Hereinafter, a method for evaluating a gate insulating film using the evaluation apparatus configured as described above will be described.
[0053]
As shown in FIG. 1B, between the measurement electrode 20 and the semiconductor substrate 11, p ⁺ Mold layer 13 and n ⁺ A measurement voltage is applied to the pn junction composed of the mold layer 16 so as to be a reverse bias, and a leakage current between the pn junctions is measured. In the first embodiment, the measurement electrode 20 has n ⁺ Since it is connected to the mold layer 16, a positive voltage may be applied to the measurement electrode 20 and a negative voltage may be applied to the semiconductor substrate 11.
[0054]
2A and 2B show the relationship (IV characteristics) between the leakage current and the applied voltage between pn junctions measured using the gate insulating film evaluation apparatus according to the first embodiment. Here, (a) represents the case where punch through does not occur in the gate insulating film, and (b) represents the case where punch through occurs in the gate insulating film. Here, the horizontal axis represents the applied voltage, and the vertical axis represents the leakage current.
[0055]
As shown in FIG. 2A, when the punch-through 21 is not generated in the gate insulating film 14, when the applied voltage (measurement voltage) exceeds a predetermined value, the leakage current increases in proportion to the applied voltage. .
[0056]
On the other hand, when the punch-through 21 is generated in the gate insulating film 14, as described above, the punch-through 21 is several tens of nm not only to the gate insulating film 14 but also to the top of the semiconductor substrate 11. It is formed in a concave shape in cross section to a certain depth, and as a result, its bottom is located further below the pn junction surface. For this reason, as shown in FIG. 2B, when the punch-through 21 is generated, the leakage current from the pn junction is generated at a lower applied voltage than when the punch-through 21 is not generated. Further, in the initial state where the applied voltage starts to be applied, it is confirmed that when the punch-through 21 is generated, the leakage current is increased by about 1 to 2 digits compared to the case where the punch-through 21 is not generated.
[0057]
FIGS. 3A and 3B are scanning electron microscope (SEM) photographs of a gate electrode having a planar comb shape and a gate insulating film on an active region, where FIG. The state which has arisen in the film | membrane is shown, (b) has shown the state in which punch through has not arisen in the gate insulating film.
[0058]
FIG. 3C shows the IV between the pn junctions in the state where the punch-through shown in FIG. 3A occurs and the state where the punch-through shown in FIG. 3B does not occur. It represents the characteristics.
[0059]
As described above, the measurement electrode 20 that is electrically insulated from the gate electrode 15 patterned as a part of the semiconductor device is provided on the gate insulating film 14 without applying a voltage to the gate electrode 15. , N ⁺ A leakage current between pn junctions formed between the mold layer 16 and the semiconductor substrate 11, that is, a leakage current between pn junctions caused by damage to the gate insulating film 14 can be measured. As a result, the presence or absence of punch-through of the gate insulating film 14 in the dry etching process when patterning the gate electrode 15 can be electrically evaluated. As a result, the damage inspection process for the gate insulating film 14 performed after the formation of the gate electrode 15 can be performed electrically, so that instability and uncertainty due to visual inspection, and low productivity are also reduced. Can be resolved.
[0060]
The gate electrode 15 is made of polycrystalline silicon doped with impurities, but may be replaced with amorphous silicon doped with impurities. Furthermore, tungsten (W) or molybdenum (Mo). A metal silicide such as tungsten, molybdenum, or cobalt (Co) may be used.
[0061]
Similarly, polycrystalline silicon doped with impurities is used for the measurement electrode 20. However, the present invention is not limited to this, and a metal such as aluminum (Al), an alloy containing aluminum, or tungsten may be used.
[0062]
Hereinafter, a specific evaluation method of the gate insulating film, that is, a determination method of a non-defective product and a defective product will be described with reference to the drawings.
[0063]
FIG. 4A to FIG. 4C are gate insulating film quality determination methods using the gate insulating film evaluation method according to the first embodiment of the present invention, and FIG. 1 shows a first determination method for providing a reference value, (b) shows a second determination method using a difference value of leak currents with different applied voltages (measured voltages), and (c) shows an applied voltage with an increase in leak current. The 3rd determination method using the value (change rate) with respect to the increment of is shown.
[0064]
-First determination method-
First, as shown in FIG. 4A, the first determination method has a leak current value of, for example, 5.0 × 10. ^-Four A / cm ² In the above case, it is determined as a defective product, and 5.0 × 10 ^-Four A / cm ² If it is smaller than that, it is determined to be non-defective.
[0065]
Therefore, the determination formula of the first method can be expressed by the following formula (1).
[0066]
I _leak -Α ≧ 0 (1)
However, I _leak Is the value of the leakage current of the sample to be evaluated, and α is the reference value.
[0067]
-Second determination method-
Next, as shown in FIG. 4B, the second determination method is, for example, the first applied voltage V ₁ The first difference value ΔI which is the difference between the leakage current of the first sample and the leakage current of the second sample at (= 1.5 V) ₁ Similarly, the second applied voltage V ₂ The second difference value ΔI that is the difference between the leakage current of the first sample and the leakage current of the second sample at (= 2V) ₂ Is calculated. Here, the second difference value ΔI ₂ Is the first difference value ΔI ₁ A sample that is larger than or equal to that is determined to have a punch-through, and the sample is determined to be defective. The second applied voltage V ₂ Is the first applied voltage V ₁ Bigger than.
[0068]
That is, the determination formula can be expressed by the following formula (2).
[0069]
ΔI ₂ − ΔI ₁ ≧ 0 (2)
When the determination result by the determination formula (2) is true, the first sample is determined as a defective product. Conversely, when the determination result is false, the first sample is determined as a non-defective product.
[0070]
-Third determination method-
Next, as shown in FIG. 4C, the third determination method is, for example, the first applied voltage V ₁ (= 1V) and the second applied voltage V ₂ The first voltage interval ΔV between (= 1.5V) ₁ Of leakage current ΔI ₁ Similarly, the second applied voltage V ₂ (= 1.5V) and the third applied voltage V _Three The second voltage interval ΔV between (= 2V) ₂ Of leakage current ΔI ₂ Is calculated. However, the first applied voltage V ₁ , Second applied voltage V ₂ And the third applied voltage V _Three Are larger in this order.
[0071]
Therefore, the determination formula can be expressed by the following formula (3).
[0072]
ΔI ₂ / ΔV ₂ − ΔI ₁ / ΔV ₁ > 0 (3)
Therefore, when the determination result by the determination formula (3) is true, the sample is determined as a defective product. Conversely, when the determination result is false, the sample is determined as a non-defective product.
[0073]
Note that the present invention can determine whether the gate insulating film 14 is non-defective or defective by determining whether the gate insulating film 14 is damaged or not, and can set etching conditions for dry etching using an ICP etcher, This can be used to evaluate changes over time in the set etching conditions.
[0074]
(Second Embodiment)
Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.
[0075]
FIG. 5A to FIG. 5E show cross-sectional structures in the order of steps of the method for manufacturing the gate insulating film evaluation apparatus according to the second embodiment of the present invention.
[0076]
First, as shown in FIG. 5A, an element isolation region 12 having, for example, a shallow trench structure is selectively formed on an upper portion of a semiconductor substrate 11 made of silicon. Thereafter, p-type impurity ions such as boron (B) are ion-implanted into the semiconductor substrate 11 to form a p-type well. ⁺ A mold layer 13 is formed.
[0077]
Next, as shown in FIG. 5B, a gate insulating film 14 having a thickness of, for example, about 2 nm is formed on the entire main surface of the semiconductor substrate 11 by a thermal oxidation method or the like. Subsequently, a gate electrode formation film made of polycrystalline silicon doped with n-type impurities and a mask formation film made of silicon oxide are sequentially deposited by CVD. Thereafter, a mask film 18 having a gate electrode pattern is formed from the mask formation film by lithography and dry etching. Subsequently, using the mask film 18 as a mask, dry etching is performed on the gate electrode formation film by an inductively coupled plasma method to form the gate electrode 15 having a gate length of, for example, about 0.1 μm from the gate electrode formation film. Here, the mask film 18 on the gate electrode 15 is left without being removed. At this time, the punch-through 21 may occur in the vicinity of the side portion of the gate electrode 15 in the gate insulating film 14 by the mechanism shown in FIG.
[0078]
Next, as shown in FIG. 5C, an insulating film made of, for example, silicon nitride is deposited on the entire surface including the gate electrode 15 on the semiconductor substrate 11 by the CVD method, and subsequently deposited by the etch back method. Sidewalls 19 that cover the side surfaces of the gate electrode 15 and the mask film 18 are formed from the insulating film.
[0079]
Next, as shown in FIG. 5D, the mask film 18 and the sidewalls 19 are used as a mask, for example, with respect to the semiconductor substrate 11, the acceleration energy is about 3 keV, and the dose amount is about 1.5 × 10. ¹⁵ cm ^-2 By implanting arsenic (As) ions under the following implantation conditions: ⁺ N having a junction surface shallower than the mold layer 13 and serving as a source or drain ⁺ A mold layer 16 is formed.
[0080]
Next, as shown in FIG. 5E, the n-type impurity is doped on the semiconductor substrate 11 so as to cover the gate electrode 15 including the mask film 18 and the sidewalls 19 by CVD. A conductive film made of crystalline silicon is deposited. Thereafter, the deposited conductive film is etched so as to include the gate electrode 15 to form the measurement electrode 20 from the conductive film.
[0081]
As described above, according to the second embodiment, after the dry etching process for patterning the gate electrode 15, the mask film 18 left without being removed on the gate electrode 15 and the side provided on the side surface of the gate electrode 15 are provided. The gate electrode 15 and the measurement electrode 20 are electrically insulated and separated by the wall 19.
[0082]
Note that silicon nitride may be embedded in the punch-through 21 when the sidewall 19 is formed. However, even if the silicon nitride is embedded, the embedded silicon nitride is removed by subsequent etch back, and the hole is formed again. It becomes a shape. Further, in the subsequent step of forming the measurement electrode 20, conductive polycrystalline silicon constituting the measurement electrode 20 is embedded in the punch-through 21.
[0083]
Where p ⁺ Although the mold layer 13 is formed by ion implantation, even if the p-type semiconductor substrate 11 is used, it is possible to obtain an effect that the presence or absence of damage to the gate insulating film 14 can be electrically evaluated.
[0084]
(Third embodiment)
Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.
[0085]
6A and 6B are gate insulating film evaluation apparatuses according to the third embodiment of the present invention, in which FIG. 6A shows a planar configuration, and FIG. 6B shows an SEM near the gate electrode. It is a photograph.
[0086]
The third embodiment has a configuration in which the detection sensitivity of whether or not the gate insulating film is damaged is improved as compared with the gate insulating film evaluation apparatus according to the first or second embodiment. Here, for the sake of convenience, an evaluation apparatus for evaluating the presence or absence of damage to the gate insulating film on one active region among a plurality of transistors formed on the semiconductor wafer is also shown here. In FIG. 6A, the same components as those shown in FIG. 1A are denoted by the same reference numerals, and description thereof is omitted.
[0087]
As shown in FIG. 6A, the gate electrode 25 according to the third embodiment has comb-shaped protruding portions 25a formed so as to protrude in the gate length direction from both side portions thereof. Although not shown, the upper surface and side surfaces of the gate electrode 25 are covered with an insulating film that electrically insulates from the measurement electrode 20.
[0088]
Further, by the same method as that in the first embodiment, the semiconductor substrate 11 has a p surrounded by the element isolation region 12. ⁺ Mold 13 and n ⁺ A pn junction is formed by the mold layer 16.
[0089]
FIG. 6A shows a region surrounded by the gate electrode 25 and its protruding portion 25a on three sides as a punch-through occurrence region 21A where punch-through is most likely to occur in the gate insulating film.
[0090]
FIG. 6B is an SEM photograph in which the punch-through occurrence area 21A is enlarged, and the actual punch-through 21 is shown.
[0091]
As described above, when the three sides are surrounded by the gate electrode 25, an etchant mainly composed of ions incident with anisotropy from plasma is sufficiently incident when the gate electrode 25 is patterned, but isotropically incident. The depot radicals to be supplied are insufficiently supplied due to the shadowing effect of the gate electrode 25. As a result, in the punch-through occurrence region 21A, the etchant flux tends to be larger than the deposition radical flux. That is, the etchant flux is reflected by the side surfaces of the gate electrode 25 and the protruding portion 25a and concentratedly supplied to the gate insulating film. For this reason, when the three sides are surrounded by the gate electrode 25, the supply amount is larger than when there is one side surface, and as a result, the etching of the gate insulating film 14 is likely to proceed locally and proceed.
[0092]
As described above, according to the third embodiment, by making the planar shape of the gate electrode 25 into a comb shape, the frequency of punch-through occurring in the gate insulating film during the dry etching of the gate electrode 25 can be increased.
[0093]
Furthermore, since the number of occurrences of punch-through in the gate insulating film increases, the leakage current at the pn junction can be substantially increased, so that the leakage current can be easily measured.
[0094]
(Fourth embodiment)
Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings.
[0095]
In the fourth embodiment, a method for evaluating the correlation between the pattern rate of the gate electrode and the punch-through generated in the gate insulating film will be described. The pattern ratio of the gate electrode is a value obtained by dividing the area of the gate electrode pattern on the semiconductor chip by the area of the semiconductor chip.
[0096]
FIG. 7 shows a planar configuration of an evaluation apparatus for a gate insulating film according to the fourth embodiment of the present invention. In FIG. 7, the same components as those shown in FIG. 6A are denoted by the same reference numerals and the description thereof is omitted.
[0097]
As shown in FIG. 7, the gate insulating film evaluation apparatus according to the fourth embodiment is spaced apart from the protruding portion 25 a of the gate electrode 25 along the both sides of the gate electrode 25 on the gate insulating film 14. A dummy electrode 26 is formed as shown. The dummy electrode 26 is made of the same material as the gate electrode 25 and is formed by patterning simultaneously with dry etching of the gate electrode 25.
[0098]
Therefore, the pattern ratio of the gate electrode can be arbitrarily changed by changing the planar shape of the dummy electrode 26. For this reason, the correlation between the pattern rate in the dry etching process of the gate electrode 25 and the punch-through generated in the gate insulating film 14 can be evaluated. Although the dummy electrode 26 is provided on both sides of the gate electrode 25 here, it may be provided on either side.
[0099]
FIG. 8 shows the relationship between the pattern rate of the gate electrode and the failure rate due to punch-through generated in the gate insulating film, obtained by the gate insulating film evaluation apparatus according to the fourth embodiment.
[0100]
The reason why the occurrence frequency of defects due to punch-through changes depending on the pattern rate of the gate electrode is considered as follows.
[0101]
As described above, in dry etching of a gate electrode made of polycrystalline silicon, hydrogen bromide (HBr), chlorine (Cl ₂ ) And oxygen (O ₂ ) Etc. are used. At this time, the deposition radical becomes SiBr which is a reaction product of these etchants and silicon (Si). _x O _y (Where x and y are integers).
[0102]
By the way, when the pattern rate of the gate electrode increases, the amount of etching with respect to polycrystalline silicon decreases, and accordingly, the reaction product SiBr is reduced. _x O _y The production amount of is also reduced. As a result, since the etchant flux is larger than the deposit radical flux, punch-through generated in the gate insulating film increases.
[0103]
Conversely, if the pattern rate of the gate electrode becomes too small, the amount of etching with respect to polycrystalline silicon increases and a large amount of reaction products are generated. As a result, oxygen radicals (O ^* ) Is not supplied from the plasma, and the etchant flux is larger than the deposition radical flux, which also increases the defect rate.
[0104]
From the above, it can be seen that there is an optimum range for the pattern rate of the gate electrode that can reduce the defect rate due to punch-through of the gate insulating film.
[0105]
According to the result of this experiment, when the gate electrode pattern rate is between 20% and 40%, the defect due to punch-through of the gate insulating film is 0%, and when the gate electrode pattern rate is 50% or more, it occurs in the gate insulating film. Punch-through increases. For example, when the pattern rate is 90%, the defect rate is about 80%.
[0106]
That is, it can be seen that if the gate electrode pattern ratio is about 20% to 40% during gate pattern design, defects due to punch-through of the gate insulating film can be suppressed.
[0107]
Thus, according to the gate insulating film evaluation apparatus according to the fourth embodiment, the correlation between the pattern rate of the gate electrode and the punch-through of the gate insulating film can be obtained, and this correlation is fed back to the design rule. Therefore, by determining the pattern rate of the gate electrode at the time of design, it becomes possible to prevent the occurrence of defects due to punch-through of the gate insulating film.
[0108]
(Fifth embodiment)
Hereinafter, a fifth embodiment of the present invention will be described with reference to the drawings.
[0109]
In the fifth embodiment, a method for evaluating a position where punch-through occurs in a gate insulating film will be described. Specifically, a first evaluation device and a second evaluation device having different sidewall thicknesses are manufactured, and a position where punch-through has occurred due to a difference in leak current value between the two devices is evaluated.
[0110]
Here, the second evaluation apparatus is set so that the film thickness of the sidewall in the substrate surface direction is larger than that of the first evaluation apparatus.
[0111]
-Manufacturing method of first evaluation device-
FIG. 9A to FIG. 9E show cross-sectional structures in the order of steps of the method for manufacturing the first evaluation apparatus for a gate insulating film according to the fifth embodiment of the present invention.
[0112]
First, an element isolation region (not shown) is selectively formed on an upper portion of a semiconductor substrate 11 made of silicon in the same manner as in the second embodiment. Thereafter, as shown in FIG. 9A, p-type impurity ions are implanted into the semiconductor substrate 11 to form p-type wells. ⁺ A mold layer 13 is formed.
[0113]
Next, as shown in FIG. 9B, a gate insulating film 14 having a thickness of, for example, about 2 nm is formed on the entire main surface of the semiconductor substrate 11 by a thermal oxidation method or the like. Subsequently, a gate electrode formation film made of polycrystalline silicon doped with n-type impurities and a mask formation film made of silicon oxide are sequentially deposited by CVD. Thereafter, a mask film 18 having a gate electrode pattern is formed from the mask forming film, and then the gate electrode forming film is dry-etched by an inductively coupled plasma method using the mask film 18 as a mask to form the gate electrode. For example, a gate electrode 15 having a gate length of about 0.1 μm is formed from the film. Again, the mask film 18 on the gate electrode 15 is left without being removed. At this time, as described above, since the supply amount of depot radicals onto the semiconductor substrate 11 is not sufficient and the thickness of the gate insulating film 14 is smaller than about 10 nm, the side surface of the gate electrode 15 in the gate insulating film 14 is present. For example, it is assumed that a punch-through 21 occurs at a distance d.
[0114]
Next, as shown in FIG. 9C, an insulating film made of, for example, silicon nitride is deposited on the entire surface including the gate electrode 15 on the semiconductor substrate 11 by the CVD method, and subsequently deposited by the etch back method. Sidewalls 19A that cover the side surfaces of the gate electrode 15 and the mask film 18 are formed from the insulating film. Here, the thickness x of the side wall 19A in the substrate surface direction ₁ Is smaller than the distance d of the punch-through 21 from the side surface of the gate electrode 15.
[0115]
Next, as shown in FIG. 9D, by using the mask film 18 and the sidewall 19A as a mask, n-type impurity ions are ion-implanted into the semiconductor substrate 11, thereby p. ⁺ N having a junction surface shallower than the mold layer 13 and serving as a source or drain ⁺ A mold layer 16 is formed.
[0116]
Next, as shown in FIG. 9 (e), an n-type impurity is doped on the semiconductor substrate 11 by CVD so as to cover the gate electrode 15 including the mask film 18 and the sidewall 19A. A conductive film made of crystalline silicon is deposited. Thereafter, the deposited conductive film is etched so as to include the gate electrode 15 to form the measurement electrode 20 from the conductive film.
[0117]
-Manufacturing method of second evaluation device-
FIG. 10A to FIG. 10E show cross-sectional structures in the order of steps of the method for manufacturing the second evaluation apparatus for a gate insulating film according to the fifth embodiment of the present invention.
[0118]
First, similarly to the first evaluation apparatus, an element isolation region (not shown) is formed on the upper part of the semiconductor substrate 11 made of silicon. Thereafter, as shown in FIG. 10A, p-type impurity ions are implanted into the semiconductor substrate 11 to form a p-type well. ⁺ A mold layer 13 is formed.
[0119]
Next, as shown in FIG. 10B, a gate insulating film 14 having a film thickness equivalent to that of the first evaluation apparatus is formed on the entire main surface of the semiconductor substrate 11 by a thermal oxidation method or the like. . Subsequently, a gate electrode formation film made of polycrystalline silicon doped with n-type impurities and a mask formation film made of silicon oxide are sequentially deposited by CVD. Thereafter, a mask film 18 having a gate electrode pattern is formed from the mask forming film, and then the gate electrode forming film is dry-etched by an inductively coupled plasma method using the mask film 18 as a mask to form the gate electrode. A gate electrode 15 having a gate length equivalent to that of the first evaluation apparatus is formed from the film. Also in this case, the amount of deposition radicals on the semiconductor substrate 11 is not sufficient, and the film thickness of the gate insulating film 14 is smaller than about 10 nm, so that, for example, a distance d from the side surface of the gate electrode 15 in the gate insulating film 14. It is assumed that a punch-through 21 occurs at the position.
[0120]
Next, as shown in FIG. 10C, an insulating film made of, for example, silicon nitride is deposited on the entire surface including the gate electrode 15 on the semiconductor substrate 11 by the CVD method, and subsequently deposited by the etch back method. Sidewalls 19B are formed from the insulating film to cover the side surfaces of the gate electrode 15 and the mask film 18. Thickness x in the substrate surface direction of the sidewall 19B according to the second evaluation apparatus ₂ Is the thickness x in the substrate surface direction of the sidewall 19A according to the first evaluation apparatus. ₁ Pattern to be larger. Here, the thickness x of the side wall 19B in the substrate surface direction ₂ Is larger than the distance d from the side surface of the gate electrode 15 of the punch-through 21.
[0121]
Next, as shown in FIG. 10D, n-type impurity ions are ion-implanted into the semiconductor substrate 11 using the mask film 18 and the sidewalls 19B as masks, thereby forming p. ⁺ N having a junction surface shallower than the mold layer 13 and serving as a source or drain ⁺ A mold layer 16 is formed.
[0122]
Next, as shown in FIG. 10E, the n-type impurity is doped on the semiconductor substrate 11 by CVD so as to cover the gate electrode 15 including the mask film 18 and the sidewalls 19A. A conductive film made of crystalline silicon is deposited. Thereafter, the deposited conductive film is etched so as to include the gate electrode 15 to form the measurement electrode 20 from the conductive film.
[0123]
-Punch-through position evaluation method-
Hereinafter, punch-through is performed using a first evaluation device and a second evaluation device each having a gate electrode 15 patterned with a dry etching process under the same conditions and having sidewalls 19A and 19B having different film thicknesses. A method for specifying the generation position 21 will be described.
[0124]
First, as in the first embodiment, a measurement voltage is applied to the first evaluation apparatus so that a reverse bias is applied to the pn junction between the measurement electrode 20 and the semiconductor substrate 11. When the leakage current of the pn junction is measured, a relatively large leakage current is observed between the pn junctions.
[0125]
On the other hand, in the case of the second evaluation apparatus, even when a measurement voltage is applied between the measurement electrode 20 and the semiconductor substrate 11 so as to be reverse-biased with respect to the pn junction, almost no leakage current is observed. Not.
[0126]
From the measurement result of the pn junction, the distance d from the side surface of the gate electrode 15 of the punch-through 21 is the thickness x of the sidewall 19A without visual observation. ₁ And the thickness x of the side wall 19B ₂ Can be confirmed. For example, one of the first to third determination methods described in the first embodiment may be used as a specific method for determining the presence or absence of punch-through 21.
[0127]
As described above, according to the fifth embodiment, the leakage current of the pn junction is measured by using a plurality of evaluation apparatuses in which the thickness (sidewall length) of the sidewall 19 provided on the side surface of the gate electrode 15 is changed. The distance d from the side surface of the gate electrode 15 of the punch-through 21 of the gate insulating film 14 can be electrically evaluated.
[0128]
As described above, since the position of the punch-through 21 generated in the gate insulating film 14 depends on the side reflection of the gate electrode 15 of the etchant, the generation position of the punch-through 21 can be evaluated, so that the dry etching process for the gate electrode 15 can be performed. The etching conditions such as pressure for determining the incident angle of the etchant and the height dimension of the gate electrode 15 can be optimized.
[0129]
In each of the first to fifth embodiments, the conductivity type of the gate electrodes 15 and 25 is n-type. However, the present invention is not limited to this, and it goes without saying that the same effect can be obtained by using the p-type. Nor.
[0130]
In each of the first to fifth embodiments, the evaluation target of the insulating film is the gate insulating film. However, the present invention is not limited to this, and other than the gate insulating film, a semiconductor formed on the insulating film, an insulating film When a member made of a body or a conductor is patterned by dry etching using plasma, there is a pn junction below the insulating film, and the insulating film is used as an etching stop layer. It is valid.
[0131]
Further, the dry etching method used for patterning the gate electrodes 15 and 25 is not limited to inductively coupled plasma etching, and any etching method using plasma may be used.
[0132]
【The invention's effect】
According to the insulating film evaluation method, the evaluation apparatus, and the manufacturing method of the evaluation apparatus according to the present invention, the state of the insulating film on the semiconductor substrate can be electrically observed without relying on visual observation. It becomes possible to easily and reliably evaluate damage to the insulating film caused by the process over the entire surface of the semiconductor substrate.
[Brief description of the drawings]
FIGS. 1A and 1B show a gate insulating film evaluation apparatus according to a first embodiment of the present invention, FIG. 1A is a plan view, and FIG. It is sectional drawing in the Ib line.
FIGS. 2A and 2B are relationships (IV characteristics) between a leakage current and an applied voltage between pn junctions measured using the gate insulating film evaluation apparatus according to the first embodiment of the present invention; (A) shows a case where punch through does not occur in the gate insulating film, and (b) shows a case where punch through occurs in the gate insulating film.
FIGS. 3A and 3B are scanning electron microscope (SEM) photographs of a gate electrode having a planar comb shape and a gate insulating film on an active layer, in which FIG. The state which has arisen in the film | membrane is shown, (b) has shown the state in which punch through has not arisen in the gate insulating film. (C) is a graph showing IV characteristics between pn junctions in the state where punch-through shown in (a) occurs and the state where punch-through shown in (b) does not occur.
FIGS. 4A to 4C show a method for determining the quality of a gate insulating film using the gate insulating film evaluation method according to the first embodiment of the present invention, and FIG. 6 is a graph showing a first determination method for providing a value, (b) is a graph showing a second determination method using a difference value of leakage currents with different applied voltages, and (c) is an application of an increase in leakage current. It is a graph which shows the 3rd determination method using the value of ratio with respect to the increment of a voltage.
FIGS. 5A to 5E are cross-sectional views in order of steps showing a method for manufacturing a gate insulating film evaluation apparatus according to a second embodiment of the present invention;
6A and 6B show a gate insulating film evaluation apparatus according to a third embodiment of the present invention, FIG. 6A is a plan view, and FIG. 6B is an SEM photograph in the vicinity of the gate electrode; It is.
FIG. 7 is a plan view showing an evaluation apparatus for a gate insulating film according to a fourth embodiment of the present invention.
FIG. 8 is a graph showing the relationship between the gate electrode pattern rate and the defect rate due to punch-through generated in the gate insulating film, obtained by the gate insulating film evaluation apparatus according to the fourth embodiment of the present invention;
FIGS. 9A to 9E are structural cross-sectional views in order of steps showing a method for manufacturing a first evaluation apparatus for a gate insulating film according to a fifth embodiment of the present invention;
FIGS. 10A to 10E are structural cross-sectional views in order of steps showing a method for manufacturing a second evaluation apparatus for a gate insulating film according to a fifth embodiment of the present invention;
FIG. 11 is a structural cross-sectional view in order of steps showing a conventional method for forming a gate electrode made of polycrystalline silicon.
FIG. 12 is a structural cross-sectional view schematically showing punch-through that occurs when forming a conventional gate electrode made of polycrystalline silicon.
FIG. 13 is a schematic cross-sectional view illustrating the cause of punch-through occurring in a conventional gate electrode made of polycrystalline silicon.
[Explanation of symbols]
11 Semiconductor substrate (wafer)
12 Device isolation region
13 p ⁺ Mold layer
14 Gate insulation film
15 Gate electrode
16 n ⁺ Mold layer
17 Insulating film
18 Mask film
19 Side wall (side wall insulating film)
19A Side wall (side wall insulating film)
19B Side wall (side wall insulating film)
20 Electrode for measurement
21 punch through
25 Gate electrode
25a Protruding part
26 Dummy electrode

Claims (16)

An insulating film evaluation method for evaluating the presence or absence of a torn hole generated in a gate insulating film,
A first step of forming a gate insulating film on a semiconductor substrate having a first semiconductor region of a first conductivity type thereon;
A second step of selectively forming a gate electrode on the gate insulating film by dry etching and forming an insulating film on a side surface and an upper surface of the gate electrode ;
By introducing a second conductivity type impurity into the semiconductor substrate using the gate electrode as a mask and forming a second conductivity type second semiconductor region on the first semiconductor region, the first semiconductor region and A third step of forming a pn junction at the interface with the second semiconductor region;
A fourth step of forming a measurement electrode on the gate insulating film so as to cover the gate electrode and the insulating film ;
A measurement voltage is applied between the measurement electrode and the semiconductor substrate via the gate insulating film, and a leakage current that leaks through the pn junction is measured, whereby a tear hole in the gate insulating film in the dry etching is obtained. And a fifth step of evaluating the insulating film. In the fifth step, the value of leakage current is the gate insulating film is determined to be defective if greater than a predetermined value, if equal to the smaller than the predetermined value and good the gate insulating film The method for evaluating an insulating film according to claim 1, wherein the determination is performed. In the fifth step, the value of the first leakage current generated at the first measurement voltage is compared with the value of the second leakage current generated at the second measurement voltage higher than the first measurement voltage. When the value of the second leakage current is larger than the value of the first leakage current, the gate insulating film is determined as a defective product, and the value of the second leakage current is determined as the first leakage current. 2. The method for evaluating an insulating film according to claim 1, wherein the gate insulating film is determined to be a non-defective product if it is smaller than or equal to the value of. In the fifth step, if the rate of change of the leakage current increases as the measurement voltage is increased, the gate insulating film is determined as a defective product, and the rate of change of the leakage current increases the measurement voltage. The method for evaluating an insulating film according to claim 1, wherein if almost no change occurs, the gate insulating film is determined to be a non-defective product. The insulating film evaluation method according to claim 1, wherein the gate electrode has a planar comb shape. 6. The method according to claim 1, wherein the second step includes a step of forming a dummy electrode pattern on the gate insulating film at a distance from the gate electrode. The evaluation method of the insulating film described. The first step includes a step of preparing a first semiconductor substrate and a second semiconductor substrate having the same configuration as the semiconductor substrate,
The fourth step includes a step of forming a first sidewall insulating film on the side surface of the gate electrode in the first semiconductor substrate before forming the measurement electrode;
Forming a second sidewall insulating film having a thickness different from that of the first sidewall insulating film on a side surface of the gate electrode in the second semiconductor substrate,
In the fifth step, the first semiconductor substrate on which the first sidewall insulating film is formed and the second semiconductor substrate on which the second sidewall insulating film is formed are evaluated, respectively. The method for forming an insulating film according to any one of claims 1 to 5. The said breaking hole is formed also with respect to the upper part of the said semiconductor substrate, The bottom part is located below the pn junction surface , The any one of Claims 1-7 characterized by the above-mentioned. Of evaluating the insulating film. An insulating film evaluation apparatus for evaluating the presence or absence of a broken hole in a gate insulating film,
A gate insulating film formed on an upper surface of a semiconductor substrate having a first semiconductor region of a first conductivity type on the upper portion;
A gate electrode selectively formed on the gate insulating film;
Forming a second conductive type second semiconductor region having a junction surface shallower than the first semiconductor region in a region lateral to the gate electrode in the first semiconductor region; A pn junction formed at an interface with two semiconductor regions;
An insulating film formed on a side surface and an upper surface of the gate electrode;
An insulating film evaluation apparatus comprising: a measuring electrode formed on the gate insulating film so as to cover the gate electrode and the insulating film . The insulating film evaluation apparatus according to claim 9, wherein the gate electrode has a planar comb shape. 11. The apparatus for evaluating an insulating film according to claim 9, further comprising a dummy electrode pattern formed on the gate insulating film at a distance from the gate electrode . 12. The break hole is also formed on an upper portion of the semiconductor substrate, and a bottom portion thereof is located below a pn junction surface , according to claim 9. Insulating film evaluation equipment. A method of manufacturing an insulating film evaluation apparatus for evaluating the presence or absence of a broken hole in a gate insulating film,
A first step of forming a gate insulating film on an upper surface of a semiconductor substrate having a first semiconductor region of a first conductivity type on the upper portion;
A second step of selectively forming a gate electrode on the gate insulating film by dry etching and forming an insulating film on a side surface and an upper surface of the gate electrode ;
By introducing a second conductivity type impurity into the semiconductor substrate using the gate electrode as a mask and forming a second conductivity type second semiconductor region on the first semiconductor region, the first semiconductor region and A third step of forming a pn junction at the interface with the second semiconductor region;
On the gate insulating film, a manufacturing method of the evaluation device of the insulating film, characterized in that it comprises a fourth step that form a measuring electrode so as to cover the gate electrode and the insulating film. 14. The method of manufacturing an insulating film evaluation apparatus according to claim 13, wherein in the second step, the gate electrode is patterned into a planar comb shape. 15. The evaluation of an insulating film according to claim 13, wherein the second step includes a step of forming a dummy electrode pattern on the gate insulating film at a distance from the gate electrode. Device manufacturing method. 16. The break hole is formed also on an upper portion of the semiconductor substrate, and a bottom portion thereof is located below a pn junction surface , according to any one of claims 13 to 15. Of manufacturing an insulating film evaluation apparatus.

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