JP3370807B2 - 情報処理装置 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明はパーソナルコンピュータ
等の情報処理装置に関するものである。 【０００２】 【従来の技術】一般に情報処理装置のデータバスには複
数のスレーブ素子が接続され、マスタ素子によるデータ
リード時には、選択されたスレーブ素子がデータバスを
駆動することによってデータを出力する。このような従
来例におけるデータリードの様子について、図３の回路
構成図と図４のタイミングチャートを用いて説明する。 【０００３】図３において、３１はデータバス、３２は
データバス３１に接続するマスタ素子、３３、３４はス
レーブ素子、３５はマスタ素子３２が出力するリードコ
マンド、３６はマスタ素子３２内部で生成されるリード
サイクル信号、３７はマスタ素子３２内部でリードサイ
クル信号３６からリードコマンドを生成するリードコマ
ンド生成部、３８はマスタ素子３２の入出力バッファ、
３９はデータバス３１の電圧レベルを電源電圧にプルア
ップするプルアップ抵抗である。 【０００４】この構成における従来例の動作を、図４を
用いて説明する。期間４Ｂ，４Ｃはマスタ素子３２によ
る一つのリード期間全体を示している。マスタ素子３２
はリードサイクル信号３６をもとにスレーブ素子３３の
選択信号を出力し、期間４Ｃでリードコマンド３５を出
力する。マスタ素子に選択されたスレーブ素子３３は、
リードコマンド３５に応じてデータバスを駆動する。４
Ｄ、４Ｅ、４Ｇ、４Ｈは、マスタ素子３２がスレーブ素
子の選択信号を出力しないまま、つまりリード対象が情
報処理装置内に存在しないまま、データバス３１をリー
ドする期間である。期間４Ｅでデータバス３１は非駆動
状態にあり、プルアップ抵抗３９の効果だけで電源電圧
へ遷移しつつある。この結果、リードデータの論理レベ
ルが不定になる。一方、期間４Ｈではデータバス３１は
電源電圧に安定してリードデータはハイレベルとなる。 【０００５】 【発明が解決しようとする課題】このような従来の情報
処理装置では、不定論理レベルデータのリードに起因す
るマスタ素子の誤動作を防止するために、またはリード
対象のスレーブ素子が存在しない場合のデータ期待値を
保証するために、データバスにプルアップ抵抗が必要と
なる。この場合、データバスの論理レベル確定時間はプ
ルアップ抵抗値とデータバスの負荷容量の積で決まるた
め、後者一定の条件下では抵抗値低減によってしか短縮
することができない。一方、この抵抗値にはスレーブ素
子の駆動能力から決まる下限があり、これが現実に情報
処理装置の高速化の障壁となっている。例えば、パーソ
ナルコンピュータに典型的な値として、 ・スレーブ素子の駆動能力＝３ｍＡ ・データバスの負荷容量＝１００ｐＦ を仮定すると、まず抵抗値の下限が、 ５Ｖ／３ｍＡ＝１．６７ＫΩ と決まり、この結果データバスの論理レベル確定時間の
目安は、 １００ｐＦ×１．６７ＫΩ＝１６７ｎＳ となる。これより短いリード時間では上記したマスタ素
子の誤動作等を引き起こすため、動作周波数向上を阻む
一因となる。また、プルアップ抵抗値低減が定常電流増
加を招くのみならず、この抵抗の存在自体が基板実装面
積を増加させるという物理的課題も有し、最近の情報処
理装置の小型化、省電力化に伴って無視できない課題と
なりつつある。 【０００６】本発明はこれらの課題を解決するもので、
プルアップ抵抗を不要としつつ、マスタ素子が常に論理
レベルのデータバスをリードする情報処理装置を提供す
る。 【０００７】 【課題を解決するための手段】本発明は上記目的を達成
するために、マスタ素子がスレーブ素子のデータをリー
ドする際、マスタ素子に内蔵するデータバス駆動回路に
よってリードに先立つ一定期間当該データバスを論理レ
ベルに駆動することを特徴とするものである。 【０００８】 【作用】本発明は上記手段により、マスタ素子がデータ
バスをリードするときにはデータバスがすでにデータバ
ス駆動回路によって駆動されており、プルアップ抵抗な
しに確実に論理レベルのデータをリードすることを可能
とする。 【０００９】 【実施例】以下、本発明の実施例について、図１に示す
回路構成図と図２に示すタイミングチャートを用いて説
明する。 【００１０】図１において、１１はデータバス、１２は
データバス１１に接続するマスタ素子、１３、１４はス
レーブ素子、１５はマスタ素子１２が出力するリードコ
マンド、１６はマスタ素子１２の内部で生成されるリー
ドサイクル信号、１７はマスタ素子１２の内部でリード
サイクル信号１６からコマンドを生成するコマンド生成
部、１８はマスタ素子１２の入出力バッファ、１９はマ
スタ素子１２のリードコマンド出力前にデータバス１１
をハイレベルに駆動するデータバス駆動回路である。 【００１１】上記構成における動作を図２を参照しなが
ら説明する。図の期間２Ａ、２Ｅ、２Ｆ、２Ｈ、２Ｉで
は、データバス１１を駆動する素子がないためデータバ
ス１１は非駆動状態にある。 【００１２】まず、スレーブ素子の存在するリード期間
を説明する。期間２Ｂ、２Ｃでマスタ素子１２はリード
期間にあり、リードサイクル信号１６をもとにスレーブ
素子１３の選択信号を出力する。期間２Ｂではリードサ
イクル信号１６がハイ、リードコマンド１５がローであ
り、データバス駆動回路１９がデータバス１１をハイレ
ベルに駆動する。マスタ素子は期間２Ｃでデータバス１
１をリードするが、このとき、データバス１１は期間２
Ｂで一旦ハイレベルに確定し、その後期間２Ｃでスレー
ブ素子１３にローレベルを駆動されてローレベルに確定
する。その結果、マスタ素子１２はローレベルのデータ
をリードする。 【００１３】次にスレーブ素子が存在しないリード期間
を、期間２Ｄ、２Ｅを例に説明する。マスタ素子１２の
データバス駆動回路１９が期間２Ｄでデータバス１１を
ハイレベルに駆動し、期間２Ｅにおいて期間２Ｄで確定
したハイレベルのデータをリードする。期間２Ｆの後の
リード期間２Ｇ、２Ｈも同様である。 【００１４】このように本実施例の情報処理装置によれ
ば、マスタ素子１２がデータバス１１をリードする前に
データバス１１が駆動されるため、スレーブ素子の存否
によらず必ず論理レベルのデータをリードすることがで
きる。 【００１５】 【発明の効果】以上の実施例から明らかなように、本発
明によればマスタ素子がデータバスをリードする前にデ
ータバス駆動回路がデータバスを駆動することにより、
データバスのプルアップ抵抗をなくすことができる。こ
のため装置の省電力化、小型化に貢献するのみならず、
プルアップ抵抗による論理レベル確定時間を不要とし、
装置の高速化をも可能とするもので、非常に単純な構成
にして大きな効果を生むものである。

【図面の簡単な説明】 【図１】本発明の実施例の回路構成図 【図２】実施例の動作説明用タイミングチャート 【図３】従来のデータリードに係る回路構成図 【図４】従来のデータリード動作説明用タイミングチャ
ート 【符号の説明】 １１ データバス １２ マスタ素子 １３ スレーブ素子 １４ スレーブ素子 １９ データバス駆動回路

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】データのリードライトを能動的に行うマス
   タ素子と、前記 マスタ素子によるリードライトの対象であるスレー
   ブ素子と、 前記した一または二以上のマスタ素子とスレーブ素子と
   を接続するデータバスと、を有する情報処理装置であっ
   て、 前記マスタ素子が前記スレーブ素子のデータをリードす
   る際、 前記マスタ素子に内蔵されたデータバス駆動回路は、 前記マスタ素子内部で生成されるリードサイクル信号及
   びこのリードサイクル信号から生成されるリードコマン
   ドに基づいて、 一定期間、前記データバスを論理レベル
   に駆動し、 この後、前記マスタ素子が前記スレーブ素子に前記リー
   ドコマンドを出力し、 出力された前記リードコマンドに応じて、前記スレーブ
   素子が前記データバスを駆動する ことを特徴とする情報
   処理装置。