JP3363563B2 - Manufacturing method of nonvolatile semiconductor memory device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 6
- 239000000969 carrier Substances 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関し、さらに詳しく言えば、フロ−ティン
グゲ−トの尖鋭な部分からコントロ−ルゲ−トへキャリ
アを抜くことにより消去を行うタイプのフラッシュメモ
リの製造方法において、そのフロ−ティングゲ−トの加
工を従来に比し容易にした、不揮発性半導体記憶装置の
製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a non-volatile semiconductor memory device, and more specifically, it is a type in which erasing is performed by removing a carrier from a sharp portion of a floating gate to a control gate. In the method for manufacturing a flash memory, the method for manufacturing a nonvolatile semiconductor memory device, in which the processing of the floating gate is easier than before.
【０００２】[0002]
【従来の技術】従来例に係る不揮発性半導体記憶装置
は、図１４に示すように、半導体基板（１）の上にゲ−
ト絶縁膜としての第一の絶縁膜（２）を介してフロ−テ
ィングゲ−ト（３）が形成され、その上面から側面にか
けていわゆるトンネル絶縁膜としての第二の絶縁膜
（４）およびコントロ−ルゲ−ト（５）が形成され、さ
らに、フロ−ティングゲ−ト（３）とコントロ−ルゲ−
ト（５）の両側にある半導体基板（１）にソ−ス・ドレ
イン用の不純物拡散領域（６，７）が形成されてなるこ
とを特徴とするスプリット型と称するフラッシュメモリ
である。2. Description of the Related Art As shown in FIG. 14, a non-volatile semiconductor memory device according to a conventional example has a gate on a semiconductor substrate (1).
The floating gate (3) is formed via the first insulating film (2) as a gate insulating film, and the second insulating film (4) as a so-called tunnel insulating film and the control are formed from the upper surface to the side surface. A rugate (5) is formed, and further a floating gate (3) and a control gate are formed.
This is a flash memory called a split type in which the impurity diffusion regions (6, 7) for source and drain are formed in the semiconductor substrate (1) on both sides of the gate (5).
【０００３】そのフロ−ティングゲ−ト（３）のゲ−ト
長方向の断面図は図１４に示すように、その上部には中
央に厚い選択酸化膜（８）が形成され、この結果、フロ
−ティングゲ−ト（３）の上縁部が尖鋭となる。また、
コントロ−ルゲ−ト（５）は、その尖鋭部分を覆うよう
な領域に形成されている。この素子において、メモリを
書き込む時は不純物拡散領域（６，７）間のチャンネル
領域にチャンネル電流を流し、キャリアをフロ−ティン
グゲ−ト（３）に注入し、メモリを消去する時には、所
定の電圧（例えば、１２Ｖ）をコントロールゲート
（５）に印加し、トンネル効果によってフロ−ティング
ゲ−ト（３）に蓄積されたキャリアをその尖鋭部分から
コントロ−ルゲ−ト（５）に移動させるようにして、そ
の部分の電界集中により消去特性を向上させている。A cross-sectional view of the floating gate (3) in the gate length direction is shown in FIG. 14, in which a thick selective oxide film (8) is formed in the center, and as a result, the floating gate (3) is formed. -The upper edge of the ting gate (3) is sharp. Also,
The control gate (5) is formed in a region that covers the sharp portion. In this device, a channel current is caused to flow in the channel region between the impurity diffusion regions (6, 7) when writing the memory, carriers are injected into the floating gate (3), and a predetermined voltage is applied when the memory is erased. (For example, 12 V) is applied to the control gate (5) so that carriers accumulated in the floating gate (3) are moved from the sharp portion to the control gate (5) by the tunnel effect. , The erase characteristic is improved by concentrating the electric field at that portion.
【０００４】上記の不揮発性半導体記憶装置の製造方法
について図９〜図１４を参照しながら説明する。まず、
図９に示すように、半導体基板（１）の上に、第一の絶
縁膜（２）、多結晶半導体膜（９）およびシリコン窒化
膜からなる酸化防御膜（１０）を形成した後に、その酸
化防御膜（１０）の上にフォトレジスト（１１）を塗布
する。そして、フォトレジスト（１１）を露光、現像し
てゲ−ト領域に窓（１２）を形成した後に、その窓（１
２）から露出した酸化防御膜（１０）をエッチングし、
図１０に示すような開口部（１３）を形成する。A method of manufacturing the above nonvolatile semiconductor memory device will be described with reference to FIGS. First,
As shown in FIG. 9, after forming a first insulating film (2), a polycrystalline semiconductor film (9) and an oxidation protection film (10) made of a silicon nitride film on a semiconductor substrate (1), A photoresist (11) is applied on the oxidation protection film (10). Then, after exposing and developing the photoresist (11) to form a window (12) in the gate region, the window (1) is formed.
Etching the oxidation protection film (10) exposed from 2),
An opening (13) as shown in FIG. 10 is formed.
【０００５】次に、フォトレジスト（１１）を除去した
後に、図１１に示すように、開口部（１３）から露出し
た多結晶半導体膜（９）の表面を選択酸化して選択酸化
膜［ＬＯＣＯＳ］（８）を形成する。続いて、図１２に
示すように酸化防御膜（１０）を除去した後に、選択酸
化膜（８）をマスクにして多結晶半導体膜（９）をドラ
イエッチングし、その多結晶半導体膜（９）をゲ−ト領
域に残存させる。その多結晶半導体膜（９）は、フロ−
ティングゲ−ト（３）となり、そのゲ−ト長方向の上縁
部は、断面が略楕円状の選択酸化膜（８）によって尖鋭
になる。Next, after removing the photoresist (11), as shown in FIG. 11, the surface of the polycrystalline semiconductor film (9) exposed from the opening (13) is selectively oxidized to form a selective oxide film [LOCOS]. ] (8) is formed. Subsequently, as shown in FIG. 12, after the oxidation protection film (10) is removed, the polycrystalline semiconductor film (9) is dry-etched by using the selective oxide film (8) as a mask to obtain the polycrystalline semiconductor film (9). Remain in the gate region. The polycrystalline semiconductor film (9) is a
And the upper edge portion in the gate length direction is sharpened by the selective oxide film (8) having a substantially elliptical cross section.
【０００６】この後、図１３に示すように、熱酸化法ま
たは減圧ＣＶＤ法によりトンネル絶縁膜として第二の絶
縁膜（４）を形成し、減圧ＣＶＤ法により多結晶半導体
膜を形成し、これをパタ−ニングして選択酸化膜（８）
の上からフロ−ティングゲ−ト（３）の一側部と半導体
基板（１）に上にかけて残存させ第二の絶縁膜（４）を
介してコントロールゲート（５）を形成する。Thereafter, as shown in FIG. 13, a second insulating film (4) is formed as a tunnel insulating film by a thermal oxidation method or a low pressure CVD method, and a polycrystalline semiconductor film is formed by the low pressure CVD method. Selective oxide film by patterning (8)
A control gate (5) is formed on the side of the floating gate (3) and the semiconductor substrate (1) so that the control gate (5) is left through the second insulating film (4).
【０００７】そして、図１４に示すように、フロ−ティ
ングゲ−ト（３）およびコントロ−ルゲ−ト（５）をマ
スクとして、半導体基板（１）の表面に不純物を導入し
て不純物拡散領域（６，７）を形成する。Then, as shown in FIG. 14, impurities are introduced into the surface of the semiconductor substrate (1) by using the floating gate (3) and the control gate (5) as a mask to form an impurity diffusion region ( 6, 7) are formed.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置の製造方法によれば、多結晶半
導体膜（９）の表面を選択酸化して選択酸化膜［ＬＯＣ
ＯＳ］（８）を形成し、その選択酸化膜（８）をマスク
として多結晶半導体膜（９）をドライエッチングし、フ
ロ−ティング−ト（３）を形成していたので、製造工程
が複雑であり、またフロ−ティングゲ−ト（３）のゲ−
ト長方向の上縁部の形状の制御が難しいという欠点を有
していた。However, according to the conventional method for manufacturing a non-volatile semiconductor memory device, the surface of the polycrystalline semiconductor film (9) is selectively oxidized to form a selective oxide film [LOC].
OS] (8) is formed, and the polycrystalline semiconductor film (9) is dry-etched using the selective oxide film (8) as a mask to form the floating gate (3), which complicates the manufacturing process. And the gate of the floating gate (3)
It has a drawback that it is difficult to control the shape of the upper edge portion in the longitudinal direction.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記の課題を
解決するために、フロ−ティングゲ−ト（２６）のゲ−
ト長方向の上縁部（２３Ｃ）を尖鋭にするために等方性
エッチングを採用したものである。すなわち、図３に示
すように半導体膜（２３）のゲ−ト長方向の一端をパタ
−ニングした後に、半導体膜（２３）を被覆しゲ−ト長
方向の一方の端部（２３Ａ）上に終端する第２のフォト
レジスト（２５）を形成し、図４に示すように、第２の
フォトレジスト（２５）をマスクとした等方性エッチン
グにより、半導体膜（２３）の上縁部（３Ｃ）を尖鋭と
し、図５に示すように、その第２のフォトレジスト（２
５）をマスクとして残存した半導体膜（２３）を異方性
エッチングすることにより、フロ−ティングゲ−ト（２
６）を形成することを特徴としている。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention provides a floating gate (26) for a gate.
The isotropic etching is adopted to make the upper edge portion (23C) in the longitudinal direction sharp. That is, as shown in FIG. 3, after patterning one end in the gate length direction of the semiconductor film (23), the semiconductor film (23) is covered to cover one end (23A) in the gate length direction. A second photoresist (25) terminating at is formed, and as shown in FIG. 4, by isotropic etching using the second photoresist (25) as a mask, the upper edge of the semiconductor film (23) ( 3C) is sharpened and the second photoresist (2C) is formed as shown in FIG.
The remaining semiconductor film (23) is anisotropically etched using the mask (5) as a mask to obtain the floating gate (2).
6) is formed.
【００１０】[0010]
【作用】 本発明に係る不揮発性半導体記憶装置の製造
方法によれば、従来のように製造工程が複雑である選択
酸化技術に代えて、等方性エッチングによりフロ−ティ
ングゲ−ト（２６）のゲ−ト長方向の上縁部（２３Ｃ）
を尖鋭にしているので、製造工程が簡単になる。また、
上縁部（２３Ｃ）の形状の制御も従来に比して容易にな
る。According to the method for manufacturing a non-volatile semiconductor memory device of the present invention, the floating gate (26) is formed by isotropic etching instead of the conventional selective oxidation technique which is complicated in the manufacturing process. Upper edge of the gate length direction (23C)
Since it is sharp, the manufacturing process is simplified. Also,
Control of the shape of the upper edge portion (23C) is also easier than in the conventional case.
【００１１】[0011]
【実施例】次に、本発明の実施例を図１乃至図８を参照
して説明する。まず、図１に示すように、ｐ型シリコン
よりなる半導体基板（２１）を温度１０００℃でドライ
酸化し、その主面上に約２００ÅのSiO2よりなる第一の
絶縁膜（２２）を形成する。この後、減圧ＣＶＤ法によ
って、多結晶シリコンよりなる半導体膜（２３）を２０
００Åの厚さに成長する。そして、フォトレジストを１
μｍの厚さに塗布した後に、ステッパーを使用してフォ
トレジストを露光し、次いで、これを現像して、半導体
膜（２３）を被覆しゲ−ト長方向の一方の端部（２３
Ａ）上に終端する第１のフォトレジスト（２４）を形成
する。なお、ゲ−ト長方向の一方の端部（２３Ａ）は、
後に形成するフローティングゲート（２６）のゲ−ト長
方向の一方の端部に相当するものである。Embodiments of the present invention will now be described with reference to FIGS. First, as shown in FIG. 1, a semiconductor substrate (21) made of p-type silicon is dry-oxidized at a temperature of 1000 ° C., and a first insulating film (22) made of SiO 2 of about 200 Å is formed on the main surface thereof. To do. After that, the semiconductor film (23) made of polycrystalline silicon is formed into 20 by the low pressure CVD method.
Grow to a thickness of 00Å. And 1 piece of photoresist
After coating to a thickness of μm, a stepper is used to expose the photoresist, and this is developed to cover the semiconductor film (23) and one end (23) in the gate length direction.
A) A first photoresist (24) terminating on is formed. In addition, one end (23A) in the gate length direction is
This corresponds to one end of the floating gate (26) formed later in the gate length direction.
【００１２】次に、図２に示すように、その第１のフォ
トレジスト（２４）をマスクとして半導体膜（２３）を
ドライエッチングする。そのエッチング条件としては、
例えば、Cl2、SF6をそれぞれ２５０sccm、５sccmずつエ
ッチングチャンバ−（不図示）に導入し、その雰囲気の
圧力を１５０mTorr程度にし、電極間の放電電力を２５
０ｗとする。これにより、ゲ−ト長方向の一方の端部を
パタ−ニングし、併せて図２の紙面に垂直なチャンネル
幅方向についても同時にパタ−ニングする。Next, as shown in FIG. 2, the semiconductor film (23) is dry-etched using the first photoresist (24) as a mask. The etching conditions are:
For example, Cl 2 and SF 6 are introduced into an etching chamber (not shown) at 250 sccm and 5 sccm, respectively, the pressure of the atmosphere is set to about 150 mTorr, and the discharge power between the electrodes is set to 25
0w. As a result, one end portion in the gate length direction is patterned, and also in the channel width direction perpendicular to the paper surface of FIG. 2 at the same time.
【００１３】次いで、図３に示すように、第１のフォト
レジスト（２４）を除去し、半導体膜（２３）を被覆し
ゲ−ト長方向の他方の端部（２３Ｂ）上に終端する第二
のフォトレジスト（２５）を約１μｍの厚さに形成す
る。なお、ゲ−ト長方向の他方の端部（２３Ａ）は、後
に形成するフローティングゲート（２６）の他方の端部
に相当するものである。Next, as shown in FIG. 3, the first photoresist (24) is removed, the semiconductor film (23) is covered, and the semiconductor film (23) is terminated on the other end (23B) in the gate length direction. A second photoresist (25) is formed to a thickness of about 1 μm. The other end (23A) in the gate length direction corresponds to the other end of the floating gate (26) to be formed later.
【００１４】次に、図４に示すように、その第二のフォ
トレジスト（２５）をマスクとして半導体膜（２３）を
膜厚の途中まで等方性エッチングし前記半導体膜（２
３）の上縁部（２３Ｃ）を尖鋭にする。そのエッチング
条件としては、例えばフッ酸、酢酸および硝酸をそれぞ
れ１：１０：１０の比で混合したエッチング液を使用し
たウエットエッチングを所定時間（例えば、２０秒）行
う。こうして、半導体膜（２３）の横方向へのエッチン
グが一方の端部（２３Ａ）まで進行することにより、半
導体膜（２３）の上縁部（２３Ｃ）が尖鋭に加工され
る。Next, as shown in FIG. 4, the semiconductor film (23) is isotropically etched halfway through the film thickness using the second photoresist (25) as a mask.
3) Make the upper edge (23C) sharp. As the etching conditions, for example, wet etching using an etching solution in which hydrofluoric acid, acetic acid and nitric acid are mixed at a ratio of 1:10:10 is performed for a predetermined time (for example, 20 seconds). Thus, the lateral etching of the semiconductor film (23) proceeds to one end (23A), so that the upper edge portion (23C) of the semiconductor film (23) is sharply processed.
【００１５】この後、図５に示すように、第二のフォト
レジスト（２５）をそのままマスクとして用い、残存し
た半導体膜（２３）を異方性エッチングして完全に除去
し、前記第二のフォトレジスト（２５）下に残存した半
導体膜（２３）をフロ−ティングゲ−ト（２６）として
いる。そのエッチング条件としては、例えばアノ−ドカ
ップル型のドライエッチング装置を使用し、Cl2、He、S
F6をそれぞれ６０sccm、４００sccm、２０sccmずつエッ
チングチャンバ−（不図示）に導入し、その雰囲気の圧
力を５００mTorr程度にし、電極間の放電電力を２５０
ｗとする。Thereafter, as shown in FIG. 5, the second photoresist (25) is used as it is as a mask, and the remaining semiconductor film (23) is anisotropically etched to be completely removed. The semiconductor film (23) remaining under the photoresist (25) is used as the floating gate (26). As the etching conditions, for example, an anodic couple type dry etching apparatus is used, and Cl 2 , He and S are used.
F 6 was introduced into the etching chamber (not shown) by 60 sccm, 400 sccm, and 20 sccm, and the atmosphere pressure was set to about 500 mTorr, and the discharge power between the electrodes was set to 250.
Let w.
【００１６】次に、図６に示すように、第二のフォトレ
ジスト（２５）を除去し、ＣＶＤ法または熱酸化法によ
りフロ−ティングゲ−ト（２６）を被覆するように第二
の絶縁膜（２７）を形成する。そして、減圧ＣＶＤ法に
より多結晶半導体膜を成長させ、POCl3液体ソースによ
り該多結晶半導体膜をＮ型化した後に、これらをパタ−
ニングして図７に示すように、フロ−ティングゲ−ト
（２６）の上面および側面と半導体基板（２１）に上に
かけて残存させ、コントロールゲート（２８）とする。Next, as shown in FIG. 6, the second photoresist (25) is removed, and the second insulating film is formed by CVD or thermal oxidation so as to cover the floating gate (26). (27) is formed. Then, a polycrystal semiconductor film is grown by a low pressure CVD method, and after the polycrystal semiconductor film is made N-type by a POCl 3 liquid source, these are patterned.
Then, as shown in FIG. 7, it is left over the upper surface and side surfaces of the floating gate (26) and the semiconductor substrate (21) to form a control gate (28).
【００１７】続いて、フローティングゲート（２６）お
よびコントロールゲート（２８）をマスクとして、その
両側の半導体基板（２１）にヒ素、リン等のＮ型不純物
をイオン注入して、ソース領域層（２９）とドレイン領
域層（３０）を形成して、図９に示すようなスプリット
型フラッシュメモリが形成される。以上説明したよう
に、本発明に係る不揮発性半導体装置の製造方法によれ
ば、フロ−ティングゲ−ト（２３）を形成するのに際し
て、従来のように選択酸化技術を利用することなく、半
導体膜（２３）のゲ−ト長方向の一端をパタ−ニングし
た後に、半導体膜（２３）を被覆しゲ−ト長方向の一方
の端部（２３Ａ）上に終端する第２のフォトレジスト
（２５）を形成し、その第２のフォトレジスト（２５）
をマスクとした等方性エッチングにより、半導体膜（２
３）の上縁部（３Ｃ）を尖鋭とし、その第２のフォトレ
ジスト（２５）をマスクとして残存した半導体膜（２
３）を異方性エッチングすることにより、フロ−ティン
グゲ−ト（２６）を形成しているので、従来と同様に上
縁部（３Ｃ）を尖鋭としメモリの消去特性を向上できる
とともに、従来に比して製造工程を簡略化できる。さら
に、等方性エッチングによれば、上縁部（３Ｃ）の形状
を従来に比して容易に制御できるので、メモリの消去特
性を安定化できる。Subsequently, using the floating gate (26) and the control gate (28) as a mask, N-type impurities such as arsenic and phosphorus are ion-implanted into the semiconductor substrate (21) on both sides of the mask to form a source region layer (29). And a drain region layer (30) are formed to form a split flash memory as shown in FIG. As described above, according to the method for manufacturing a non-volatile semiconductor device of the present invention, when forming the floating gate (23), a semiconductor film is formed without using a selective oxidation technique as in the prior art. After patterning one end in the gate length direction of (23), a second photoresist (25) covering the semiconductor film (23) and terminating on one end (23A) in the gate length direction. ) And then its second photoresist (25)
The semiconductor film (2
3) The upper edge portion (3C) is made sharp, and the remaining semiconductor film (2) is formed using the second photoresist (25) as a mask.
Since the floating gate (26) is formed by anisotropically etching 3), the upper edge portion (3C) can be sharpened to improve the erase characteristic of the memory as in the conventional case, and In comparison, the manufacturing process can be simplified. Further, the shape of the upper edge portion (3C) can be controlled more easily by the isotropic etching than in the conventional case, so that the erase characteristic of the memory can be stabilized.
【００１８】[0018]
【発明の効果】以上説明したように、本発明に係る不揮
発性半導体装置の製造方法によれば、従来のように製造
工程が複雑である選択酸化技術を利用することなく、等
方性エッチングのサイドエッチングによってフロ−ティ
ングゲ−ト（２６）のゲ−ト長方向の上縁部（２３Ｃ）
を尖鋭にしているので、フロ−ティングゲ−ト（２６）
からコントロ−ルゲ−ト（２８）へキャリアを抜くこと
によりメモリの消去を行うこの種の不揮発性半導体装置
の製造工程を簡略化できる。また、フロ−ティングゲ−
ト（２６）の上縁部（２３Ｃ）の形状の制御も従来に比
して容易になるので、良好な消去特性が安定して得られ
る。As described above, according to the method for manufacturing a non-volatile semiconductor device of the present invention, isotropic etching can be performed without using the selective oxidation technique which is complicated in the manufacturing process as in the prior art. Upper edge (23C) in the gate length direction of the floating gate (26) by side etching
Since the point is sharp, the floating gate (26)
It is possible to simplify the manufacturing process of this type of non-volatile semiconductor device in which the memory is erased by removing the carrier from the control gate to the control gate (28). Also, the floating gate
Since it is easier to control the shape of the upper edge portion (23C) of the gate (26) than in the conventional case, good erasing characteristics can be stably obtained.
【図１】本発明の一実施例に係る半導体装置の製造方法
を示す第１の断面図である。FIG. 1 is a first sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施例に係る半導体装置の製造方法
を示す第２の断面図である。FIG. 2 is a second cross-sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図３】本発明の一実施例に係る半導体装置の製造方法
を示す第３の断面図である。FIG. 3 is a third cross-sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図４】本発明の一実施例に係る半導体装置の製造方法
を示す第４の断面図である。FIG. 4 is a fourth cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention.
【図５】本発明の一実施例に係る半導体装置の製造方法
を示す第５の断面図である。FIG. 5 is a fifth cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention.
【図６】本発明の一実施例に係る半導体装置の製造方法
を示す第６の断面図である。FIG. 6 is a sixth cross-sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention.
【図７】本発明の一実施例に係る半導体装置の製造方法
を示す第７の断面図である。FIG. 7 is a seventh cross-sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図８】本発明の一実施例に係る半導体装置の製造方法
を示す第８の断面図である。FIG. 8 is an eighth cross-sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention.
【図９】従来例に係る半導体装置の製造方法を示す第１
の断面図である。FIG. 9 is a first diagram showing a method for manufacturing a semiconductor device according to a conventional example
FIG.
【図１０】従来例に係る半導体装置の製造方法を示す第
２の断面図である。FIG. 10 is a second cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
【図１１】従来例に係る半導体装置の製造方法を示す第
３の断面図である。FIG. 11 is a third cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
【図１２】従来例に係る半導体装置の製造方法を示す第
４の断面図である。FIG. 12 is a fourth cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
【図１３】従来例に係る半導体装置の製造方法を示す第
５の断面図である。FIG. 13 is a fifth cross-sectional view showing the method of manufacturing the semiconductor device according to the conventional example.
【図１４】従来例に係る半導体装置の製造方法を示す第
６の断面図である。FIG. 14 is a sixth cross-sectional view showing the method for manufacturing the semiconductor device according to the conventional example.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ─────────────────────────────────────────────────── ─── Continuation of front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
（２２）を介して形成されたフロ−ティングゲ−ト（２
６）と、前記フロ−ティングゲ−ト（２６）の上部およ
び側部を被覆するように形成されたコントロ−ルゲ−ト
（２８）とを備え、前記コントロ−ルゲ−ト（２８）に
所定の電圧を加え前記フロ−ティングゲ−ト（２６）か
らコントロ−ルゲ−ト（２８）へキャリアを移動させる
ことにより、メモリの消去を行う不揮発性半導体記憶装
置の製造方法において、 前記コントロ−ルゲ−ト（２８）に被覆されたフロ−テ
ングゲ−ト（２６）の一方の上縁部（２３Ｃ）を等方性
エッチングにより尖鋭に加工したことを特徴とする不揮
発性半導体記憶装置の製造方法。1. A floating gate (2) formed on a semiconductor substrate (21) via a first insulating film (22).
6) and a control gate (28) formed so as to cover the upper portion and the side portion of the floating gate (26), and the control gate (28) has a predetermined structure. A method for manufacturing a non-volatile semiconductor memory device, wherein a memory is erased by applying a voltage to move carriers from the floating gate (26) to a control gate (28). A method for manufacturing a nonvolatile semiconductor memory device, characterized in that one upper edge portion (23C) of the floating gating gate (26) covered with (28) is sharply processed by isotropic etching.
（２２）を介して半導体膜（２３）を形成する工程と、 前記半導体膜（２３）を被覆しゲ−ト長方向の一方の端
部（２３Ａ）上に終端する第１のフォトレジスト（２
４）を形成する工程と、 前記第１のフォトレジスト（２４）をマスクとして前記
半導体膜（２３）をドライエッチングする工程と、 前記半導体膜（２３）を被覆しゲ−ト長方向の他方の端
部（２３Ｂ）上に終端する第二のフォトレジスト（２
５）を形成する工程と、 前記第二のフォトレジスト（２５）をマスクとして前記
半導体膜（２３）を膜厚の途中まで等方性エッチングし
前記半導体膜（２３）の上縁部（２３Ｃ）を尖鋭にする
工程と、 前記第二のフォトレジスト（２５）をマスクとして残存
した前記半導体膜（２３）を異方性エッチングして完全
に除去し、前記第二のフォトレジスト（２５）下に残存
した前記半導体膜（２３）をフロ−ティングゲ−ト（２
６）とする工程と、 前記フロ−ティングゲ−ト（２６）を被覆するように第
二の絶縁膜（２７）を形成する工程と、 前記フロ−ティングゲ−ト（２６）の上部および側部を
被覆するようにコントロ−ルゲ−ト（２８）を形成する
工程と、 前記フローティングゲート（２６）および前記コントロ
ールゲート（２８）をマスクとして不純物を注入してソ
ース領域層（２９）とドレイン領域層（３０）を形成す
る工程とを有することを特徴とする不揮発性半導体記憶
装置の製造方法。2. A step of forming a semiconductor film (23) on a semiconductor substrate (21) via a first insulating film (22); and a step of covering the semiconductor film (23) in a gate length direction. A first photoresist (2) terminating on one end (23A).
4), a step of dry-etching the semiconductor film (23) using the first photoresist (24) as a mask, and another step of covering the semiconductor film (23) in the gate length direction. A second photoresist (2) terminating on the edge (23B).
5), and isotropically etching the semiconductor film (23) halfway through the film thickness using the second photoresist (25) as a mask to form an upper edge portion (23C) of the semiconductor film (23). And sharply removing the remaining semiconductor film (23) by using the second photoresist (25) as a mask to completely remove the semiconductor film (23) under the second photoresist (25). The remaining semiconductor film (23) is transferred to the floating gate (2
6), a step of forming a second insulating film (27) so as to cover the floating gate (26), and an upper portion and a side portion of the floating gate (26). Forming a control gate (28) so as to cover the source region layer (29) and the drain region layer (29) by implanting impurities using the floating gate (26) and the control gate (28) as masks. 30) is formed, and the manufacturing method of the non-volatile semiconductor memory device characterized by the above-mentioned.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00771794A JP3363563B2 (en) | 1994-01-27 | 1994-01-27 | Manufacturing method of nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00771794A JP3363563B2 (en) | 1994-01-27 | 1994-01-27 | Manufacturing method of nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07221206A JPH07221206A (en) | 1995-08-18 |
| JP3363563B2 true JP3363563B2 (en) | 2003-01-08 |
Family
ID=11673494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00771794A Expired - Fee Related JP3363563B2 (en) | 1994-01-27 | 1994-01-27 | Manufacturing method of nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3363563B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4499754B2 (en) * | 1997-09-20 | 2010-07-07 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP3943245B2 (en) | 1997-09-20 | 2007-07-11 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| TW425714B (en) * | 1998-02-20 | 2001-03-11 | Siemens Ag | Memory cell with MOS-Transistor and its production method |
| KR100509828B1 (en) * | 2002-09-19 | 2005-08-24 | 동부아남반도체 주식회사 | Gate electrode of split gate type flash memory cell and manufacturing method thereof |
| KR100497195B1 (en) * | 2003-01-30 | 2005-06-23 | 동부아남반도체 주식회사 | Flash memory and fabrication method thereof |
| JP6114534B2 (en) | 2012-11-07 | 2017-04-12 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method of semiconductor device |
-
1994
- 1994-01-27 JP JP00771794A patent/JP3363563B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07221206A (en) | 1995-08-18 |
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