JP3345885B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
方法に関する。
板の上面にフォトレジスト(図示せず)が滴下された
後、その角形基板を回転させると、そのフォトレジスト
が均一に塗布される。
は表面状態(何らかの表面処理を行った場合も含む)に
よって、フォトレジスト31の密着不良が生じ、角形基
板1の端部から中央部に向かってフォトレジスト31が
塗布されない領域1aが発生する。この密着不良は、最
初はフォトレジスト31が塗布された状態であっても時
間経過と共に密着不良部分1aが角形基板1の中央部に
向かって進行する場合がある。
と、デバイスが作製される領域(デバイス作製領域)1
1に達して、このデバイス作製領域11におけるデバイ
スのパターン不良が引き起こされる。また、このような
状態のTFT(薄膜トランジスタ:thin−film
−transistor)基板と対向基板により、液晶
ディスプレイパネルが作製されると、密着不良部分1a
に相当する周辺部のパターンの乱れにより、貼り合わせ
時のギャップむらが誘発される原因となる。
トレジスト31の密着性が低いためである。下地膜の表
面状態によっても異なるが、下地膜の種類が酸化膜系で
ある場合は、金属膜またはシリサイド膜に比べて密着力
が低い。通常、HMDS(ヘキサメチルジシラザン)処
理により親水性の角形基板1の表面を親油性に改善する
が、下地膜が酸化膜系である場合には、HMDS処理に
よっても、上記問題を回避できない場合がある。
以下の粘性液体塗布方法が記載されている。レジストを
ガラス基板に100μm程度の厚みで塗布した後、ステ
ージを回転させて、均一で1〜3μmまでの薄い膜厚の
レジストを塗布する。これにより、基板1枚当たりに使
用する粘性液体の量の削減を図り、未使用で廃棄する量
を削減する。
の光ディスクのスタンパ原盤作製方法が記載されてい
る。プライマーの塗布に先立って、ガラス基板のほぼ中
心上に配置されたノズルに溶剤を供給し、ノズルから吐
出させてガラス基板の中心部に適量の溶剤を滴下する。
テーブルは500rpm程度の回転数で約2分間回転さ
せ、振り切り乾燥を行う。次に、ノズルにプライマー、
すなわちチタンカップリング剤を供給し、適量をガラス
基板上に滴下する。つづいて、ノズルをガラス基板から
外れた位置まで移動させ、ノズルに溶剤を供給する。こ
れにより溶剤がノズルから吐出され、ノズルの先端部な
どに付着しているプライマーが洗い流される。その後、
フォトレジストをガラス基板に塗布する。
下の塗布膜形成装置が開示されている。塗布膜形成装置
は、温度制御板を主軸に沿って移動させてターンテーブ
ルに密着させ、ターンテーブル上にガラス基盤を載置さ
せて吸引口により吸着させると、温度制御板のヒータ線
により所定の目標温度に温度制御する。温度センサでタ
ーンテーブルの温度を検出して目標温度に均一に加熱さ
れると、温度制御板をターンテーブルから引き離して、
主軸を介してターンテーブルを所定の低速回転させ、ア
ームを介して吐出口をガラス基盤の外周位置まで移動さ
せて、ガラス基盤の外周から内周に向かってアームを回
動させつつガラス基盤上にレジストを滴下する。レジス
トの滴下を完了すると、ターンテーブルを所定の高速で
回転させ、ガラス基盤上のレジストを振り切って膜厚を
均一にするとともに、レジストを乾燥させる。
との密着性が低い領域が無い、または最小限であること
が望まれる。密着不良領域を小さくすることが望まし
い。デバイス作製領域が広いことが望まれる。デバイス
のパターン不良の発生を抑制することが望まれる。TF
T基板と対向基板とが貼り合わされたときに、ギャップ
むらが起きないことが望まれる。下地膜の種類または表
面状態によらず、下地膜とフォトレジストの密着性が高
いことが望まれる。
れたもので、基板とフォトレジストとの密着性が低い領
域を最小限に抑えることができる、半導体装置の製造方
法を提供することである。また、本発明の他の目的は、
デバイス作製領域が広い、半導体装置の製造方法を提供
することである。本発明のさらに他の目的は、TFT基
板と対向基板とが貼り合わされたときに、ギャップむら
が起きない、半導体装置の製造方法を提供することであ
る。本発明のさらに他の目的は、下地膜の種類または表
面状態によらず、下地膜とフォトレジストの密着性が高
い、半導体装置の製造方法を提供することである。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧()つき、番号、記号等
が添記されている。その番号、記号等は、請求項対応の
技術的事項と実施の複数・形態のうちの少なくとも一つ
の形態の技術的事項との一致・対応関係を明白にしてい
るが、その請求項対応の技術的事項が実施の形態の技術
的事項に限定されることを示されるためのものではな
い。
基板(1)に第1の膜(2)を形成することと、
(b) 前記基板(1)のデバイスが作製されるための
設定領域(11)の外側に段部(4)を形成すること
と、(c) 前記第1の膜(2)、前記段部(4)およ
び前記基板(1)の上に、第2の膜(5)を形成するこ
とと、(d) 前記第2の膜(5)の上にフォトレジス
ト(31)を塗布することとを備えてなり、前記フォト
レジスト(31)は、前記段部(4)の上の前記第2の
膜(5)の少なくとも一部に塗布される。
前記(b)は、前記段部(4)が形成されるように前記
第1の膜(2)の一部を除去する。
基板(1)に第1の膜(2)を形成することと、
(f) 前記第1の膜(2)に第1のフォトレジスト
(3)を塗布することと、(g) 前記第1のフォトレ
ジスト(3)をマスクとして前記第1の膜(2)の一部
を除去することと、ここで、前記(f)は、前記(g)
が行われたときに、前記基板(1)のデバイスが作製さ
れるための設定領域(11)の外側に、段部(4)が形
成されるように行われ、(h) 前記第1の膜(2)、
前記段部(4)および前記基板(1)の上に、第2の膜
(5)を形成することと、(i) 前記第2の膜(5)
の上に第2のフォトレジスト(31)を塗布することと
を備えてなり、ここで、前記第2のフォトレジスト(3
1)は、前記段部(4)の上の前記第2の膜(5)の少
なくとも一部に塗布される。
前記段部(4)は、前記基板(1)の端部と前記設定領
域(11)との間に形成される。
前記第2の膜(5)は、酸化膜である。
前記段部(4)の形成は、前記設定領域(11)にパタ
ーンが形成されるように前記設定領域(11)の前記第
1の膜(2)の一部が除去されるときと同時に行われ
る。
前記段部(4)は、平面視して直線状に形成される。
前記段部(4)は、複数設けられ、前記複数の段部
(4)のそれぞれは、溝状に形成され、前記基板(1)
の各辺に概ね平行に形成される。
前記段部(4)は、前記基板(1)の外周部の少なくと
も一部に沿って、側断面視して概ねU字状に形成され
る。
前記段部(4)は、前記基板(1)の外周部の少なくと
も一部に沿って、側断面視して概ねL字状に形成され
る。
前記段部(4)は、複数設けられ、前記複数の段部
(4)は、前記基板(1)の各辺に沿って複数列に形成
され、前記複数の段部(4)のそれぞれは、互いに離間
して配置される。
前記段部(4)は、複数設けられ、前記複数の段部
(4)のそれぞれは、前記基板(1)の各辺の概ね中央
部に配置されている。
前記第1の膜(2)は、金属膜、シリサイド膜およびシ
リコン膜のいずれかである。
前記段部(4)は、前記基板(1)の端部側からの、前
記フォトレジスト(31)または前記第2のフォトレジ
スト(31)の流動に対して抵抗となるように機能す
る。
等を作製する場合に用いられる角形基板において基板端
面から発生するフォトレジストの密着不良を低減するた
めに、基板周辺部に段差部を設ける。この段差構造がフ
ォトレジストの流動に対して抵抗力となり基板との密着
性を向上させる。段差部を最外周に近く形成すること
で、基板周辺部のフォトレジストの密着不良領域を狭く
することが可能となり、結果的にデバイス作製領域を広
げることが可能となる。
明の半導体装置の製造方法の一実施形態が説明される。
基板1の上に、遮光可能な膜として、Cr、Al(また
はWSi)等の金属(またはシリサイドまたはシリコ
ン)膜2が成膜される。
目のフォトリソグラフィが行われる。第1回目のフォト
リソグラフィでは、デバイスが作製される領域(デバイ
ス作製領域11)におけるフォトレジスト(PR)3の
パターン形成と同時に、デバイス作製領域11の外の角
形基板1の周辺部に、帯状にフォトレジスト3が抜かれ
てなるパターン3dが形成される。このパターン3d
は、一般的なポジ型レジストの場合には、ガラスマスク
の透明部分が用いられて露光され、矩形のパターンが重
ね合わされることで形成される。
ォトレジスト3をマスクとして、金属(またはシリサイ
ドまたはシリコン)膜2にエッチングが行われた後、フ
ォトレジスト3が除去されて、デバイス作製領域11の
パターンと共に、角形基板1の周辺部にパターン3dに
相当する段差部4が形成される。
段差部4は、平面的には図2に示されるように、デバイ
ス作製領域11の外周側に形成される。
続いて、酸化膜5が成膜された後に、酸化膜5を下地膜
として、第2フォトレジスト(第2PR)31が塗布さ
れる。この場合において、酸化膜5と第2PR31との
間で、角形基板1の周辺部からの密着不良が発生して
も、段差部4の抵抗により密着不良が低減され、段差部
4の内側すなわちデバイス作製領域11には、密着不良
の無い正常な第2PR31が塗布されることができる。
もともと段差部4を埋めるほどには塗布されず、段差部
4の内側のデバイス作製領域11の第2PR31と、段
差部4の外側の上記周辺部の第2PR31とは、一体的
(連続的)ではなく互いに分離されている。したがっ
て、段差部4の外側の第2PR31が酸化膜5と密着不
良となっても、その密着不良がデバイス作製領域11に
まで進行することはない。
段差部4を埋めるほどに塗布されて、段差部4の内側の
第2PR31と、段差部4の外側の第2PR31とが一
体的であった場合には、段差部4の溝を構成する側面視
U字状の内側の3つの面に、第2PR31が強固に密着
している(段差部4以外の箇所に比べて単位面積当たり
の、第2PR31と酸化膜5との接触面積が大きいた
め)。したがって、段差部4の外側の第2PR31が酸
化膜5と密着不良となっても、その密着不良の進行は、
段差部4の箇所で停止され、デバイス作製領域11にま
で進行することはない。
ソグラフィ工程は、フォトレジスト3に対する密着性が
比較的高い金属膜(またはシリサイド膜またはシリコン
膜)2が下地膜として用いられている。そのため、角形
基板1の上記周辺部に密着不良が生じることなく、所望
の段差部4が形成されることができる。
は、フォトレジスト31が密着不良を起こし易い酸化膜
5等の膜上に塗布されても、角形基板1の上記周辺部に
形成された段差部4によって、上記周辺部のフォトレジ
スト31の密着不良が低減できる。このため、角形基板
1の上記周辺部のパターン異常が回避され、TFT基板
の歩留まり向上および、パネル組立時のギャップ不良が
低減される。また、段差部4が基板1の最外周部の近く
に形成されることで、密着不良を起こさない領域を広く
することが可能となり、デバイス作製領域11(デバイ
スを作製可能な範囲)を広くすることができる。さら
に、図1に示される帯状の段差部4が複数設けられるこ
とで、密着不良がより効果的に防止される。
2の実施形態が説明される。図4(a)に示されるよう
に、図2に示された段差部4が、角形基板1の周辺端
(周縁部)を含む領域に形成されている。このため、第
2PR31は、図4(b)に示されるように、段差部4
により密着不良が低減され、デバイス作製領域11の第
2PR31が正常に形成されることができる。この第2
実施形態によれば、第1実施形態に比べて、段差部4が
形成される領域が基板1の端部になるため、デバイス作
製領域11の面積を広くすることができ、基板1の有効
利用が可能となる。
3実施形態が説明される。図5(a)、(b)に示され
るように、角形基板1の周辺端(周縁部)を含む領域に
は、段差部40が複数形成される。段差部40は、平面
視矩形状に形成されている。段差部40は、互いに離間
した位置に形成される。
は、角形基板1の四辺のそれぞれに沿って、2列に(2
重に)配置されている。図5(b)に示されるように、
角形基板1の四辺のそれぞれ中央部に、一つの段差部4
0が配置されることができる。図5(b)に示される位
置に段差部40が配置される理由は、角形基板1の周辺
部から発生する密着不良は、通常、角形基板1の各辺の
中央部から発生することから、その発生時の始点となる
位置に段差部40が配置されることが有効だからであ
る。
基板1であるとして説明されたが、本発明における基板
は、角形に限定されるわけではなく、他の形状であるこ
とができる。その場合にも、密着不良が発生しやすい箇
所に段差部が設けられる。
不良領域が最小限に抑制される。
施形態を示し、図1(a)はその一工程を示し、図1
(b)は図1(a)の次の工程を示し、図1(c)は図
1(b)の次の工程を示す、側断面図である。
程を示す平面図である。
の工程を示す側断面図である。
実施形態を示し、図4(a)は、第1実施形態における
図2に対応する状態を示す平面図であり、図4(b)
は、図4(a)の次の工程を示し第1実施形態における
図3に対応する状態を示す側断面図である。
実施形態を示し、図5(a)は、第1実施形態における
図2に対応する状態を示す平面図であり、図5(b)は
図5(a)の変形例を示し第1実施形態における図2に
対応する状態を示す平面図である。
である。
Claims (14)
- 【請求項1】(a) 基板に第1の膜を形成すること
と、(b) 前記基板のデバイスが作製されるための設
定領域の外側に段部を形成することと、(c) 前記第
1の膜、前記段部および前記基板の上に、第2の膜を形
成することと、(d) 前記第2の膜の上にフォトレジ
ストを塗布することとを備えてなり、 前記フォトレジストは、前記段部の上の前記第2の膜の
少なくとも一部に塗布される半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体装置の製造方法に
おいて、 前記(b)は、前記段部が形成されるように前記第1の
膜の一部を除去する半導体装置の製造方法。 - 【請求項3】(e) 基板に第1の膜を形成すること
と、(f) 前記第1の膜に第1のフォトレジストを塗
布することと、(g) 前記第1のフォトレジストをマ
スクとして前記第1の膜の一部を除去することと、 ここで、前記(f)は、前記(g)が行われたときに、
前記基板のデバイスが作製されるための設定領域の外側
に、段部が形成されるように行われ、(h) 前記第1
の膜、前記段部および前記基板の上に、第2の膜を形成
することと、(i) 前記第2の膜の上に第2のフォト
レジストを塗布することとを備えてなり、 ここで、前記第2のフォトレジストは、前記段部の上の
前記第2の膜の少なくとも一部に塗布される半導体装置
の製造方法。 - 【請求項4】 請求項1から3のいずれか1項に記載の
半導体装置の製造方法において、 前記段部は、前記基板の端部と前記設定領域との間に形
成される半導体装置の製造方法。 - 【請求項5】 請求項1から4のいずれか1項に記載の
半導体装置の製造方法において、 前記第2の膜は、酸化膜である半導体装置の製造方法。 - 【請求項6】 請求項1から5のいずれか1項に記載の
半導体装置の製造方法において、 前記段部の形成は、前記設定領域にパターンが形成され
るように前記設定領域の前記第1の膜の一部が除去され
るときと同時に行われる半導体装置の製造方法。 - 【請求項7】 請求項1から6のいずれか1項に記載の
半導体装置の製造方法において、 前記段部は、平面視して直線状に形成される半導体装置
の製造方法。 - 【請求項8】 請求項1から7のいずれか1項に記載の
半導体装置の製造方法において、 前記段部は、複数設けられ、 前記複数の段部のそれぞれは、溝状に形成され、前記基
板の各辺に概ね平行に形成される半導体装置の製造方
法。 - 【請求項9】 請求項1から8のいずれか1項に記載の
半導体装置の製造方法において、 前記段部は、前記基板の外周部の少なくとも一部に沿っ
て、側断面視して概ねU字状に形成される半導体装置の
製造方法。 - 【請求項10】 請求項1から9のいずれか1項に記載
の半導体装置の製造方法において、 前記段部は、前記基板の外周部の少なくとも一部に沿っ
て、側断面視して概ねL字状に形成される半導体装置の
製造方法。 - 【請求項11】 請求項1から6のいずれか1項に記載
の半導体装置の製造方法において、 前記段部は、複数設けられ、 前記複数の段部は、前記基板の各辺に沿って複数列に形
成され、 前記複数の段部のそれぞれは、互いに離間して配置され
る半導体装置の製造方法。 - 【請求項12】 請求項1から6のいずれか1項に記載
の半導体装置の製造方法において、 前記段部は、複数設けられ、 前記複数の段部のそれぞれは、前記基板の各辺の概ね中
央部に配置されている半導体装置の製造方法。 - 【請求項13】 請求項1から12のいずれか1項に記
載の半導体装置の製造方法において、 前記第1の膜は、金属膜、シリサイド膜およびシリコン
膜のいずれかである半導体装置の製造方法。 - 【請求項14】 請求項1から13のいずれか1項に記
載の半導体装置の製造方法において、 前記段部は、前記基板の端部側からの、前記フォトレジ
ストまたは前記第2のフォトレジストの流動に対して抵
抗となるように機能する半導体装置の製造方法。
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---|---|---|---|
JP2000051010A JP3345885B2 (ja) | 2000-02-28 | 2000-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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JP2000051010A JP3345885B2 (ja) | 2000-02-28 | 2000-02-28 | 半導体装置の製造方法 |
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JP2001244163A JP2001244163A (ja) | 2001-09-07 |
JP3345885B2 true JP3345885B2 (ja) | 2002-11-18 |
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Application Number | Title | Priority Date | Filing Date |
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JP2000051010A Expired - Lifetime JP3345885B2 (ja) | 2000-02-28 | 2000-02-28 | 半導体装置の製造方法 |
Country Status (1)
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JP2011049316A (ja) | 2009-08-26 | 2011-03-10 | Nitto Denko Corp | 配線回路基板およびその製造方法 |
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-
2000
- 2000-02-28 JP JP2000051010A patent/JP3345885B2/ja not_active Expired - Lifetime
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