JP3345339B2 - デュアルトラッキング回路 - Google Patents

デュアルトラッキング回路

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JP3345339B2
JP3345339B2 JP06329398A JP6329398A JP3345339B2 JP 3345339 B2 JP3345339 B2 JP 3345339B2 JP 06329398 A JP06329398 A JP 06329398A JP 6329398 A JP6329398 A JP 6329398A JP 3345339 B2 JP3345339 B2 JP 3345339B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一方の極性側の出
力電圧に追従させて、他方の極性側の出力電圧を制御す
るデュアルトラッキング回路に関する。
【0002】
【従来の技術】従来、オペアンプなどの電源回路とし
て、±5V,±12Vなどのように正負の電源電圧を出
力するものが知られている。通常、この種の電源回路で
は、正負の電源電圧が独立に調整(可変)される。この
ような電源回路の調整作業を省力化するため、一方の極
性側の出力電圧に追従して、他方の極性側の出力電圧を
自動可変する電源回路(いわゆる、デュアルトラッキン
グ回路)が開発されている。
【0003】図4(a)は、この種のデュアルトラッキ
ング回路の回路構成を示す図である。本図において、電
圧制御部71は、(−)側電源端子に出力する安定化電
圧V1を生成するシリーズレギュレータ(もしくはスイ
ッチングレギュレータ)である。また、電圧制御部72
は、(+)側電源端子に出力する安定化電圧V2を生成
するシリーズレギュレータ(もしくはスイッチングレギ
ュレータ)である。
【0004】この(−)側電源端子からGND端子にか
けて、抵抗Rcと可変抵抗VRとからなる抵抗分圧回路
が接続される。この抵抗分圧回路の分圧電圧は、オペア
ンプからなる誤差増幅器75の(+)側入力端子に与え
られる。この誤差増幅器75の(−)側入力端子には、
バイアス抵抗76とツェナダイオード77とからなる基
準電圧回路を介して、ツェナ電圧Vzが与えられる。こ
の誤差増幅器75の出力端子は、電圧制御部71の電圧
制御端子に接続される。
【0005】一方、(+)側電源端子から(−)側電源
端子にかけて、抵抗R1と抵抗R2(=R1)とからな
る「分圧比1/2の抵抗分圧回路」が接続される。この
抵抗分圧回路の分圧電圧は、オペアンプからなる誤差増
幅器80の(−)側入力端子に与えられる。この誤差増
幅器80の(+)側入力端子は、入力オフセットを除去
するための抵抗81(通常、R1とR2の並列抵抗値に
設定する)を介してGND端子に接続される。この誤差
増幅器80の出力端子は、電圧制御部72の電圧制御端
子に接続される。
【0006】上記構成のデュアルトラッキング回路で
は、可変抵抗VRの抵抗値を可変することにより、
(−)側出力端子の出力電圧V1が、 V1=−Vz(Rc+VR)/Rc ・・・(1) を満足するように比例変化する。このとき、(+)側出
力端子の出力電圧V2は、 に維持される。したがって、図4(b)に示すように、
可変抵抗VRの抵抗値を可変することにより、正負両極
性の出力電圧V1,V2を一度に調整することが可能と
なる。
【0007】
【発明が解決しようとする課題】ところで、上記した従
来のデュアルトラッキング回路では、オペアンプからな
る誤差増幅器75,80を使用する。そのため、オペア
ンプ用の電源が別途必要になるという問題点があった。
また、従来のデュアルトラッキング回路では、誤差増幅
器75側の電圧比較用に基準電圧が必要となる。そのた
め、バイアス抵抗76とツェナダイオード77とからな
る基準電圧回路などが必要になるという問題点があっ
た。
【0008】このようなオペアンプにかかわる問題点を
解決するため、本出願人は、シャントレギュレータを使
用するデュアルトラッキング回路を検討した。図5
(a)は、シャントレギュレータを使用したデュアルト
ラッキング回路の回路構成(非公知)を示す図である。
本図において、電圧制御部11は、(−)側電源端子に
出力する安定化電圧V1を生成するシリーズレギュレー
タ(もしくはスイッチングレギュレータ)である。ま
た、電圧制御部12は、(+)側電源端子に出力する安
定化電圧V2を生成するシリーズレギュレータ(もしく
はスイッチングレギュレータ)である。
【0009】この(−)側電源端子からGND端子にか
けて、抵抗Rcと可変抵抗VRからなる抵抗分圧回路が
接続される。この抵抗分圧回路の分圧電圧は、シャント
レギュレータ13のアノード−リファレンス間に印加さ
れる。このシャントレギュレータ13のカソード電流
は、電圧制御部11の電圧制御端子へ負帰還される。一
方、(+)側電源端子から(−)側電源端子にかけて、
抵抗R1と抵抗R2とからなる抵抗分圧回路が接続され
る。この抵抗分圧回路の分圧ノードは、シャントレギュ
レータ14のリファレンスに接続される。また、シャン
トレギュレータ14のアノードはGND端子に接続され
る。
【0010】このようなシャントレギュレータ14のカ
ソード電流は、電圧制御部12の電圧制御端子へ負帰還
される。上記構成のデュアルトラッキング回路では、可
変抵抗VRの抵抗値を可変することにより、(−)側出
力端子の出力電圧V1が、 V1=−(Rc+VR)Vr/Rc ・・・(4) (ただし、Vrは、シャントレギュレータ13のリファ
レンス−アノード間に生起する基準電圧)を満足するよ
うに変化する。
【0011】このとき、(+)側出力端子の出力電圧V
2は、 V2=−(R1/R2)V1+Vr(R1+R2)/R2 ・・・(5) に維持される。このように、(+)側の出力電圧V2に
は、(−)側の出力電圧V1の逆相分の外に、(5)式
の右辺第2項に相当する定常偏差(steady state erro
r)が必ず含まれる。図5(b)は、出力電圧V2に含
まれる定常偏差を示した出力特性図である。
【0012】このような定常偏差のため、図5(a)に
示すデュアルトラッキング回路では、正負両極性の出力
電圧V1,V2を逆相で比例変化させることができな
い。そのため、出力電圧V1,V2を所望の電圧値に調
整することが非常に困難であった。そこで、請求項1〜
5に記載の発明では、これらの問題点を解決するため
に、シャントレギュレータを使用し、かつ、上記の定常
偏差が生じないデュアルトラッキング回路を提供するこ
とを目的とする。
【0013】特に、請求項2,3に記載の発明では、誤
差検出部(後述)の回路構成を単純化したデュアルトラ
ッキング回路を提供することを目的とする。さらに、請
求項4,5に記載の発明では、シャントレギュレータの
リファレンス−アノード間に生起する基準電圧Vrの温
特補償を実現した、デュアルトラッキング回路を提供す
ることを目的とする。
【0014】
【課題を解決するための手段】(請求項1)請求項1に
記載の発明は、一方の極性側の出力電圧(第1電圧)を
制御する第1電圧制御部と、他方の極性側の出力電圧
(第2電圧)を制御する第2電圧制御部と、第1電圧と
第2電圧との間で電圧分圧を行い、誤差電圧を生成する
誤差検出部と、誤差検出部からの誤差電圧を増幅して、
第2電圧制御部へ負帰還する誤差増幅部とを備えたデュ
アルトラッキング回路において、誤差増幅部は、誤差検
出部からの誤差電圧がリファレンスに印加され、かつア
ノードが接地ラインに接続され、さらにカソード電流が
第2電圧制御部へ負帰還されるシャントレギュレータ回
路により構成され、誤差検出部は、第1電圧と第2電圧
との間の分圧電圧を、シャントレギュレータ回路のアノ
ード−リファレンス間電圧の分だけオフセットして、誤
差電圧を生成することを特徴とする。このような構成で
は、誤差電圧がアノード−リファレンス間電圧の分だけ
予めオフセットされる。このオフセット電圧分によっ
て、シャントレギュレータ回路側のアノード−リファレ
ンス間電圧がキャンセルされる。その結果、第2電圧に
含まれる定常偏差を確実に取り除くことができる。
【0015】(請求項2)請求項2に記載の発明は、請
求項1に記載のデュアルトラッキング回路において、第
2電圧を第1電圧の(−N)倍に追従させる場合(ただ
しN>0)、誤差検出部は、シャントレギュレータ回路
のアノード−リファレンス間電圧の(N+1)/N倍だ
け、第1電圧をオフセットするオフセット部と、オフセ
ット部の出力電圧と第2電圧との間を1対Nに電圧分圧
して、誤差電圧を生成する分圧部とからなることを特徴
とする。
【0016】一般に、誤差電圧の生成には、抵抗分圧回
路が使用される。このような抵抗分圧回路の出力インピ
ーダンスは、分圧抵抗の並列値に等しく、無視すること
ができない。そのため、抵抗分圧回路の分圧電圧に変動
を与えることなく、所定電圧のオフセットを行うには、
エミッタホロワなどのインピーダンス変換回路を介在さ
せる必要がある。
【0017】また、シャントレギュレータ回路のリファ
レンスは、入力インピーダンスが高く、電流を直に引き
出すことはできない。そのため、リファレンスと分圧電
圧ノードとの間に、ツェナダイオードなどの簡易なオフ
セット回路を接続してもオフセット用の電圧差は生じ
ず、リファレンス電圧を引き上げることはできない。し
たがって、この種の簡易なオフセット回路をそのまま使
用することはできない。
【0018】これら2つの理由から、第1電圧と第2電
圧とを電圧分圧した後に、電圧オフセットを行う構成で
は、回路構成が必要以上に複雑になってしまうという不
具合を生じる。しかしながら、請求項2に記載の発明で
は、オフセット部により第1電圧をオフセットした後
に、分圧部で電圧分圧を行う。このとき、第1電圧は、
第1電圧制御部から低インピーダンスで出力される。そ
のため、オフセット部では、インピーダンス変換回路を
介在させることなく、電圧オフセットを直に行うことが
可能となる。また、オフセット部は、分圧部側から駆動
電流を無理なく引き込むことができる。したがって、電
圧降下型のオフセット回路を用いてオフセット部を簡易
に構成することが可能となる。このような理由から、請
求項2に記載の発明では、誤差検出部の回路構成を単純
化することが可能となる。
【0019】(請求項3)請求項3に記載の発明は、請
求項2に記載のデュアルトラッキング回路において、分
圧部は抵抗分圧回路であり、オフセット部は、抵抗分圧
回路の第1電圧側の抵抗負荷に直列挿入された電圧降下
回路であることを特徴とする。このような構成では、抵
抗分圧回路の分圧抵抗を介して、オフセット部の電圧降
下回路に駆動電流を直に供給することができる。したが
って、誤差検出部の構成を一段と単純化することが可能
となる。
【0020】(請求項4)請求項4に記載の発明は、請
求項3に記載のデュアルトラッキング回路において、オ
フセット部は、誤差増幅部のシャントレギュレータと同
一規格のシャントレギュレータを使用した電圧降下回路
であることを特徴とする。このような構成では、誤差増
幅部のシャントレギュレータと同一規格のシャントレギ
ュレータを使用して電圧降下回路を構成する。したがっ
て、電圧降下回路側の電圧降下分の温度特性と、誤差増
幅部側シャントレギュレータのリファレンス−アノード
間電圧の温度特性とが等しく変化する。その結果、デュ
アルトラッキング回路にシャントレギュレータを使用し
た場合の温度特性を確実に補償することが可能となる。
【0021】(請求項5)請求項5に記載の発明は、請
求項4に記載のデュアルトラッキング回路において、第
2電圧を第1電圧の(−1)倍に追従させる場合、オフ
セット部は、リファレンス−カソード間を短絡したシャ
ントレギュレータを2つ直列に接続してなる電圧降下回
路であることを特徴とする。
【0022】
【発明の実施の形態】以下、図面に基づいて本発明にお
ける実施の形態を説明する。
【0023】(第1の実施形態)第1の実施形態は、請
求項1〜5に記載の発明に対応する実施形態である。図
1は、第1の実施形態の回路構成を示す図である。図1
において、電圧制御部11は、(−)側電源端子に出力
する安定化電圧V1を生成するシリーズレギュレータ
(もしくはスイッチングレギュレータ)である。また、
電圧制御部12は、(+)側電源端子に出力する安定化
電圧V2を生成するシリーズレギュレータ(もしくはス
イッチングレギュレータ)である。
【0024】この(−)側電源端子からGND端子にか
けて、抵抗Rcと可変抵抗VRとからなる抵抗分圧回路
が接続される。この抵抗分圧回路の分圧電圧は、シャン
トレギュレータ13のアノード−リファレンス間に印加
される。このシャントレギュレータ13のカソード電流
は、電圧制御部11の電圧制御端子へ負帰還される。一
方、(+)側電源端子から(−)側電源端子にかけて、
抵抗R1と抵抗R2(R2=R1)とからなる「分圧比
1/2の抵抗分圧回路」が接続される。この抵抗R2側
には、リファレンス−カソード間を短絡したシャントレ
ギュレータ15a,15bが直列に挿入される。なお、
シャントレギュレータ15a,15bの基準電圧Vr
は、シャントレギュレータ14の基準電圧Vrと同一規
格である。
【0025】この抵抗分圧回路の分圧ノード(図1中の
A点)は、シャントレギュレータ14のリファレンスに
接続される。また、シャントレギュレータ14のアノー
ドはGND端子に接続される。一方、シャントレギュレ
ータ14のカソード電流は、電圧制御部12の電圧制御
端子へ負帰還される。
【0026】上記構成のデュアルトラッキング回路で
は、可変抵抗VRの抵抗値を可変することにより、
(−)側出力端子の出力電圧V1が、 V1=−Vr(Rc+VR)/Rc ・・・(6) (ただし、Vrは、シャントレギュレータのリファレン
ス−アノード間に生起する基準電圧)を満足するように
変化する。
【0027】一方、2つ分のシャントレギュレータ15
a,15bの両端には、基準電圧Vrの2倍に相当する
電圧オフセットが生じる。そのため、分圧ノードAに生
じる電圧V(A)は、 V(A)=(V2−V1−2Vr)/2+V1+2Vr =(V2+V1)/2+Vr ・・・(7) となる。上式(7)の右辺第1項は、V2をV1の(−
1)倍に追従させる際における正味の誤差電圧である。
一方、右辺第2項は、シャントレギュレータ14の基準
電圧Vrに等しいオフセット電圧である。シャントレギ
ュレータ14は、電圧V(A)と内部基準電圧Vrとの
差分を増幅した後、カソード電流として電圧制御部12
に負帰還する。このような負帰還の結果、電圧V(A)
は、下式(8)に示すように、基準電圧Vrにほぼ等し
い電圧値に制御される(いわゆる、イマジナリショート
状態)。
【0028】 このような上式(8)の制御状態が成立することによ
り、電圧制御部12の出力電圧V2は、 V2=−V1 ・・・(9) の状態に維持される。
【0029】以上説明したような動作により、第1の実
施形態では,従来例(図5)において生じていた定常偏
差を確実に除去することが可能となる。したがって、可
変抵抗VRの可変による出力電圧V1の変化に追従し
て、出力電圧V2を逆相で比例変化させることが可能と
なる。また、第1の実施形態では、オペアンプの代わり
にシャントレギュレータ13,14を使用するので、オ
ペアンプ用の電源回路を別途設ける必要が一切ない。し
たがって、回路全体の構成を一段と単純化することがで
きる。
【0030】さらに、第1の実施形態では、分圧抵抗R
2側に、シャントレギュレータ15a,15bからなる
電圧降下回路を直に挿入する。そのため、余分な回路構
成を極力排して、回路全体の構成をより一層単純化する
ことが可能となる。また、第1の実施形態では、シャン
トレギュレータ14と同一規格のシャントレギュレータ
15a,15bを使用してオフセット部を構成する。し
たがって、シャントレギュレータ14で生じる基準電圧
Vrの温度特性をオフセット部側で正確に補償すること
が可能となる。次に、別の実施形態について説明する。
【0031】(第2の実施形態)第2の実施形態は、請
求項1〜4に記載の発明に対応する実施形態である。図
2は、第2の実施形態の回路構成を示す図である。第2
の実施形態では、第1の実施形態(図1)におけるシャ
ントレギュレータ15a,15bの代わりに、シャント
レギュレータ15および抵抗R3,R4(ただしR3=
R4)からなるオフセット用の回路が挿入される。
【0032】このシャントレギュレータ15の基準電圧
Vrは、シャントレギュレータ14の基準電圧Vrと同
一規格である。また、(抵抗R2の通過電流)>(抵抗
R3の通過電流)を満足するように、抵抗R3,R4は
抵抗R1,R2よりも一回り大きな抵抗値に設定され
る。なお、その他の構成については、第1の実施形態
(図1)と同じため、同一の参照番号を付与して図2に
示し、ここでの説明を省略する。
【0033】このようなシャントレギュレータ15のカ
ソード−アノード間にも、上記したシャントレギュレー
タ15a,15bと同様に、基準電圧Vrの2倍に相当
するオフセット電圧が生じる。その結果、第2の実施形
態においても、第1の実施形態と同様の作用効果を得る
ことができる。さらに、第2の実施形態における格別な
効果は、2つのシャントレギュレータ15a,15b
を、1つのシャントレギュレータ15に置き換えるの
で、その分だけ部品コストを低減できる点である。次
に、別の実施形態について説明する。
【0034】(第3の実施形態)第3の実施形態は、請
求項1〜4に記載の発明に対応する実施形態である。図
3は、第3の実施形態の回路構成を示す図である。第3
の実施形態では、抵抗R1〜R4の抵抗値を次の比率に
設定する。
【0035】 R1:R2=N:1 ・・・(10) R3:R4=1:N ・・・(11) なお、その他の構成については、第2の実施形態(図
2)と同じため、同一の参照番号を付与して図3に示
し、ここでの説明を省略する。このような抵抗値の設定
により、シャントレギュレータ15のカソード−アノー
ド間電圧Vofは、 となる。そのため、抵抗R1,R2の分圧ノードAに生
じる電圧V(A)は、 V(A)={V2−V1−Vr(N+1)/N}R2/(R1+R2) +V1+Vr(N+1)/N =(V2+N・V1)/(N+1)+Vr ・・・(13) となる。シャントレギュレータ14は、上式(13)に
示す電圧V(A)と内部基準電圧Vrとの差分を増幅し
た後、カソード電流として電圧制御部12に負帰還す
る。このような負帰還の結果、電圧V(A)は、下式
(14)に示すように、基準電圧Vrとほぼ等しい電圧
値に制御される(いわゆる、イマジナリショート状
態)。
【0036】 Vr=V(A) =(V2+N・V1)/(N+1)+Vr ・・・(14) このような上式(8)の制御状態が成立することによ
り、電圧制御部12の出力電圧V2は、 V2=−N・V1 ・・・(15) の状態に維持される。以上説明したような動作により、
第3の実施形態では、出力電圧V2を、出力電圧V1の
(−N)倍に追従させることが可能となる。
【0037】
【発明の効果】(請求項1)請求項1に記載の発明で
は、シャントレギュレータを使用するので、従来例(図
4)のようにオペアンプ用の電源回路を別途設ける必要
がなくなる。したがって、デュアルトラッキング回路の
回路構成を単純化することが可能となる。また、シャン
トレギュレータに印加される誤差電圧が、アノード−リ
ファレンス間電圧の分だけ予めオフセットされるので、
上述した(5)式の右辺第2項に相当する定常偏差を的
確に除去することができる。したがって、第1電圧の電
圧可変に伴って、第2電圧を逆相で比例変化させること
が可能となる。
【0038】(請求項2)請求項2に記載の発明では、
オフセット部により第1電圧をオフセットした後に、分
圧部で誤差電圧を生成する。このとき、第1電圧は、第
1電圧制御部から低インピーダンスで出力されるため、
オフセット部ではインピーダンス変換回路などを介在さ
せることなく電圧オフセットを行うことが可能となる。
また、オフセット部は、分圧部側から駆動電流を引き込
むことができるので、電圧降下型の単純なオフセット回
路を使用することが可能となる。このような理由から、
請求項2に記載の発明では、誤差検出部の回路構成を単
純化することが可能となる。
【0039】(請求項3)請求項3に記載の発明では、
抵抗分圧回路の分圧抵抗を介して、オフセット部の電圧
降下回路に駆動電流を直に供給する。したがって、オフ
セット部の回路構成が一段と単純になり、誤差検出部の
回路構成をより一層単純化することが可能となる。
【0040】(請求項4,5)請求項4,5に記載の発
明では、誤差増幅部のシャントレギュレータと同一規格
のシャントレギュレータを使用して電圧降下回路を構成
する。したがって、誤差増幅部側で生じるシャントレギ
ュレータの温度特性を的確に補償することが可能とな
る。
【図面の簡単な説明】
【図1】第1の実施形態の回路構成を示す図である。
【図2】第2の実施形態の回路構成を示す図である。
【図3】第3の実施形態の回路構成を示す図である。
【図4】従来のデュアルトラッキング回路を説明する図
である
【図5】シャントレギュレータを使用したデュアルトラ
ッキング回路の検討例(非公知)を説明する図である。
【符号の説明】
11 電圧制御部 12 電圧制御部 13 誤差増幅用のシャントレギュレータ 14 誤差増幅用のシャントレギュレータ 15 電圧オフセット用のシャントレギュレータ 15a,15b 電圧オフセット用のシャントレギュレ
ータ 71 電圧制御部 72 電圧制御部 75 誤差増幅器 76 バイアス抵抗 77 ツェナダイオード 80 誤差増幅器 Rc 抵抗 R1,R2 分圧抵抗 R3,R4 抵抗 VR 可変抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−268950(JP,A) 特開 平9−65646(JP,A) 特開 平2−87932(JP,A) 特開 平1−140211(JP,A) 特開 平7−39072(JP,A) 特開 平8−185232(JP,A) 特開 平9−6443(JP,A) 特開 平5−3674(JP,A) (58)調査した分野(Int.Cl.7,DB名) G05F 1/445,1/56 G05F 1/613,1/628 H02M 3/00 - 3/44 H02J 1/00 - 1/16

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 一方の極性側の出力電圧(第1電圧)を
    制御する第1電圧制御部と、 他方の極性側の出力電圧(第2電圧)を制御する第2電
    圧制御部と、 前記第1電圧と前記第2電圧との間で電圧分圧を行い、
    誤差電圧を生成する誤差検出部と、 前記誤差検出部からの前記誤差電圧を増幅して、前記第
    2電圧制御部へ負帰還する誤差増幅部とを備えたデュア
    ルトラッキング回路において、 前記誤差増幅部は、 前記誤差検出部からの前記誤差電圧がリファレンスに印
    加され、かつアノードが接地ラインに接続され、さらに
    カソード電流が前記第2電圧制御部へ負帰還されるシャ
    ントレギュレータ回路により構成され、 前記誤差検出部は、 前記第1電圧と前記第2電圧との間の分圧電圧を、前記
    シャントレギュレータ回路のアノード−リファレンス間
    電圧の分だけオフセットして、前記誤差電圧を生成する
    ことを特徴とするデュアルトラッキング回路。
  2. 【請求項2】 請求項1に記載のデュアルトラッキング
    回路において、 前記第2電圧を前記第1電圧の(−N)倍に追従させる
    場合(ただしN>0)、 前記誤差検出部は、 前記シャントレギュレータ回路のアノード−リファレン
    ス間電圧の(N+1)/N倍だけ、前記第1電圧をオフ
    セットするオフセット部と、 前記オフセット部の出力電圧と前記第2電圧との間を1
    対Nに電圧分圧して、前記誤差電圧を生成する分圧部と
    からなることを特徴とするデュアルトラッキング回路。
  3. 【請求項3】 請求項2に記載のデュアルトラッキング
    回路において、 前記分圧部は抵抗分圧回路であり、 前記オフセット部は、前記抵抗分圧回路の前記第1電圧
    側の抵抗負荷に直列挿入された電圧降下回路であること
    を特徴とするデュアルトラッキング回路。
  4. 【請求項4】 請求項3に記載のデュアルトラッキング
    回路において、 前記オフセット部は、 前記誤差増幅部のシャントレギュレータと同一規格のシ
    ャントレギュレータを使用した電圧降下回路であること
    を特徴とするデュアルトラッキング回路。
  5. 【請求項5】 請求項4に記載のデュアルトラッキング
    回路において、 前記第2電圧を第1電圧の(−1)倍に追従させる場
    合、 前記オフセット部は、 リファレンス−カソード間を短絡したシャントレギュレ
    ータを2つ直列に接続してなる電圧降下回路であること
    を特徴とするデュアルトラッキング回路。
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