JP3342950B2 - 信号伝送装置のバッファメモリ受渡し方式 - Google Patents
信号伝送装置のバッファメモリ受渡し方式Info
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- JP3342950B2 JP3342950B2 JP09933194A JP9933194A JP3342950B2 JP 3342950 B2 JP3342950 B2 JP 3342950B2 JP 09933194 A JP09933194 A JP 09933194A JP 9933194 A JP9933194 A JP 9933194A JP 3342950 B2 JP3342950 B2 JP 3342950B2
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Description
【０００１】
【産業上の利用分野】本発明は、電力系統の系統安定化
装置間の情報伝送のために用いる信号伝送装置のバッフ
ァメモリ受渡し方式に関する。
装置間の情報伝送のために用いる信号伝送装置のバッフ
ァメモリ受渡し方式に関する。
【０００２】
【従来の技術】図７は従来技術のハード構成図で、１は
伝送すべき系統設備機器（しゃ断器，断路器，継電器
等）の状態や系統の各電気量を表す系統安定化装置に必
要な外部入力情報、２は前記入力情報を入力する送信装
置（信号伝送装置）、３は伝送路４を介して接続された
受信装置である。そして送信装置２は入力情報をロジッ
クレベルに変換するレベル変換器21と、入力情報の内容
により変化する検定ビット（検定符号）を作成する検定
ビット作成部22と、入力情報及び検定ビットを記憶し、
書き込みクロック端子23-2の信号に応じ周期的にその記
憶を更新するバッファメモリ23と、並列したバッファメ
モリの内容をシリアルに変換するため書き移し記憶し、
伝送完了の毎にリセット信号を出力するシフトレジスタ
24と、ロジック信号を伝送信号に変換するためのモデム
部25と、装置が動作するための発振器26と、バッファメ
モリの内容を更新するタイミングをとるためシフトレジ
スタ24から伝送完了の信号を受けると発振器のクロック
信号をバッファメモリの書き込みクロック端子に出力す
る論理部27とからなる。
伝送すべき系統設備機器（しゃ断器，断路器，継電器
等）の状態や系統の各電気量を表す系統安定化装置に必
要な外部入力情報、２は前記入力情報を入力する送信装
置（信号伝送装置）、３は伝送路４を介して接続された
受信装置である。そして送信装置２は入力情報をロジッ
クレベルに変換するレベル変換器21と、入力情報の内容
により変化する検定ビット（検定符号）を作成する検定
ビット作成部22と、入力情報及び検定ビットを記憶し、
書き込みクロック端子23-2の信号に応じ周期的にその記
憶を更新するバッファメモリ23と、並列したバッファメ
モリの内容をシリアルに変換するため書き移し記憶し、
伝送完了の毎にリセット信号を出力するシフトレジスタ
24と、ロジック信号を伝送信号に変換するためのモデム
部25と、装置が動作するための発振器26と、バッファメ
モリの内容を更新するタイミングをとるためシフトレジ
スタ24から伝送完了の信号を受けると発振器のクロック
信号をバッファメモリの書き込みクロック端子に出力す
る論理部27とからなる。
【０００３】動作は次の通りである。入力情報１をレベ
ル変換器21でロジックレベル変換し、これに検定ビット
作成部22で作成された検定ビットデータ（例えばＣＲＣ
方式として知られるもの）と合わせて１ワードとしてバ
ッファメモリ23に記憶させる。その記憶させる動作は、
シフトレジスタ24で１ワードの情報を送信した直後に発
振器26及び論理部27で作成された更新信号で行なわれ
る。この動作が送信装置で繰り返し行なわれ常に外部入
力情報１はモデム部25及び伝送路４を介し、受信装置３
へと伝達される。
ル変換器21でロジックレベル変換し、これに検定ビット
作成部22で作成された検定ビットデータ（例えばＣＲＣ
方式として知られるもの）と合わせて１ワードとしてバ
ッファメモリ23に記憶させる。その記憶させる動作は、
シフトレジスタ24で１ワードの情報を送信した直後に発
振器26及び論理部27で作成された更新信号で行なわれ
る。この動作が送信装置で繰り返し行なわれ常に外部入
力情報１はモデム部25及び伝送路４を介し、受信装置３
へと伝達される。
【０００４】なお、バッファメモリ23はシフトレジスタ
24による１ワード情報の伝送後に、次の時点の入力情報
をバッファメモリ23に上書き更新し、順次モデム部25を
介して受信装置３に送信する方式としている。即ち、バ
ッファメモリ23は前回記憶したロジック信号の内容のま
まの状態で、今回レベル変換器21及び検定ビット作成部
22からのロジック信号を上書きして更新するものであ
る。
24による１ワード情報の伝送後に、次の時点の入力情報
をバッファメモリ23に上書き更新し、順次モデム部25を
介して受信装置３に送信する方式としている。即ち、バ
ッファメモリ23は前回記憶したロジック信号の内容のま
まの状態で、今回レベル変換器21及び検定ビット作成部
22からのロジック信号を上書きして更新するものであ
る。
【０００５】
【発明が解決しようとする課題】上記従来技術におい
て、例えば発振器26，論理部27の回路に異常が発生した
場合は、バッファメモリ23が更新されず、たとえ外部入
力情報１が変化しても上書きされずデータは同一のまま
である。このため、これを受けた送信装置２側では同一
のデータが継続するのはバッファメモリの異常なのか入
力情報が変化なしなのか判断できず、バッファメモリの
異常判断ができない欠点がある。したがってこれらは定
期点検でチェックをしなければならなかった。特に、系
統安定化装置用の信号伝送の入力情報は系統事故時変化
するものであり、常時は情報変化せず異常判断できな
い。本発明は上記事情に鑑みてなされたものであり、送
受信間の装置で受渡しした情報が最新の情報であること
を保証する信号伝送装置のバッファメモリ受渡し方式を
提供することを目的としている。
て、例えば発振器26，論理部27の回路に異常が発生した
場合は、バッファメモリ23が更新されず、たとえ外部入
力情報１が変化しても上書きされずデータは同一のまま
である。このため、これを受けた送信装置２側では同一
のデータが継続するのはバッファメモリの異常なのか入
力情報が変化なしなのか判断できず、バッファメモリの
異常判断ができない欠点がある。したがってこれらは定
期点検でチェックをしなければならなかった。特に、系
統安定化装置用の信号伝送の入力情報は系統事故時変化
するものであり、常時は情報変化せず異常判断できな
い。本発明は上記事情に鑑みてなされたものであり、送
受信間の装置で受渡しした情報が最新の情報であること
を保証する信号伝送装置のバッファメモリ受渡し方式を
提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
信号伝送装置のバッファメモリ受渡し方式は、送信する
情報を取り込む入力部と、前記入力部からの入力情報，
伝送誤りを検出するための検定符号及び装置異常符号を
一時記憶すると共に、更新信号を入力すると記憶内容を
更新する書き込みクロック端子及びリセット信号を入力
すると記憶内容を消去するリセット端子を有するバッフ
ァメモリと、前記バッファメモリの内容を伝送用に並列
／直列変換するために設けられ、メモリ内容の送信後に
リセット信号を出力するシフトレジスタと、前記バッフ
ァメモリのリセット端子に前記シフトレジスタからのリ
セット信号が入力された後に前記書き込みクロック端子
に更新信号を出力する第１の論理部と、前記リセット信
号が入力された後に前記更新信号が出力される毎に
「１」と「０」を交互に変化する前記装置異常符号を出
力する第２の論理部とから構成した。
信号伝送装置のバッファメモリ受渡し方式は、送信する
情報を取り込む入力部と、前記入力部からの入力情報，
伝送誤りを検出するための検定符号及び装置異常符号を
一時記憶すると共に、更新信号を入力すると記憶内容を
更新する書き込みクロック端子及びリセット信号を入力
すると記憶内容を消去するリセット端子を有するバッフ
ァメモリと、前記バッファメモリの内容を伝送用に並列
／直列変換するために設けられ、メモリ内容の送信後に
リセット信号を出力するシフトレジスタと、前記バッフ
ァメモリのリセット端子に前記シフトレジスタからのリ
セット信号が入力された後に前記書き込みクロック端子
に更新信号を出力する第１の論理部と、前記リセット信
号が入力された後に前記更新信号が出力される毎に
「１」と「０」を交互に変化する前記装置異常符号を出
力する第２の論理部とから構成した。
【０００７】本発明の請求項２に係る信号伝送装置のバ
ッファメモリ受渡し方式は、送信する情報を取り込む入
力部と、前記入力部からの入力情報及び伝送誤りを検出
するための検定符号を一時記憶すると共に、更新信号を
入力すると記憶内容を更新する書き込みクロック端子及
びリセット信号を入力すると記憶内容を全て「０」とす
るリセット端子を有するバッファメモリと、前記バッフ
ァメモリの内容を伝送データに並列／直列変換するため
に設けられ、メモリ内容の送信後にリセット信号を出力
するシフトレジスタと、前記バッファメモリのリセット
端子に前記シフトレジスタからのリセット信号が入力さ
れた後に前記書き込みクロック端子に更新信号を出力す
る第１の論理部とから構成した。
ッファメモリ受渡し方式は、送信する情報を取り込む入
力部と、前記入力部からの入力情報及び伝送誤りを検出
するための検定符号を一時記憶すると共に、更新信号を
入力すると記憶内容を更新する書き込みクロック端子及
びリセット信号を入力すると記憶内容を全て「０」とす
るリセット端子を有するバッファメモリと、前記バッフ
ァメモリの内容を伝送データに並列／直列変換するため
に設けられ、メモリ内容の送信後にリセット信号を出力
するシフトレジスタと、前記バッファメモリのリセット
端子に前記シフトレジスタからのリセット信号が入力さ
れた後に前記書き込みクロック端子に更新信号を出力す
る第１の論理部とから構成した。
【０００８】本発明の請求項３に係る信号伝送装置のバ
ッファメモリ受渡し方式は、請求項１あるいは請求項２
において、受信側で送信された伝送データのパターンを
監視し不良検出するようにした。
ッファメモリ受渡し方式は、請求項１あるいは請求項２
において、受信側で送信された伝送データのパターンを
監視し不良検出するようにした。
【０００９】
【作用】本発明の請求項１に係る信号伝送装置のバッフ
ァメモリ受渡し方式は、装置が正常に動作している限
り、リセット信号の後に更新信号が出力されるため、論
理部からは特定信号が例えば「１」→「０」→「１」→
「０」…となって出力されているため、受信装置側でこ
の信号を受信する限り、送信装置は正常であることが理
解されるが、装置異常は前記信号の変化がなくなる。
ァメモリ受渡し方式は、装置が正常に動作している限
り、リセット信号の後に更新信号が出力されるため、論
理部からは特定信号が例えば「１」→「０」→「１」→
「０」…となって出力されているため、受信装置側でこ
の信号を受信する限り、送信装置は正常であることが理
解されるが、装置異常は前記信号の変化がなくなる。
【００１０】本発明の請求項２に係る信号伝送装置のバ
ッファメモリ受渡し方式は、バッファメモリが更新され
ない異常が発生すると、検定ビットを含めて全てのデー
タが「０」状態となるため、これを受信装置側で検定不
良（装置異常）を検出できる。
ッファメモリ受渡し方式は、バッファメモリが更新され
ない異常が発生すると、検定ビットを含めて全てのデー
タが「０」状態となるため、これを受信装置側で検定不
良（装置異常）を検出できる。
【００１１】本発明の請求項３に係る信号伝送装置のバ
ッファメモリ受渡し方式は、受信側で送信された伝送デ
ータのパターンを監視するだけで不良検出が可能とな
る。
ッファメモリ受渡し方式は、受信側で送信された伝送デ
ータのパターンを監視するだけで不良検出が可能とな
る。
【００１２】
【実施例】本発明の請求項１に係る伝送装置のバッファ
メモリ受渡し方式の実施例を以下に説明する。図１は請
求項１に係る信号伝送装置のバッファメモリ受渡し方式
の実施例図である。図１において図７と同一部分につい
ては同一符号を付して説明を省略する。本実施例の特徴
部分はバッファメモリにリセット端子（ＣＲ）23-1を設
けたことと、リセット信号と更新信号とで動作する論理
部28を設け、バッファメモリ23に格納された入力情報
（検定ビットを含んだもの）をリセットされた後、更新
された場合に論理部28からその旨の信号（装置異常符
号）をバッファメモリに出力するようにしている。この
論理部28の一実施例として、図２にＪ−Ｋフリップ・フ
ロップ回路を用いたものを示す。図３はこの論理部28の
動作信号タイムチャートである。
メモリ受渡し方式の実施例を以下に説明する。図１は請
求項１に係る信号伝送装置のバッファメモリ受渡し方式
の実施例図である。図１において図７と同一部分につい
ては同一符号を付して説明を省略する。本実施例の特徴
部分はバッファメモリにリセット端子（ＣＲ）23-1を設
けたことと、リセット信号と更新信号とで動作する論理
部28を設け、バッファメモリ23に格納された入力情報
（検定ビットを含んだもの）をリセットされた後、更新
された場合に論理部28からその旨の信号（装置異常符
号）をバッファメモリに出力するようにしている。この
論理部28の一実施例として、図２にＪ−Ｋフリップ・フ
ロップ回路を用いたものを示す。図３はこの論理部28の
動作信号タイムチャートである。
【００１３】次に動作について説明する。外部入力情報
１をレベル変換器21で変換し、これに検定ビット作成部
22で作成されたデータ及び論理部28の出力データ（装置
異常ビット）と合わせて１ワードとして、バッファメモ
リ23に記憶させる。この時、装置異常ビット（装置異常
符号）、即ち論理部28の出力を例えば「１」としてお
く。その記憶させる動作はシフトレジスタ24で１ワード
の情報を送信した直後に、まずバッファメモリ23のリセ
ット端子（ＣＲ）に全ての出力データが「０」になるよ
うにリセット信号を入力する。
１をレベル変換器21で変換し、これに検定ビット作成部
22で作成されたデータ及び論理部28の出力データ（装置
異常ビット）と合わせて１ワードとして、バッファメモ
リ23に記憶させる。この時、装置異常ビット（装置異常
符号）、即ち論理部28の出力を例えば「１」としてお
く。その記憶させる動作はシフトレジスタ24で１ワード
の情報を送信した直後に、まずバッファメモリ23のリセ
ット端子（ＣＲ）に全ての出力データが「０」になるよ
うにリセット信号を入力する。
【００１４】そして、データの更新はその後に発振器26
及び論理部27で作成された更新信号によって行なわれ、
入力情報１，検定ビット及び装置異常ビットを再びバッ
ファメモリ23に書き込む動作を行なう。このように、送
信する毎に一旦リセットしデータ更新する動作が繰り返
し行なわれる。そして更新動作が行なわれた場合は、論
理部28の出力を「０」とする。したがって受信装置３側
で装置異常ビットが「１」→「０」→「１」→「０」…
であれば、入力情報の更新されたことを判断できる。
及び論理部27で作成された更新信号によって行なわれ、
入力情報１，検定ビット及び装置異常ビットを再びバッ
ファメモリ23に書き込む動作を行なう。このように、送
信する毎に一旦リセットしデータ更新する動作が繰り返
し行なわれる。そして更新動作が行なわれた場合は、論
理部28の出力を「０」とする。したがって受信装置３側
で装置異常ビットが「１」→「０」→「１」→「０」…
であれば、入力情報の更新されたことを判断できる。
【００１５】本実施例によれば、送受信間の装置で受渡
しした情報が最新の内容であることを保証しているのに
加え、装置異常ビットを付加することにより入力情報及
び検定ビットの多い情報量としたシステムであっても、
更新されたか否かが特定の装置異常ビットを監視するだ
けで即判断でき、受信装置での処理速度を格段に向上さ
せることができる。
しした情報が最新の内容であることを保証しているのに
加え、装置異常ビットを付加することにより入力情報及
び検定ビットの多い情報量としたシステムであっても、
更新されたか否かが特定の装置異常ビットを監視するだ
けで即判断でき、受信装置での処理速度を格段に向上さ
せることができる。
【００１６】本発明の請求項２に係る信号伝送装置のバ
ッファメモリ受渡し方式の実施例を以下に説明する。図
４は請求項２に係る信号伝送装置のバッファメモリ受渡
し方式の実施例図である。図４において図１と同一部分
については同一符号を付して説明を省略する。本実施例
の特徴部分は、バッファメモリ23にリセット端子（Ｃ
Ｒ）23-1を設けたことと、検定ビット作成部によりデー
タが全て「０」とならないように構成した点である。図
５にこの検定ビット作成部の一実施例の構成図を示し、
図６にデータ構造を示す。つまり、どのデータのパター
ンも少なくとも１つを「１」にしている。
ッファメモリ受渡し方式の実施例を以下に説明する。図
４は請求項２に係る信号伝送装置のバッファメモリ受渡
し方式の実施例図である。図４において図１と同一部分
については同一符号を付して説明を省略する。本実施例
の特徴部分は、バッファメモリ23にリセット端子（Ｃ
Ｒ）23-1を設けたことと、検定ビット作成部によりデー
タが全て「０」とならないように構成した点である。図
５にこの検定ビット作成部の一実施例の構成図を示し、
図６にデータ構造を示す。つまり、どのデータのパター
ンも少なくとも１つを「１」にしている。
【００１７】次に動作を説明する。外部入力情報１をレ
ベル変換器21で変換し、これに検定ビット作成部22で作
成されたデータと合わせて１ワードとして、バッファメ
モリ23に記憶させる。その記憶させる動作は、シフトレ
ジスタ24で１ワードの情報を送信した直後にバッファメ
モリ23のリセット端子（ＣＲ）23-1にリセット信号が入
力し、一旦全ての出力データを「０」にし、その後に発
振器26及び論理部28で作成された書き込み信号ＣＬＫに
て行なわれる。このように、送信する毎にデータは一旦
リセットされ更新されることになる。受信装置側でリセ
ット端子（ＣＲ）23-1への入力があった後に書き込みク
ロック端子（ＣＬＫ）23-2への入力があったことを検出
することにより、送信装置側のバッファメモリの異常を
検出できる。
ベル変換器21で変換し、これに検定ビット作成部22で作
成されたデータと合わせて１ワードとして、バッファメ
モリ23に記憶させる。その記憶させる動作は、シフトレ
ジスタ24で１ワードの情報を送信した直後にバッファメ
モリ23のリセット端子（ＣＲ）23-1にリセット信号が入
力し、一旦全ての出力データを「０」にし、その後に発
振器26及び論理部28で作成された書き込み信号ＣＬＫに
て行なわれる。このように、送信する毎にデータは一旦
リセットされ更新されることになる。受信装置側でリセ
ット端子（ＣＲ）23-1への入力があった後に書き込みク
ロック端子（ＣＬＫ）23-2への入力があったことを検出
することにより、送信装置側のバッファメモリの異常を
検出できる。
【００１８】したがって本実施例によれば、一旦リセッ
トさせてからデータ更新させるので、バッファメモリが
更新されない異常が発生した場合、検定ビットを含めて
全てのデータが「０」状態となるため、受信側装置にお
いて検定不良となり送信側の異常を受信側で検出でき
る。したがって、送受信間の装置で受渡しした情報が最
新の内容であることを保証できる。
トさせてからデータ更新させるので、バッファメモリが
更新されない異常が発生した場合、検定ビットを含めて
全てのデータが「０」状態となるため、受信側装置にお
いて検定不良となり送信側の異常を受信側で検出でき
る。したがって、送受信間の装置で受渡しした情報が最
新の内容であることを保証できる。
【００１９】
【発明の効果】以上説明したように、本発明によれば入
力信号に対して検定符号を付してバッファメモリに格納
し、シフトレジスタを介して１ワード分の伝送終了直後
にバッファメモリの内容を一旦リセットさせてからデー
タ更新するよう構成したので、受信装置側でバッファメ
モリの異常を検出できる。
力信号に対して検定符号を付してバッファメモリに格納
し、シフトレジスタを介して１ワード分の伝送終了直後
にバッファメモリの内容を一旦リセットさせてからデー
タ更新するよう構成したので、受信装置側でバッファメ
モリの異常を検出できる。
【図１】本発明の請求項１に係る信号伝送装置のバッフ
ァメモリ受渡し方式の実施例図。
ァメモリ受渡し方式の実施例図。
【図２】請求項１の論理部28の一実施例の構成図。
【図３】請求項１の論理部28の動作信号タイムチャー
ト。
ト。
【図４】本発明の請求項２に係る信号伝送装置のバッフ
ァメモリ受渡し方式の実施例図。
ァメモリ受渡し方式の実施例図。
【図５】請求項２の検定ビット作成部の一実施例の構成
図。
図。
【図６】請求項２の検定ビット作成部の一実施例のデー
タ構造図。
タ構造図。
【図７】従来方式を説明する図。
１ 外部入力情報 ２ 送信装置 21 レベル変換器 22 検定ビット作成部 23 バッファメモリ 23-1 リセット端子 23-2 書き込みクロック端子 24 シフトレジスタ 25 モデム部 26 発振器 27，28 論理部 ３ 受信装置 ４ 伝送路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早川 恭二 愛知県名古屋市東区東新町１番地 中部 電力株式会社内 (72)発明者 河尻 成純 愛知県名古屋市緑区大高町字北関山20番 地の１ 中部電力株式会社 電力技術研 究所内 (72)発明者 西川 孝継 東京都府中市東芝町１番地 株式会社東 芝 府中工場内 (72)発明者 佐藤 茂 東京都港区芝浦一丁目１番１号 株式会 社東芝 本社事務所内 (72)発明者 日野 圭介 兵庫県神戸市兵庫区和田崎町一丁目１番 ２号 三菱電機株式会社 制御製作所内 (72)発明者 長谷川 重美 兵庫県神戸市兵庫区和田崎町一丁目１番 ２号 三菱電機株式会社 制御製作所内 (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 9/00
Claims (3)
- 【請求項１】 送信する情報を取り込む入力部と、前記
入力部からの入力情報，伝送誤りを検出するための検定
符号及び装置異常符号を一時記憶すると共に、更新信号
を入力すると記憶内容を更新する書き込みクロック端子
及びリセット信号を入力すると記憶内容を消去するリセ
ット端子を有するバッファメモリと、前記バッファメモ
リの内容を伝送用に並列／直列変換するために設けら
れ、メモリ内容の送信後にリセット信号を出力するシフ
トレジスタと、前記バッファメモリのリセット端子に前
記シフトレジスタからのリセット信号が入力された後に
前記書き込みクロック端子に更新信号を出力する第１の
論理部と、前記リセット信号が入力された後に前記更新
信号が出力される毎に「１」と「０」を交互に変化する
前記装置異常符号を出力する第２の論理部とを具備する
ことを特徴とする系統安定化装置用信号伝送装置のバッ
ファメモリ受渡し方式。 - 【請求項２】 送信する情報を取り込む入力部と、前記
入力部からの入力情報及び伝送誤りを検出するための検
定符号を一時記憶すると共に、更新信号を入力すると記
憶内容を更新する書き込みクロック端子及びリセット信
号を入力すると記憶内容を全て「０」とするリセット端
子を有するバッファメモリと、前記バッファメモリの内
容を伝送データに並列／直列変換するために設けられ、
メモリ内容の送信後にリセット信号を出力するシフトレ
ジスタと、前記バッファメモリのリセット端子に前記シ
フトレジスタからのリセット信号が入力された後に前記
書き込みクロック端子に更新信号を出力する第１の論理
部とを具備することを特徴とする系統安定化装置用信号
伝送装置のバッファメモリ受渡し方式。 - 【請求項３】 請求項１あるいは請求項２において、受
信側で送信された伝送データのパターンを監視し不良検
出することを特徴とする系統安定化装置用信号伝送装置
のバッファメモリ受渡し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09933194A JP3342950B2 (ja) | 1994-04-13 | 1994-04-13 | 信号伝送装置のバッファメモリ受渡し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09933194A JP3342950B2 (ja) | 1994-04-13 | 1994-04-13 | 信号伝送装置のバッファメモリ受渡し方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07284171A JPH07284171A (ja) | 1995-10-27 |
| JP3342950B2 true JP3342950B2 (ja) | 2002-11-11 |
Family
ID=14244659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09933194A Expired - Lifetime JP3342950B2 (ja) | 1994-04-13 | 1994-04-13 | 信号伝送装置のバッファメモリ受渡し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342950B2 (ja) |
-
1994
- 1994-04-13 JP JP09933194A patent/JP3342950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07284171A (ja) | 1995-10-27 |
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