JP3338887B2 - 信号処理回路およびゲイン調整方法 - Google Patents
信号処理回路およびゲイン調整方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号からディ
ジタル信号への変換およびディジタル信号からアナログ
信号への変換を行う信号処理用ＬＳＩのゲイン調整方法
に関するものである。
ジタル信号への変換およびディジタル信号からアナログ
信号への変換を行う信号処理用ＬＳＩのゲイン調整方法
に関するものである。
【０００２】
【従来の技術】従来、信号処理用ＬＳＩでは、Ａ／Ｄ変
換器、Ｄ／Ａ変換器、およびアンプ等を含むアナログ信
号処理部の製造バラツキ等によるゲインのズレをＬＳＩ
チップ内部のヒューズや抵抗等のトリミングにより調整
する技術が知られている（特開昭６０−９２１１号参
照）。
換器、Ｄ／Ａ変換器、およびアンプ等を含むアナログ信
号処理部の製造バラツキ等によるゲインのズレをＬＳＩ
チップ内部のヒューズや抵抗等のトリミングにより調整
する技術が知られている（特開昭６０−９２１１号参
照）。
【０００３】
【発明が解決しようとする課題】従来の技術では、個々
のＬＳＩ毎にトリミング工程が必要となるのみならず、
トリミング素子もしくは回路およびトリミング用のパッ
ドを設けることによりチップ面積が増加し、ＬＳＩの製
造コストの増加につながる。また、ヒュ−ズを用いるト
リミングは、１度行なうとその後変更ができないととも
に、ＬＳＩ動作時のチップ温度等の変化による動的な特
性変化に対しては補正を行なうことができず、また高精
度の調整を行なうには大規模なトリミング回路が必要で
ある等の課題がある。
のＬＳＩ毎にトリミング工程が必要となるのみならず、
トリミング素子もしくは回路およびトリミング用のパッ
ドを設けることによりチップ面積が増加し、ＬＳＩの製
造コストの増加につながる。また、ヒュ−ズを用いるト
リミングは、１度行なうとその後変更ができないととも
に、ＬＳＩ動作時のチップ温度等の変化による動的な特
性変化に対しては補正を行なうことができず、また高精
度の調整を行なうには大規模なトリミング回路が必要で
ある等の課題がある。
【０００４】この発明の目的は、トリミング素子もしく
は回路を設けることなくゲイン調整を行えるようにする
ことにある。
は回路を設けることなくゲイン調整を行えるようにする
ことにある。
【０００５】この発明の他の目的は、ＬＳＩの動作中に
ダイナミックにゲインを調整できるようにしてゲインの
安定性を向上させることにある。
ダイナミックにゲインを調整できるようにしてゲインの
安定性を向上させることにある。
【０００６】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【０００８】すなわち、本発明は、ゲイン調整用の基準
電圧を発生する可変電圧源を信号処理用ＬＳＩ内に設
け、またＡ／Ｄ変換器の後段およびＤ／Ａ変換器の前段
にディジタル信号処理によるゲイン補正部を設けるよう
にしたものである。
電圧を発生する可変電圧源を信号処理用ＬＳＩ内に設
け、またＡ／Ｄ変換器の後段およびＤ／Ａ変換器の前段
にディジタル信号処理によるゲイン補正部を設けるよう
にしたものである。
【０００９】
【作用】信号処理用ＬＳＩのゲインを調整するための基
準電圧源を設け、動作時にゲイン調整を行うことによっ
て、ＬＳＩ内部のゲイン調整用のトリミング回路が不要
になるばかりでなく、高精度な調整が可能となる。
準電圧源を設け、動作時にゲイン調整を行うことによっ
て、ＬＳＩ内部のゲイン調整用のトリミング回路が不要
になるばかりでなく、高精度な調整が可能となる。
【００１０】さらに、ＬＳＩ動作時にゲイン調整を行う
ため、電力消費によるチップ内部の温度変化に起因する
伝達ゲインのずれの補正も可能であり、ゲインの安定性
が向上する。
ため、電力消費によるチップ内部の温度変化に起因する
伝達ゲインのずれの補正も可能であり、ゲインの安定性
が向上する。
【００１１】
【実施例】図１は、本発明の第１の実施例を示し、アナ
ログからディジタル、およびディジタルからアナログへ
の信号変換を行なう信号処理用ＬＳＩにおいて、アナロ
グからディジタル、およびディジタルからアナログへの
信号変換の際における伝達ゲインをＬＳＩ動作時に調整
可能に構成したものである。
ログからディジタル、およびディジタルからアナログへ
の信号変換を行なう信号処理用ＬＳＩにおいて、アナロ
グからディジタル、およびディジタルからアナログへの
信号変換の際における伝達ゲインをＬＳＩ動作時に調整
可能に構成したものである。
【００１２】ここで、説明の便宜上、アナログ入力から
ディジタル出力への信号を伝達することを送信、ディジ
タル入力からアナログ出力への信号の伝達を受信と定義
する。ただし、送信と受信を逆に定義してもよい。
ディジタル出力への信号を伝達することを送信、ディジ
タル入力からアナログ出力への信号の伝達を受信と定義
する。ただし、送信と受信を逆に定義してもよい。
【００１３】図において、101はアナログ入力端子で、
この端子101に入力されたアナログ入力信号Ａinは、ス
イッチ102を介して送信側アンプ103の入力端子へ供給さ
れる。送信側アンプ103は、Ａ／Ｄ変換器105への入力レ
ベルを調整するためのもので、その出力は、プレフィル
タ104を介してＡ／Ｄ変換器105に供給されてディジタル
値に変換される。プレフィルタ104は高域雑音がＡ／Ｄ
変換器105のサンプリングによって信号帯域に折り返さ
れることを防ぐため設けられている。Ａ／Ｄ変換器105
によりディジタル変換された信号は、上記の送信側アン
プ103、プレフィルタ104、Ａ／Ｄ変換器105を構成する
素子の製造バラツキや周囲温度による特性の変化により
目標のゲインに対して少なからずズレやオフセットを生
じる場合が多い。そこでこの実施例では、Ａ／Ｄ変換器
105の出力を送信側補正部106により所望範囲のゲインに
補正した後、信号処理部107にて周波数帯域制限等の信
号処理を行なってディジタル出力端子108から出力す
る。
この端子101に入力されたアナログ入力信号Ａinは、ス
イッチ102を介して送信側アンプ103の入力端子へ供給さ
れる。送信側アンプ103は、Ａ／Ｄ変換器105への入力レ
ベルを調整するためのもので、その出力は、プレフィル
タ104を介してＡ／Ｄ変換器105に供給されてディジタル
値に変換される。プレフィルタ104は高域雑音がＡ／Ｄ
変換器105のサンプリングによって信号帯域に折り返さ
れることを防ぐため設けられている。Ａ／Ｄ変換器105
によりディジタル変換された信号は、上記の送信側アン
プ103、プレフィルタ104、Ａ／Ｄ変換器105を構成する
素子の製造バラツキや周囲温度による特性の変化により
目標のゲインに対して少なからずズレやオフセットを生
じる場合が多い。そこでこの実施例では、Ａ／Ｄ変換器
105の出力を送信側補正部106により所望範囲のゲインに
補正した後、信号処理部107にて周波数帯域制限等の信
号処理を行なってディジタル出力端子108から出力す
る。
【００１４】一方、110はディジタル入力端子で、この
端子110に入力されたディジタル入力信号Ｄinは、信号
処理部107で周波数帯域制限等の信号処理がなされ、受
信側補正部111によりＤ／Ａ変換器112、高調波周波数成
分を除去するためのポストフィルタ113、概ね所定の値
に固定的又は半固定的に出力レベルが設定された受信側
アンプ114等で発生するゲインのズレ、オフセットが補
正されて、前記Ｄ／Ａ変換器112、ポストフィルタ113を
経て、受信側アンプ114に供給されてレベル変換され、
スイッチ119を介してアナログ出力端子115に出力され
る。
端子110に入力されたディジタル入力信号Ｄinは、信号
処理部107で周波数帯域制限等の信号処理がなされ、受
信側補正部111によりＤ／Ａ変換器112、高調波周波数成
分を除去するためのポストフィルタ113、概ね所定の値
に固定的又は半固定的に出力レベルが設定された受信側
アンプ114等で発生するゲインのズレ、オフセットが補
正されて、前記Ｄ／Ａ変換器112、ポストフィルタ113を
経て、受信側アンプ114に供給されてレベル変換され、
スイッチ119を介してアナログ出力端子115に出力され
る。
【００１５】また、受信側の信号を送信側に帰還するル
−プを形成するために、送信側アンプ103の入力端子と
受信側アンプ114の出力端子とはスイッチ116により接続
可能にされる。さらにまた、送信側アンプ103の入力端
子はスイッチ120を介して可変電圧源117に接続可能され
る。ここで可変電圧源117は、ゲインを調整するための
基準電圧を発生するもので、調整制御部118により出力
電圧がＶREF1,ＶREF2に制御されるが、オフセットの補
正値演算を簡単にするため、ＶREF1をアナロググランド
レベル(AG)とする。従って、以後ゲインのズレ、オフセ
ットはAGを基準電位として説明する。
−プを形成するために、送信側アンプ103の入力端子と
受信側アンプ114の出力端子とはスイッチ116により接続
可能にされる。さらにまた、送信側アンプ103の入力端
子はスイッチ120を介して可変電圧源117に接続可能され
る。ここで可変電圧源117は、ゲインを調整するための
基準電圧を発生するもので、調整制御部118により出力
電圧がＶREF1,ＶREF2に制御されるが、オフセットの補
正値演算を簡単にするため、ＶREF1をアナロググランド
レベル(AG)とする。従って、以後ゲインのズレ、オフセ
ットはAGを基準電位として説明する。
【００１６】通常の送信、受信時にはスイッチ116、120
を開いた状態で、スイッチ102、119を閉じて、アナログ
入力信号Ainを送信側アンプ103に入力させるとともに、
受信側アンプ114の出力をアナログ出力信号として出力
させる。一方、ゲイン調整時にはスイッチ102、スイッ
チ119を開いてアナログ入出力を切断し、代わってスイ
ッチ120を開閉することで、可変電圧源117からの基準電
圧を送信側アンプ103の入力端子に供給／遮断するとと
もに、スイッチ116を開閉し受信側アンプ114の出力信号
を送信側アンプ103の入力端子へ供給／遮断する。
を開いた状態で、スイッチ102、119を閉じて、アナログ
入力信号Ainを送信側アンプ103に入力させるとともに、
受信側アンプ114の出力をアナログ出力信号として出力
させる。一方、ゲイン調整時にはスイッチ102、スイッ
チ119を開いてアナログ入出力を切断し、代わってスイ
ッチ120を開閉することで、可変電圧源117からの基準電
圧を送信側アンプ103の入力端子に供給／遮断するとと
もに、スイッチ116を開閉し受信側アンプ114の出力信号
を送信側アンプ103の入力端子へ供給／遮断する。
【００１７】上記可変電圧源117の一構成例を図２に示
す。図２において、入力される制御信号ＳＶREFがロ−
レベルの時、スイッチ605が閉じ、スイッチ604が開くこ
とで出力電圧ＶREFはAGとなる。反対に、制御信号ＳＶR
EFがハイレベルの時は、スイッチ605が開き、スイッチ6
04が閉じることで、抵抗器602、603の抵抗分割で設定さ
れた電圧が基準電圧ＶREFとして出力される。
す。図２において、入力される制御信号ＳＶREFがロ−
レベルの時、スイッチ605が閉じ、スイッチ604が開くこ
とで出力電圧ＶREFはAGとなる。反対に、制御信号ＳＶR
EFがハイレベルの時は、スイッチ605が開き、スイッチ6
04が閉じることで、抵抗器602、603の抵抗分割で設定さ
れた電圧が基準電圧ＶREFとして出力される。
【００１８】図３は上記送信側補正部106の一例を示
す。送信側補正部106は、Ａ／Ｄ変換器105の出力される
ディジタル信号ＶDSIを調整制御部１１８からの制御信
号に基づいて補正演算するための減算器401および乗算
器402から構成されている。図３における減算器401の入
力の丸印は減算項を示し、補正するゲインをＧCS、オフ
セットをＶOSとすれば、図３による送信側補正部106の
出力ＶDSOは ＶDSO=(ＶDSI-ＶOS)・ＧCS ……(1) となる。
す。送信側補正部106は、Ａ／Ｄ変換器105の出力される
ディジタル信号ＶDSIを調整制御部１１８からの制御信
号に基づいて補正演算するための減算器401および乗算
器402から構成されている。図３における減算器401の入
力の丸印は減算項を示し、補正するゲインをＧCS、オフ
セットをＶOSとすれば、図３による送信側補正部106の
出力ＶDSOは ＶDSO=(ＶDSI-ＶOS)・ＧCS ……(1) となる。
【００１９】図４は上記受信側補正部111の一例を示
す。受信側補正部111は、受信側の信号処理部107の出力
信号ＶDRIN又は調整制御部118の出力ＶDRIを、調整制御
部１１８からの制御信号に基づいて補正演算するための
減算器501および乗算器502と、受信側ゲイン調整時に入
力信号をＶDRI側に切り替えるためのセレクタ503とから
構成されている。セレクタ503は、通常の信号処理時及
び送信側補正時にSEL入力がロ−レベルとされることに
より、Ｌ側の入力信号(ＶDRIN)を減算器501に供給す
る。一方、受信側補正時にはSELがハイレベルにされる
ことで、Ｈ側の入力信号(ＶDRI)を減算器501に供給す
る。図４において、減算器501の入力の丸印は減算項を
示し、補正するゲインをＧCR、オフセットをＶORとすれ
ば、受信側補正時における受信側補正部111の出力ＶDRO
は ＶDRO=(ＶDRI-ＶOR)・ＧCR ……(2) となる。
す。受信側補正部111は、受信側の信号処理部107の出力
信号ＶDRIN又は調整制御部118の出力ＶDRIを、調整制御
部１１８からの制御信号に基づいて補正演算するための
減算器501および乗算器502と、受信側ゲイン調整時に入
力信号をＶDRI側に切り替えるためのセレクタ503とから
構成されている。セレクタ503は、通常の信号処理時及
び送信側補正時にSEL入力がロ−レベルとされることに
より、Ｌ側の入力信号(ＶDRIN)を減算器501に供給す
る。一方、受信側補正時にはSELがハイレベルにされる
ことで、Ｈ側の入力信号(ＶDRI)を減算器501に供給す
る。図４において、減算器501の入力の丸印は減算項を
示し、補正するゲインをＧCR、オフセットをＶORとすれ
ば、受信側補正時における受信側補正部111の出力ＶDRO
は ＶDRO=(ＶDRI-ＶOR)・ＧCR ……(2) となる。
【００２０】調整制御部118は、スイッチ102、116、119、1
20の開閉、送信側補正部106および受信側補正部111の制
御、可変電圧源117の電圧(ＶREF1，ＶREF2)の制御、送
信側補正部106の出力値の検出、さらに受信側補正部111
の入力に基準となる信号値を強制的に入力する機能を持
ち、目的の伝達ゲインになるように調整するための制御
回路である。
20の開閉、送信側補正部106および受信側補正部111の制
御、可変電圧源117の電圧(ＶREF1，ＶREF2)の制御、送
信側補正部106の出力値の検出、さらに受信側補正部111
の入力に基準となる信号値を強制的に入力する機能を持
ち、目的の伝達ゲインになるように調整するための制御
回路である。
【００２１】図５は上記調整制御部118の構成の一例を
示す。調整制御部118は、可変電圧源117、スイッチ102、
116、119、120、送信側補正部106および受信側補正部111
で補正するゲインおよびオフセット値（以降補正係数と
する）の演算制御を行なうシ−ケンサ301と、補正係数
を補正しない値（ゲイン１倍,オフセット０、以降非補
正値とする）と補正値とに切り替えるためのセレクタ30
3、304、305、306と、受信側補正部111に出力する基準のデ
ィジタル信号値を切り替えるセレクタ302と、補正値を
記憶するためのラッチ307、308、309、310と、送信側補正
部106の出力値を保持するためのラッチ311、312と、補正
係数を演算するための減算器313および割算器314、316
と、割算器314の定数を切り替えるセレクタ315とから構
成される。
示す。調整制御部118は、可変電圧源117、スイッチ102、
116、119、120、送信側補正部106および受信側補正部111
で補正するゲインおよびオフセット値（以降補正係数と
する）の演算制御を行なうシ−ケンサ301と、補正係数
を補正しない値（ゲイン１倍,オフセット０、以降非補
正値とする）と補正値とに切り替えるためのセレクタ30
3、304、305、306と、受信側補正部111に出力する基準のデ
ィジタル信号値を切り替えるセレクタ302と、補正値を
記憶するためのラッチ307、308、309、310と、送信側補正
部106の出力値を保持するためのラッチ311、312と、補正
係数を演算するための減算器313および割算器314、316
と、割算器314の定数を切り替えるセレクタ315とから構
成される。
【００２２】上記シ−ケンサ301は、クロックCLKによっ
て図６に示すようなタイミングの制御信号S1,S2,S3,Ｓ
ＶREF,RSD,WSD,WRV,RRV,WRを生成する。S1はスイッチ10
2、119を開閉する信号、S2はスイッチ120を開閉する信
号、S3はスイッチ116を開閉する信号、ＳＶREFは可変電
圧源117の出力電圧ＶREF(ＶREF1,ＶREF2)及び受信側補
正部111へ出力する基準信号ＶDRI(ＶDRI1,ＶDRI2)を切
り替える信号、WRはラッチ311、312へのラッチ信号、RSD
は送信側の補正係数(ＶCS,ＶOS)を非補正値に切り替え
る信号、WSDは演算した送信側の補正係数をラッチ307,3
08へ記憶するラッチ信号、RRVは受信側の補正係数(ＧC
R,ＶOR)を非補正値に切り替える信号、WRVは演算した受
信側の補正係数をラッチ309,310へ取り込む信号であ
る。また、全てのセレクタ302~306,311,315は、入力Ｓ
がハイレベルの時にＨ側の入力信号を出力Ｑに出力し、
ロ−レベルの時にＬ側の入力信号を出力する。また、図
６において減算器313の丸印は減算項であることを、除
算器314、316の丸印は除数であることを示す。
て図６に示すようなタイミングの制御信号S1,S2,S3,Ｓ
ＶREF,RSD,WSD,WRV,RRV,WRを生成する。S1はスイッチ10
2、119を開閉する信号、S2はスイッチ120を開閉する信
号、S3はスイッチ116を開閉する信号、ＳＶREFは可変電
圧源117の出力電圧ＶREF(ＶREF1,ＶREF2)及び受信側補
正部111へ出力する基準信号ＶDRI(ＶDRI1,ＶDRI2)を切
り替える信号、WRはラッチ311、312へのラッチ信号、RSD
は送信側の補正係数(ＶCS,ＶOS)を非補正値に切り替え
る信号、WSDは演算した送信側の補正係数をラッチ307,3
08へ記憶するラッチ信号、RRVは受信側の補正係数(ＧC
R,ＶOR)を非補正値に切り替える信号、WRVは演算した受
信側の補正係数をラッチ309,310へ取り込む信号であ
る。また、全てのセレクタ302~306,311,315は、入力Ｓ
がハイレベルの時にＨ側の入力信号を出力Ｑに出力し、
ロ−レベルの時にＬ側の入力信号を出力する。また、図
６において減算器313の丸印は減算項であることを、除
算器314、316の丸印は除数であることを示す。
【００２３】次に、送受信のゲイン調整の方法について
説明する。特に制限されないが、ゲイン調整は、電源投
入時や本来の信号処理の休止期間中に行われる。まず、
送信側のゲイン調整を行うため、制御信号S1をロ−レベ
ル、S2をハイレベル、S3をロ−レベルにする事によって
スイッチ102、119、116を開き、スイッチ120を閉じる。す
ると、前記制御により可変電圧源117は送信側アンプ103
の入力に接続される。ここでＳＶREFをロ−レベルに設
定することにより可変電圧源117の電圧をＶREF1(AG)に
設定し、RSDをハイレベルにしてセレクタ315の出力Ｑを
定数const1(ＧS・ＶREF2)に設定する。また送信側補正部
106の補正係数を非補正値(ＧCS=1,ＶOS=0)に設定する事
で送信側補正部106の入力信号ＶDSIがそのままＶDSOと
して出力される状態にして、WRパルスにより送信側補正
部106の出力値VDSO1をラッチ311に記憶させる。
説明する。特に制限されないが、ゲイン調整は、電源投
入時や本来の信号処理の休止期間中に行われる。まず、
送信側のゲイン調整を行うため、制御信号S1をロ−レベ
ル、S2をハイレベル、S3をロ−レベルにする事によって
スイッチ102、119、116を開き、スイッチ120を閉じる。す
ると、前記制御により可変電圧源117は送信側アンプ103
の入力に接続される。ここでＳＶREFをロ−レベルに設
定することにより可変電圧源117の電圧をＶREF1(AG)に
設定し、RSDをハイレベルにしてセレクタ315の出力Ｑを
定数const1(ＧS・ＶREF2)に設定する。また送信側補正部
106の補正係数を非補正値(ＧCS=1,ＶOS=0)に設定する事
で送信側補正部106の入力信号ＶDSIがそのままＶDSOと
して出力される状態にして、WRパルスにより送信側補正
部106の出力値VDSO1をラッチ311に記憶させる。
【００２４】ここで、送信側の目的のゲインをＧS、ズ
レをΔＧS、オフセットをＶOS0とすれば、上記送信側補
正部106の出力値ＶDSO1は、 ＶDSO1=(ＧS+ΔＧS)・ＶREF1+ＶOS0 ……(3) と表される。次に調整制御部118でＳＶREF信号をハイレ
ベルに変化させ可変電圧源117の電圧をＶREF2に設定す
れば、送信側補正部106の出力値ＶDSO2は、 ＶDSO2=(ＧS+ΔＧS)・ＶREF2+ＶOS0 ……(4) に変化する。WRパルスにて先にラッチ311に記憶した値
をラッチ312にシフトすると同時に、出力値ＶDSO2をラ
ッチ311に記憶する。
レをΔＧS、オフセットをＶOS0とすれば、上記送信側補
正部106の出力値ＶDSO1は、 ＶDSO1=(ＧS+ΔＧS)・ＶREF1+ＶOS0 ……(3) と表される。次に調整制御部118でＳＶREF信号をハイレ
ベルに変化させ可変電圧源117の電圧をＶREF2に設定す
れば、送信側補正部106の出力値ＶDSO2は、 ＶDSO2=(ＧS+ΔＧS)・ＶREF2+ＶOS0 ……(4) に変化する。WRパルスにて先にラッチ311に記憶した値
をラッチ312にシフトすると同時に、出力値ＶDSO2をラ
ッチ311に記憶する。
【００２５】ゲインのずれΔＧS、オフセットＶOSは、
以下の式で求められる。 ΔＧS=(ＶDSO1-ＶDSO2)／(ＶREF1-ＶREF2)-ＧS ……(5) ＶOS0=ＶDSO1-(ＧS+ΔＧS)・ＶREF1=ＶDSO2-(ＧS-ΔＧS)・ＶREF2 ……(6) 送信側のゲインをＧSとするためには、ＶREF1がAGであ
る事を用いて簡単化すると、送信側補正部106の補正係
数ＧCS,ＶOSを以下の様にする必要がある。 ＧCS=ＧS／(ＧS+ΔＧS)=ＧS・ＶREF2/(ＶDSO2-ＶDSO1) ……(7) ＶOS=ＶDSO1 ……(8) ここで、式(7)のＧS・ＶREF2はセレクタ315の出力const1
であるから、式(7)の演算を減算器313、除算器314にて行
ない、演算結果をWSDパルスでラッチ308に記憶する。ま
た式(8)の演算はラッチ312に記憶されている値ＶDSO1を
上記WSDパルスによってラッチ307に記憶する事で行な
う。上記演算終了後RSD信号をロ−レベルに設定し、セ
レクタ303、304の出力をＬ側に切り替えれば、前記ラッ
チ307、308の値が送信側補正部106へ出力される。従っ
て、アナログ入力端子101に信号Ａinが入力された時の
送信側の信号処理部107の入力ＶDSOは、 ＶDSO=（(ＧS+ΔＧS)Ａin+ＶOS0-ＶOS）・ＧCS=ＧS・Ａin ……(9) となるから、送信側のゲインは目標値のＧSとなる。
以下の式で求められる。 ΔＧS=(ＶDSO1-ＶDSO2)／(ＶREF1-ＶREF2)-ＧS ……(5) ＶOS0=ＶDSO1-(ＧS+ΔＧS)・ＶREF1=ＶDSO2-(ＧS-ΔＧS)・ＶREF2 ……(6) 送信側のゲインをＧSとするためには、ＶREF1がAGであ
る事を用いて簡単化すると、送信側補正部106の補正係
数ＧCS,ＶOSを以下の様にする必要がある。 ＧCS=ＧS／(ＧS+ΔＧS)=ＧS・ＶREF2/(ＶDSO2-ＶDSO1) ……(7) ＶOS=ＶDSO1 ……(8) ここで、式(7)のＧS・ＶREF2はセレクタ315の出力const1
であるから、式(7)の演算を減算器313、除算器314にて行
ない、演算結果をWSDパルスでラッチ308に記憶する。ま
た式(8)の演算はラッチ312に記憶されている値ＶDSO1を
上記WSDパルスによってラッチ307に記憶する事で行な
う。上記演算終了後RSD信号をロ−レベルに設定し、セ
レクタ303、304の出力をＬ側に切り替えれば、前記ラッ
チ307、308の値が送信側補正部106へ出力される。従っ
て、アナログ入力端子101に信号Ａinが入力された時の
送信側の信号処理部107の入力ＶDSOは、 ＶDSO=（(ＧS+ΔＧS)Ａin+ＶOS0-ＶOS）・ＧCS=ＧS・Ａin ……(9) となるから、送信側のゲインは目標値のＧSとなる。
【００２６】次に、受信側は、前記の方法により調整の
終了した送信側の回路を利用して調整する。S1はロ−レ
ベルの状態を保持してスイッチ102、119は開いておき、S
2をロ−レベルにしてスイッチ120を開く事で可変電圧源
117を切り離し、S3をハイレベルにしてスイッチ116を閉
じる事で、受信側から送信側への帰還ル−プを形成す
る。RSD信号をロ−レベルに設定してセレクタ315の出力
をconst2(ＧR・ＧS・ＶDRI2)に切り替え、RRV信号をハイ
レベルにする事により受信側補正部111の補正係数を非
補正値(ＧCR=1、ＶOR=0)に設定すると同時に、SEL信号も
ハイレベルになるので、セレクタ503により受信側補正
部111の入力信号を調整制御部118から出力されるＶDRI
に切り替える。
終了した送信側の回路を利用して調整する。S1はロ−レ
ベルの状態を保持してスイッチ102、119は開いておき、S
2をロ−レベルにしてスイッチ120を開く事で可変電圧源
117を切り離し、S3をハイレベルにしてスイッチ116を閉
じる事で、受信側から送信側への帰還ル−プを形成す
る。RSD信号をロ−レベルに設定してセレクタ315の出力
をconst2(ＧR・ＧS・ＶDRI2)に切り替え、RRV信号をハイ
レベルにする事により受信側補正部111の補正係数を非
補正値(ＧCR=1、ＶOR=0)に設定すると同時に、SEL信号も
ハイレベルになるので、セレクタ503により受信側補正
部111の入力信号を調整制御部118から出力されるＶDRI
に切り替える。
【００２７】またＳＶREFをロ−レベルにして上記調整
制御部118の出力ＶDRIへディジタル信号値ＶDRI1なる信
号を出力する。ここで、演算処理の簡略化のため、ＶDR
I1はディジタル的にアナロググランドレベル(DAG)の信
号値とする。先に送信側のゲインはＧSに調整されてい
るので、理想的には、受信側アンプ114の出力電圧はAG
レベルとなるが、現実的には、構成素子のバラツキ等か
らゲインのズレやオフセットを生じる。受信側の目的の
ゲインをＧR、ズレをΔＧR、オフセットをＶOR0とすれ
ば、送信側補正部106の出力値ＶDSO3は、 ＶDSO3=（(ＧR+ΔＧR)・ＶDRI1+ＶOR0）・ＧS ……(10) と表される。上記信号値ＶDSO3をWRパルスによってラッ
チ311に記憶する。ＳＶREFをハイレベルにして信号ＶDR
IをＶDRI2に設定すれば、送信側補正部106の出力値ＶDS
O4は、 ＶDSO4=（(ＧR+ΔＧR)・ＶDRI2+ＶOR0）・ＧS ……(11) となる。再度WRパルスで先にラッチ311に記憶したＶDSO
3をラッチ312にシフトすると同時に上記信号値ＶDSO4を
ラッチ311に記憶する。ゲインのずれΔＧR、オフセット
ＶOR0は、 ΔＧR=(ＶDSO3-ＶDSO4)/(ＶDRI1-ＶDRI2)/ＧS-ＧR ……(12) ＶOR0=ＶDSO3/ＧS-(ＧR+ΔＧR)ＶDRI1=ＶDSO4/ＧS-(ＧR+ΔＧR)ＶDRI2 …(13) と求められる。先述の送信側の補正の場合と同様にＶDR
I1は基準電位(DAG)であるので、式(13)より受信側のオ
フセットＶOR0はＶDSO3/ＧSとなり、受信側補正部111の
補正係数ＧCR,ＶORを以下の様に設定する。 ＧCR=ＧR/(ＧR+ΔＧR)=ＧR・ＧS・ＶDRI2/(ＶDSO4-ＶDSO3) ……(14) ＶOR=ＶOR0/ＧR=ＶDSO3/(ＧR・ＧS) ……(15) 式(14)のＧR・ＧS・ＶDRI2はセレクタ315の出力(const2)
であるから、送信側と同様に減算器313、除算器314にて
式(14)を演算し、除算器316で式(15)の演算を行なう。
但し、除算器316の入力定数const3はＧR・ＧSとする必要
がある。前記演算結果をWRVパルスによりラッチ309、310
に記憶する。RRV信号をロ−レベルに戻すことで、セレ
クタ305、306の出力Ｑを上記ラッチ309,310に記憶した補
正係数に切り替え、受信側補正部111に出力する。同時
にSEL信号はロ−レベルになるため、受信側補正部111の
入力は信号処理部107の出力ＶDRINに切り替わる。これ
によって、受信側補正部111へ信号ＶDRINが入力された
時のアナログ出力端子115の出力信号Ａoutは、 Ａout=ＧCR・(ＶDRIN-ＶOR)(ＧR+ΔＧR)+ＶOR0=ＧR・ＶDRIN ……(16) となる。従って、受信側のゲインは目標値のＧRとな
り、送受信のゲインが補正される。
制御部118の出力ＶDRIへディジタル信号値ＶDRI1なる信
号を出力する。ここで、演算処理の簡略化のため、ＶDR
I1はディジタル的にアナロググランドレベル(DAG)の信
号値とする。先に送信側のゲインはＧSに調整されてい
るので、理想的には、受信側アンプ114の出力電圧はAG
レベルとなるが、現実的には、構成素子のバラツキ等か
らゲインのズレやオフセットを生じる。受信側の目的の
ゲインをＧR、ズレをΔＧR、オフセットをＶOR0とすれ
ば、送信側補正部106の出力値ＶDSO3は、 ＶDSO3=（(ＧR+ΔＧR)・ＶDRI1+ＶOR0）・ＧS ……(10) と表される。上記信号値ＶDSO3をWRパルスによってラッ
チ311に記憶する。ＳＶREFをハイレベルにして信号ＶDR
IをＶDRI2に設定すれば、送信側補正部106の出力値ＶDS
O4は、 ＶDSO4=（(ＧR+ΔＧR)・ＶDRI2+ＶOR0）・ＧS ……(11) となる。再度WRパルスで先にラッチ311に記憶したＶDSO
3をラッチ312にシフトすると同時に上記信号値ＶDSO4を
ラッチ311に記憶する。ゲインのずれΔＧR、オフセット
ＶOR0は、 ΔＧR=(ＶDSO3-ＶDSO4)/(ＶDRI1-ＶDRI2)/ＧS-ＧR ……(12) ＶOR0=ＶDSO3/ＧS-(ＧR+ΔＧR)ＶDRI1=ＶDSO4/ＧS-(ＧR+ΔＧR)ＶDRI2 …(13) と求められる。先述の送信側の補正の場合と同様にＶDR
I1は基準電位(DAG)であるので、式(13)より受信側のオ
フセットＶOR0はＶDSO3/ＧSとなり、受信側補正部111の
補正係数ＧCR,ＶORを以下の様に設定する。 ＧCR=ＧR/(ＧR+ΔＧR)=ＧR・ＧS・ＶDRI2/(ＶDSO4-ＶDSO3) ……(14) ＶOR=ＶOR0/ＧR=ＶDSO3/(ＧR・ＧS) ……(15) 式(14)のＧR・ＧS・ＶDRI2はセレクタ315の出力(const2)
であるから、送信側と同様に減算器313、除算器314にて
式(14)を演算し、除算器316で式(15)の演算を行なう。
但し、除算器316の入力定数const3はＧR・ＧSとする必要
がある。前記演算結果をWRVパルスによりラッチ309、310
に記憶する。RRV信号をロ−レベルに戻すことで、セレ
クタ305、306の出力Ｑを上記ラッチ309,310に記憶した補
正係数に切り替え、受信側補正部111に出力する。同時
にSEL信号はロ−レベルになるため、受信側補正部111の
入力は信号処理部107の出力ＶDRINに切り替わる。これ
によって、受信側補正部111へ信号ＶDRINが入力された
時のアナログ出力端子115の出力信号Ａoutは、 Ａout=ＧCR・(ＶDRIN-ＶOR)(ＧR+ΔＧR)+ＶOR0=ＧR・ＶDRIN ……(16) となる。従って、受信側のゲインは目標値のＧRとな
り、送受信のゲインが補正される。
【００２８】上記実施例においては、受信側のゲイン調
整を行うときに受信側補正部111の入力にディジタル信
号値ＶDRI1、ＶDRI2を出力したが、調整時は受信側補正
部117は非補正値(ＧCR=1、ＶOR=0)に設定されているので
ディジタル信号値ＶDRIは、Ｄ／Ａ変換器112の入力に対
してセレクタ等で切り替えて出力しても同じである。さ
らに、上記実施例では、便宜上送信側補正部106や受信
側補正部111及び調整制御部118を信号処理部107と分離
したが、信号処理部107と共にマイクロプログラム制御
方式の制御部と演算実行部とからなるディジタル・シグ
ナル・プロセッサ等で構成するようにしてもよい。
整を行うときに受信側補正部111の入力にディジタル信
号値ＶDRI1、ＶDRI2を出力したが、調整時は受信側補正
部117は非補正値(ＧCR=1、ＶOR=0)に設定されているので
ディジタル信号値ＶDRIは、Ｄ／Ａ変換器112の入力に対
してセレクタ等で切り替えて出力しても同じである。さ
らに、上記実施例では、便宜上送信側補正部106や受信
側補正部111及び調整制御部118を信号処理部107と分離
したが、信号処理部107と共にマイクロプログラム制御
方式の制御部と演算実行部とからなるディジタル・シグ
ナル・プロセッサ等で構成するようにしてもよい。
【００２９】図７は、本発明の第２の実施例における構
成例である。この構成例は、先の第１の実施例の方法と
は逆に、受信側のゲインを先に補正し、その結果により
送信側のゲイン補正するようにしたものである。先に示
した図１の構成例と異なる点は、スイッチ120を設ける
代わりに電圧比較器201を設け、この電圧比較器201の一
方の入力端子に可変電圧源202からの基準電圧を、また
他方の入力端子に受信側アンプ114の出力を入力させ、
さらに電圧比較器201の出力を調整制御部203に供給し
て、調整制御部203にて電圧比較器201の出力を検出して
可変電圧源202を制御するようにした点である。また、
上記可変電圧源202と調整制御部203の構成も図２、図５
のものとは若干異なるものとなる。以下に、図７の実施
例における具体的なゲイン調整方法を説明する。
成例である。この構成例は、先の第１の実施例の方法と
は逆に、受信側のゲインを先に補正し、その結果により
送信側のゲイン補正するようにしたものである。先に示
した図１の構成例と異なる点は、スイッチ120を設ける
代わりに電圧比較器201を設け、この電圧比較器201の一
方の入力端子に可変電圧源202からの基準電圧を、また
他方の入力端子に受信側アンプ114の出力を入力させ、
さらに電圧比較器201の出力を調整制御部203に供給し
て、調整制御部203にて電圧比較器201の出力を検出して
可変電圧源202を制御するようにした点である。また、
上記可変電圧源202と調整制御部203の構成も図２、図５
のものとは若干異なるものとなる。以下に、図７の実施
例における具体的なゲイン調整方法を説明する。
【００３０】まず、スイッチ102、119を開いてアナログ
入出力端子を開放し、受信側補正部111の補正値係数を
非補正値にし、可変電圧源202の電圧をVREF1とする。こ
こで、上記VREF1は後述の演算処理の簡略化のためアナ
ロググランドレベル(AG)とする。受信側の目的のゲイン
をＧR、ズレをΔＧR、オフセットをＶOR0とする。SEL信
号により受信側補正部111の入力を調整制御部203の出力
ＶDRIに切り替え、受信側補正部111への入力のディジタ
ル信号値ＶDRIを変化させながら電圧比較器201の出力を
調べ、変化する時のディジタル信号値をＶDRI1とすれ
ば、 ＶREF1=AG=(ＧR+ΔＧR)・ＶDRI1+ＶOR0 ……(17) が成り立つ。同様に可変電圧源202の電圧をＶREF2と
し、電圧比較器201の出力が変化する時のディジタル信
号値をＶDRI2とすれば ＶREF2=(ＧR+ΔＧR)・ＶDRI2+ＶOR0 ……(18) が成立する。この事から受信側のゲインのズレΔＧR及
びオフセットＶOR0は、 ΔＧR=ＶREF2/(ＶDRI2-ＶDRI1)-ＧR ……(19) ＶOR0=-(ＧR+ΔＧR)・ＶDRI1=ＶREF2・ＶDRI1/(ＶDRI2-ＶDRI1) ……(20) となる。調整制御部203では補正オフセット値ＶOR及び
補正ゲインＧCR ＶOR=ＶOR0/ＧR ……(21) ＧCR=ＧR/(ＧR+ΔＧR)=ＧR・(ＶDRI2-ＶDRI1)/ＶREF2 ……(22) を減算器、除算器、乗算器で演算し、受信側補正部111
に出力することにより、受信側補正部111の入力信号を
ＶDRIN、アナログ出力端子115の出力信号をＡoutとすれ
ば、 Ａout=(ＧR+ΔＧR)・ＧCR・(ＶDRIN-ＶOR)+ＶOR0=ＧR・ＶDRIN ……(23) であり、受信側のゲインは、目標値のＧRと調整され
る。
入出力端子を開放し、受信側補正部111の補正値係数を
非補正値にし、可変電圧源202の電圧をVREF1とする。こ
こで、上記VREF1は後述の演算処理の簡略化のためアナ
ロググランドレベル(AG)とする。受信側の目的のゲイン
をＧR、ズレをΔＧR、オフセットをＶOR0とする。SEL信
号により受信側補正部111の入力を調整制御部203の出力
ＶDRIに切り替え、受信側補正部111への入力のディジタ
ル信号値ＶDRIを変化させながら電圧比較器201の出力を
調べ、変化する時のディジタル信号値をＶDRI1とすれ
ば、 ＶREF1=AG=(ＧR+ΔＧR)・ＶDRI1+ＶOR0 ……(17) が成り立つ。同様に可変電圧源202の電圧をＶREF2と
し、電圧比較器201の出力が変化する時のディジタル信
号値をＶDRI2とすれば ＶREF2=(ＧR+ΔＧR)・ＶDRI2+ＶOR0 ……(18) が成立する。この事から受信側のゲインのズレΔＧR及
びオフセットＶOR0は、 ΔＧR=ＶREF2/(ＶDRI2-ＶDRI1)-ＧR ……(19) ＶOR0=-(ＧR+ΔＧR)・ＶDRI1=ＶREF2・ＶDRI1/(ＶDRI2-ＶDRI1) ……(20) となる。調整制御部203では補正オフセット値ＶOR及び
補正ゲインＧCR ＶOR=ＶOR0/ＧR ……(21) ＧCR=ＧR/(ＧR+ΔＧR)=ＧR・(ＶDRI2-ＶDRI1)/ＶREF2 ……(22) を減算器、除算器、乗算器で演算し、受信側補正部111
に出力することにより、受信側補正部111の入力信号を
ＶDRIN、アナログ出力端子115の出力信号をＡoutとすれ
ば、 Ａout=(ＧR+ΔＧR)・ＧCR・(ＶDRIN-ＶOR)+ＶOR0=ＧR・ＶDRIN ……(23) であり、受信側のゲインは、目標値のＧRと調整され
る。
【００３１】次に、スイッチ102、119を開いたままスイ
ッチ116を閉じ、受信側から送信側への帰還ル−プを形
成し、送信側補正部106の補正係数を非補正値にする。
送信側の目的のゲインをＧS、ズレをΔＧS、オフセット
をＶOSとすれば、受信側補正部111へ入力するディジタ
ル信号値をＶDRI3（同様に回路の簡略化のためディジタ
ル的にアナロググランドレベル(DAG)とする）として送
信側補正部106の出力信号値VDSO1は、 ＶDSO1=(ＧS+ΔＧS)ＧR・ＶDRI3+ＶOS ……(24) であり、入力するディジタル信号値をＶDRI4とすれば、
出力信号値ＶDSO2は、 ＶDSO2=(ＧS+ΔＧS)ＧR・ＶDRI4+ＶOS ……(25) と表される。従って、送信側のゲインのズレΔＧS及び
オフセットＶOSは、ＶDRI3がAGであることを考慮する
と、 ΔＧS=(ＶDSO2-ＶDSO1)/ＶDRI4/ＧR-ＧS ……(26) ＶOS0=ＶDSO1 ……(27) と求められる。調整制御部203により上記演算を行な
い、補正するオフセット値ＶOS及び補正ゲインＧCS ＶOS=ＶOS0=ＶDSO1 ……(28) ＧCS=ＧS/(ＧS+ΔＧS)=ＧS・ＧR・ＶDRI4/(ＶDSO2-ＶDSO1) ……(29) を送信側補正部106に出力する。式(29)のＧS・ＧR・ＶDRI
4は定数であり、演算は減算器及び除算器によって行な
う事が可能である。従って、アナログ入力端子101に入
力される信号をＡinとすると、信号処理部107の入力信
号ＶDSOは、 ＶDSO=((ＧS+ΔＧS)・Ａin+ＶOS0-ＶOS)・ＧCS=ＧS・Ａin ……(30) となる。送信側のゲインは目標値であるＧSに調整さ
れ、送受信のゲインの調整を終了する。ここで、第１の
実施例と同様に、送信側補正部106、受信側補正部111、
調整制御部203は信号処理部107の一部を構成すると考え
ることもできる。また、上記演算及び制御はディジタル
・シグナル・プロセッサを用いてソフトウェアで行なう
ことも可能である。
ッチ116を閉じ、受信側から送信側への帰還ル−プを形
成し、送信側補正部106の補正係数を非補正値にする。
送信側の目的のゲインをＧS、ズレをΔＧS、オフセット
をＶOSとすれば、受信側補正部111へ入力するディジタ
ル信号値をＶDRI3（同様に回路の簡略化のためディジタ
ル的にアナロググランドレベル(DAG)とする）として送
信側補正部106の出力信号値VDSO1は、 ＶDSO1=(ＧS+ΔＧS)ＧR・ＶDRI3+ＶOS ……(24) であり、入力するディジタル信号値をＶDRI4とすれば、
出力信号値ＶDSO2は、 ＶDSO2=(ＧS+ΔＧS)ＧR・ＶDRI4+ＶOS ……(25) と表される。従って、送信側のゲインのズレΔＧS及び
オフセットＶOSは、ＶDRI3がAGであることを考慮する
と、 ΔＧS=(ＶDSO2-ＶDSO1)/ＶDRI4/ＧR-ＧS ……(26) ＶOS0=ＶDSO1 ……(27) と求められる。調整制御部203により上記演算を行な
い、補正するオフセット値ＶOS及び補正ゲインＧCS ＶOS=ＶOS0=ＶDSO1 ……(28) ＧCS=ＧS/(ＧS+ΔＧS)=ＧS・ＧR・ＶDRI4/(ＶDSO2-ＶDSO1) ……(29) を送信側補正部106に出力する。式(29)のＧS・ＧR・ＶDRI
4は定数であり、演算は減算器及び除算器によって行な
う事が可能である。従って、アナログ入力端子101に入
力される信号をＡinとすると、信号処理部107の入力信
号ＶDSOは、 ＶDSO=((ＧS+ΔＧS)・Ａin+ＶOS0-ＶOS)・ＧCS=ＧS・Ａin ……(30) となる。送信側のゲインは目標値であるＧSに調整さ
れ、送受信のゲインの調整を終了する。ここで、第１の
実施例と同様に、送信側補正部106、受信側補正部111、
調整制御部203は信号処理部107の一部を構成すると考え
ることもできる。また、上記演算及び制御はディジタル
・シグナル・プロセッサを用いてソフトウェアで行なう
ことも可能である。
【００３２】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例における可変電圧源117の代わりに交流源を用いる
ようにしても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例における可変電圧源117の代わりに交流源を用いる
ようにしても良い。
【００３３】
【発明の効果】本発明によれば、可変の基準電圧源を利
用してＬＳＩの動作時に自動的にゲイン調整を行なうよ
うにしたので、トリミング回路をなくすことができ、こ
れによってチップサイズを縮小し、且つＬＳＩ製造時の
トリミング時間を減らし、製造コストを下げることがで
きるとともに、従来のように一旦ゲインを調整するとそ
の再調整ができないというようなことがないので、柔軟
性が高くなる。
用してＬＳＩの動作時に自動的にゲイン調整を行なうよ
うにしたので、トリミング回路をなくすことができ、こ
れによってチップサイズを縮小し、且つＬＳＩ製造時の
トリミング時間を減らし、製造コストを下げることがで
きるとともに、従来のように一旦ゲインを調整するとそ
の再調整ができないというようなことがないので、柔軟
性が高くなる。
【００３４】さらに、信号処理動作中に自動的かつダイ
ナミックにゲインを補正することができ、これによって
温度変化等によるアンプ、Ａ／Ｄ変換器、Ｄ／Ａ変換器
等のアナログ回路のゲインのずれを補正できるので、ゲ
インの安定性が向上する。また、ディジタル信号処理に
より高精度なゲインの補正も可能となる。
ナミックにゲインを補正することができ、これによって
温度変化等によるアンプ、Ａ／Ｄ変換器、Ｄ／Ａ変換器
等のアナログ回路のゲインのずれを補正できるので、ゲ
インの安定性が向上する。また、ディジタル信号処理に
より高精度なゲインの補正も可能となる。
【図１】本発明の第１の実施例の構成例である。
【図２】図１における調整制御部の構成例である。
【図３】図１における送信側補正部の構成例である。
【図４】図１における受信側補正部の構成例である。
【図５】図１における可変電圧源の構成例である。
【図６】図２におけるシ−ケンサの出力信号のタイムチ
ャ−トである。
ャ−トである。
【図７】本発明の第２の実施例の構成例である。
１０１ アナログ入力端子、 １０２ スイッチ、 １０３ 送信側アンプ、 １０４ プレフィルタ、 １０５ Ａ／Ｄ変換器、 １０６ 送信側補正部、 １０７ 信号処理部、 １０８ ディジタル出力端子、 １１０ ディジタル入力端子、 １１１ 受信側補正部、 １１２ Ｄ／Ａ変換器、 １１３ ポストフィルタ、 １１４ 受信側アンプ、 １１５ アナログ出力端子、 １１６ スイッチ、 １１７ 可変電圧源、 １１８ 調整制御部、 １１９、１２０ スイッチ、 ２０１ 電圧比較器、 ２０２ 可変電圧源、 ２０３ 調整制御部、 ３０１ シ−ケンサ、 ３０２〜３０６ セレクタ、 ３０７〜３１２ ラッチ、 ３１３ 減算器、 ３１４ 除算器、 ３１５ セレクタ、 ３１６ 除算器、 ４０１ 減算器、 ４０２ 乗算器、 ５０１ 減算器、 ５０２ 乗算器、 ５０３ セレクタ、 ６０１ アンプ、 ６０２、６０３ 抵抗器、 ６０４、６０５ スイッチ、 ６０６ インバ−タ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−42315（ＪＰ，Ａ) 特開 昭51−132066（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (5)
- 【請求項１】 Ａ／Ｄ変換器と、Ｄ／Ａ変換器と、前記
Ａ／Ｄ変換器の前段に設けられたプレフィルタと、前記
Ｄ／Ａ変換器の後段に設けられたポストフィルタと、前
記プレフィルタの前段に設けられアナログ入力信号のレ
ベルを調整するための送信側アンプと、アナログ入力端
子と送信アンプとの間に設けられた第１のスイッチと、
前記ポストフィルタの後段に設けられアナログ出力信号
のレベルを調整するための受信側アンプと、アナログ出
力端子と前記受信側アンプとの間に設けられた第２のス
イッチと、前記受信側アンプの出力端子と前記送信側ア
ンプの入力端子間に設けられた第３のスイッチと、所定
の基準電圧を発生する可変電圧源と、該可変電圧源によ
り発生された基準電圧を前記送信側アンプの入力端子に
供給するための第４のスイッチと、前記Ａ／Ｄ変換器と
ディジタル出力端子間に設けられた送信側のゲインを調
整するための送信側補正部と、ディジタル入力端子と前
記Ｄ／Ａ変換器との間に設けられた受信側のゲインを調
整する受信側補正部と、前記可変電圧源の電圧を制御
し、前記受信側補正部の入力に任意のディジタル信号値
を出力し、且つ前記送信側補正部の出力値により前記送
信側補正部、受信側補正部のゲインおよびオフセットを
調整するための調整制御部とを備えてなることを特徴と
する信号処理回路。 - 【請求項２】 請求項１ に記載の信号処理回路における
ゲイン調整方法であって、まず前記第１のスイッチおよ
び前記第２のスイッチを開きかつ前記第４のスイッチを
閉じ、前記送信側アンプに電圧を印加して、前記送信側
補正部のゲインおよびオフセットを調整し、次に前記第
４のスイッチを開きかつ第３のスイッチを閉じ、前記調
整制御部から前記受信側補正部の入力に任意のデ−タを
出力し、前記受信側補正部のゲイン及びオフセットを調
整するようにしたことを特徴とするゲイン調整方法。 - 【請求項３】 Ａ／Ｄ変換器と、Ｄ／Ａ変換器と、前記
Ａ／Ｄ変換器の前段に設けられたプレフィルタと、前記
Ｄ／Ａ変換器の後段に設けられたポストフィルタと、前
記プレフィルタの前段に設けられアナログ入力信号のレ
ベルを調整するための送信側アンプと、アナログ入力端
子と送信アンプとの間に設けられた第１のスイッチと、
前記ポストフィルタの後段に設けられアナログ出力信号
のレベルを調整するための受信側アンプと、アナログ出
力端子と前記受信側アンプとの間に設けられた第２のス
イッチと、前記受信側アンプの出力端子と前記送信側ア
ンプの入力端子間に設けられた第３のスイッチと、所定
の基準電圧を発生する可変電圧源と、該可変電圧源によ
り発生された基準電圧と前記受信側アンプの出力電圧と
を比較する電圧比較器と、前記Ａ／Ｄ変換器とディジタ
ル出力端子間に設けられた送信側のゲインを調整するた
めの送信側補正部と、ディジタル入力端子と前記Ｄ／Ａ
変換器との間に設けられた受信側のゲインを調整する受
信側補正部と、前記電圧比較器の出力を検出して前記可
変電圧源の電圧を制御するとともに前記受信側補正部の
入力に任意のディジタル信号値を出力し、且つ前記送信
側補正部の出力値により前記送信側補正部、受信側補正
部のゲインおよびオフセットを調整するための調整制御
部とを備えてなることを特徴とする信号処理回路。 - 【請求項４】 請求項３ に記載の信号処理回路における
ゲイン調整方法であって、まず前記調整制御部から受信
側補正部の入力に任意のデ−タを出力し、前記電圧比較
器の出力により前記受信側補正部のゲイン及びオフセッ
トを調整し、次に第３のスイッチを閉じ、前記調整制御
部から受信側補正部の入力に任意のデ−タを出力し、デ
ィジタル出力端子の値により送信側補正部のゲイン及び
オフセットを調整するようにしたことを特徴とするゲイ
ン調整方法。 - 【請求項５】 前記送信側補正部と、前記受信側補正部
と、前記調整制御部とは、マイクロプログラム制御方式
の制御部と演算実行部とからなるディジタル・シグナル
・プロセッサにより構成されていることを特徴とする請
求項１または３に記載の信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07392495A JP3338887B2 (ja) | 1995-03-30 | 1995-03-30 | 信号処理回路およびゲイン調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07392495A JP3338887B2 (ja) | 1995-03-30 | 1995-03-30 | 信号処理回路およびゲイン調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274638A JPH08274638A (ja) | 1996-10-18 |
| JP3338887B2 true JP3338887B2 (ja) | 2002-10-28 |
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ID=13532189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07392495A Expired - Fee Related JP3338887B2 (ja) | 1995-03-30 | 1995-03-30 | 信号処理回路およびゲイン調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338887B2 (ja) |
-
1995
- 1995-03-30 JP JP07392495A patent/JP3338887B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08274638A (ja) | 1996-10-18 |
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