JP3337012B2 - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the sameInfo
- Publication number
- JP3337012B2 JP3337012B2 JP25401099A JP25401099A JP3337012B2 JP 3337012 B2 JP3337012 B2 JP 3337012B2 JP 25401099 A JP25401099 A JP 25401099A JP 25401099 A JP25401099 A JP 25401099A JP 3337012 B2 JP3337012 B2 JP 3337012B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- diffusion layer
- gate polysilicon
- oxide film
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title description 12
- 238000009792 diffusion process Methods 0.000 claims description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 47
- 229920005591 polysilicon Polymers 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 238000009751 slip forming Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 129
- 238000000034 method Methods 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 230000005669 field effect Effects 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、縦型の電界効果ト
ランジスタを有する半導体装置およびその製造方法に関
する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device having a vertical field effect transistor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】縦型の電界効果トランジスタを有する半
導体装置においては、低Ｒｏｎ化、低容量化および低ゲ
ート抵抗化することが重要な要素となっている。このた
め、通常においてトレンチ型のセル構造がとられ、フォ
トリソグラフィー技術の進歩と共にセルサイズの小型化
を行い、低Ｒｏｎ化と低容量化を実現してきた。低ゲー
ト抵抗化は、ゲートポリシリコンにドーピングする不純
物量の増加およびゲートフィンガーの配置や本数の増加
により実現してきた。2. Description of the Related Art In a semiconductor device having a vertical field-effect transistor, it is important to reduce Ron, capacitance and gate resistance. For this reason, a trench-type cell structure is usually employed, and the cell size has been reduced along with the progress of photolithography technology, thereby realizing low Ron and low capacity. The reduction in gate resistance has been realized by increasing the amount of impurities doped into the gate polysilicon and increasing the arrangement and number of gate fingers.
【０００３】従来の縦型の電界効果トランジスタを有す
る半導体装置を図９に基づいて説明する。従来の半導体
装置は、半導体基板１０１と、この半導体基板１０１の
上に形成されているエピタキシャル層１０２と、このエ
ピタキシャル層１０２の上に形成されているベース拡散
層１０３と、このベース拡散層１０３とエピタキシャル
層１０２に形成されているトレンチ溝１０４と、このト
レンチ溝１０４の面に形成されているゲート絶縁酸化膜
１０５と、トレンチ溝１０４の内部のゲート絶縁酸化膜
１０５の面に形成されているゲートポリシリコン層１０
６と、このゲートポリシリコン層１０６の両側における
ベース拡散層１０３の上部に形成されているソース拡散
層１０７と、このソース拡散層１０７およびゲートポリ
シリコン層１０６の上に形成されている層間絶縁膜１０
８と、この層間絶縁膜１０８の上に形成されているソー
ス電極メタル膜１０９とを有している。A conventional semiconductor device having a vertical field effect transistor will be described with reference to FIG. A conventional semiconductor device includes a semiconductor substrate 101, an epitaxial layer 102 formed on the semiconductor substrate 101, a base diffusion layer 103 formed on the epitaxial layer 102, and a base diffusion layer 103. A trench 104 formed in the epitaxial layer 102, a gate insulating oxide film 105 formed on the surface of the trench 104, and a gate formed on the surface of the gate insulating oxide film 105 inside the trench 104. Polysilicon layer 10
6, a source diffusion layer 107 formed on the base diffusion layer 103 on both sides of the gate polysilicon layer 106, and an interlayer insulating film formed on the source diffusion layer 107 and the gate polysilicon layer 106. 10
8 and a source electrode metal film 109 formed on the interlayer insulating film 108.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、従来の
半導体装置においては、ベース拡散層１０３の上面を基
準にトレンチ溝１０４を形成し、ゲート絶縁酸化膜１０
５を形成し、ゲートポリシリコン層１０６の充填を行う
ため、ゲートポリシリコン層１０６の全面プラズマエッ
チ（エッチバック）時にゲートポリシリコン層１０６の
上面がベース拡散層１０３の上面よりも下になってしま
う。このため、ソース拡散層１０７は０．４〜０．６μ
ｍぐらいに形成する必要があり、ベース拡散層１０３も
１．０〜１．５μｍぐらいに形成される。ベース拡散層
１０３の深さにより、最適深さを持つトレンチ溝１０４
の深さも１．２〜１．７μｍとなり、寄生容量を小さく
できないという問題がある。セルのシュリンクによる低
Ｒｏｎ化もフォトリソグラフィー技術だけでは、シュリ
ンク率が低く、効果を十分にあげることができなくなっ
てきている。低ゲート抵抗化もポリシリコンという物質
では、限界があり、十分とは言えない。However, in the conventional semiconductor device, a trench 104 is formed with reference to the upper surface of the base diffusion layer 103, and the gate insulating oxide film 10 is formed.
5 is formed and the gate polysilicon layer 106 is filled, so that the upper surface of the gate polysilicon layer 106 is lower than the upper surface of the base diffusion layer 103 during the entire surface plasma etching (etch back) of the gate polysilicon layer 106. I will. Therefore, the source diffusion layer 107 has a thickness of 0.4 to 0.6 μm.
m, and the base diffusion layer 103 is also formed to about 1.0 to 1.5 μm. Depending on the depth of the base diffusion layer 103, the trench 104 having an optimum depth
Is 1.2 to 1.7 μm, and there is a problem that the parasitic capacitance cannot be reduced. The reduction in Ron due to cell shrinkage has been reduced by photolithography technology alone, and the shrinkage rate has been low, and it has become impossible to achieve sufficient effects. There is a limit to the reduction of the gate resistance with a material such as polysilicon, which cannot be said to be sufficient.
【０００５】本発明の目的は、容量を小さくし、かつ、
Ｒｏｎを低くすることができる半導体装置およびその製
造方法を提供することにある。本発明の他の目的は、ゲ
ート抵抗を小さくすることができる半導体装置およびそ
の製造方法を提供することにある。It is an object of the present invention to reduce the capacity and
An object of the present invention is to provide a semiconductor device capable of reducing Ron and a method for manufacturing the same. Another object of the present invention is to provide a semiconductor device capable of reducing gate resistance and a method for manufacturing the same.
【０００６】[0006]
【課題を解決するための手段】前記課題を解決するため
に、請求項１に記載の発明は、半導体基板と、この半導
体基板の上に形成されているエピタキシャル層と、この
エピタキシャル層の上に形成されているベース拡散層
と、このベース拡散層とエピタキシャル層に形成されて
いるトレンチ溝と、このトレンチ溝の面に形成されてい
るゲート絶縁酸化膜と、このトレンチ溝の内部のゲート
絶縁酸化膜の面に形成され、上部がベース拡散層の上に
突出しているゲートポリシリコン層と、このゲートポリ
シリコン層の両側におけるベース拡散層の上部に形成さ
れているソース拡散層と、このソース拡散層の上におけ
るゲートポリシリコン層の両側に形成されているサイド
ウオール酸化膜と、このゲートポリシリコン層の上に形
成されているポリサイド層と、このソース拡散層の一部
の上およびベース拡散層の上に連続的に形成されている
シリサイド層とを有することを特徴とする。In order to solve the above-mentioned problems, the invention according to claim 1 comprises a semiconductor substrate, an epitaxial layer formed on the semiconductor substrate, and an epitaxial layer formed on the semiconductor substrate. A base diffusion layer formed, a trench groove formed in the base diffusion layer and the epitaxial layer, a gate insulating oxide film formed on a surface of the trench groove, and a gate insulating oxide film in the trench groove. A gate polysilicon layer formed on the surface of the film and having an upper part projecting above the base diffusion layer; a source diffusion layer formed on the base diffusion layer on both sides of the gate polysilicon layer; A sidewall oxide film formed on both sides of the gate polysilicon layer above the layer, and a polysilicon film formed on the gate polysilicon layer. And de layer, and having a silicide layer is continuously formed on the upper and the base diffusion layer of a part of the source diffusion layer.
【０００７】請求項２に記載の発明は、半導体基板を用
意する工程と、半導体基板の上にエピタキシャル層を形
成する工程と、エピタキシャル層にトレンチ溝を形成す
る工程と、トレンチ溝の面にゲート絶縁酸化膜を形成す
る工程と、トレンチ溝の内部のゲート絶縁酸化膜の面に
ゲートポリシリコン層を形成する工程と、上面がゲート
ポリシリコン層の上面より下に位置するようにエピタキ
シャル層の上にベース拡散層を形成する工程と、ゲート
ポリシリコン層の両側におけるベース拡散層の上部にソ
ース拡散層を形成する工程と、ソース拡散層の上におけ
るゲートポリシリコン層の両側にサイドウオール酸化膜
を形成する工程と、ゲートポリシリコン層の上にポリサ
イド層を形成する工程と、ソース拡散層の一部の上およ
びベース拡散層の上に連続したシリサイド層を形成する
工程とを有することを特徴とする。According to a second aspect of the present invention, there is provided a semiconductor substrate preparing step, a step of forming an epitaxial layer on the semiconductor substrate, a step of forming a trench in the epitaxial layer, and a step of forming a gate on the surface of the trench. Forming an insulating oxide film, forming a gate polysilicon layer on the surface of the gate insulating oxide film inside the trench, and forming the upper surface of the epitaxial layer such that the upper surface is located below the upper surface of the gate polysilicon layer. Forming a source diffusion layer on the base diffusion layer on both sides of the gate polysilicon layer, and forming a sidewall oxide film on both sides of the gate polysilicon layer on the source diffusion layer. Forming a polycide layer on the gate polysilicon layer; and forming a polycide layer on a portion of the source diffusion layer and a base diffusion layer. Characterized by a step of forming a continuous silicide layer.
【０００８】[0008]
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１に示すように、本発明
の第１の実施の形態としての半導体装置は、Ｎ型の半導
体基板１と、この半導体基板１の上に形成されているＮ
型のエピタキシャル層２と、このエピタキシャル層２の
上に形成されているＰ型のベース拡散層３と、このベー
ス拡散層３とエピタキシャル層２に形成されているトレ
ンチ溝４と、このトレンチ溝４の面に形成されているゲ
ート絶縁酸化膜５と、トレンチ溝４の内部のゲート絶縁
酸化膜５の面に形成され上部がベース拡散層３の上に突
出しているゲートポリシリコン層６と、このゲートポリ
シリコン層６の両側におけるベース拡散層３の上部に形
成されているソース拡散層７と、このソース拡散層７の
上におけるゲートポリシリコン層６の両側に形成されて
いるサイドウオール酸化膜８と、ゲートポリシリコン層
６の上に形成されているポリサイド層９と、ソース拡散
層７の一部の上およびベース拡散層３の上に形成されて
いるシリサイド層１０とを有している。Next, embodiments of the present invention will be described in detail with reference to the drawings. As shown in FIG. 1, a semiconductor device according to a first embodiment of the present invention includes an N-type semiconductor substrate 1 and an N-type semiconductor substrate 1 formed on the semiconductor substrate 1.
-Type epitaxial layer 2, a P-type base diffusion layer 3 formed on the epitaxial layer 2, a trench 4 formed in the base diffusion layer 3 and the epitaxial layer 2, and a trench 4 And a gate polysilicon layer 6 formed on the surface of the gate insulating oxide film 5 inside the trench 4 and having an upper part protruding above the base diffusion layer 3. A source diffusion layer 7 formed on the base diffusion layer 3 on both sides of the gate polysilicon layer 6 and a sidewall oxide film 8 formed on both sides of the gate polysilicon layer 6 on the source diffusion layer 7 A polycide layer 9 formed on the gate polysilicon layer 6 and a silicide layer formed on a part of the source diffusion layer 7 and on the base diffusion layer 3 Has a 0 and.
【０００９】シリサイド層１０は、サイドウオール酸化
膜８によりセルファラインで形成されている。半導体装
置は、さらにポリサイド層９とサイドウオール酸化膜８
およびシリサイド層１０の一部の上に形成されている層
間絶縁膜１１と、この層間絶縁膜１１の上に形成されて
いるソース電極メタル膜１２とを有している。The silicide layer 10 is formed by self-alignment with the sidewall oxide film 8. The semiconductor device further includes a polycide layer 9 and a sidewall oxide film 8.
And an interlayer insulating film 11 formed on a part of the silicide layer 10 and a source electrode metal film 12 formed on the interlayer insulating film 11.
【００１０】次に、半導体装置の製造方法を図１乃至図
４に基づいて詳細に説明する。まず、図２に示すよう
に、Ａｓをドーピングした１〜６／１０００Ω・ｃｍの
Ｎ型の半導体基板１の上に、Ｐをドーピングした０．３
〜０．４Ω・ｃｍのＮ型エピタキシャル層２を厚さが約
６μｍとなるように形成する。エピタキシャル層２の上
に約４０００〜６０００オングストロームのマスク材１
３を、熱酸化およびＬＰＣＶＤ法により形成し、フォト
リソグラフィーによりパターニングする。次に、マスク
材１３およびエピタキシャル層２をプラズマエッチでエ
ッチングし、深さ０．６〜０．８μｍのトレンチ溝４を
形成する。Next, a method for manufacturing a semiconductor device will be described in detail with reference to FIGS. First, as shown in FIG. 2, a P-doped 0.3 μm on an N-type semiconductor substrate 1 of 1-6 / 1000 Ω · cm doped with As.
An N-type epitaxial layer 2 having a thickness of about 0.4 Ω · cm is formed so as to have a thickness of about 6 μm. A mask material 1 of about 4000 to 6000 angstroms on the epitaxial layer 2
3 is formed by thermal oxidation and LPCVD, and is patterned by photolithography. Next, the mask material 13 and the epitaxial layer 2 are etched by plasma etching to form a trench groove 4 having a depth of 0.6 to 0.8 μm.
【００１１】次に、熱酸化でゲート絶縁酸化膜５を３０
０〜７００オングストロームの厚さに形成する。次に、
トレンチ溝４の内部のゲート絶縁酸化膜５の面にＬＰＣ
ＶＤ法によりゲートポリシリコン層６を５０００〜１０
０００オングストロームの厚さに形成する。次に、プラ
ズマエッチ方法によりゲートポリシリコン層６をエッチ
バックする。Next, the gate insulating oxide film 5 is thermally
It is formed to a thickness of 0 to 700 angstroms. next,
LPC is applied to the surface of the gate insulating oxide film 5 inside the trench 4.
The gate polysilicon layer 6 is formed to a thickness of 5000 to 10 by the VD method.
It is formed to a thickness of 000 angstroms. Next, the gate polysilicon layer 6 is etched back by a plasma etch method.
【００１２】次に、図３に示すように、マスク材１３を
ウエットエッチ等でエッチングし、全面にボロンイオン
を注入して押し込むことにより接合深さ０．５〜０．６
μｍのＰ型のベース拡散層３を形成する。次に、ベース
拡散層３にフォトリソグラフィーで選択的にＡｓイオン
を注入して押し込むことにより、接合深さ０．１〜０．
２μｍのＮ型のソース拡散層７を形成する。Next, as shown in FIG. 3, the mask material 13 is etched by wet etching or the like, and boron ions are implanted and pushed into the entire surface to form a junction depth of 0.5 to 0.6.
A P-type base diffusion layer 3 of μm is formed. Next, As ions are selectively implanted and pushed into the base diffusion layer 3 by photolithography, so that the junction depth is 0.1 to 0.1.
An N-type source diffusion layer 7 of 2 μm is formed.
【００１３】次に、図３に示すように、ベース拡散層３
およびソース拡散層７の上にＣＶＤ法により酸化膜を堆
積させ、全面プラズマエッチ（エッチバック）を行い、
サイドウオール酸化膜８を形成する。次に、全上面にＴ
ｉ等をスパッタし、アニールによりポリサイド層９およ
びシリサイド層１０を形成し、サイドウオール酸化膜８
の上の余剰のＴｉをウエットエッチで除去を行う。Next, as shown in FIG. 3, the base diffusion layer 3
And an oxide film is deposited on the source diffusion layer 7 by the CVD method, and plasma etching (etch back) is performed on the entire surface.
A sidewall oxide film 8 is formed. Next, T
i, etc., and a polycide layer 9 and a silicide layer 10 are formed by annealing.
Of excess Ti on the surface is removed by wet etching.
【００１４】次に図１に示すように、層間絶縁膜１１を
ＣＶＤ法で堆積し、フォトリソグラフィーでパターニン
グを行い、ソースコンタクト窓を形成する。次に、バリ
ヤメタルとしてＴｉＮ／Ｔｉをスパッタで形成してアニ
ール後にAlSiCuスパッタでソース電極メタル膜１２を形
成する。Next, as shown in FIG. 1, an interlayer insulating film 11 is deposited by a CVD method, and is patterned by photolithography to form a source contact window. Next, TiN / Ti is formed as a barrier metal by sputtering, and after annealing, the source electrode metal film 12 is formed by AlSiCu sputtering.
【００１５】本発明の第１の実施の形態においては、サ
リサイドという工程を採用しているので、フォトリソグ
ラフィーの回数を増加させることなく、かつ、フォトリ
ソグラフィーの高度な技術がなくても、容易に安価なプ
ロセスにより生産できる。本発明の第１の実施の形態
は、Ｎチャネル型の半導体装置に関するものあるが、本
発明は、Ｐチャネル型の半導体装置にも適用することが
できる。In the first embodiment of the present invention, since the salicide process is employed, the number of photolithography steps is not increased, and even if there is no advanced photolithography technology, it can be easily performed. Can be produced by an inexpensive process. Although the first embodiment of the present invention relates to an N-channel semiconductor device, the present invention can be applied to a P-channel semiconductor device.
【００１６】本発明の第１の実施の形態においては、ゲ
ートポリシリコン層６の上部がベース拡散層３の上面よ
り上へ突き出ているから、ソース拡散層７を０．１〜
０．２μｍの非常に浅い接合層で形成することができ
る。このため、縦方向に濃度プロファイルを持つベース
拡散層３は、０．５〜０．６μｍの非常に浅い接合層で
形成することができ、ベース拡散層３の深さにより、最
適深さを持つトレンチ溝４の深さも０．６〜０．８μｍ
とすることができて非常に浅くすることができる。トレ
ンチ型の縦型の電界効果トランジスタの寄生容量は、こ
のトレンチ溝４の幅と深さによりほぼ決定されており、
トレンチ溝４の深さを浅くすることで寄生容量を大幅に
低減できる。In the first embodiment of the present invention, since the upper portion of the gate polysilicon layer 6 protrudes above the upper surface of the base diffusion layer 3, the source diffusion layer 7 is set to 0.1 to
It can be formed with a very shallow bonding layer of 0.2 μm. For this reason, the base diffusion layer 3 having the concentration profile in the vertical direction can be formed with a very shallow junction layer of 0.5 to 0.6 μm, and has an optimum depth depending on the depth of the base diffusion layer 3. The depth of the trench 4 is also 0.6 to 0.8 μm.
And can be very shallow. The parasitic capacitance of the trench type vertical field effect transistor is substantially determined by the width and depth of the trench 4.
By reducing the depth of the trench 4, the parasitic capacitance can be significantly reduced.
【００１７】次に、ゲートポリシリコンの上部に形成さ
れたポリサイド層９は、十分にリン拡散された通常のゲ
ートポリシリコン抵抗の約１／１０の抵抗であるため、
トレンチ型の縦型の電界効果トランジスタのゲート抵抗
を大幅に低減できる。ベース拡散層３の上に形成された
シリサイド層１０は、ゲートポリシリコン層６とソース
コンタクト間の距離を、フォトリソグラフィー技術によ
らずにサイドウオール酸化膜８の幅で形成できるため、
セルサイズを小さくすることができる。セルサイズを小
さくすることで、単位面積当たりのセル密度を向上で
き、チャネル抵抗を低減することができる。また、本発
明の第１の実施の形態においては、フォトリソグラフィ
ーの回数の増加および高度技術は必要なく、安価に製造
することができる。Next, the polycide layer 9 formed on the gate polysilicon has a resistance of about 1/10 of a normal gate polysilicon resistance sufficiently diffused by phosphorus.
The gate resistance of the trench type vertical field effect transistor can be greatly reduced. Since the silicide layer 10 formed on the base diffusion layer 3 can form the distance between the gate polysilicon layer 6 and the source contact by the width of the sidewall oxide film 8 without using the photolithography technique,
The cell size can be reduced. By reducing the cell size, the cell density per unit area can be improved, and the channel resistance can be reduced. Further, in the first embodiment of the present invention, the number of times of photolithography is not increased and advanced technology is not required, and the device can be manufactured at low cost.
【００１８】次に、本発明の第２の実施の形態を図面に
基づいて詳細に説明する。図５に示すように、本発明の
第２の実施の形態としての半導体装置は、Ｎ型の半導体
基板１と、この半導体基板１の上に形成されているＮ型
のエピタキシャル層２と、このエピタキシャル層２の上
に形成されているＰ型のベース拡散層３と、このベース
拡散層３とエピタキシャル層２に形成されているトレン
チ溝４と、このトレンチ溝４の面に形成されているゲー
ト絶縁酸化膜５と、トレンチ溝４の内部のゲート絶縁酸
化膜５の面に形成され上部がベース拡散層３の上に突出
しているゲートポリシリコン層６と、このゲートポリシ
リコン層６の両側におけるベース拡散層５の上部に形成
されているソース拡散層７と、ゲートポリシリコン層６
に形成されている溝１４と、この溝１４の内部に形成さ
れているＷＳｉ層１５とを有している。Next, a second embodiment of the present invention will be described in detail with reference to the drawings. As shown in FIG. 5, a semiconductor device according to a second embodiment of the present invention includes an N-type semiconductor substrate 1, an N-type epitaxial layer 2 formed on the semiconductor substrate 1, P-type base diffusion layer 3 formed on epitaxial layer 2, trench 4 formed in base diffusion layer 3 and epitaxial layer 2, and a gate formed in the surface of trench 4 An insulating oxide film 5; a gate polysilicon layer 6 formed on the surface of the gate insulating oxide film 5 inside the trench 4 and having an upper part protruding above the base diffusion layer 3; A source diffusion layer 7 formed on the base diffusion layer 5 and a gate polysilicon layer 6
And a WSi layer 15 formed inside the groove 14.
【００１９】半導体装置は、さらにソース拡散層７とゲ
ートポリシリコン層６およびＷＳｉ層１５の上に形成さ
れている層間絶縁膜１１と、この層間絶縁膜１１の上に
形成されているソース電極メタル膜１２とを有してい
る。The semiconductor device further includes an interlayer insulating film 11 formed on the source diffusion layer 7, the gate polysilicon layer 6, and the WSi layer 15, and a source electrode metal formed on the interlayer insulating film 11. And a film 12.
【００２０】次に、図５に示す半導体装置の製造方法を
図５乃至図８に基づいて詳細に説明する。まず、図６に
示すように、Ａｓをドーピングした１〜６／１０００Ω
・ｃｍのＮ型の半導体基板１の上に、Ｐをドーピングし
た０．３〜０．４Ω・ｃｍのＮ型エピタキシャル層２を
厚さが約６μｍとなるように形成する。エピタキシャル
層２の上に約４０００〜６０００オングストロームのマ
スク材１３を、熱酸化およびＬＰＣＶＤ法により形成
し、フォトリソグラフィーによりパターニングする。次
に、マスク材１３およびエピタキシャル層２をプラズマ
エッチでエッチングし、深さ０．６〜０．８μｍのトレ
ンチ溝４を形成する。Next, a method of manufacturing the semiconductor device shown in FIG. 5 will be described in detail with reference to FIGS. First, as shown in FIG.
An N-type epitaxial layer 2 of 0.3 to 0.4 Ω · cm doped with P is formed on an N-type semiconductor substrate 1 having a thickness of about 6 μm. A mask material 13 of about 4000 to 6000 angstroms is formed on the epitaxial layer 2 by thermal oxidation and LPCVD, and is patterned by photolithography. Next, the mask material 13 and the epitaxial layer 2 are etched by plasma etching to form a trench groove 4 having a depth of 0.6 to 0.8 μm.
【００２１】次に、熱酸化でゲート絶縁酸化膜５を３０
０〜７００オングストロームの厚さに形成する。次に、
トレンチ溝４の内部のゲート絶縁酸化膜５の面にＬＰＣ
ＶＤ法によりゲートポリシリコン層６を５０００〜１０
０００オングストロームの厚さに形成する。次に、プラ
ズマエッチ方法によりゲートポリシリコン層６をエッチ
バックする。Next, the gate insulating oxide film 5 is thermally oxidized to 30
It is formed to a thickness of 0 to 700 angstroms. next,
LPC is applied to the surface of the gate insulating oxide film 5 inside the trench 4.
The gate polysilicon layer 6 is formed to a thickness of 5000 to 10 by VD method.
It is formed to a thickness of 000 angstroms. Next, the gate polysilicon layer 6 is etched back by a plasma etch method.
【００２２】次に、図７に示すように、マスク材１３を
ウエットエッチ等でエッチングし、全面にボロンイオン
を注入して押し込むことにより接合深さ０．５〜０．６
μｍのＰ型のベース拡散層３を形成する。次に、ベース
拡散層３にフォトリソグラフィーで選択的にＡｓイオン
を注入して押し込むことにより、接合深さ０．１〜０．
２μｍのＮ型のソース拡散層７を形成する。Next, as shown in FIG. 7, the mask material 13 is etched by wet etching or the like, and boron ions are implanted and pushed into the entire surface to form a junction depth of 0.5 to 0.6.
A P-type base diffusion layer 3 of μm is formed. Next, As ions are selectively implanted and pushed into the base diffusion layer 3 by photolithography, so that the junction depth is 0.1 to 0.1.
An N-type source diffusion layer 7 of 2 μm is formed.
【００２３】次に、図８に示すように、フォトリソグラ
フィーによりゲートポリシリコン層６に溝１４を形成す
る。次に、ＬＰＣＶＤ法により、溝１４の内部にＷＳｉ
を充填させて全面プラズマエッチ（エッチバック）を行
い、ゲートポリシリコン層６の溝１４の内部にＷＳｉ層
１５を形成する。Next, as shown in FIG. 8, a groove 14 is formed in the gate polysilicon layer 6 by photolithography. Next, WSi is formed inside the groove 14 by LPCVD.
To form a WSi layer 15 inside the trench 14 of the gate polysilicon layer 6 by plasma etching (etch back).
【００２４】次に、図５に示すように、層間絶縁膜１１
をＣＶＤ法で堆積し、フォトリソグラフィーでパターニ
ングを行い、ソースコンタクト窓を形成する。次に、バ
リヤメタルとしてＴｉＮ／Ｔｉをスパッタで形成してア
ニール後にAlSiCuスパッタでソース電極メタル膜１２を
形成する。Next, as shown in FIG.
Is deposited by a CVD method and patterned by photolithography to form a source contact window. Next, TiN / Ti is formed as a barrier metal by sputtering, and after annealing, the source electrode metal film 12 is formed by AlSiCu sputtering.
【００２５】本発明の第２の実施の形態は、Ｎチャネル
型の半導体装置に関するものであるが、本発明は、Ｐチ
ャネル型の半導体装置にも適用することができる。本発
明の第２の実施の形態においては、ゲートポリシリコン
層６に埋め込まれたＷＳｉ層１５を有しているから、さ
らにゲート抵抗を低減できる。Although the second embodiment of the present invention relates to an N-channel type semiconductor device, the present invention can be applied to a P-channel type semiconductor device. In the second embodiment of the present invention, since the WSi layer 15 is embedded in the gate polysilicon layer 6, the gate resistance can be further reduced.
【００２６】[0026]
【発明の効果】本発明によれば、容量を小さくし、か
つ、Ｒｏｎを低くすることができる。また、本発明によ
れば、ゲート抵抗を小さくすることができる。According to the present invention, the capacitance can be reduced and Ron can be reduced. Further, according to the present invention, the gate resistance can be reduced.
【図１】本発明の第１の実施の形態としての半導体装置
を示す略断面図である。FIG. 1 is a schematic sectional view showing a semiconductor device according to a first embodiment of the present invention.
【図２】図１の半導体装置を製造する工程を説明するた
めの略断面図である。FIG. 2 is a schematic cross-sectional view for explaining a step of manufacturing the semiconductor device of FIG.
【図３】図１の半導体装置を製造する他の工程を説明す
るための略断面図である。FIG. 3 is a schematic cross-sectional view for explaining another process for manufacturing the semiconductor device of FIG. 1;
【図４】図１の半導体装置を製造する他の工程を説明す
るための略断面図である。FIG. 4 is a schematic cross-sectional view for explaining another process for manufacturing the semiconductor device of FIG. 1;
【図５】本発明の第２の実施の形態としての半導体装置
を示す略断面図である。FIG. 5 is a schematic sectional view showing a semiconductor device as a second embodiment of the present invention.
【図６】図５の半導体装置を製造する工程を説明するた
めの略断面図である。FIG. 6 is a schematic cross-sectional view for explaining a step of manufacturing the semiconductor device in FIG. 5;
【図７】図５の半導体装置を製造する他の工程を説明す
るための略断面図である。FIG. 7 is a schematic cross-sectional view for explaining another process for manufacturing the semiconductor device of FIG. 5;
【図８】図５の半導体装置を製造する他の工程を説明す
るための略断面図である。FIG. 8 is a schematic cross-sectional view for explaining another process for manufacturing the semiconductor device of FIG. 5;
【図９】従来の半導体装置を示す略断面図である。FIG. 9 is a schematic sectional view showing a conventional semiconductor device.
１ 半導体基板 ２ エピタキシャル層 ３ ベース拡散層 ４ トレンチ溝 ５ ゲート絶縁酸化膜 ６ ゲートポリシリコン層 ７ ソース拡散層 ８ サイドウオール酸化膜 ９ ポリサイド層 １０ シリサイド層 １１ 層間絶縁膜 １２ ソース電極メタル膜 １３ マスク材 １４ 溝 １５ ＷＳｉ層 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Epitaxial layer 3 Base diffusion layer 4 Trench groove 5 Gate insulating oxide film 6 Gate polysilicon layer 7 Source diffusion layer 8 Side wall oxide film 9 Polycide layer 10 Silicide layer 11 Interlayer insulating film 12 Source electrode metal film 13 Mask material 14 groove 15 WSi layer
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int. Cl. 7 , DB name) H01L 29/78 H01L 21/336
Claims (2)
と、 前記エピタキシャル層の上に形成されているベース拡散
層と、 前記ベース拡散層と前記エピタキシャル層に形成されて
いるトレンチ溝と、 前記トレンチ溝の面に形成されているゲート絶縁酸化膜
と、 前記トレンチ溝の内部の前記ゲート絶縁酸化膜の面に形
成され、上部が前記ベース拡散層の上に突出しているゲ
ートポリシリコン層と、 前記ゲートポリシリコン層の両側における前記ベース拡
散層の上部に形成されているソース拡散層と、 前記ソース拡散層の上における前記ゲートポリシリコン
層の両側に形成されているサイドウオール酸化膜と、 前記ゲートポリシリコン層の上に形成されているポリサ
イド層と、 前記ソース拡散層の一部の上および前記ベース拡散層の
上に連続的に形成されているシリサイド層と、 を有することを特徴とする半導体装置。A semiconductor substrate; an epitaxial layer formed on the semiconductor substrate; a base diffusion layer formed on the epitaxial layer; and a base diffusion layer formed on the base diffusion layer and the epitaxial layer. A trench groove, a gate insulating oxide film formed on the surface of the trench groove, and a gate insulating oxide film formed on the surface of the gate insulating oxide film inside the trench groove, and an upper portion protruding above the base diffusion layer. A gate polysilicon layer, a source diffusion layer formed on the base diffusion layer on both sides of the gate polysilicon layer, and a side formed on both sides of the gate polysilicon layer on the source diffusion layer A wall oxide film, a polycide layer formed on the gate polysilicon layer, and a portion of the source diffusion layer. And a silicide layer continuously formed on the base diffusion layer.
と、 前記エピタキシャル層にトレンチ溝を形成する工程と、 前記トレンチ溝の面にゲート絶縁酸化膜を形成する工程
と、 前記トレンチ溝の内部の前記ゲート絶縁酸化膜の面にゲ
ートポリシリコン層を形成する工程と、 上面が前記ゲートポリシリコン層の上面より下に位置す
るように前記エピタキシャル層の上にベース拡散層を形
成する工程と、 前記ゲートポリシリコン層の両側における前記ベース拡
散層の上部にソース拡散層を形成する工程と、 前記ソース拡散層の上における前記ゲートポリシリコン
層の両側にサイドウオール酸化膜を形成する工程と、 前記ゲートポリシリコン層の上にポリサイド層を形成す
る工程と、 前記ソース拡散層の一部の上および前記ベース拡散層の
上に連続したシリサイド層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。A step of preparing a semiconductor substrate; a step of forming an epitaxial layer on the semiconductor substrate; a step of forming a trench in the epitaxial layer; and forming a gate insulating oxide film on a surface of the trench. Forming a gate polysilicon layer on a surface of the gate insulating oxide film inside the trench groove; and forming a gate polysilicon layer on the epitaxial layer such that an upper surface is located below an upper surface of the gate polysilicon layer. Forming a source diffusion layer on top of the base diffusion layer on both sides of the gate polysilicon layer; and forming a source diffusion layer on both sides of the gate polysilicon layer above the source diffusion layer. Forming a wall oxide film; forming a polycide layer on the gate polysilicon layer; Forming a continuous silicide layer on a part of the diffused layer and on the base diffusion layer.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25401099A JP3337012B2 (en) | 1999-09-08 | 1999-09-08 | Semiconductor device and method of manufacturing the same |
| DE10043904A DE10043904B4 (en) | 1999-09-08 | 2000-09-06 | Semiconductor device and method for its production |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25401099A JP3337012B2 (en) | 1999-09-08 | 1999-09-08 | Semiconductor device and method of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077362A JP2001077362A (en) | 2001-03-23 |
| JP3337012B2 true JP3337012B2 (en) | 2002-10-21 |
Family
ID=17259015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25401099A Expired - Fee Related JP3337012B2 (en) | 1999-09-08 | 1999-09-08 | Semiconductor device and method of manufacturing the same |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3337012B2 (en) |
| DE (1) | DE10043904B4 (en) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4932088B2 (en) * | 2001-02-19 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | Insulated gate type semiconductor device manufacturing method |
| JP2006114834A (en) * | 2004-10-18 | 2006-04-27 | Toshiba Corp | Semiconductor device |
| JP5065589B2 (en) * | 2005-11-29 | 2012-11-07 | ローム株式会社 | Semiconductor device and manufacturing method of semiconductor device |
| US8384150B2 (en) | 2005-11-29 | 2013-02-26 | Rohm Co., Ltd. | Vertical double diffused MOS transistor with a trench gate structure |
| JP5222466B2 (en) | 2006-08-09 | 2013-06-26 | ルネサスエレクトロニクス株式会社 | Semiconductor device and manufacturing method thereof |
| JP2009135354A (en) * | 2007-12-03 | 2009-06-18 | Renesas Technology Corp | Method for manufacturing semiconductor device and semiconductor device |
| JP2014225692A (en) * | 2008-12-25 | 2014-12-04 | ローム株式会社 | Semiconductor device and method of manufacturing semiconductor device |
| CN102034708B (en) * | 2009-09-27 | 2012-07-04 | 无锡华润上华半导体有限公司 | Manufacturing method of trench DMOS (double-diffused metal oxide semiconductor) transistor |
| JP5738094B2 (en) * | 2010-09-14 | 2015-06-17 | セイコーインスツル株式会社 | Manufacturing method of semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19544327C2 (en) * | 1995-11-28 | 2001-03-29 | Siemens Ag | Fixed value memory cell arrangement and method for the production thereof |
-
1999
- 1999-09-08 JP JP25401099A patent/JP3337012B2/en not_active Expired - Fee Related
-
2000
- 2000-09-06 DE DE10043904A patent/DE10043904B4/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE10043904B4 (en) | 2008-09-18 |
| DE10043904A1 (en) | 2001-05-03 |
| JP2001077362A (en) | 2001-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10446678B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP3472655B2 (en) | Semiconductor device | |
| JPH05304297A (en) | Semiconductor power device and manufacture thereof | |
| US5418392A (en) | LDD type MOS transistor | |
| JPH1197629A (en) | Semiconductor device and manufacture thereof | |
| JP3337012B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2780162B2 (en) | Method for manufacturing semiconductor device | |
| JP3284992B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP4065985B2 (en) | Method for forming semiconductor device | |
| KR20120003422A (en) | Buried gate electrode of transistor and method of forming the same | |
| JP2000502213A (en) | Method for manufacturing MOS transistor | |
| JP2745970B2 (en) | Method for manufacturing semiconductor device | |
| JPH05251694A (en) | Mos type semiconductor device and its manufacture | |
| US6157063A (en) | MOS field effect transistor with an improved lightly doped diffusion layer structure and method of forming the same | |
| JP2519284B2 (en) | Method of manufacturing embedded gate type MOSFET | |
| US6974996B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3186041B2 (en) | Method for manufacturing MOSFET semiconductor device | |
| JPH0730104A (en) | Semiconductor device and its manufacture | |
| US7005346B2 (en) | Method for producing a memory cell of a memory cell field in a semiconductor memory | |
| JP2000196074A5 (en) | ||
| JP2006332232A (en) | Semiconductor device and manufacturing method thereof | |
| JPH0888362A (en) | Semiconductor device and its manufacture | |
| US6720224B2 (en) | Method for forming transistor of semiconductor device | |
| JP3955123B2 (en) | Manufacturing method of MOS transistor | |
| JP2003258255A (en) | Mos transistor and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020709 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070809 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080809 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090809 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100809 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110809 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120809 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130809 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |