JP3335646B2 - 非同期転送モードスイッチの冗長パス結合ユニットにおける有効セル識別方法および装置 - Google Patents
非同期転送モードスイッチの冗長パス結合ユニットにおける有効セル識別方法および装置Info
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- JP3335646B2 JP3335646B2 JP07533191A JP7533191A JP3335646B2 JP 3335646 B2 JP3335646 B2 JP 3335646B2 JP 07533191 A JP07533191 A JP 07533191A JP 7533191 A JP7533191 A JP 7533191A JP 3335646 B2 JP3335646 B2 JP 3335646B2
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Description
【０００１】
【産業上の利用分野】本発明は二重のスイッチングプレ
ーンを有する非同期転送モードスイッチの冗長パス結合
ユニットにおける有効セルを識別する方法および装置に
関する。
ーンを有する非同期転送モードスイッチの冗長パス結合
ユニットにおける有効セルを識別する方法および装置に
関する。
【０００２】
【従来の技術】既知の型式の有効性検査装置において
は、冗長パス結合ユニットは各々のデータセルに付与さ
れた一連番号を探索してその一連番号がＲＡＭに記憶さ
れた一連番号と合致しているかまたは１だけ大きいか否
かを検出するようになっている。もしもこれらの条件の
両方が満たされていれば、そのセルは有効であるとみな
され、そしてその一連番号を増加させる。
は、冗長パス結合ユニットは各々のデータセルに付与さ
れた一連番号を探索してその一連番号がＲＡＭに記憶さ
れた一連番号と合致しているかまたは１だけ大きいか否
かを検出するようになっている。もしもこれらの条件の
両方が満たされていれば、そのセルは有効であるとみな
され、そしてその一連番号を増加させる。
【０００３】
【発明が解決しようとする課題】この型式の有効性検査
の一つの不利な点は、もしも同じ２個の連続したセルが
両方のプレーンから失われれば、冗長パス結合ユニット
が、シーケンスカウントが循環するまでいかなるセルの
パスも許容しないことである。６４個のセルのシーケン
スは次のとおりである。
の一つの不利な点は、もしも同じ２個の連続したセルが
両方のプレーンから失われれば、冗長パス結合ユニット
が、シーケンスカウントが循環するまでいかなるセルの
パスも許容しないことである。６４個のセルのシーケン
スは次のとおりである。
【０００４】 プレーン ０ データ １、２、３、４─── ６
３、０、１、２ プレーン １ データ １、２、３、４─── ６
３、０、１、２ もしも、例えば、セル２および３が両方のプレーンにお
いて失われれば、後続するセル４、５、６───６３、
０、１がそのサイクルにおいて拒否され、その結果６４
個のセル全部が損失になる。その結果、当初のセルの損
失エラーの状態が不必要に延期される。
３、０、１、２ プレーン １ データ １、２、３、４─── ６
３、０、１、２ もしも、例えば、セル２および３が両方のプレーンにお
いて失われれば、後続するセル４、５、６───６３、
０、１がそのサイクルにおいて拒否され、その結果６４
個のセル全部が損失になる。その結果、当初のセルの損
失エラーの状態が不必要に延期される。
【０００５】
【課題を解決するための手段】本発明の一つの目的は上
記の不利な点をなくした有効セルを識別する方法および
装置を提供することにある。本発明によれば、二重のス
イッチングプレーンを有する非同期転送モードの冗長パ
ス結合ユニットにおける有効セルを識別する方法におい
て、ａ） 特定のセルのコールについて送ろうとする最
後のセルが導出されたプレーンを識別し、ｂ） そのセ
ルにつけられた一連番号が記憶装置に記憶された一連番
号よりも大きくないか否かを検査し、ｃ） 特定のコー
ルについて送ろうとする最後のセルが同じプレーンから
導出されたか否かを検査し、、ｄ） そのセルがこのプ
レーンに到着する最後のセルの複製であるか否かを検査
し、そしてｅ） もしもｃ）が真でありかつｄ）が真で
なければ、そのセルを出力記憶装置に送り、そしてその
セルの一連番号を記憶装置に記憶する諸工程を含む方法
が提供される。
記の不利な点をなくした有効セルを識別する方法および
装置を提供することにある。本発明によれば、二重のス
イッチングプレーンを有する非同期転送モードの冗長パ
ス結合ユニットにおける有効セルを識別する方法におい
て、ａ） 特定のセルのコールについて送ろうとする最
後のセルが導出されたプレーンを識別し、ｂ） そのセ
ルにつけられた一連番号が記憶装置に記憶された一連番
号よりも大きくないか否かを検査し、ｃ） 特定のコー
ルについて送ろうとする最後のセルが同じプレーンから
導出されたか否かを検査し、、ｄ） そのセルがこのプ
レーンに到着する最後のセルの複製であるか否かを検査
し、そしてｅ） もしもｃ）が真でありかつｄ）が真で
なければ、そのセルを出力記憶装置に送り、そしてその
セルの一連番号を記憶装置に記憶する諸工程を含む方法
が提供される。
【０００６】さらに、本発明によれば、前記方法を実行
する装置において、データを受け入れ、そして伝送する
ように構成されたトランシーバ手段と、トランシーバ手
段と接続され、そしてプレーン識別データおよびセル一
連番号を記憶するように構成された第１記憶装置と、第
１記憶装置内のアドレスされた位置に提示するために、
第１記憶装置をアドレスするために使用されるコール識
別子と、特定のコールに関する一連番号とを記憶するよ
うに構成された第２記憶装置と、第２記憶装置からの一
連番号および第１記憶装置からの一連番号を受け入れ、
そして前記一連番号を比較する第１比較器と、第２記憶
装置からの一連番号および第１記憶装置からの一連番号
を、該一連番号を１だけ増加させるインクリメンターを
介して受け入れ、そして前記一連番号を比較するように
構成された第２比較器と、第１比較器および第２比較器
と接続され、そして第１比較器および第２比較器から発
生した出力信号にしたがって第１記憶装置のための読み
書き制御信号を発生するように構成されたセル受入れ論
理回路とを備えた装置が提供される。
する装置において、データを受け入れ、そして伝送する
ように構成されたトランシーバ手段と、トランシーバ手
段と接続され、そしてプレーン識別データおよびセル一
連番号を記憶するように構成された第１記憶装置と、第
１記憶装置内のアドレスされた位置に提示するために、
第１記憶装置をアドレスするために使用されるコール識
別子と、特定のコールに関する一連番号とを記憶するよ
うに構成された第２記憶装置と、第２記憶装置からの一
連番号および第１記憶装置からの一連番号を受け入れ、
そして前記一連番号を比較する第１比較器と、第２記憶
装置からの一連番号および第１記憶装置からの一連番号
を、該一連番号を１だけ増加させるインクリメンターを
介して受け入れ、そして前記一連番号を比較するように
構成された第２比較器と、第１比較器および第２比較器
と接続され、そして第１比較器および第２比較器から発
生した出力信号にしたがって第１記憶装置のための読み
書き制御信号を発生するように構成されたセル受入れ論
理回路とを備えた装置が提供される。
【０００７】
【実施例】さて、本発明の一実施例を添付図面について
以下に説明する。図１について述べると、交換終端装置
ＥＴには、各々の引込線ＩＬが接続されている。引込線
ＩＬを介して受け入れられたあるコールに関するデータ
セルはスイッチングプレーンＰ０およびＰ１の両方に送
られ、その後それぞれのプレーンの出力にスイッチさ
れ、そして冗長パス検査装置ＲＰＣＵに送られる。それ
故に、冗長パス検査装置ＲＰＣＵは各々のセルの重複を
受け入れ、そしてプレーン０から受け入れられたセルＰ
０またはプレーン１から受け入れられたセルＰ１が引出
線ＯＬに送られるべきかまたは重複として放棄されるべ
きかを決定するようになっている。
以下に説明する。図１について述べると、交換終端装置
ＥＴには、各々の引込線ＩＬが接続されている。引込線
ＩＬを介して受け入れられたあるコールに関するデータ
セルはスイッチングプレーンＰ０およびＰ１の両方に送
られ、その後それぞれのプレーンの出力にスイッチさ
れ、そして冗長パス検査装置ＲＰＣＵに送られる。それ
故に、冗長パス検査装置ＲＰＣＵは各々のセルの重複を
受け入れ、そしてプレーン０から受け入れられたセルＰ
０またはプレーン１から受け入れられたセルＰ１が引出
線ＯＬに送られるべきかまたは重複として放棄されるべ
きかを決定するようになっている。
【０００８】冗長パス検査装置ＲＰＣＵはこの操作をア
ルゴリズムを遂行することにより行なう。各々のセルに
は、重複のセルを識別できるようにするために、一連番
号をつけてある。冗長パス検査装置ＲＰＣＵは図２に示
すように探索ＲＡＭ１を内蔵している。ＲＡＭ１内に
は、コールを識別するために使用される仮想チャネル標
識ＶＣＩにより識別されるあるアドレスにおいて各々の
セルのための一連番号が記憶されている。ＶＣＩおよび
一連番号はシフトレジスタ２内に一時的に記憶される。
このＶＣＩはＲＡＭ１をアドレスするために使用され、
そして、次の一連番号が最後のセルが受け入れられたプ
レーン識別子ＰＩと共にセル受入れ論理回路３の制御に
よりＲＡＭの中に書き込まれる。この一連番号は第１比
較器４および第２比較器５に送られる。また、第１比較
器４および第２比較器５は、ＲＡＭ１から、ＶＣＩに対
して記憶された予期された一連番号およびプレーン識別
子ＰＩを受け入れる。
ルゴリズムを遂行することにより行なう。各々のセルに
は、重複のセルを識別できるようにするために、一連番
号をつけてある。冗長パス検査装置ＲＰＣＵは図２に示
すように探索ＲＡＭ１を内蔵している。ＲＡＭ１内に
は、コールを識別するために使用される仮想チャネル標
識ＶＣＩにより識別されるあるアドレスにおいて各々の
セルのための一連番号が記憶されている。ＶＣＩおよび
一連番号はシフトレジスタ２内に一時的に記憶される。
このＶＣＩはＲＡＭ１をアドレスするために使用され、
そして、次の一連番号が最後のセルが受け入れられたプ
レーン識別子ＰＩと共にセル受入れ論理回路３の制御に
よりＲＡＭの中に書き込まれる。この一連番号は第１比
較器４および第２比較器５に送られる。また、第１比較
器４および第２比較器５は、ＲＡＭ１から、ＶＣＩに対
して記憶された予期された一連番号およびプレーン識別
子ＰＩを受け入れる。
【０００９】ＲＡＭ１から比較器５に送られた一連番号
は回路６により１だけ増加される。比較器４および５か
らの出力信号は、ＲＡＭ１の読取り／書込み操作を制御
するために、セル受入れ論理回路３に送られる。プレー
ン識別子ＰＩはライン７を介してＲＡＭ１に送られる。
また、セル受入れ論理回路３はライン８を介してＲＡＭ
サイクル開始信号を受け入れる。データはＲＡＭ１に書
き込まれ，またＲＡＭ１からトランシーバＴＣにより読
み取られる。ＲＡＭ１はマイクロプロセッサにより制御
される。
は回路６により１だけ増加される。比較器４および５か
らの出力信号は、ＲＡＭ１の読取り／書込み操作を制御
するために、セル受入れ論理回路３に送られる。プレー
ン識別子ＰＩはライン７を介してＲＡＭ１に送られる。
また、セル受入れ論理回路３はライン８を介してＲＡＭ
サイクル開始信号を受け入れる。データはＲＡＭ１に書
き込まれ，またＲＡＭ１からトランシーバＴＣにより読
み取られる。ＲＡＭ１はマイクロプロセッサにより制御
される。
【００１０】セルが冗長パス検査装置ＲＰＣＵに到達す
る態様の一例は次のとおりである。 １、２、３、４、５、６ ─── プレーン０ １、２、３、４、５、６ ─── プレーン１ 上記はプレーン０およびプレーン１のためのセルのシー
ケンスを表わしている。上記の線を入れたセルは、故障
またはエラーのために失われるので、冗長パス検査装置
ＲＰＣＵに到着せず、プレーン０のセル１および２が受
け入れられると仮定すると、セル５は有効であるが、冗
長パス検査装置はセル３の一連番号を期待しているため
に、順番通りではないことになる。プレーン１のセル１
および２は、プレーン０に受け入れられたセル１および
２の重複であるので、拒否される。
る態様の一例は次のとおりである。 １、２、３、４、５、６ ─── プレーン０ １、２、３、４、５、６ ─── プレーン１ 上記はプレーン０およびプレーン１のためのセルのシー
ケンスを表わしている。上記の線を入れたセルは、故障
またはエラーのために失われるので、冗長パス検査装置
ＲＰＣＵに到着せず、プレーン０のセル１および２が受
け入れられると仮定すると、セル５は有効であるが、冗
長パス検査装置はセル３の一連番号を期待しているため
に、順番通りではないことになる。プレーン１のセル１
および２は、プレーン０に受け入れられたセル１および
２の重複であるので、拒否される。
【００１１】上記の回路は次のアルゴリズムを遂行す
る。アルゴリズムは特定のＶＣＩについて送るべき最後
のセルが導出されたプレーンを書き入れる。もしもセル
が例えばプレーン０から到着し、そしてその一連番号が
ＲＡＭ１内に記憶された一連番号よりも大きくなけれ
ば、さらに二つのチェックが次のとおり行なわれる。 １） このＶＣＩについてパスしようとする最後のセル
がこのプレーンから導出されたか。
る。アルゴリズムは特定のＶＣＩについて送るべき最後
のセルが導出されたプレーンを書き入れる。もしもセル
が例えばプレーン０から到着し、そしてその一連番号が
ＲＡＭ１内に記憶された一連番号よりも大きくなけれ
ば、さらに二つのチェックが次のとおり行なわれる。 １） このＶＣＩについてパスしようとする最後のセル
がこのプレーンから導出されたか。
【００１２】２） このセルはこのプレーン上に到着す
る最後のセルの重複であるか。これはこのセルの一連番
号がＲＡＭ１に記憶された一連番号と同じであるか否か
をチェックすることにより検出することができる。もし
も１）が真でありかつ２）が真でなければ、このセルは
トランシーバの出力Ｆ１Ｆ０（先入れ先出し）に送ら
れ、そしてＲＡＭ１に記憶された一連番号はこのセルの
一連番号である。
る最後のセルの重複であるか。これはこのセルの一連番
号がＲＡＭ１に記憶された一連番号と同じであるか否か
をチェックすることにより検出することができる。もし
も１）が真でありかつ２）が真でなければ、このセルは
トランシーバの出力Ｆ１Ｆ０（先入れ先出し）に送ら
れ、そしてＲＡＭ１に記憶された一連番号はこのセルの
一連番号である。
【００１３】冗長パス検査装置ＲＰＣＵはもしもセルの
一連番号がそのシーケンスにおいて次の番号であればそ
のセルを受け入れる。ＲＡＭ１に書き込まれた一連番号
は受け入れられたセルの一連番号である。このアルゴリ
ズムは疑似コードで次のとおり示される。 BEGIN Plane-sent-bit：＝ 0；(Set up variables) Ram-seq-no：＝63； When cell arrives on plane do Begin Acceptance Loop If cell-seq-no ＜＞RAM-seq-no then Begin Normal acceptance If cell-seq-no ＝RAM-seq-no＋1 then Begin Cell-accepted：＝True； RAM-seq-no:＝cell-seq-no; Plane-sent-bit:＝This-plane； End； Out of Sequence If Plane-sent-bit＝This-plane then Begin Cell-accepted：＝True； Out-of-sequence：＝True； RAM-seq-no:＝cell-seq-no; End； End; Else IF Plane-sent-bit ＝This-plane then Duplicate-cell-alarm:＝True； END. END. 変数 cell-seq-no この入ってくるセルの一連番号 RAM-seq-no このＶＣＩのためにＲＡＭ内に保持さ
れた一連番号 Plane-sent-bit このＶＣＩに関する最後のセルが受け
入れられたプレーン This-plane このセルが（０または１）らか導かれ
たプレーン Cell- accepted このセルが出力Ｆ１Ｆ０に送られてい
るか否かを述べる制御変数 Duplicate-cell-alarm このプレーン上のこのコールに
関する最後のセルの重複であるセルが到着したことをマ
イクロプロセッサに指示する。
一連番号がそのシーケンスにおいて次の番号であればそ
のセルを受け入れる。ＲＡＭ１に書き込まれた一連番号
は受け入れられたセルの一連番号である。このアルゴリ
ズムは疑似コードで次のとおり示される。 BEGIN Plane-sent-bit：＝ 0；(Set up variables) Ram-seq-no：＝63； When cell arrives on plane do Begin Acceptance Loop If cell-seq-no ＜＞RAM-seq-no then Begin Normal acceptance If cell-seq-no ＝RAM-seq-no＋1 then Begin Cell-accepted：＝True； RAM-seq-no:＝cell-seq-no; Plane-sent-bit:＝This-plane； End； Out of Sequence If Plane-sent-bit＝This-plane then Begin Cell-accepted：＝True； Out-of-sequence：＝True； RAM-seq-no:＝cell-seq-no; End； End; Else IF Plane-sent-bit ＝This-plane then Duplicate-cell-alarm:＝True； END. END. 変数 cell-seq-no この入ってくるセルの一連番号 RAM-seq-no このＶＣＩのためにＲＡＭ内に保持さ
れた一連番号 Plane-sent-bit このＶＣＩに関する最後のセルが受け
入れられたプレーン This-plane このセルが（０または１）らか導かれ
たプレーン Cell- accepted このセルが出力Ｆ１Ｆ０に送られてい
るか否かを述べる制御変数 Duplicate-cell-alarm このプレーン上のこのコールに
関する最後のセルの重複であるセルが到着したことをマ
イクロプロセッサに指示する。
【００１４】Out of sequence セルが失われたこと、
すなわち、送られたセルがシーケンスから外れている
（順番通りでない）ことをマイクロプロセッサに指示す
る。 このアルゴリズムは先行技術に関する前述した情況のた
めにモジュール６４のシーケンス損失をひき起さず、そ
してその他の情況における性能は以前に使用されたアル
ゴリズムの性能と等しい。
すなわち、送られたセルがシーケンスから外れている
（順番通りでない）ことをマイクロプロセッサに指示す
る。 このアルゴリズムは先行技術に関する前述した情況のた
めにモジュール６４のシーケンス損失をひき起さず、そ
してその他の情況における性能は以前に使用されたアル
ゴリズムの性能と等しい。
【図１】二重のスイッチングプレーンを組込んだ非同期
時モードスイッチの一部分を示した図である。
時モードスイッチの一部分を示した図である。
【図２】本発明の方法を実行するために必要な冗長パス
結合ユニットに組み込まれたハードウェアの一部分を示
した図である。
結合ユニットに組み込まれたハードウェアの一部分を示
した図である。
１ 探索ＲＡＭ ＶＣＩ 仮想チャネル標識 ＲＰＣＵ 冗長パス検査装置 ２ シフトレジスタ ３ セル受入れ論理回路 ４ 比較器 ５ 比較器 ７ ライン ８ ライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−40627（ＪＰ，Ａ) 特開 平３−42940（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 二重のスイッチングプレーンを有する非
同期転送モードスイッチの冗長パス結合ユニットにおけ
るコールを構成する有効データセルを識別する方法にお
いて、 ａ） 特定のコールについて送るべき最後のセルが導出
されたプレーンを識別し、 ｂ） 受け取った現在のセルにつけられた一連番号が記
憶装置に記憶されている最後の受け入れセルの一連番号
より１つだけ大きくないか否かを検査し、 ｃ） 特定のコールについて送るべき最後の受け入れセ
ルが現在のセルと同じプレーンからのものであるか否か
を検査し、 ｄ） そのセルがこのプレーンに到着すべき最後の受け
入れセルの重複であるか否かを検査し、そして ｅ） もしもｃ）が真でありかつｄ）が真でなければ、
そのセルを出力記憶装置に送り、そして現在のセルの一
連番号を記憶装置に記憶する諸工程を含む方法。 - 【請求項２】 請求項１記載の方法を実行する装置にお
いて、 データを受け入れ、そして伝送するように構成されたト
ランシーバ手段と、 トランシーバ手段と接続され、そしてプレーン識別デー
タおよびセル一連番号データを記憶するように構成され
た第１記憶装置（１）と、 第１記憶装置内のアドレスされた位置に提示するため
に、第１記憶装置（１）をアドレスするために使用され
るコール識別子（ＶＣＩ）と、特定のコールに関する一
連番号とを記憶するように構成された第２記憶装置
（２）と、 第２記憶装置（２）からの一連番号および第１記憶装置
（１）からの一連番号を受け入れ、そして前記一連番号
を比較するように構成された第１比較器（４）と、 第２記憶装置（２）からの一連番号を受け入れるととも
に、第１記憶装置（１）からの一連番号を該一連番号を
１だけ増加させるインクリメンター（６）を介して受け
入れ、そして前記一連番号を比較するように構成された
第２比較器（５）と、 特定のコールについて送るべき最後の受け入れセルが導
出されたスイッチングプレーンを識別するとともに現在
のセルが導出されたスイッチングプレーンを識別する装
置と、 特定のコールについて送るべき最後の受け入れセルが現
在のセルと同じプレーンからのものであるか否かを検査
する装置と、 第１比較器（４）および第２比較器（５）と接続され、
そして第１比較器（４）および第２比較器（５）から発
生した出力信号により第１記憶装置（１）のための読み
書き制御信号を発生するように構成されたセル受入れ論
理回路（３）とを備えた装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07533191A JP3335646B2 (ja) | 1991-04-08 | 1991-04-08 | 非同期転送モードスイッチの冗長パス結合ユニットにおける有効セル識別方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07533191A JP3335646B2 (ja) | 1991-04-08 | 1991-04-08 | 非同期転送モードスイッチの冗長パス結合ユニットにおける有効セル識別方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0715459A JPH0715459A (ja) | 1995-01-17 |
| JP3335646B2 true JP3335646B2 (ja) | 2002-10-21 |
Family
ID=13573172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07533191A Expired - Lifetime JP3335646B2 (ja) | 1991-04-08 | 1991-04-08 | 非同期転送モードスイッチの冗長パス結合ユニットにおける有効セル識別方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335646B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317746A (ja) | 1998-05-06 | 1999-11-16 | Fujitsu Ltd | 二重化ａｔｍ交換機の品質監視方法及び品質監視装置 |
-
1991
- 1991-04-08 JP JP07533191A patent/JP3335646B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0715459A (ja) | 1995-01-17 |
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