JP3332686B2 - Tv用信号処理回路 - Google Patents
Tv用信号処理回路Info
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Description
路、特にそのテストモードの設定に関する。
SI等の半導体集積回路で構成されている。TVにおい
ても映像信号の処理回路や、水平、垂直操作のための信
号処理回路等が半導体集積回路で構成されている。
数に制限があり、製品のテストの際にも限られた端子を
利用して、テスト信号を入力し、出力状態を調べなけれ
ばならない。テストの中には、1垂直走査期間を経過し
なければテストが行えないもの等、長時間を要するもの
があり、また複数の回路ブロックを経て出力信号が形成
されるような場合にはテスト条件が多くなり、そのまま
すべてのテストを行うと、膨大な時間を要することにな
ってしまう。
モード用の回路を設け、この回路によって内部回路を変
更できる様にしている。すなわち、所定の信号の入力に
よって内部のスイッチを切り換え、回路をテストモード
用に変更し、この状態で、入出力の状態を監視すること
で、テストを容易にしている。
の設定は、内部のテストモード用メモリへテストモード
であるデータを書き込み、これによって内部の各種スイ
ッチをテストモード用に切り換えることによって行う。
い、管内放電などにより放電電流が発生し、これが半導
体集積回路に侵入することにより回路内に誤動作が生
じ、テストモード用メモリの記憶状態が変更されてしま
うおそれがあった。そして、テストモードは、生産段階
においてのみ利用されるものであり、ユーザにおける使
用中にテストモードに入ると、通常の動作が行えなくな
ってしまい、TVセットが故障していることになる。
ードへの移行を防止したいという要望があった。
あり、誤動作によるテストモードへの移行を有効に防止
できるTV用信号処理回路を提供することを目的とす
る。
において、内部のスイッチを操作して、通常時とは異な
る信号を出力するTV用信号処理回路であって、TVセ
ットのオンオフを制御するスイッチ信号のオン状態で、
リセット状態になるテストモード用記憶部を有する。
ータセットにより、信号処理回路をテストモードに設定
を行う。
て、テストモード用記憶部は、常にリセット状態にな
る。そこで、TVセットの電源オン状態では、テストモ
ードに入らなくなる。従って、TVセット内の管内放電
などによってテストモード用記憶部がセット状態になろ
うとしてもこれが防止される。従って、ユーザにおける
使用時において、回路がテストモードに入ってしまうこ
とを有効に防止することができる。
イッチ信号を記憶するオンオフスイッチ用記憶部をさら
に有すると共に、テストモード用記憶部はフリップフロ
ップで形成され、オンオフスイッチ用記憶部の出力がテ
ストモード記憶部のリセット端子に接続されていること
を特徴とする。
ットのオンオフ状態を確実に記憶することができる。そ
して、テストモード用記憶部をフリップフロップで形成
しリセット端子にオンオフスイッチ用記憶部の出力を供
給することによって、TVセットの電源オン時にテスト
モード用記憶部が誤ってセットされることを効果的に防
止できる。
について、図面に基づいて説明する。この例では、V
(垂直)ランプ波形の作成の回路をテスト対象としてい
る。垂直同期信号をトリガとして、ランプ波発生器で発
生されたVランプ波形は、ゲインコントロール回路10
に供給される。このゲインコントロール回路10は、D
/Aコンバータ12からのアナログ電圧値に応じて、そ
のゲインが制御され、出力のVランプ波形が制御され
る。
は、スイッチ18を介し、コンパレータ14に供給され
る。このコンパレータ14は、ゲインコントロール回路
10の出力と、DCコントロール回路16からの差演算
を行い、その出力に1/2Vccを中心として上下方向に
上下するランプ波を得る。そして、このランプ波は、集
積回路の端子out1から出力され、電子ビームの垂直
偏向に利用される。
ール回路10とコンパレータ14との間にスイッチ18
が挿入配置されている。このスイッチ18の端子Aに
は、ゲインコントロール回路10の出力が接続され、端
子Bには、D/Aコンバータの出力が接続されている。
そこで、このスイッチ18を切り換えることによって、
D/Aコンバータ12の出力をコンパレータ14を介し
端子out1に出力できる。
際にこのスイッチ18を端子B側に切り換え、D/Aコ
ンバータの出力を端子out1に出力する。D/Aコン
バータ12は6ビットのコントロールデータに応じて、
0〜26 の直流電圧を段階的に出力するものであり、ゲ
インコントロール10は、供給される直流電圧に応じて
ゲインを変更し、出力ランプ波形の傾きなどを変更す
る。
ータ12のテストをテストを行うのであれば、D/Aコ
ンバータ12の1つの値に対し、少なくとも1垂直走査
期間(通常は5垂直走査期間)の出力を端子out1に
出力し、この状態を検出することになる。そして、これ
を複数回繰り返し、D/Aコンバータ12のテストが完
了する。1水平走査期間は、NTSC方式で1/60秒
であり、かなりの長時間である。そこで、この手法でD
/Aコンバータ12のテストを行うとテスト時間が非常
に長くなってしまう。
より、テストモードに際して、D/Aコンバータ12の
出力がそのまま(コンパレータ14は単なる差演算を行
うものであり、D/Aコンバータ12の出力値の変化に
共なるステップはそのまま)端子out1に現れる。そ
こで、D/Aコンバータ12への入力デジタル値を変更
しながら端子out1の電圧値を監視することで、D/
Aコンバータ12のテストを短時間に確実に行うことが
できる。
ード用メモリ20の記憶内容によって、制御される。す
なわち、所定の端子からのデータ「1」を入力すると共
に、データトランスファー用トリガをこのテストモード
用メモリに入力することによって、このテストモード用
メモリに「1」が記憶され、これによってスイッチ18
が端子B側を選択するように切り換えられ、テストモー
ドに入る。なお、テストはその他各種回路においても行
われ、同様の構成が複数設けられる。1つのテスト用メ
モリによって複数のスイッチを制御し、またテスト用メ
モリも複数設けられている。
リ20には、リセット端子が設けられており、ここにオ
ンオフスイッチ用メモリ22の出力が接続されている。
このオンオフスイッチ用メモリ22は、TVセットの電
源オンによって「1」がセットされ、水平出力パルス出
力段24にオン制御信号を供給し、電源オフによって
「0」がセットされ、水平パルス出力段24にオフ制御
信号を供給する。水平パルス出力段24は、オン制御信
号によって、パルスを発生し、オフ制御信号によって、
パルスの発生を停止する。そして、このパルスに基づい
て、電源電圧が発生されるため、オンオフスイッチ用メ
モリ22の記憶状態は、TVセットのオンオフ状態を示
している。
2の出力がテストモード用メモリ20のリセット端子に
接続されているため、TVセットの電源オン状態におい
て、テストモード用メモリ20にデータ「1」がセット
されることはない。すなわち、スパークなどが回路に侵
入してテストモード用メモリ20の記憶内容が「1」に
なろうとしても、電源オン時はリセットが常に有効であ
るため、テスト用モードメモリ20の記憶内容が「1」
になることを防止できる。従って、ユーザの使用時にお
けるテストモードへの飛び込みを有効に防止することが
できる。
電源スイッチとは無関係に電源の供給が行われ、オンオ
フスイッチ用メモリ22に「0」を書き込んだ状態で行
われる。
オフスイッチ用メモリ22は共に、フリップフロップで
形成されており、クロック端子Cに入力されるデータト
ランスファートリガによって、データ入力端Dのデータ
を取り込む。そして、オンオフスイッチ用メモリ22の
Q出力が、テストモード用メモリ20のリセット端子に
接続されている。
オフスイッチ用メモリ22へのデータ入力は、例えば対
応するアドレスが指定されたときにアドレスデコーダが
データトランスファートリガを出力し、その時のデータ
を取り込むことによって行う。また、データはデータバ
スの1ビットを割り当て、ここから供給すればよい。
る。
タ、18 スイッチ、20 テストモード用メモリ、2
2 オンオフスイッチ用メモリ。
Claims (2)
- 【請求項1】 テストモードにおいて、内部のスイッチ
を操作して、通常時とは異なる信号を出力するTV用信
号処理回路であって、 TVセットのオンオフを制御するスイッチ信号のオン状
態で、リセット状態になるテストモード用記憶部を有
し、この テストモード用記憶部に対するデータセットによ
り、当該TV用信号処理回路がテストモードに設定され
ることを特徴とするTV用信号処理回路。 - 【請求項2】 請求項1に記載の回路において、前記 スイッチ信号を記憶するオンオフスイッチ用記憶部
をさらに有すると共に、前記 テストモード用記憶部はフリップフロップで形成さ
れ、前記オンオフスイッチ用記憶部の出力が前記テスト
モード記憶部のリセット端子に接続されていることを特
徴とするTV用信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24899995A JP3332686B2 (ja) | 1995-09-27 | 1995-09-27 | Tv用信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24899995A JP3332686B2 (ja) | 1995-09-27 | 1995-09-27 | Tv用信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0993617A JPH0993617A (ja) | 1997-04-04 |
JP3332686B2 true JP3332686B2 (ja) | 2002-10-07 |
Family
ID=17186511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24899995A Expired - Fee Related JP3332686B2 (ja) | 1995-09-27 | 1995-09-27 | Tv用信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3332686B2 (ja) |
-
1995
- 1995-09-27 JP JP24899995A patent/JP3332686B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0993617A (ja) | 1997-04-04 |
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