JP3329313B2 - 薄膜トランジスタアレイおよび薄膜トランジスタアレイ製造方法 - Google Patents
薄膜トランジスタアレイおよび薄膜トランジスタアレイ製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/1362—Active matrix addressed cells
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- H—ELECTRICITY
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
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Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
技術に係り、特にアモルファスシリコン残留物によるパ
ターニング不良により発生する点欠陥、またはメタル残
留物によるパターニング不良により発生する線欠陥を含
む不良を防止した薄膜トランジスタアレイおよび薄膜ト
ランジスタアレイ製造方法に関する。
技術に係り、特にアモルファスシリコン残留物によるパ
ターニング不良により発生する点欠陥、またはメタル残
留物によるパターニング不良により発生する線欠陥を含
む不良を防止した薄膜トランジスタアレイおよび薄膜ト
ランジスタアレイ製造方法に関する。
【０００２】
【従来の技術】現在ＬＣＤ（液晶ディスプレイ）等の駆
動素子に用いられている薄膜トランジスタアレイには、
ドレインパターンと画素電極層とが同一平面内のゲート
絶縁層上に形成され、さらに、上下段の単位素子が半素
子ずつずれたデルタ配列型構造を備えたもの（デルタ配
列型の薄膜トランジスタアレイ）がある。このようなデ
ルタ配列型の薄膜トランジスタアレイは、ドレインパタ
ーン、ゲート層（パターン）、ストレージパターンが近
接平行する部分が存在するため、高密度表示構成で双方
が短絡または容量結合をし易いという課題が従来からあ
る。特に薄膜トランジスタを構成するアモルファスシリ
コン（ａ−Ｓｉ）のパターニング不良によるアモルファ
スシリコン（ａ−Ｓｉ）残留物がある場合、ドレインパ
ターンと画素電極の短絡または近接する画素電極どうし
の短絡が発生し、これにより点欠陥不良が発生する。さ
らに、デルタ配列型のドレインパターンとソースパター
ンの近接平行部分においては、パターン間が、アモルフ
ァスシリコン（ａ−Ｓｉ）残留物を介して短絡を起こす
ために、点欠陥等が発生する。従って、これらの短絡に
よる不良を防止することが重要な要素の１つとなってい
る。
動素子に用いられている薄膜トランジスタアレイには、
ドレインパターンと画素電極層とが同一平面内のゲート
絶縁層上に形成され、さらに、上下段の単位素子が半素
子ずつずれたデルタ配列型構造を備えたもの（デルタ配
列型の薄膜トランジスタアレイ）がある。このようなデ
ルタ配列型の薄膜トランジスタアレイは、ドレインパタ
ーン、ゲート層（パターン）、ストレージパターンが近
接平行する部分が存在するため、高密度表示構成で双方
が短絡または容量結合をし易いという課題が従来からあ
る。特に薄膜トランジスタを構成するアモルファスシリ
コン（ａ−Ｓｉ）のパターニング不良によるアモルファ
スシリコン（ａ−Ｓｉ）残留物がある場合、ドレインパ
ターンと画素電極の短絡または近接する画素電極どうし
の短絡が発生し、これにより点欠陥不良が発生する。さ
らに、デルタ配列型のドレインパターンとソースパター
ンの近接平行部分においては、パターン間が、アモルフ
ァスシリコン（ａ−Ｓｉ）残留物を介して短絡を起こす
ために、点欠陥等が発生する。従って、これらの短絡に
よる不良を防止することが重要な要素の１つとなってい
る。
【０００３】このような問題点を解決することを目的と
する従来技術として、通常ドレインラインと画素電極間
や、各パターン間の距離を空けて短絡の発生を防ぐとい
う手法が開示されている。しかしながら、この手法で
は、単位素子当たりの画素電極の領域が狭くなり、開口
率が低下するため、パネル全体の透過率が低下する。こ
のため、アモルファスシリコン（ａ−Ｓｉ）残留物やメ
タル残留物起因の短絡による不良を防止する対策として
は十分とは言えないという問題点があった。
する従来技術として、通常ドレインラインと画素電極間
や、各パターン間の距離を空けて短絡の発生を防ぐとい
う手法が開示されている。しかしながら、この手法で
は、単位素子当たりの画素電極の領域が狭くなり、開口
率が低下するため、パネル全体の透過率が低下する。こ
のため、アモルファスシリコン（ａ−Ｓｉ）残留物やメ
タル残留物起因の短絡による不良を防止する対策として
は十分とは言えないという問題点があった。
【０００４】このような問題点を解決することを目的と
する従来技術としては、例えば、特開平７−１９９２２
３号公報に記載のもの（第１従来技術）がある。図８を
参照すると、特開平７−１９９２２３号公報に記載の第
１従来技術の第１の実施の形態の平面図が示されてい
る。また、図８のデルタ配列型の薄膜トランジスタアレ
イのＦ−Ｆ’線、Ｇ−Ｇ’線にそれぞれ沿った断面を図
９および図１０に、図８のデルタ配列型の薄膜トランジ
スタアレイのＨ枠で囲まれている部分を拡大した状態を
図１１に、図８のデルタ配列型の薄膜トランジスタアレ
イのＨ枠内にアモルファスシリコン（ａ−Ｓｉ）残留物
とメタル残留物が発生した場合の状態を図２１の平面拡
大図（Ｈ’）に示した。図８乃至１１において、１はガ
ラス基板、２はゲート層（パターン）、３はゲート絶縁
層、４はＩ型アモルファスシリコン層、５はＮ＋型アモ
ルファスシリコン層、６はコンタクトスリット（凹
部）、７はソースパターン、８はドレインパターン、９
は透明画素電極層、１０は絶縁保護層を示している。図
２１において、２はゲート層（パターン）、４はＩ型ア
モルファスシリコン層、５はＮ＋型アモルファスシリコ
ン層、６はコンタクトスリット（凹部）、７はソースパ
ターン、８はドレインパターン、９は透明画素電極層、
１４はアモルファスシリコン（ａ−Ｓｉ）残留物、１５
はメタル残留物を示している。図８を参照すると、特開
平７−１９９２２３号公報に記載の第１従来技術は、ゲ
ート層（パターン）２、Ｉ型アモルファスシリコン層
４、Ｎ＋型アモルファスシリコン層５、コンタクトスリ
ット（凹部）６、ソースパターン７、ドレインパターン
８、透明画素電極層９を中心にして構成され、薄膜トラ
ンジスタアレイの製造において、画素電極形成領域と信
号配線領域（ドレインパターン８）との間のゲート絶縁
層３をエッチング除去して凹部（コンタクトスリット
（凹部）６）を形成することが開示されている。
する従来技術としては、例えば、特開平７−１９９２２
３号公報に記載のもの（第１従来技術）がある。図８を
参照すると、特開平７−１９９２２３号公報に記載の第
１従来技術の第１の実施の形態の平面図が示されてい
る。また、図８のデルタ配列型の薄膜トランジスタアレ
イのＦ−Ｆ’線、Ｇ−Ｇ’線にそれぞれ沿った断面を図
９および図１０に、図８のデルタ配列型の薄膜トランジ
スタアレイのＨ枠で囲まれている部分を拡大した状態を
図１１に、図８のデルタ配列型の薄膜トランジスタアレ
イのＨ枠内にアモルファスシリコン（ａ−Ｓｉ）残留物
とメタル残留物が発生した場合の状態を図２１の平面拡
大図（Ｈ’）に示した。図８乃至１１において、１はガ
ラス基板、２はゲート層（パターン）、３はゲート絶縁
層、４はＩ型アモルファスシリコン層、５はＮ＋型アモ
ルファスシリコン層、６はコンタクトスリット（凹
部）、７はソースパターン、８はドレインパターン、９
は透明画素電極層、１０は絶縁保護層を示している。図
２１において、２はゲート層（パターン）、４はＩ型ア
モルファスシリコン層、５はＮ＋型アモルファスシリコ
ン層、６はコンタクトスリット（凹部）、７はソースパ
ターン、８はドレインパターン、９は透明画素電極層、
１４はアモルファスシリコン（ａ−Ｓｉ）残留物、１５
はメタル残留物を示している。図８を参照すると、特開
平７−１９９２２３号公報に記載の第１従来技術は、ゲ
ート層（パターン）２、Ｉ型アモルファスシリコン層
４、Ｎ＋型アモルファスシリコン層５、コンタクトスリ
ット（凹部）６、ソースパターン７、ドレインパターン
８、透明画素電極層９を中心にして構成され、薄膜トラ
ンジスタアレイの製造において、画素電極形成領域と信
号配線領域（ドレインパターン８）との間のゲート絶縁
層３をエッチング除去して凹部（コンタクトスリット
（凹部）６）を形成することが開示されている。
【０００５】図１２は第１従来技術の第２の実施の形態
の平面図である。図１３および図１４はそのＩ−Ｉ’
線、Ｊ−Ｊ’線にそれぞれ沿った断面図、図１５は図１
２のデルタ配列型の薄膜トランジスタアレイのＫ枠で囲
まれている部分の拡大図、図２２は図１２のデルタ配列
型の薄膜トランジスタアレイのＫ枠内にアモルファスシ
リコン（ａ−Ｓｉ）残留物１４とメタル残留物１５が発
生した場合の平面拡大図（Ｋ’）である。図１２乃至図
１５および図２２に示すように、第１従来技術の第２の
実施の形態に示される技術は、信号配線層と画素電極層
との間もしくは近接する画素電極間のゲート絶縁層３上
に図２１に示すようなアモルファスシリコン（ａ−Ｓ
ｉ）残留物１４が存在する場合でも、この残留物も同時
にエッチング除去できるので、信号配線領域の信号パタ
ーンと画素電極形成領域の画素電極との短絡を防止する
点において一応の効果を奏している。
の平面図である。図１３および図１４はそのＩ−Ｉ’
線、Ｊ−Ｊ’線にそれぞれ沿った断面図、図１５は図１
２のデルタ配列型の薄膜トランジスタアレイのＫ枠で囲
まれている部分の拡大図、図２２は図１２のデルタ配列
型の薄膜トランジスタアレイのＫ枠内にアモルファスシ
リコン（ａ−Ｓｉ）残留物１４とメタル残留物１５が発
生した場合の平面拡大図（Ｋ’）である。図１２乃至図
１５および図２２に示すように、第１従来技術の第２の
実施の形態に示される技術は、信号配線層と画素電極層
との間もしくは近接する画素電極間のゲート絶縁層３上
に図２１に示すようなアモルファスシリコン（ａ−Ｓ
ｉ）残留物１４が存在する場合でも、この残留物も同時
にエッチング除去できるので、信号配線領域の信号パタ
ーンと画素電極形成領域の画素電極との短絡を防止する
点において一応の効果を奏している。
【０００６】また、他の従来技術としては、例えば、特
願平８−５２５５７０号公報号公報（第２従来技術）に
記載のものがある。図１６は、特願平８−５２５５７０
号公報に記載の第２従来技術のＴＦＴを使用する液晶表
示装置の実施の形態の平面図、図１７および図１８はそ
のＬ−Ｌ’線、Ｍ−Ｍ’線にそれぞれ沿った断面図、図
１９は図１６のＴＦＴのＮ枠で囲まれている部分の拡大
図、図２３は図１６のＴＦＴのＮ枠内にアモルファスシ
リコン（ａ−Ｓｉ）残留物１４とメタル残留物１５が発
生した場合の平面拡大図（Ｎ’）である。特願平８−５
２５５７０号公報に記載の第２従来技術は、ゲート層
（パターン）２、Ｉ型アモルファスシリコン層４、Ｎ＋
型アモルファスシリコン層５、コンタクトスリット（凹
部）６、ソースパターン７、ドレインパターン８、透明
画素電極層９、絶縁保護層１０（図１７および図１８参
照）、ストレージパターン１２、保護膜スリット状開口
部１６を中心にして構成されている。薄膜トランジスタ
または薄膜ダイオードの製造において、画素電極形成領
域とその周囲のドレインパターン８、ゲート層（パター
ン）２の配線間の絶縁保護層１０をエッチング除去して
開口部を設けることが開示されている。この技術は、信
号配線層と画素電極層との間もしくは近接する画素電極
間の絶縁保護層１０下にアモルファスシリコン（ａ−Ｓ
ｉ）残留物１４や透明画素電極層９の残留物が存在する
場合でも、この残留物も同時にエッチング除去できるの
で、信号配線領域の信号パターンと画素電極形成領域の
画素電極との短絡を防止する点において一応の効果を奏
している。
願平８−５２５５７０号公報号公報（第２従来技術）に
記載のものがある。図１６は、特願平８−５２５５７０
号公報に記載の第２従来技術のＴＦＴを使用する液晶表
示装置の実施の形態の平面図、図１７および図１８はそ
のＬ−Ｌ’線、Ｍ−Ｍ’線にそれぞれ沿った断面図、図
１９は図１６のＴＦＴのＮ枠で囲まれている部分の拡大
図、図２３は図１６のＴＦＴのＮ枠内にアモルファスシ
リコン（ａ−Ｓｉ）残留物１４とメタル残留物１５が発
生した場合の平面拡大図（Ｎ’）である。特願平８−５
２５５７０号公報に記載の第２従来技術は、ゲート層
（パターン）２、Ｉ型アモルファスシリコン層４、Ｎ＋
型アモルファスシリコン層５、コンタクトスリット（凹
部）６、ソースパターン７、ドレインパターン８、透明
画素電極層９、絶縁保護層１０（図１７および図１８参
照）、ストレージパターン１２、保護膜スリット状開口
部１６を中心にして構成されている。薄膜トランジスタ
または薄膜ダイオードの製造において、画素電極形成領
域とその周囲のドレインパターン８、ゲート層（パター
ン）２の配線間の絶縁保護層１０をエッチング除去して
開口部を設けることが開示されている。この技術は、信
号配線層と画素電極層との間もしくは近接する画素電極
間の絶縁保護層１０下にアモルファスシリコン（ａ−Ｓ
ｉ）残留物１４や透明画素電極層９の残留物が存在する
場合でも、この残留物も同時にエッチング除去できるの
で、信号配線領域の信号パターンと画素電極形成領域の
画素電極との短絡を防止する点において一応の効果を奏
している。
【０００７】
【発明が解決しようとする課題】しかしながら、第１従
来技術は、図２１に示すように、画素電極形成領域と信
号配線領域（ドレインパターン８）との間のコンタクト
スリット６は、デルタ配列型の薄膜トランジスタアレイ
の特徴である、ドレインパターン８とソースパターン７
の近接平行部分上にアモルファスシリコン（ａ−Ｓｉ）
残留物１４が発生した場合にはその短絡の防止ができな
いという問題点があった。その理由は、エッチング除去
するコンタクト領域が、画素電極の周囲を囲む形状とな
っているか、または、ドレインパターン８と画素電極の
間にスリット状に形成する構造となっているため、デル
タ配列型構造のドレインパターン８、ソースパターン７
の各配線の近接平行部分上にアモルファスシリコン（ａ
−Ｓｉ）残留物１４が発生した場合には、これら配線間
の短絡を切断できないからである。しかも、図２２に示
すように、デルタ配列型薄膜トランジスタアレイでスト
レージパターン１２がゲート層（パターン）２と近接平
行する構造の場合は、近接平行パターン上に発生したメ
タル残留物１５による短絡を防止できないために、ゲー
ト−ストレージショート等の致命不良を引き起こすとい
う問題点があった。
来技術は、図２１に示すように、画素電極形成領域と信
号配線領域（ドレインパターン８）との間のコンタクト
スリット６は、デルタ配列型の薄膜トランジスタアレイ
の特徴である、ドレインパターン８とソースパターン７
の近接平行部分上にアモルファスシリコン（ａ−Ｓｉ）
残留物１４が発生した場合にはその短絡の防止ができな
いという問題点があった。その理由は、エッチング除去
するコンタクト領域が、画素電極の周囲を囲む形状とな
っているか、または、ドレインパターン８と画素電極の
間にスリット状に形成する構造となっているため、デル
タ配列型構造のドレインパターン８、ソースパターン７
の各配線の近接平行部分上にアモルファスシリコン（ａ
−Ｓｉ）残留物１４が発生した場合には、これら配線間
の短絡を切断できないからである。しかも、図２２に示
すように、デルタ配列型薄膜トランジスタアレイでスト
レージパターン１２がゲート層（パターン）２と近接平
行する構造の場合は、近接平行パターン上に発生したメ
タル残留物１５による短絡を防止できないために、ゲー
ト−ストレージショート等の致命不良を引き起こすとい
う問題点があった。
【０００８】一方、第２従来技術は、図２３に示すよう
に、画素電極形成領域と信号配線領域（ドレインパター
ン８）との間の保護膜スリット状開口部１６は、デルタ
配列型の薄膜トランジスタアレイの特徴である、ドレイ
ンパターン８とソースパターン７の近接平行部分上にア
モルファスシリコン（ａ−Ｓｉ）残留物１４が発生した
場合には、その短絡の防止ができないという問題点があ
った。その理由は、エッチング除去する保護膜スリット
状開口部１６が、画素電極の周囲を囲む形状となってい
るため、デルタ配列型構造のドレインパターン８、ソー
スパターン７の各配線の近接平行部分上にアモルファス
シリコン（ａ−Ｓｉ）残留物１４が発生した場合にはこ
れら配線間の短絡を切断できないためである。しかも、
デルタ配列型薄膜トランジスタアレイでストレージパタ
ーン１２がゲート層（パターン）２と近接平行する構造
の場合は（先の図２２と同じ）、近接平行パターン上に
発生したメタル残留物１５による短絡を防止できないた
めに、ゲート−ストレージショート等の致命不良を引き
起こすという問題点があった。
に、画素電極形成領域と信号配線領域（ドレインパター
ン８）との間の保護膜スリット状開口部１６は、デルタ
配列型の薄膜トランジスタアレイの特徴である、ドレイ
ンパターン８とソースパターン７の近接平行部分上にア
モルファスシリコン（ａ−Ｓｉ）残留物１４が発生した
場合には、その短絡の防止ができないという問題点があ
った。その理由は、エッチング除去する保護膜スリット
状開口部１６が、画素電極の周囲を囲む形状となってい
るため、デルタ配列型構造のドレインパターン８、ソー
スパターン７の各配線の近接平行部分上にアモルファス
シリコン（ａ−Ｓｉ）残留物１４が発生した場合にはこ
れら配線間の短絡を切断できないためである。しかも、
デルタ配列型薄膜トランジスタアレイでストレージパタ
ーン１２がゲート層（パターン）２と近接平行する構造
の場合は（先の図２２と同じ）、近接平行パターン上に
発生したメタル残留物１５による短絡を防止できないた
めに、ゲート−ストレージショート等の致命不良を引き
起こすという問題点があった。
【０００９】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、アモルファスシリ
コン残留物によるパターニング不良により発生する点欠
陥、またはメタル残留物によるパターニング不良により
発生する線欠陥を含む不良を防止した薄膜トランジスタ
アレイおよび薄膜トランジスタアレイ製造方法を提供す
る点にある。
のであり、その目的とするところは、アモルファスシリ
コン残留物によるパターニング不良により発生する点欠
陥、またはメタル残留物によるパターニング不良により
発生する線欠陥を含む不良を防止した薄膜トランジスタ
アレイおよび薄膜トランジスタアレイ製造方法を提供す
る点にある。
【００１０】
【課題を解決するための手段】請求項１に記載の発明の
要旨は、ガラス基板上に、蓄積容量用ストレージパター
ンと、ゲート層と、ゲート絶縁層と、アモルファスシリ
コン層と、ソース及びドレインパターンと、ソースパタ
ーンに接続された透明画素電極層と、絶縁保護層とを具
備し、アモルファスシリコン残留物によるパターニング
不良により発生する点欠陥、およびメタル残留物による
パターニング不良により発生する線欠陥を含む不良を防
止した薄膜トランジスタアレイであって、ドレインパタ
ーンが水平方向に形成される箇所とゲート層とが近接平
行してなり、かつ前記ドレインパターンが水平方向に形
成される箇所がストレージパターンとゲート層の全ての
箇所で近接平行してなるデルタ配列型のトランジスタ構
造と、前記デルタ配列型のトランジスタ構造でのゲート
層、ドレインパターン、ストレージパターンの各配線間
を跨って発生するアモルファスシリコン残留物およびメ
タル残留物をエッチング除去するコンタクトスリットと
を有することを特徴とする薄膜トランジスタアレイに存
する。また請求項２に記載の発明の要旨は、前記ゲート
層ならびに当該ゲート層に平行する前記ドレインパター
ンの隙間領域と、前記ストレージパターンならびに当該
ストレージパターンに平行する前記ドレインパターンの
隙間領域との２つの領域を結んで形成されている屈曲型
コンタクトスリットを有することを特徴とする請求項１
に記載の薄膜トランジスタアレイに存する。また請求項
３に記載の発明の要旨は、前記屈曲型コンタクトスリッ
トは、ゲート絶縁層をエッチング除去するコンタクト工
程実行時において、前記屈曲型コンタクトスリットの形
成予定領域に前記アモルファスシリコン残留物があった
場合にゲート絶縁層のエッチング除去と同時に前記アモ
ルファスシリコン残留物の除去する位置に形成されてい
ることを特徴とする請求項２に記載の薄膜トランジスタ
アレイに存する。また請求項４に記載の発明の要旨は、
前記屈曲型コンタクトスリットは、ゲート絶縁層をエッ
チング除去するコンタクト工程の次の工程であるドレイ
ンパターンのエッチング除去の際に当該コンタクト工程
にて除去した前記屈曲型コンタク トスリットの形成予定
領域に露出した前記メタル残留物を同時に除去する位置
に形成されていることを特徴とする請求項２または３に
記載の薄膜トランジスタアレイに存する。また請求項５
に記載の発明の要旨は、ガラス基板上に、蓄積容量用ス
トレージパターンと、ゲート層と、ゲート絶縁層と、ア
モルファスシリコン層と、ソース及びドレインパターン
と、ソースパターンに接続された透明画素電極層と、絶
縁保護層とを具備し、アモルファスシリコン残留物によ
るパターニング不良により発生する点欠陥、およびメタ
ル残留物によるパターニング不良により発生する線欠陥
を含む不良を防止した薄膜トランジスタアレイ製造方法
であって、ドレインパターンが水平方向に形成される箇
所とゲート層とが近接平行してなり、かつ前記ドレイン
パターンが水平方向に形成される箇所がストレージパタ
ーンとゲート層の全ての箇所で近接平行してなるデルタ
配列型のトランジスタ構造を作成する工程と、前記デル
タ配列型のトランジスタ構造でのゲート層、ドレインパ
ターン、ストレージパターンの各配線間を跨って発生す
るアモルファスシリコン残留物およびメタル残留物をエ
ッチング除去するコンタクトスリットを作成する工程を
有することを特徴とする薄膜トランジスタアレイ製造方
法に存する。また請求項６に記載の発明の要旨は、前記
ゲート層ならびに当該ゲート層に平行する前記ドレイン
パターンの隙間領域と、前記ストレージパターンならび
に当該ストレージパターンに平行する前記ドレインパタ
ーンの隙間領域との２つの領域を結んで形成されている
屈曲型コンタクトスリットを作成する工程を有すること
を特徴とする請求項５に記載の薄膜トランジスタアレイ
製造方法に存する。また請求項７に記載の発明の要旨
は、ゲート絶縁層をエッチング除去するコンタクト工程
実行時であって前記屈曲型コンタクトスリットの形成予
定領域に前記アモルファスシリコン残留物があった場合
にゲート絶縁層のエッチング除去と同時に前記アモルフ
ァスシリコン残留物の除去を実行する位置に前記屈曲型
コンタクトスリットを作成する工程を有することを特徴
とする請求項６に記載の薄膜トランジスタアレイ製造方
法に存する。また請求項８に記載の発明の要旨は、ゲー
ト絶縁層をエッチング除去するコン タクト工程の次の工
程であるドレインパターンのエッチング除去の際に当該
コンタクト工程にて除去した前記屈曲型コンタクトスリ
ットの形成予定領域に露出した前記メタル残留物を同時
に除去する位置に前記屈曲型コンタクトスリットを作成
する工程を有することを特徴とする請求項６または７に
記載の薄膜トランジスタアレイ製造方法に存する。また
請求項９に記載の発明の要旨は、ガラス基板上に前記ゲ
ート層、および前記ゲート層に近接平行した前記ストレ
ージパターンを形成する工程と、前記ストレージパター
ンの上に、前記ゲート絶縁層、Ｉ型アモルファスシリコ
ン層、Ｎ＋型アモルファスシリコン層を積層する工程
と、前記Ｎ＋型アモルファスシリコン層の所定パターン
を除去するとともに、同一パターンの前記Ｉ型アモルフ
ァスシリコン層を必要な部分だけ残して除去する工程
と、ソースパターンおよび前記ドレインパターンと周辺
端子部との導通のために、所定パターンで前記ゲート絶
縁層をエッチングすると同時に、前記ゲート層と当該ゲ
ート層に平行する前記ドレインパターン形成領域の間、
および前記ストレージパターンと当該ストレージパター
ンに平行する前記ドレインパターン形成領域の間の２つ
を結んだ屈曲型の領域下の前記ゲート絶縁層をエッチン
グ除去して前記屈曲型コンタクトスリットを形成すると
ともに、電極形成領域と前記ドレインパターンの形成領
域との間にも前記コンタクトスリットを形成する工程
と、前記Ｎ＋型アモルファスシリコン層および前記Ｉ型
アモルファスシリコン層のチャネル堀り込みを行うとと
もに、当該チャネル堀り込みの上に絶縁保護層を形成す
る工程を有することを特徴とする請求項８に記載の薄膜
トランジスタアレイ製造方法に存する。
要旨は、ガラス基板上に、蓄積容量用ストレージパター
ンと、ゲート層と、ゲート絶縁層と、アモルファスシリ
コン層と、ソース及びドレインパターンと、ソースパタ
ーンに接続された透明画素電極層と、絶縁保護層とを具
備し、アモルファスシリコン残留物によるパターニング
不良により発生する点欠陥、およびメタル残留物による
パターニング不良により発生する線欠陥を含む不良を防
止した薄膜トランジスタアレイであって、ドレインパタ
ーンが水平方向に形成される箇所とゲート層とが近接平
行してなり、かつ前記ドレインパターンが水平方向に形
成される箇所がストレージパターンとゲート層の全ての
箇所で近接平行してなるデルタ配列型のトランジスタ構
造と、前記デルタ配列型のトランジスタ構造でのゲート
層、ドレインパターン、ストレージパターンの各配線間
を跨って発生するアモルファスシリコン残留物およびメ
タル残留物をエッチング除去するコンタクトスリットと
を有することを特徴とする薄膜トランジスタアレイに存
する。また請求項２に記載の発明の要旨は、前記ゲート
層ならびに当該ゲート層に平行する前記ドレインパター
ンの隙間領域と、前記ストレージパターンならびに当該
ストレージパターンに平行する前記ドレインパターンの
隙間領域との２つの領域を結んで形成されている屈曲型
コンタクトスリットを有することを特徴とする請求項１
に記載の薄膜トランジスタアレイに存する。また請求項
３に記載の発明の要旨は、前記屈曲型コンタクトスリッ
トは、ゲート絶縁層をエッチング除去するコンタクト工
程実行時において、前記屈曲型コンタクトスリットの形
成予定領域に前記アモルファスシリコン残留物があった
場合にゲート絶縁層のエッチング除去と同時に前記アモ
ルファスシリコン残留物の除去する位置に形成されてい
ることを特徴とする請求項２に記載の薄膜トランジスタ
アレイに存する。また請求項４に記載の発明の要旨は、
前記屈曲型コンタクトスリットは、ゲート絶縁層をエッ
チング除去するコンタクト工程の次の工程であるドレイ
ンパターンのエッチング除去の際に当該コンタクト工程
にて除去した前記屈曲型コンタク トスリットの形成予定
領域に露出した前記メタル残留物を同時に除去する位置
に形成されていることを特徴とする請求項２または３に
記載の薄膜トランジスタアレイに存する。また請求項５
に記載の発明の要旨は、ガラス基板上に、蓄積容量用ス
トレージパターンと、ゲート層と、ゲート絶縁層と、ア
モルファスシリコン層と、ソース及びドレインパターン
と、ソースパターンに接続された透明画素電極層と、絶
縁保護層とを具備し、アモルファスシリコン残留物によ
るパターニング不良により発生する点欠陥、およびメタ
ル残留物によるパターニング不良により発生する線欠陥
を含む不良を防止した薄膜トランジスタアレイ製造方法
であって、ドレインパターンが水平方向に形成される箇
所とゲート層とが近接平行してなり、かつ前記ドレイン
パターンが水平方向に形成される箇所がストレージパタ
ーンとゲート層の全ての箇所で近接平行してなるデルタ
配列型のトランジスタ構造を作成する工程と、前記デル
タ配列型のトランジスタ構造でのゲート層、ドレインパ
ターン、ストレージパターンの各配線間を跨って発生す
るアモルファスシリコン残留物およびメタル残留物をエ
ッチング除去するコンタクトスリットを作成する工程を
有することを特徴とする薄膜トランジスタアレイ製造方
法に存する。また請求項６に記載の発明の要旨は、前記
ゲート層ならびに当該ゲート層に平行する前記ドレイン
パターンの隙間領域と、前記ストレージパターンならび
に当該ストレージパターンに平行する前記ドレインパタ
ーンの隙間領域との２つの領域を結んで形成されている
屈曲型コンタクトスリットを作成する工程を有すること
を特徴とする請求項５に記載の薄膜トランジスタアレイ
製造方法に存する。また請求項７に記載の発明の要旨
は、ゲート絶縁層をエッチング除去するコンタクト工程
実行時であって前記屈曲型コンタクトスリットの形成予
定領域に前記アモルファスシリコン残留物があった場合
にゲート絶縁層のエッチング除去と同時に前記アモルフ
ァスシリコン残留物の除去を実行する位置に前記屈曲型
コンタクトスリットを作成する工程を有することを特徴
とする請求項６に記載の薄膜トランジスタアレイ製造方
法に存する。また請求項８に記載の発明の要旨は、ゲー
ト絶縁層をエッチング除去するコン タクト工程の次の工
程であるドレインパターンのエッチング除去の際に当該
コンタクト工程にて除去した前記屈曲型コンタクトスリ
ットの形成予定領域に露出した前記メタル残留物を同時
に除去する位置に前記屈曲型コンタクトスリットを作成
する工程を有することを特徴とする請求項６または７に
記載の薄膜トランジスタアレイ製造方法に存する。また
請求項９に記載の発明の要旨は、ガラス基板上に前記ゲ
ート層、および前記ゲート層に近接平行した前記ストレ
ージパターンを形成する工程と、前記ストレージパター
ンの上に、前記ゲート絶縁層、Ｉ型アモルファスシリコ
ン層、Ｎ＋型アモルファスシリコン層を積層する工程
と、前記Ｎ＋型アモルファスシリコン層の所定パターン
を除去するとともに、同一パターンの前記Ｉ型アモルフ
ァスシリコン層を必要な部分だけ残して除去する工程
と、ソースパターンおよび前記ドレインパターンと周辺
端子部との導通のために、所定パターンで前記ゲート絶
縁層をエッチングすると同時に、前記ゲート層と当該ゲ
ート層に平行する前記ドレインパターン形成領域の間、
および前記ストレージパターンと当該ストレージパター
ンに平行する前記ドレインパターン形成領域の間の２つ
を結んだ屈曲型の領域下の前記ゲート絶縁層をエッチン
グ除去して前記屈曲型コンタクトスリットを形成すると
ともに、電極形成領域と前記ドレインパターンの形成領
域との間にも前記コンタクトスリットを形成する工程
と、前記Ｎ＋型アモルファスシリコン層および前記Ｉ型
アモルファスシリコン層のチャネル堀り込みを行うとと
もに、当該チャネル堀り込みの上に絶縁保護層を形成す
る工程を有することを特徴とする請求項８に記載の薄膜
トランジスタアレイ製造方法に存する。
【００１１】
【発明の実施の形態】以下に示す各実施の形態の特徴
は、デルタ配列型の薄膜トランジスタアレイにおいて、
ゲート層（パターン）とドレインパターン、ストレージ
パターンの近接平行部分にコンタクトスリット（凹部）
を形成することにより、アモルファスシリコン（ａ−Ｓ
ｉ）残留物を除去するとともに、ドレインエッチングの
際にゲート層（パターン）の残留物を除去して線欠陥等
の致命不良を防ぐことにある。以下、本発明の実施の形
態を図面に基づいて詳細に説明する。
は、デルタ配列型の薄膜トランジスタアレイにおいて、
ゲート層（パターン）とドレインパターン、ストレージ
パターンの近接平行部分にコンタクトスリット（凹部）
を形成することにより、アモルファスシリコン（ａ−Ｓ
ｉ）残留物を除去するとともに、ドレインエッチングの
際にゲート層（パターン）の残留物を除去して線欠陥等
の致命不良を防ぐことにある。以下、本発明の実施の形
態を図面に基づいて詳細に説明する。
【００１２】（第１の実施の形態）図１を参照すると、
本実施の形態の一実施の形態としてのデルタ配列型の薄
膜トランジスタアレイの平面図が示されている。図２お
よび図３はそのＡ−Ａ’線、Ｂ−Ｂ’線にそれぞれ沿っ
た断面図である。図４は、図１に示すＣ枠で囲まれてい
る部分の拡大図である。図１乃至４において、１はガラ
ス基板、２はゲート層（パターン）、３はゲート絶縁
層、４はＩ型アモルファスシリコン層、５はＮ＋型アモ
ルファスシリコン層、６はコンタクトスリット（凹
部）、７はソースパターン、８はドレインパターン、９
は透明画素電極層、１０は絶縁保護層、１２はストレー
ジパターン、１３は屈曲型コンタクトスリットを示して
いる。図１を参照すると、本実施の形態のデルタ配列型
の薄膜トランジスタアレイは、上下の単位素子が半素子
ずつ交互にずれた構成のデルタ配列型薄膜トランジスタ
アレイであって、ゲート層（パターン）２、Ｉ型アモル
ファスシリコン層４、Ｎ＋型アモルファスシリコン層
５、コンタクトスリット（凹部）６、ソースパターン
７、ドレインパターン８、透明画素電極層９、ストレー
ジパターン１２、屈曲型コンタクトスリット１３を中心
にして構成されている。
本実施の形態の一実施の形態としてのデルタ配列型の薄
膜トランジスタアレイの平面図が示されている。図２お
よび図３はそのＡ−Ａ’線、Ｂ−Ｂ’線にそれぞれ沿っ
た断面図である。図４は、図１に示すＣ枠で囲まれてい
る部分の拡大図である。図１乃至４において、１はガラ
ス基板、２はゲート層（パターン）、３はゲート絶縁
層、４はＩ型アモルファスシリコン層、５はＮ＋型アモ
ルファスシリコン層、６はコンタクトスリット（凹
部）、７はソースパターン、８はドレインパターン、９
は透明画素電極層、１０は絶縁保護層、１２はストレー
ジパターン、１３は屈曲型コンタクトスリットを示して
いる。図１を参照すると、本実施の形態のデルタ配列型
の薄膜トランジスタアレイは、上下の単位素子が半素子
ずつ交互にずれた構成のデルタ配列型薄膜トランジスタ
アレイであって、ゲート層（パターン）２、Ｉ型アモル
ファスシリコン層４、Ｎ＋型アモルファスシリコン層
５、コンタクトスリット（凹部）６、ソースパターン
７、ドレインパターン８、透明画素電極層９、ストレー
ジパターン１２、屈曲型コンタクトスリット１３を中心
にして構成されている。
【００１３】また本実施の形態のデルタ配列型の薄膜ト
ランジスタアレイは、その構造上、ドレインパターン８
とゲート層（パターン）２が近接平行する部分が存在す
る。また、単位素子の高開口率設計には、ストレージパ
ターン１２を画素電極上部に設置するのが有効であり、
その場合、ゲート層（パターン）２、ドレインパターン
８、ストレージパターン１２が互いに近接平行する構成
となる。
ランジスタアレイは、その構造上、ドレインパターン８
とゲート層（パターン）２が近接平行する部分が存在す
る。また、単位素子の高開口率設計には、ストレージパ
ターン１２を画素電極上部に設置するのが有効であり、
その場合、ゲート層（パターン）２、ドレインパターン
８、ストレージパターン１２が互いに近接平行する構成
となる。
【００１４】ゲート層（パターン）２ならびに当該ゲー
ト層（パターン）２に平行するドレインパターン８の隙
間領域と、ストレージパターン１２ならびに当該ストレ
ージパターン１２に平行するドレインパターン８の隙間
領域との２つの領域を結んで屈曲型のコンタクトスリッ
ト（凹部）６を設けている。換言すれば、ゲート層（パ
ターン）２ならびに当該ゲート層（パターン）２に平行
するドレインパターン８の隙間領域が、屈曲型のコンタ
クトスリット（凹部）６を介して、ストレージパターン
１２ならびに当該ストレージパターン１２に平行するド
レインパターン８の隙間領域と結ばれる構造を有してい
る。
ト層（パターン）２に平行するドレインパターン８の隙
間領域と、ストレージパターン１２ならびに当該ストレ
ージパターン１２に平行するドレインパターン８の隙間
領域との２つの領域を結んで屈曲型のコンタクトスリッ
ト（凹部）６を設けている。換言すれば、ゲート層（パ
ターン）２ならびに当該ゲート層（パターン）２に平行
するドレインパターン８の隙間領域が、屈曲型のコンタ
クトスリット（凹部）６を介して、ストレージパターン
１２ならびに当該ストレージパターン１２に平行するド
レインパターン８の隙間領域と結ばれる構造を有してい
る。
【００１５】この屈曲型コンタクトスリット１３は、コ
ンタクト工程実行時に、凹部を形成する下部にアモルフ
ァスシリコン（ａ−Ｓｉ）残留物１４があった場合にゲ
ート絶縁層３のエッチング除去と同時にアモルファスシ
リコン（ａ−Ｓｉ）残留物１４の除去も実行するために
用いる。また、コンタクト工程の次の工程であるドレイ
ンパターン工程において、コンタクト工程にて除去した
凹部上に露出したメタル残留物１５も、ドレインパター
ン８のエッチング除去の際に同時に除去できる。
ンタクト工程実行時に、凹部を形成する下部にアモルフ
ァスシリコン（ａ−Ｓｉ）残留物１４があった場合にゲ
ート絶縁層３のエッチング除去と同時にアモルファスシ
リコン（ａ−Ｓｉ）残留物１４の除去も実行するために
用いる。また、コンタクト工程の次の工程であるドレイ
ンパターン工程において、コンタクト工程にて除去した
凹部上に露出したメタル残留物１５も、ドレインパター
ン８のエッチング除去の際に同時に除去できる。
【００１６】これにより、アモルファスシリコン（ａ−
Ｓｉ）残留物１４によるソース−ドレイン間ショート等
によって発生するによる点欠陥と、メタル残留物１５に
よるゲート−ストレージ間ショート等によって発生する
線欠陥などの致命不良を防止できるようになるといった
効果を奏する。また、この屈曲型コンタクトスリット１
３は、横方向の前段と次段のスリットを交互に組み合わ
せた構造であるため、アモルファスシリコン（ａ−Ｓ
ｉ）残留物１４を除去できない隙間が少なく、また、ゲ
ート層（パターン）２−ストレージパターン１２間のメ
タル残留物１５については全ての領域において導通を切
断できるため、残留物除去の効果を向上できるといった
効果を奏する。
Ｓｉ）残留物１４によるソース−ドレイン間ショート等
によって発生するによる点欠陥と、メタル残留物１５に
よるゲート−ストレージ間ショート等によって発生する
線欠陥などの致命不良を防止できるようになるといった
効果を奏する。また、この屈曲型コンタクトスリット１
３は、横方向の前段と次段のスリットを交互に組み合わ
せた構造であるため、アモルファスシリコン（ａ−Ｓ
ｉ）残留物１４を除去できない隙間が少なく、また、ゲ
ート層（パターン）２−ストレージパターン１２間のメ
タル残留物１５については全ての領域において導通を切
断できるため、残留物除去の効果を向上できるといった
効果を奏する。
【００１７】次に薄膜トランジスタアレイ製造方法につ
いて説明する。図２，３，４を参照すると、まず最初
に、ガラス基板１上に、スパッタ（真空放電ガス薄膜形
成）法によりＣｒを成膜し、フォトリソグラフィにより
ゲート層（パターン）２、およびゲート層（パターン）
２に近接平行したストレージパターン１２を形成する。
ゲート層（パターン）２およびストレージパターン１２
の上に、ゲート絶縁層３、Ｉ型アモルファスシリコン層
４、Ｎ＋型アモルファスシリコン層５をプラズマ化学気
相堆積（ＰＣＶＤ）法により積層する。
いて説明する。図２，３，４を参照すると、まず最初
に、ガラス基板１上に、スパッタ（真空放電ガス薄膜形
成）法によりＣｒを成膜し、フォトリソグラフィにより
ゲート層（パターン）２、およびゲート層（パターン）
２に近接平行したストレージパターン１２を形成する。
ゲート層（パターン）２およびストレージパターン１２
の上に、ゲート絶縁層３、Ｉ型アモルファスシリコン層
４、Ｎ＋型アモルファスシリコン層５をプラズマ化学気
相堆積（ＰＣＶＤ）法により積層する。
【００１８】次に、Ｎ＋型アモルファスシリコン層５の
所定パターン（図示せず）を除去し、さらに同一パター
ンのＩ型アモルファスシリコン層４を必要な部分だけ残
してドライエッチングにより除去する。その後、ソース
パターン７やドレインパターン８と周辺端子部等との導
通のために、所定パターン（図示せず）でゲート絶縁層
３をドライエッチングによりエッチングする。このと
き、ゲート層（パターン）２と当該ゲート層（パター
ン）２に平行するドレインパターン８形成領域の間、
ストレージパターン１２と当該ストレージパターン１２
に平行するドレインパターン８形成領域の間、の２つを
結んだ屈曲型の領域下のゲート絶縁層３も同時にエッチ
ング除去して凹部（屈曲型コンタクトスリット１３）を
形成する。また、電極形成領域とドレインパターン８形
成領域との間にも凹部（コンタクトスリット（凹部）
６）を同様に形成する。
所定パターン（図示せず）を除去し、さらに同一パター
ンのＩ型アモルファスシリコン層４を必要な部分だけ残
してドライエッチングにより除去する。その後、ソース
パターン７やドレインパターン８と周辺端子部等との導
通のために、所定パターン（図示せず）でゲート絶縁層
３をドライエッチングによりエッチングする。このと
き、ゲート層（パターン）２と当該ゲート層（パター
ン）２に平行するドレインパターン８形成領域の間、
ストレージパターン１２と当該ストレージパターン１２
に平行するドレインパターン８形成領域の間、の２つを
結んだ屈曲型の領域下のゲート絶縁層３も同時にエッチ
ング除去して凹部（屈曲型コンタクトスリット１３）を
形成する。また、電極形成領域とドレインパターン８形
成領域との間にも凹部（コンタクトスリット（凹部）
６）を同様に形成する。
【００１９】次に、ＣｒやＭｏ−Ｔａ，ＡｌまたはＡｌ
／Ｔａ等の単層または多層構造を成膜し、パターニング
してソースパターン７およびドレインパターン８を形成
する。次いで、スパッタによりＩＴＯを堆積してパター
ニングして透明画素電極層９を形成する。さらに、ドラ
イエッチングによりＮ＋型アモルファスシリコン層５お
よびＩ型アモルファスシリコン層４のチャネル堀り込み
を行い、当該チャネル堀り込みの上に、絶縁保護層１０
を形成する。これにより、デルタ配列型の薄膜トランジ
スタアレイが完成する。
／Ｔａ等の単層または多層構造を成膜し、パターニング
してソースパターン７およびドレインパターン８を形成
する。次いで、スパッタによりＩＴＯを堆積してパター
ニングして透明画素電極層９を形成する。さらに、ドラ
イエッチングによりＮ＋型アモルファスシリコン層５お
よびＩ型アモルファスシリコン層４のチャネル堀り込み
を行い、当該チャネル堀り込みの上に、絶縁保護層１０
を形成する。これにより、デルタ配列型の薄膜トランジ
スタアレイが完成する。
【００２０】以上の製造プロセスにおいて、ゲート絶縁
層３にコンタクトをドライエッチングにより形成する際
に、ゲート層（パターン）２、ストレージパターン１２
がドレインパターン８と近接平行する間の所定パターン
（すなわち、屈曲型コンタクトスリット１３下部分）の
ゲート絶縁層３をエッチング除去するため、前工程での
アモルファスシリコン層のパターニング不良によるアモ
ルファスシリコン（ａ−Ｓｉ）残留物１４がゲート層
（パターン）２、ストレージパターン１２、ドレインパ
ターン８の間にあっても、工程を増加することなく、当
該アモルファスシリコン（ａ−Ｓｉ）残留物１４をエッ
チング除去することができる。さらに加えて、ゲート絶
縁層３にコンタクトをドライエッチングにより形成する
際に、ゲート層（パターン）２のパターニング不良によ
るメタル残留物１５が、コンタクト工程にて堀り込んだ
ゲート層（パターン）２とストレージパターン１２の間
にあった場合は、当該メタル残留物１５のメタル表面を
露出した状態で次のドレインパターン工程へ進むため、
ドレインパターン８のエッチング除去の際に当該メタル
残留物１５を同時に除去して導通を切断することができ
る。また、屈曲型コンタクトスリット１３は、横方向の
前段と次段のスリットを交互に組み合わせた構造である
ため、アモルファスシリコン（ａ−Ｓｉ）残留物１４を
除去できない隙間が少なく、また、ゲート層（パター
ン）２−ストレージパターン１２間のメタル残留物１５
については全ての領域において導通を切断できるため、
残留物除去の効果を向上することができる。以上の結
果、アモルファスシリコン（ａ−Ｓｉ）残留物１４によ
るソース−ドレイン間ショート等によって発生するによ
る点欠陥や、メタル残留物１５によるゲート−ストレー
ジ間ショート等によって発生する線欠陥などの致命不良
を防止するといった効果を奏する。
層３にコンタクトをドライエッチングにより形成する際
に、ゲート層（パターン）２、ストレージパターン１２
がドレインパターン８と近接平行する間の所定パターン
（すなわち、屈曲型コンタクトスリット１３下部分）の
ゲート絶縁層３をエッチング除去するため、前工程での
アモルファスシリコン層のパターニング不良によるアモ
ルファスシリコン（ａ−Ｓｉ）残留物１４がゲート層
（パターン）２、ストレージパターン１２、ドレインパ
ターン８の間にあっても、工程を増加することなく、当
該アモルファスシリコン（ａ−Ｓｉ）残留物１４をエッ
チング除去することができる。さらに加えて、ゲート絶
縁層３にコンタクトをドライエッチングにより形成する
際に、ゲート層（パターン）２のパターニング不良によ
るメタル残留物１５が、コンタクト工程にて堀り込んだ
ゲート層（パターン）２とストレージパターン１２の間
にあった場合は、当該メタル残留物１５のメタル表面を
露出した状態で次のドレインパターン工程へ進むため、
ドレインパターン８のエッチング除去の際に当該メタル
残留物１５を同時に除去して導通を切断することができ
る。また、屈曲型コンタクトスリット１３は、横方向の
前段と次段のスリットを交互に組み合わせた構造である
ため、アモルファスシリコン（ａ−Ｓｉ）残留物１４を
除去できない隙間が少なく、また、ゲート層（パター
ン）２−ストレージパターン１２間のメタル残留物１５
については全ての領域において導通を切断できるため、
残留物除去の効果を向上することができる。以上の結
果、アモルファスシリコン（ａ−Ｓｉ）残留物１４によ
るソース−ドレイン間ショート等によって発生するによ
る点欠陥や、メタル残留物１５によるゲート−ストレー
ジ間ショート等によって発生する線欠陥などの致命不良
を防止するといった効果を奏する。
【００２１】このことを図２０を用いてさらに説明す
る。図２０は、本実施の形態の屈曲型コンタクトスリッ
ト１３上（図１に示すＣ枠内）にアモルファスシリコン
（ａ−Ｓｉ）残留物１４とメタル残留物１５が発生した
場合の平面拡大図（Ｃ’）である。図２０では、アモル
ファスシリコン（ａ−Ｓｉ）残留物１４とメタル残留物
１５が発生した場合に、本実施の形態の屈曲型コンタク
トスリット１３が堀り込まれていれば、どちらの残留物
も除去可能であることを示している。すなわち、本実施
の形態の屈曲型コンタクトスリット１３は、横方向の前
段と次段のスリットを交互に組み合わせてゲートライン
方向に切れ目のないスリットパターンを形成するため、
残留物除去の効果を格段に向上していることが分かる。
る。図２０は、本実施の形態の屈曲型コンタクトスリッ
ト１３上（図１に示すＣ枠内）にアモルファスシリコン
（ａ−Ｓｉ）残留物１４とメタル残留物１５が発生した
場合の平面拡大図（Ｃ’）である。図２０では、アモル
ファスシリコン（ａ−Ｓｉ）残留物１４とメタル残留物
１５が発生した場合に、本実施の形態の屈曲型コンタク
トスリット１３が堀り込まれていれば、どちらの残留物
も除去可能であることを示している。すなわち、本実施
の形態の屈曲型コンタクトスリット１３は、横方向の前
段と次段のスリットを交互に組み合わせてゲートライン
方向に切れ目のないスリットパターンを形成するため、
残留物除去の効果を格段に向上していることが分かる。
【００２２】（第２の実施の形態）第１の実施の形態で
は、本実施の形態をストレージラインを画素電極上部に
配置してゲートラインと近接平行したデルタ配列型薄膜
トランジスタアレイに適応したが、ストレージラインを
画素電極の中央部に配置したデルタ配列型薄膜トランジ
スタアレイについても適応することができる。その構成
を第２の実施の形態として図５に示す。
は、本実施の形態をストレージラインを画素電極上部に
配置してゲートラインと近接平行したデルタ配列型薄膜
トランジスタアレイに適応したが、ストレージラインを
画素電極の中央部に配置したデルタ配列型薄膜トランジ
スタアレイについても適応することができる。その構成
を第２の実施の形態として図５に示す。
【００２３】図５を参照すると、本発明の第２の実施の
形態にかかるデルタ配列型の薄膜トランジスタアレイを
説明するための平面図が示されている。図２は図５のデ
ルタ配列型の薄膜トランジスタアレイのＡ−Ａ’線（第
１の実施の形態と同じ）、図６は図５のデルタ配列型の
薄膜トランジスタアレイのＤ−Ｄ’線にそれぞれ沿った
断面図である。図７は図５のデルタ配列型の薄膜トラン
ジスタアレイのＥ枠で囲まれている部分の拡大図であ
る。なお、第１の実施の形態において既に記述したもの
と同一の部分については、同一符号を付し、重複した説
明は省略する。
形態にかかるデルタ配列型の薄膜トランジスタアレイを
説明するための平面図が示されている。図２は図５のデ
ルタ配列型の薄膜トランジスタアレイのＡ−Ａ’線（第
１の実施の形態と同じ）、図６は図５のデルタ配列型の
薄膜トランジスタアレイのＤ−Ｄ’線にそれぞれ沿った
断面図である。図７は図５のデルタ配列型の薄膜トラン
ジスタアレイのＥ枠で囲まれている部分の拡大図であ
る。なお、第１の実施の形態において既に記述したもの
と同一の部分については、同一符号を付し、重複した説
明は省略する。
【００２４】本実施の形態では、まず最初に、ガラス基
板１上にＣｒをスパッタ（真空放電ガス薄膜形成）法に
より成膜し、ゲート層（パターン）２をフォトリソグラ
フィにより形成し、画素電極中央にストレージパターン
１２を形成する。
板１上にＣｒをスパッタ（真空放電ガス薄膜形成）法に
より成膜し、ゲート層（パターン）２をフォトリソグラ
フィにより形成し、画素電極中央にストレージパターン
１２を形成する。
【００２５】次に、ゲート層（パターン）２およびスト
レージパターン１２の上に、ゲート絶縁層３、Ｉ型アモ
ルファスシリコン層４、Ｎ＋型アモルファスシリコン層
５をプラズマ化学気相堆積（ＰＣＶＤ）法により積層す
る。次いで、Ｎ＋型アモルファスシリコン層５の所定パ
ターン（図示せず）をドライエッチングにより除去し、
同一パターンのＩ型アモルファスシリコン層４を必要な
部分だけ残してドライエッチングにより除去する。その
後、ソースパターン７やドレインパターン８と周辺端子
部等との導通のために、所定パターン（図示せず）でゲ
ート絶縁層３をドライエッチングによりエッチングす
る。
レージパターン１２の上に、ゲート絶縁層３、Ｉ型アモ
ルファスシリコン層４、Ｎ＋型アモルファスシリコン層
５をプラズマ化学気相堆積（ＰＣＶＤ）法により積層す
る。次いで、Ｎ＋型アモルファスシリコン層５の所定パ
ターン（図示せず）をドライエッチングにより除去し、
同一パターンのＩ型アモルファスシリコン層４を必要な
部分だけ残してドライエッチングにより除去する。その
後、ソースパターン７やドレインパターン８と周辺端子
部等との導通のために、所定パターン（図示せず）でゲ
ート絶縁層３をドライエッチングによりエッチングす
る。
【００２６】当該ゲート絶縁層３をドライエッチングに
よりエッチングするとき、ゲート層（パターン）２と
当該ゲート層（パターン）２に平行するドレインパター
ン８形成領域との間の１箇所、透明画素電極層９と横
方向のドレインパターン８形成領域との間の１箇所、
透明画素電極層９と縦方向のドレインパターン８形成領
域との間の２箇所（すなわち、ストレージパターン１２
の上方の領域）、合計４つを結んだ領域下のゲート絶縁
層３も同時にエッチング除去して凹部（屈曲型コンタク
トスリット１３）を形成する。また、電極形成領域とド
レインパターン８形成領域との間も同様に凹部（コンタ
クトスリット（凹部）６）を形成する。
よりエッチングするとき、ゲート層（パターン）２と
当該ゲート層（パターン）２に平行するドレインパター
ン８形成領域との間の１箇所、透明画素電極層９と横
方向のドレインパターン８形成領域との間の１箇所、
透明画素電極層９と縦方向のドレインパターン８形成領
域との間の２箇所（すなわち、ストレージパターン１２
の上方の領域）、合計４つを結んだ領域下のゲート絶縁
層３も同時にエッチング除去して凹部（屈曲型コンタク
トスリット１３）を形成する。また、電極形成領域とド
レインパターン８形成領域との間も同様に凹部（コンタ
クトスリット（凹部）６）を形成する。
【００２７】次に、ＣｒやＭｏ−Ｔａ，ＡｌまたはＡｌ
／Ｔａ等の単層または多層構造を成膜し、パターニング
してソースパターン７およびドレインパターン８を形成
する。次いで、スパッタによりＩＴＯを堆積しパターニ
ングして透明画素電極層９を形成する。さらに、Ｎ＋型
アモルファスシリコン層５およびＩ型アモルファスシリ
コン層４のチャネル堀り込みをドライエッチングにより
行い、当該チャネル堀り込みの上に、絶縁保護層１０を
形成する。これにより、デルタ配列型の薄膜トランジス
タアレイが完成する。
／Ｔａ等の単層または多層構造を成膜し、パターニング
してソースパターン７およびドレインパターン８を形成
する。次いで、スパッタによりＩＴＯを堆積しパターニ
ングして透明画素電極層９を形成する。さらに、Ｎ＋型
アモルファスシリコン層５およびＩ型アモルファスシリ
コン層４のチャネル堀り込みをドライエッチングにより
行い、当該チャネル堀り込みの上に、絶縁保護層１０を
形成する。これにより、デルタ配列型の薄膜トランジス
タアレイが完成する。
【００２８】以上の製造プロセスにおいて、ゲート絶縁
層３にコンタクトをドライエッチングにより形成する際
に、ゲート層（パターン）２がドレインパターン８と近
接平行する間の所定パターン（すなわち、屈曲型コンタ
クトスリット１３下部分）のゲート絶縁層３をエッチン
グ除去するので、前工程でのアモルファスシリコン層の
パターニング不良によるアモルファスシリコン（ａ−Ｓ
ｉ）残留物１４がゲート層（パターン）２、ドレインパ
ターン８の間にあっても、工程を増加することなく、当
該アモルファスシリコン（ａ−Ｓｉ）残留物１４をエッ
チング除去することができる。これと同時に、ゲート層
のパターニング不良によるメタル残留物１５が、コンタ
クト工程にて堀り込んだ凹部にあった場合は、当該メタ
ル残留物１５のメタル表面を露出した状態で次のドレイ
ンパターン工程へ進むため、ドレインパターン８をエッ
チング除去する際に当該メタル残留物１５を同時に除去
して容量結合を切断することができる。また、屈曲型コ
ンタクトスリット１３は、横方向の前段と次段のスリッ
トを交互に組み合わせた構造であるため、アモルファス
シリコン（ａ−Ｓｉ）残留物１４を除去できない隙間が
少なく、残留物除去の効果を向上することができる。以
上の結果、アモルファスシリコン（ａ−Ｓｉ）残留物１
４によるソース−ドレイン間ショート等によって発生す
るによる点欠陥や、メタル残留物１５によるゲート−ス
トレージ間ショート等によって発生する線欠陥などの致
命不良を防止するといった効果を奏する。
層３にコンタクトをドライエッチングにより形成する際
に、ゲート層（パターン）２がドレインパターン８と近
接平行する間の所定パターン（すなわち、屈曲型コンタ
クトスリット１３下部分）のゲート絶縁層３をエッチン
グ除去するので、前工程でのアモルファスシリコン層の
パターニング不良によるアモルファスシリコン（ａ−Ｓ
ｉ）残留物１４がゲート層（パターン）２、ドレインパ
ターン８の間にあっても、工程を増加することなく、当
該アモルファスシリコン（ａ−Ｓｉ）残留物１４をエッ
チング除去することができる。これと同時に、ゲート層
のパターニング不良によるメタル残留物１５が、コンタ
クト工程にて堀り込んだ凹部にあった場合は、当該メタ
ル残留物１５のメタル表面を露出した状態で次のドレイ
ンパターン工程へ進むため、ドレインパターン８をエッ
チング除去する際に当該メタル残留物１５を同時に除去
して容量結合を切断することができる。また、屈曲型コ
ンタクトスリット１３は、横方向の前段と次段のスリッ
トを交互に組み合わせた構造であるため、アモルファス
シリコン（ａ−Ｓｉ）残留物１４を除去できない隙間が
少なく、残留物除去の効果を向上することができる。以
上の結果、アモルファスシリコン（ａ−Ｓｉ）残留物１
４によるソース−ドレイン間ショート等によって発生す
るによる点欠陥や、メタル残留物１５によるゲート−ス
トレージ間ショート等によって発生する線欠陥などの致
命不良を防止するといった効果を奏する。
【００２９】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、各実施形態
は適宜変更され得ることは明らかである。また上記構成
部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
れず、本発明の技術思想の範囲内において、各実施形態
は適宜変更され得ることは明らかである。また上記構成
部材の数、位置、形状等は上記実施の形態に限定され
ず、本発明を実施する上で好適な数、位置、形状等にす
ることができる。また、各図において、同一構成要素に
は同一符号を付している。
【００３０】
【発明の効果】本発明は以上のように構成されているの
で、アモルファスシリコン残留物によるパターニング不
良により発生する点欠陥を含む不良を防止できるように
なるといった効果を奏する。
で、アモルファスシリコン残留物によるパターニング不
良により発生する点欠陥を含む不良を防止できるように
なるといった効果を奏する。
【図１】本発明の第１の実施の形態にかかるデルタ配列
型の薄膜トランジスタアレイを説明するための平面図で
ある。
型の薄膜トランジスタアレイを説明するための平面図で
ある。
【図２】図１または図５のデルタ配列型の薄膜トランジ
スタアレイのＡ−Ａ’線に沿った断面図である。
スタアレイのＡ−Ａ’線に沿った断面図である。
【図３】図１のデルタ配列型の薄膜トランジスタアレイ
のＢ−Ｂ’線に沿った断面図である。
のＢ−Ｂ’線に沿った断面図である。
【図４】図１に示すＣ枠で囲まれている部分の拡大図で
ある。
ある。
【図５】本発明の第２の実施の形態にかかるデルタ配列
型の薄膜トランジスタアレイを説明するための平面図で
ある。
型の薄膜トランジスタアレイを説明するための平面図で
ある。
【図６】図５のデルタ配列型の薄膜トランジスタアレイ
のＤ−Ｄ’線に沿った断面図である。
のＤ−Ｄ’線に沿った断面図である。
【図７】図５のデルタ配列型の薄膜トランジスタアレイ
のＥ枠で囲まれている部分の拡大図である。
のＥ枠で囲まれている部分の拡大図である。
【図８】第１従来技術の第１の実施の形態のデルタ配列
型の薄膜トランジスタアレイの平面図である。
型の薄膜トランジスタアレイの平面図である。
【図９】図８のデルタ配列型の薄膜トランジスタアレイ
のＦ−Ｆ’線に沿った断面図である。
のＦ−Ｆ’線に沿った断面図である。
【図１０】図８のデルタ配列型の薄膜トランジスタアレ
イのＧ−Ｇ’線に沿った断面図である。
イのＧ−Ｇ’線に沿った断面図である。
【図１１】図８のデルタ配列型の薄膜トランジスタアレ
イのＨ枠で囲まれている部分の拡大図である。
イのＨ枠で囲まれている部分の拡大図である。
【図１２】第１従来技術の第２の実施の形態の平面図で
ある。
ある。
【図１３】図１２のデルタ配列型の薄膜トランジスタア
レイのＩ−Ｉ’線に沿った断面図である。
レイのＩ−Ｉ’線に沿った断面図である。
【図１４】図１２のデルタ配列型の薄膜トランジスタア
レイのＪ−Ｊ’線に沿った断面図である。
レイのＪ−Ｊ’線に沿った断面図である。
【図１５】図１２のデルタ配列型の薄膜トランジスタア
レイのＫ枠で囲まれている部分の拡大図である。
レイのＫ枠で囲まれている部分の拡大図である。
【図１６】第２従来技術のＴＦＴの平面図である。
【図１７】図１６のＴＦＴのＬ−Ｌ’線に沿った断面図
である。
である。
【図１８】図１６のＴＦＴのＭ−Ｍ’線に沿った断面図
である。
である。
【図１９】図１６のＴＦＴのＮ枠で囲まれている部分の
拡大図である。
拡大図である。
【図２０】図１の屈曲型コンタクトスリット上（図１に
示すＣ枠内）にアモルファスシリコン（ａ−Ｓｉ）残留
物とメタル残留物が発生した場合の平面拡大図（Ｃ’）
である。
示すＣ枠内）にアモルファスシリコン（ａ−Ｓｉ）残留
物とメタル残留物が発生した場合の平面拡大図（Ｃ’）
である。
【図２１】図８のデルタ配列型の薄膜トランジスタアレ
イのＨ枠内にアモルファスシリコン（ａ−Ｓｉ）残留物
とメタル残留物が発生した場合の平面拡大図（Ｈ’）で
ある。
イのＨ枠内にアモルファスシリコン（ａ−Ｓｉ）残留物
とメタル残留物が発生した場合の平面拡大図（Ｈ’）で
ある。
【図２２】図１２のデルタ配列型の薄膜トランジスタア
レイのＫ枠内にアモルファスシリコン（ａ−Ｓｉ）残留
物とメタル残留物が発生した場合の平面拡大図（Ｋ’）
である。
レイのＫ枠内にアモルファスシリコン（ａ−Ｓｉ）残留
物とメタル残留物が発生した場合の平面拡大図（Ｋ’）
である。
【図２３】図１６のＴＦＴのＮ枠内にアモルファスシリ
コン（ａ−Ｓｉ）残留物とメタル残留物が発生した場合
の平面拡大図（Ｎ’）である。
コン（ａ−Ｓｉ）残留物とメタル残留物が発生した場合
の平面拡大図（Ｎ’）である。
１…ガラス基板 ２…ゲート層（パターン） ３…ゲート絶縁層 ４…Ｉ型アモルファスシリコン層 ５…Ｎ＋型アモルファスシリコン層 ６…コンタクトスリット（凹部） ７…ソースパターン ８…ドレインパターン ９…透明画素電極層 １０…絶縁保護層 １２…ストレージパターン １３…屈曲型コンタクトスリット １４…アモルファスシリコン（ａ−Ｓｉ）残留物 １５…メタル残留物 １６…保護膜スリット状開口部
Claims (9)
- 【請求項１】 ガラス基板上に、蓄積容量用ストレージ
パターンと、ゲート層と、ゲート絶縁層と、アモルファ
スシリコン層と、ソース及びドレインパターンと、ソー
スパターンに接続された透明画素電極層と、絶縁保護層
とを具備し、アモルファスシリコン残留物によるパター
ニング不良により発生する点欠陥、およびメタル残留物
によるパターニング不良により発生する線欠陥を含む不
良を防止した薄膜トランジスタアレイであって、ドレインパターンが水平方向に形成される箇所とゲート
層とが近接平行してなり、かつ前記ドレインパターンが
水平方向に形成される箇所がストレージパターンとゲー
ト層の全ての箇所で近接平行してなる デルタ配列型のト
ランジスタ構造と、前記デルタ配列型のトランジスタ構造でのゲート層、ド
レインパターン、 ストレージパターンの各配線間を跨っ
て発生するアモルファスシリコン残留物およびメタル残
留物をエッチング除去するコンタクトスリットとを有す
ることを特徴とする薄膜トランジスタアレイ。 - 【請求項２】 前記ゲート層ならびに当該ゲート層に平
行する前記ドレインパターンの隙間領域と、前記ストレ
ージパターンならびに当該ストレージパターンに平行す
る前記ドレインパターンの隙間領域との２つの領域を結
んで形成されている屈曲型コンタクトスリットを有する
ことを特徴とする請求項１に記載の薄膜トランジスタア
レイ。 - 【請求項３】 前記屈曲型コンタクトスリットは、ゲー
ト絶縁層をエッチング除去するコンタクト工程実行時に
おいて、前記屈曲型コンタクトスリットの形成予定領域
に前記アモルファスシリコン残留物があった場合にゲー
ト絶縁層のエッチング除去と同時に前記アモルファスシ
リコン残留物の除去する位置に形成されていることを特
徴とする請求項２に記載の薄膜トランジスタアレイ。 - 【請求項４】 前記屈曲型コンタクトスリットは、ゲー
ト絶縁層をエッチング除去するコンタクト工程の次の工
程であるドレインパターンのエッチング除去の際に当該
コンタクト工程にて除去した前記屈曲型コンタクトスリ
ットの形成予 定領域に露出した前記メタル残留物を同時
に除去する位置に形成されていることを特徴とする請求
項２または３に記載の薄膜トランジスタアレイ。 - 【請求項５】 ガラス基板上に、蓄積容量用ストレージ
パターンと、ゲート層と、ゲート絶縁層と、アモルファ
スシリコン層と、ソース及びドレインパターンと、ソー
スパターンに接続された透明画素電極層と、絶縁保護層
とを具備し、アモルファスシリコン残留物によるパター
ニング不良により発生する点欠陥、およびメタル残留物
によるパターニング不良により発生する線欠陥を含む不
良を防止した薄膜トランジスタアレイ製造方法であっ
て、ドレインパターンが水平方向に形成される箇所とゲート
層とが近接平行してなり、かつ前記ドレインパターンが
水平方向に形成される箇所がストレージパターンとゲー
ト層の全ての箇所で近接平行してなる デルタ配列型のト
ランジスタ構造を作成する工程と、前記デルタ配列型のトランジスタ構造でのゲート層、ド
レインパターン、 ストレージパターンの各配線間を跨っ
て発生するアモルファスシリコン残留物およびメタル残
留物をエッチング除去するコンタクトスリットを作成す
る工程を有することを特徴とする薄膜トランジスタアレ
イ製造方法。 - 【請求項６】 前記ゲート層ならびに当該ゲート層に平
行する前記ドレインパターンの隙間領域と、前記ストレ
ージパターンならびに当該ストレージパターンに平行す
る前記ドレインパターンの隙間領域との２つの領域を結
んで形成されている屈曲型コンタクトスリットを作成す
る工程を有することを特徴とする請求項５に記載の薄膜
トランジスタアレイ製造方法。 - 【請求項７】 ゲート絶縁層をエッチング除去するコン
タクト工程実行時であって前記屈曲型コンタクトスリッ
トの形成予定領域に前記アモルファスシリコン残留物が
あった場合にゲート絶縁層のエッチング除去と同時に前
記アモルファスシリコン残留物の除去を実行する位置に
前記屈曲型コンタクトスリットを作成する工程を有する
ことを特徴とする請求項６に記載の薄膜トランジスタア
レイ製造方法。 - 【請求項８】 ゲート絶縁層をエッチング除去するコン
タクト工程の次の工程であるドレインパターンのエッチ
ング除去の際に当該コンタクト工程にて除去した前記屈
曲型コンタクトスリットの形成予定領域に露出した前記
メタル残留物を同時に除去する位置に前記屈曲型コンタ
クトスリットを作成する工程を有することを特徴とする
請求項６または７に記載の薄膜トランジスタアレイ製造
方法。 - 【請求項９】 ガラス基板上に前記ゲート層、および前
記ゲート層に近接平行した前記ストレージパターンを形
成する工程と、 前記ストレージパターンの上に、前記ゲート絶縁層、Ｉ
型アモルファスシリコン層、Ｎ＋型アモルファスシリコ
ン層を積層する工程と、 前記Ｎ＋型アモルファスシリコン層の所定パターンを除
去するとともに、同一パターンの前記Ｉ型アモルファス
シリコン層を必要な部分だけ残して除去する工程と、 ソースパターンおよび前記ドレインパターンと周辺端子
部との導通のために、所定パターンで前記ゲート絶縁層
をエッチングすると同時に、前記ゲート層と当該ゲート
層に平行する前記ドレインパターン形成領域の間、およ
び前記ストレージパターンと当該ストレージパターンに
平行する前記ドレインパターン形成領域の間の２つを結
んだ屈曲型の領域下の前記ゲート絶縁層をエッチング除
去して前記屈曲型コンタクトスリットを形成するととも
に、電極形成領域と前記ドレインパターンの形成領域と
の間にも前記コンタクトスリットを形成する工程と、 前記Ｎ＋型アモルファスシリコン層および前記Ｉ型アモ
ルファスシリコン層のチャネル堀り込みを行うととも
に、当該チャネル堀り込みの上に絶縁保護層を形成する
工程を有することを特徴とする請求項８に記載の薄膜ト
ランジスタアレイ製造方法。
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