JP3325001B2 - シリアル−パラレル変換器 - Google Patents
シリアル−パラレル変換器Info
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- JP3325001B2 JP3325001B2 JP20450199A JP20450199A JP3325001B2 JP 3325001 B2 JP3325001 B2 JP 3325001B2 JP 20450199 A JP20450199 A JP 20450199A JP 20450199 A JP20450199 A JP 20450199A JP 3325001 B2 JP3325001 B2 JP 3325001B2
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Description
【０００１】
【発明の属する技術分野】本発明は、所定のビットレー
トを有するシリアル信号を、所定のビット幅を有するパ
ラレル信号に変換するためのシリアル−パラレル変換器
（serial-to-parallel converter：ＳＰＣ）に関するも
のである。
トを有するシリアル信号を、所定のビット幅を有するパ
ラレル信号に変換するためのシリアル−パラレル変換器
（serial-to-parallel converter：ＳＰＣ）に関するも
のである。
【０００２】
【従来の技術】従来のＳＰＣは、シフトレジスタとラッ
チ回路とを備えたものであった。シフトレジスタは、複
数のフリップフロップ（flip flop：ＦＦ）を直列に接
続してなり、初段のＦＦに所定のビットレートを有する
シリアル信号が入力される。各ＦＦは、シリアル信号の
ビットレートに合致した周波数を有する共通のシフトク
ロック信号に応答して、各々の入力信号を次段ＦＦへ送
るように動作する。ラッチ回路は、シフトクロック信号
より低い周波数を有するラッチクロック信号に応答して
シフトレジスタの各ＦＦの出力信号を一度にラッチし、
該ラッチの結果に基づいてパラレル信号を出力する。
チ回路とを備えたものであった。シフトレジスタは、複
数のフリップフロップ（flip flop：ＦＦ）を直列に接
続してなり、初段のＦＦに所定のビットレートを有する
シリアル信号が入力される。各ＦＦは、シリアル信号の
ビットレートに合致した周波数を有する共通のシフトク
ロック信号に応答して、各々の入力信号を次段ＦＦへ送
るように動作する。ラッチ回路は、シフトクロック信号
より低い周波数を有するラッチクロック信号に応答して
シフトレジスタの各ＦＦの出力信号を一度にラッチし、
該ラッチの結果に基づいてパラレル信号を出力する。
【０００３】
【発明が解決しようとする課題】上記従来のＳＰＣは、
シリアル信号のビットレートが非常に高くなると、シフ
トレジスタが誤動作を起こすおそれがあった。例えば、
シリアル信号のビットレートが１Ｇｂｐｓであれば、シ
フトレジスタの各ＦＦが１ＧＨｚもの高い周波数を有す
るシフトクロック信号に応答して高速動作しなければな
らず、誤動作の防止が困難であった。
シリアル信号のビットレートが非常に高くなると、シフ
トレジスタが誤動作を起こすおそれがあった。例えば、
シリアル信号のビットレートが１Ｇｂｐｓであれば、シ
フトレジスタの各ＦＦが１ＧＨｚもの高い周波数を有す
るシフトクロック信号に応答して高速動作しなければな
らず、誤動作の防止が困難であった。
【０００４】本発明の目的は、シフトレジスタを用いな
い高速・高信頼性のＳＰＣを提供することにある。
い高速・高信頼性のＳＰＣを提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、位相同期ループ（phase locked loop：
ＰＬＬ）内の電圧制御発振器（voltage controlled osc
illator：ＶＣＯ）を利用し、各々ＶＣＯに連動する複
数の遅延素子を直列に接続し、初段の遅延素子にシリア
ル信号を入力することとしたものである。
め、本発明は、位相同期ループ（phase locked loop：
ＰＬＬ）内の電圧制御発振器（voltage controlled osc
illator：ＶＣＯ）を利用し、各々ＶＣＯに連動する複
数の遅延素子を直列に接続し、初段の遅延素子にシリア
ル信号を入力することとしたものである。
【０００６】具体的に説明すると、本発明のＳＰＣは、
ＰＬＬと、遅延回路と、ラッチ回路を備えた構成を採用
したものである。ＰＬＬは、複数の論理素子をリング状
に接続してなるＶＣＯと、このＶＣＯの発振周波数を制
御するように、基準クロック信号とＶＣＯの発振信号と
の位相差に応じた制御電圧をＶＣＯの複数の論理素子の
各々に供給するための位相差検出器とを有する。遅延回
路は、各々ＶＣＯの制御電圧と同じ電圧により遅延量が
制御される複数の遅延素子を直列に接続してなり、かつ
初段の遅延素子にシリアル信号が入力される。ラッチ回
路は、ラッチクロック信号に応答して遅延回路の複数の
遅延素子の一部又は全部の出力信号をラッチし、このラ
ッチの結果に基づいてパラレル信号を出力する。
ＰＬＬと、遅延回路と、ラッチ回路を備えた構成を採用
したものである。ＰＬＬは、複数の論理素子をリング状
に接続してなるＶＣＯと、このＶＣＯの発振周波数を制
御するように、基準クロック信号とＶＣＯの発振信号と
の位相差に応じた制御電圧をＶＣＯの複数の論理素子の
各々に供給するための位相差検出器とを有する。遅延回
路は、各々ＶＣＯの制御電圧と同じ電圧により遅延量が
制御される複数の遅延素子を直列に接続してなり、かつ
初段の遅延素子にシリアル信号が入力される。ラッチ回
路は、ラッチクロック信号に応答して遅延回路の複数の
遅延素子の一部又は全部の出力信号をラッチし、このラ
ッチの結果に基づいてパラレル信号を出力する。
【０００７】上記のような各々微小な遅延量を有する複
数の遅延素子は、容易に実現可能である。しかも、これ
らの遅延素子はシフトクロック信号の供給を必要としな
い。本発明によれば、各遅延素子の遅延量は、ＶＣＯを
構成する複数の論理素子と共通の制御電圧により、精密
に制御される。
数の遅延素子は、容易に実現可能である。しかも、これ
らの遅延素子はシフトクロック信号の供給を必要としな
い。本発明によれば、各遅延素子の遅延量は、ＶＣＯを
構成する複数の論理素子と共通の制御電圧により、精密
に制御される。
【０００８】
【発明の実施の形態】図１は、本発明に係るシリアル−
パラレル変換器（ＳＰＣ）の構成例を示している。図１
において、１０はＰＬＬ、２０は分周器、３０は変換コ
アである。
パラレル変換器（ＳＰＣ）の構成例を示している。図１
において、１０はＰＬＬ、２０は分周器、３０は変換コ
アである。
【０００９】ＰＬＬ１０は、位相差検出器１１と、ＶＣ
Ｏ１２とを有する。位相差検出器１１は、位相比較器
と、低域通過フィルタとを備えており、ＶＣＯ１２の発
振周波数を制御するように、基準クロック（ＣＬＫ０）
信号とＶＣＯ１２の発振クロック（ＣＬＫ１）信号との
位相差に応じた直流電圧（制御電圧）ＶをＶＣＯ１２へ
供給する。ここで、ＶＣＯ１２は、複数のインバータ
（論理素子）１３をリング状に接続してなる公知のリン
グオシレータである。個々のインバータ１３の遅延量
は、直流電圧Ｖにより制御される。ここで、ＣＬＫ０信
号の周波数をＦｒ（Ｈｚ）とし、インバータ１３の数を
Ｎｖ（Ｎｖは３以上の奇数）とする。
Ｏ１２とを有する。位相差検出器１１は、位相比較器
と、低域通過フィルタとを備えており、ＶＣＯ１２の発
振周波数を制御するように、基準クロック（ＣＬＫ０）
信号とＶＣＯ１２の発振クロック（ＣＬＫ１）信号との
位相差に応じた直流電圧（制御電圧）ＶをＶＣＯ１２へ
供給する。ここで、ＶＣＯ１２は、複数のインバータ
（論理素子）１３をリング状に接続してなる公知のリン
グオシレータである。個々のインバータ１３の遅延量
は、直流電圧Ｖにより制御される。ここで、ＣＬＫ０信
号の周波数をＦｒ（Ｈｚ）とし、インバータ１３の数を
Ｎｖ（Ｎｖは３以上の奇数）とする。
【００１０】変換コア３０は、遅延回路４０と、ラッチ
回路５０と、データリカバリ回路６０とを有し、シリア
ル（Ｓ）信号をパラレル（Ｐ）信号に変換する機能を備
えている。Ｓ信号のビットレートをＲｓ（ｂｐｓ）と
し、そのオーバーサンプリング率をＳｏとする。また、
Ｐ信号のビット幅をＢｐとする。遅延回路４０は、各々
ＶＣＯ１２へ供給される制御電圧Ｖと同じ電圧により遅
延量が制御される複数のインバータ（遅延素子）４９を
直列に接続してなり、初段の遅延素子にＳ信号が入力さ
れる。遅延回路４０を構成するインバータ４９の各々
は、ＶＣＯ１２を構成するインバータ１３の各々と同一
の素子構成を有する。ここで、インバータ４９の数をＮ
ｄ（ＮｄはＮｖより大きい整数）とする。ラッチ回路５
０は、Ｎｄ個のＤタイプフリップフロップ（ＦＦ）５９
を備えており、ラッチクロック（ＣＬＫ２）信号に応答
してインバータ４９の各々の出力信号をラッチする。Ｃ
ＬＫ２信号は、分周器２０によりＣＬＫ０信号から生成
される。ここで、ＣＬＫ２信号の周波数をＦｌ（Ｈｚ）
とする。Ｆｌ＜Ｆｒである。データリカバリ回路６０
は、Ｓ信号のオーバーサンプリング率Ｓｏに応じた所要
のパラレルデータ復元操作をラッチ回路５０の出力に施
すことによりビット幅ＢｐのＰ信号を生成し、該Ｐ信号
を出力する。ここに、 Ｎｄ＝Ｂｐ×Ｓｏ …（１） が成り立つ。
回路５０と、データリカバリ回路６０とを有し、シリア
ル（Ｓ）信号をパラレル（Ｐ）信号に変換する機能を備
えている。Ｓ信号のビットレートをＲｓ（ｂｐｓ）と
し、そのオーバーサンプリング率をＳｏとする。また、
Ｐ信号のビット幅をＢｐとする。遅延回路４０は、各々
ＶＣＯ１２へ供給される制御電圧Ｖと同じ電圧により遅
延量が制御される複数のインバータ（遅延素子）４９を
直列に接続してなり、初段の遅延素子にＳ信号が入力さ
れる。遅延回路４０を構成するインバータ４９の各々
は、ＶＣＯ１２を構成するインバータ１３の各々と同一
の素子構成を有する。ここで、インバータ４９の数をＮ
ｄ（ＮｄはＮｖより大きい整数）とする。ラッチ回路５
０は、Ｎｄ個のＤタイプフリップフロップ（ＦＦ）５９
を備えており、ラッチクロック（ＣＬＫ２）信号に応答
してインバータ４９の各々の出力信号をラッチする。Ｃ
ＬＫ２信号は、分周器２０によりＣＬＫ０信号から生成
される。ここで、ＣＬＫ２信号の周波数をＦｌ（Ｈｚ）
とする。Ｆｌ＜Ｆｒである。データリカバリ回路６０
は、Ｓ信号のオーバーサンプリング率Ｓｏに応じた所要
のパラレルデータ復元操作をラッチ回路５０の出力に施
すことによりビット幅ＢｐのＰ信号を生成し、該Ｐ信号
を出力する。ここに、 Ｎｄ＝Ｂｐ×Ｓｏ …（１） が成り立つ。
【００１１】図１のＳＰＣによれば、位相差検出器１１
は、ＣＬＫ１信号の周波数がＣＬＫ０信号の周波数Ｆｒ
に等しくなるように制御電圧Ｖを調整する。したがっ
て、ＣＬＫ０信号の周波数Ｆｒが一定である限り、電源
電圧変動や温度変動があってもＣＬＫ１信号の周波数が
一定に保持される。このとき、ＶＣＯ１２のインバータ
１段あたりの遅延量は１／（Ｆｒ×Ｎｖ）である。同じ
く、遅延回路４０のインバータ１段あたりの遅延量も１
／（Ｆｒ×Ｎｖ）である。したがって、遅延回路４０の
総遅延量はＮｄ／（Ｆｒ×Ｎｖ）である。ＣＬＫ２信号
の周期、すなわち１／Ｆｌは、この総遅延量と合致する
ように設定される。つまり、 Ｆｌ＝Ｆｒ×（Ｎｖ／Ｎｄ） …（２） が成り立つ。ここでは、Ｒｓ＝１Ｇｂｐｓ、Ｆｒ＝１Ｇ
Ｈｚとする。つまり、Ｒｓ＝Ｆｒが成り立つ。したがっ
て、式（１）及び式（２）より、 Ｆｌ＝Ｒｓ×（Ｎｖ／Ｎｄ） ＝Ｒｓ×Ｎｖ／（Ｂｐ×Ｓｏ） …（３） が成り立つ。つまり、ＣＬＫ２信号の周期、すなわち１
／Ｆｌは、Ｓ信号のビットレートＲｓと、Ｐ信号のビッ
ト幅Ｂｐとに応じて決定される。具体的には、Ｂｐ＝１
０、Ｓｏ＝３であるものとすると、Ｎｖ＝３、Ｎｄ＝３
０、Ｆｌ＝１００ＭＨｚとすればよい。このとき、ＶＣ
Ｏ１２及び遅延回路４０のインバータ１段あたりの遅延
量は１ｎｓの１／３であり、遅延回路４０の総遅延量は
１０ｎｓであり、分周器２０の分周比は１／１０であ
る。データリカバリ回路６０は、３０ビット幅のパラレ
ル信号から、３ビット毎の多数決論理操作により１０ビ
ット幅のＰ信号を生成する。これにより、図１のＳＰＣ
から、１ＧｂｐｓのＳ信号に基づく１０ビット幅のＰ信
号が１０ｎｓ毎に出力される。
は、ＣＬＫ１信号の周波数がＣＬＫ０信号の周波数Ｆｒ
に等しくなるように制御電圧Ｖを調整する。したがっ
て、ＣＬＫ０信号の周波数Ｆｒが一定である限り、電源
電圧変動や温度変動があってもＣＬＫ１信号の周波数が
一定に保持される。このとき、ＶＣＯ１２のインバータ
１段あたりの遅延量は１／（Ｆｒ×Ｎｖ）である。同じ
く、遅延回路４０のインバータ１段あたりの遅延量も１
／（Ｆｒ×Ｎｖ）である。したがって、遅延回路４０の
総遅延量はＮｄ／（Ｆｒ×Ｎｖ）である。ＣＬＫ２信号
の周期、すなわち１／Ｆｌは、この総遅延量と合致する
ように設定される。つまり、 Ｆｌ＝Ｆｒ×（Ｎｖ／Ｎｄ） …（２） が成り立つ。ここでは、Ｒｓ＝１Ｇｂｐｓ、Ｆｒ＝１Ｇ
Ｈｚとする。つまり、Ｒｓ＝Ｆｒが成り立つ。したがっ
て、式（１）及び式（２）より、 Ｆｌ＝Ｒｓ×（Ｎｖ／Ｎｄ） ＝Ｒｓ×Ｎｖ／（Ｂｐ×Ｓｏ） …（３） が成り立つ。つまり、ＣＬＫ２信号の周期、すなわち１
／Ｆｌは、Ｓ信号のビットレートＲｓと、Ｐ信号のビッ
ト幅Ｂｐとに応じて決定される。具体的には、Ｂｐ＝１
０、Ｓｏ＝３であるものとすると、Ｎｖ＝３、Ｎｄ＝３
０、Ｆｌ＝１００ＭＨｚとすればよい。このとき、ＶＣ
Ｏ１２及び遅延回路４０のインバータ１段あたりの遅延
量は１ｎｓの１／３であり、遅延回路４０の総遅延量は
１０ｎｓであり、分周器２０の分周比は１／１０であ
る。データリカバリ回路６０は、３０ビット幅のパラレ
ル信号から、３ビット毎の多数決論理操作により１０ビ
ット幅のＰ信号を生成する。これにより、図１のＳＰＣ
から、１ＧｂｐｓのＳ信号に基づく１０ビット幅のＰ信
号が１０ｎｓ毎に出力される。
【００１２】図１中の各々微小な遅延量を有するインバ
ータ１３，４９は、ＣＭＯＳプロセスでも容易に実現可
能である。しかも、遅延回路４０はシフトクロック信号
の供給を必要としない。つまり、図１のＳＰＣは、シフ
トレジスタを用いない高速・高信頼性のＳＰＣである。
ータ１３，４９は、ＣＭＯＳプロセスでも容易に実現可
能である。しかも、遅延回路４０はシフトクロック信号
の供給を必要としない。つまり、図１のＳＰＣは、シフ
トレジスタを用いない高速・高信頼性のＳＰＣである。
【００１３】なお、位相差検出器１１の２入力のうちの
少なくとも一方に分周器を挿入してもよい。ＶＣＯ１２
の制御電圧Ｖをディジタル量に変換したうえで、該ディ
ジタル量を変換コア３０へ伝達するようにしてもよい。
遅延回路４０を構成するインバータ４９の数を、ラッチ
回路５０を構成するＦＦ５９の数の２倍にし、１個おき
のインバータ４９の出力信号がラッチされるようにして
もよい。
少なくとも一方に分周器を挿入してもよい。ＶＣＯ１２
の制御電圧Ｖをディジタル量に変換したうえで、該ディ
ジタル量を変換コア３０へ伝達するようにしてもよい。
遅延回路４０を構成するインバータ４９の数を、ラッチ
回路５０を構成するＦＦ５９の数の２倍にし、１個おき
のインバータ４９の出力信号がラッチされるようにして
もよい。
【００１４】図２は、図１中の変換コア３０の変形例を
示している。図２の変換コア３０ａは、第１、第２及び
第３の遅延回路４１，４２，４３と、第１、第２及び第
３のラッチ回路５１，５２，５３と、第１、第２及び第
３のデータリカバリ回路６１，６２，６３と、第１のラ
ッチ回路５１と第１のデータリカバリ回路６１との間に
介在した第１のデータレジスタ７１と、第２のラッチ回
路５２と第２のデータリカバリ回路６２との間に介在し
た第２のデータレジスタ７２と、第３のラッチ回路５３
と第３のデータリカバリ回路６３との間に介在した第３
のデータレジスタ７３と、多数決回路８０とを有し、１
Ｇｂｐｓのビットレートを有するＳ信号を、１０ビット
幅を有するＰ信号に変換する機能を備えている。ここで
は、図１の説明中の具体例にならって、Ｓ信号のオーバ
ーサンプリング率が３であり、ＣＬＫ２信号の周波数が
１００ＭＨｚであるものとする。また、変換コア３０ａ
に制御電圧Ｖを供給するＰＬＬは、３個のインバータを
リング状に接続してなるＶＣＯを有し、１ＧＨｚの周波
数を有するＣＬＫ０信号を受け取るものとする。
示している。図２の変換コア３０ａは、第１、第２及び
第３の遅延回路４１，４２，４３と、第１、第２及び第
３のラッチ回路５１，５２，５３と、第１、第２及び第
３のデータリカバリ回路６１，６２，６３と、第１のラ
ッチ回路５１と第１のデータリカバリ回路６１との間に
介在した第１のデータレジスタ７１と、第２のラッチ回
路５２と第２のデータリカバリ回路６２との間に介在し
た第２のデータレジスタ７２と、第３のラッチ回路５３
と第３のデータリカバリ回路６３との間に介在した第３
のデータレジスタ７３と、多数決回路８０とを有し、１
Ｇｂｐｓのビットレートを有するＳ信号を、１０ビット
幅を有するＰ信号に変換する機能を備えている。ここで
は、図１の説明中の具体例にならって、Ｓ信号のオーバ
ーサンプリング率が３であり、ＣＬＫ２信号の周波数が
１００ＭＨｚであるものとする。また、変換コア３０ａ
に制御電圧Ｖを供給するＰＬＬは、３個のインバータを
リング状に接続してなるＶＣＯを有し、１ＧＨｚの周波
数を有するＣＬＫ０信号を受け取るものとする。
【００１５】図２において、第１の遅延回路４１は、各
々制御電圧Ｖにより遅延量が制御される３０個のインバ
ータを直列に接続してなり、初段のインバータにＳ信号
が入力される。第１のラッチ回路５１は、３０個のＦＦ
を備えており、ＣＬＫ２信号に応答して第１の遅延回路
４１の各インバータの出力信号をラッチする。第１のデ
ータレジスタ７１は、第１のラッチ回路５１から供給さ
れた３０ビット幅のパラレル信号を一時記憶する。第１
のデータリカバリ回路６１は、第１のデータレジスタ７
１に一時記憶された３０ビット幅のパラレル信号から、
３ビット毎の多数決論理操作により１０ビット幅のパラ
レル信号を生成する。第２の遅延回路４２は、各々制御
電圧Ｖにより遅延量が制御される３０個のインバータを
直列に接続してなり、初段のインバータに第１の遅延回
路４１の最終段インバータの出力信号が入力される。第
２のラッチ回路５２は、３０個のＦＦを備えており、Ｃ
ＬＫ２信号に応答して第２の遅延回路４２の各インバー
タの出力信号をラッチする。第２のデータレジスタ７２
は、第２のラッチ回路５２から供給された３０ビット幅
のパラレル信号を一時記憶する。第２のデータリカバリ
回路６２は、第２のデータレジスタ７２に一時記憶され
た３０ビット幅のパラレル信号から、３ビット毎の多数
決論理操作により１０ビット幅のパラレル信号を生成す
る。第３の遅延回路４３は、各々制御電圧Ｖにより遅延
量が制御される３０個のインバータを直列に接続してな
り、初段のインバータに第２の遅延回路４２の最終段イ
ンバータの出力信号が入力される。第３のラッチ回路５
３は、３０個のＦＦを備えており、ＣＬＫ２信号に応答
して第３の遅延回路４３の各インバータの出力信号をラ
ッチする。第３のデータレジスタ７３は、第３のラッチ
回路５３から供給された３０ビット幅のパラレル信号を
一時記憶する。第３のデータリカバリ回路６３は、第３
のデータレジスタ７３に一時記憶された３０ビット幅の
パラレル信号から、３ビット毎の多数決論理操作により
１０ビット幅のパラレル信号を生成する。多数決回路８
０は、第１、第２及び第３のデータリカバリ回路６１，
６２，６３の各々により生成された１０ビット幅のパラ
レル信号から、１ビット毎の多数決論理操作により１０
ビット幅のＰ信号を生成し、該Ｐ信号を出力する。
々制御電圧Ｖにより遅延量が制御される３０個のインバ
ータを直列に接続してなり、初段のインバータにＳ信号
が入力される。第１のラッチ回路５１は、３０個のＦＦ
を備えており、ＣＬＫ２信号に応答して第１の遅延回路
４１の各インバータの出力信号をラッチする。第１のデ
ータレジスタ７１は、第１のラッチ回路５１から供給さ
れた３０ビット幅のパラレル信号を一時記憶する。第１
のデータリカバリ回路６１は、第１のデータレジスタ７
１に一時記憶された３０ビット幅のパラレル信号から、
３ビット毎の多数決論理操作により１０ビット幅のパラ
レル信号を生成する。第２の遅延回路４２は、各々制御
電圧Ｖにより遅延量が制御される３０個のインバータを
直列に接続してなり、初段のインバータに第１の遅延回
路４１の最終段インバータの出力信号が入力される。第
２のラッチ回路５２は、３０個のＦＦを備えており、Ｃ
ＬＫ２信号に応答して第２の遅延回路４２の各インバー
タの出力信号をラッチする。第２のデータレジスタ７２
は、第２のラッチ回路５２から供給された３０ビット幅
のパラレル信号を一時記憶する。第２のデータリカバリ
回路６２は、第２のデータレジスタ７２に一時記憶され
た３０ビット幅のパラレル信号から、３ビット毎の多数
決論理操作により１０ビット幅のパラレル信号を生成す
る。第３の遅延回路４３は、各々制御電圧Ｖにより遅延
量が制御される３０個のインバータを直列に接続してな
り、初段のインバータに第２の遅延回路４２の最終段イ
ンバータの出力信号が入力される。第３のラッチ回路５
３は、３０個のＦＦを備えており、ＣＬＫ２信号に応答
して第３の遅延回路４３の各インバータの出力信号をラ
ッチする。第３のデータレジスタ７３は、第３のラッチ
回路５３から供給された３０ビット幅のパラレル信号を
一時記憶する。第３のデータリカバリ回路６３は、第３
のデータレジスタ７３に一時記憶された３０ビット幅の
パラレル信号から、３ビット毎の多数決論理操作により
１０ビット幅のパラレル信号を生成する。多数決回路８
０は、第１、第２及び第３のデータリカバリ回路６１，
６２，６３の各々により生成された１０ビット幅のパラ
レル信号から、１ビット毎の多数決論理操作により１０
ビット幅のＰ信号を生成し、該Ｐ信号を出力する。
【００１６】図２の変換コア３０ａによれば、Ｓ信号の
中の各データビットは第１、第２及び第３の遅延回路４
１，４２，４３の中を通過する間に３回ラッチされ、該
３回のラッチの結果が多数決論理操作にかけられる。し
たがって、より確からしいＰ信号が得られる。
中の各データビットは第１、第２及び第３の遅延回路４
１，４２，４３の中を通過する間に３回ラッチされ、該
３回のラッチの結果が多数決論理操作にかけられる。し
たがって、より確からしいＰ信号が得られる。
【００１７】さて、図１の説明中の具体例では、遅延回
路４０の総遅延量が１０ｎｓであり、１００ＭＨｚのＣ
ＬＫ２信号に応答してラッチ回路５０が１０ｎｓ間隔で
ラッチ動作をする。これら総遅延量とラッチ間隔とが合
致しないと、正しいシリアル−パラレル変換を実現でき
ない。例えば、ノイズに起因してラッチ間隔が１０ｎｓ
より１ｎｓの１／３だけ長くなると、Ｓ信号中の１デー
タビットがラッチされずに消失してしまう。また、この
ような不整合状態が長期間続くと、ラッチミスの影響が
どんどん蓄積されてしまう。これらの問題の解決策を次
に説明する。
路４０の総遅延量が１０ｎｓであり、１００ＭＨｚのＣ
ＬＫ２信号に応答してラッチ回路５０が１０ｎｓ間隔で
ラッチ動作をする。これら総遅延量とラッチ間隔とが合
致しないと、正しいシリアル−パラレル変換を実現でき
ない。例えば、ノイズに起因してラッチ間隔が１０ｎｓ
より１ｎｓの１／３だけ長くなると、Ｓ信号中の１デー
タビットがラッチされずに消失してしまう。また、この
ような不整合状態が長期間続くと、ラッチミスの影響が
どんどん蓄積されてしまう。これらの問題の解決策を次
に説明する。
【００１８】図３は、図１中の変換コア３０の他の変形
例を示している。図３の変換コア３０ｂは、第１及び第
２の遅延回路４１，４２と、第１及び第２のラッチ回路
５１，５２と、データレジスタ７１と、アライメントレ
ジスタ７２と、データリカバリ回路６０と、両レジスタ
７１，７２とデータリカバリ回路６０との間に介在した
切り出し回路９０とを有し、１Ｇｂｐｓのビットレート
を有するＳ信号を、１０ビット幅を有するＰ信号に変換
する機能を備えている。ここでも、図１の説明中の具体
例にならって、Ｓ信号のオーバーサンプリング率が３で
あり、ＣＬＫ２信号の周波数が１００ＭＨｚであるもの
とする。また、変換コア３０ｂに制御電圧Ｖを供給する
ＰＬＬは、３個のインバータをリング状に接続してなる
ＶＣＯを有し、１ＧＨｚの周波数を有するＣＬＫ０信号
を受け取るものとする。
例を示している。図３の変換コア３０ｂは、第１及び第
２の遅延回路４１，４２と、第１及び第２のラッチ回路
５１，５２と、データレジスタ７１と、アライメントレ
ジスタ７２と、データリカバリ回路６０と、両レジスタ
７１，７２とデータリカバリ回路６０との間に介在した
切り出し回路９０とを有し、１Ｇｂｐｓのビットレート
を有するＳ信号を、１０ビット幅を有するＰ信号に変換
する機能を備えている。ここでも、図１の説明中の具体
例にならって、Ｓ信号のオーバーサンプリング率が３で
あり、ＣＬＫ２信号の周波数が１００ＭＨｚであるもの
とする。また、変換コア３０ｂに制御電圧Ｖを供給する
ＰＬＬは、３個のインバータをリング状に接続してなる
ＶＣＯを有し、１ＧＨｚの周波数を有するＣＬＫ０信号
を受け取るものとする。
【００１９】図３において、第１の遅延回路４１は、各
々制御電圧Ｖにより遅延量が制御される４０個のインバ
ータを直列に接続してなり、初段のインバータにＳ信号
が入力される。第１のラッチ回路５１は、４０個のＦＦ
を備えており、ＣＬＫ２信号に応答して第１の遅延回路
４１の各インバータの出力信号をラッチする。データレ
ジスタ７１は、第１のラッチ回路５１から供給された４
０ビット幅のパラレル信号（入力データ）を一時記憶す
る。第２の遅延回路４２は、各々制御電圧Ｖにより遅延
量が制御される４０個のインバータを直列に接続してな
り、初段のインバータにＣＬＫ２信号が入力される。第
２のラッチ回路５２は、４０個のＦＦを備えており、Ｃ
ＬＫ２信号に応答して第２の遅延回路４２の各インバー
タの出力信号をラッチする。アライメントレジスタ７２
は、第２のラッチ回路５２から供給された４０ビット幅
のパラレル信号（クロックデータ）を一時記憶するため
のデータレジスタである。切り出し回路９０は、データ
レジスタ７１に一時記憶された入力データの中からアラ
イメントレジスタ７２のクロックデータに基づいてＣＬ
Ｋ２信号の１周期分のデータを切り出し、該切り出した
データをデータリカバリ回路６０に渡す。データリカバ
リ回路６０に渡されるデータは、通常は３０ビットから
なる。データリカバリ回路６０は、基本的には、３０ビ
ットデータから３ビット毎の多数決論理操作により１０
ビット幅のＰ信号を生成し、該Ｐ信号を出力する。
々制御電圧Ｖにより遅延量が制御される４０個のインバ
ータを直列に接続してなり、初段のインバータにＳ信号
が入力される。第１のラッチ回路５１は、４０個のＦＦ
を備えており、ＣＬＫ２信号に応答して第１の遅延回路
４１の各インバータの出力信号をラッチする。データレ
ジスタ７１は、第１のラッチ回路５１から供給された４
０ビット幅のパラレル信号（入力データ）を一時記憶す
る。第２の遅延回路４２は、各々制御電圧Ｖにより遅延
量が制御される４０個のインバータを直列に接続してな
り、初段のインバータにＣＬＫ２信号が入力される。第
２のラッチ回路５２は、４０個のＦＦを備えており、Ｃ
ＬＫ２信号に応答して第２の遅延回路４２の各インバー
タの出力信号をラッチする。アライメントレジスタ７２
は、第２のラッチ回路５２から供給された４０ビット幅
のパラレル信号（クロックデータ）を一時記憶するため
のデータレジスタである。切り出し回路９０は、データ
レジスタ７１に一時記憶された入力データの中からアラ
イメントレジスタ７２のクロックデータに基づいてＣＬ
Ｋ２信号の１周期分のデータを切り出し、該切り出した
データをデータリカバリ回路６０に渡す。データリカバ
リ回路６０に渡されるデータは、通常は３０ビットから
なる。データリカバリ回路６０は、基本的には、３０ビ
ットデータから３ビット毎の多数決論理操作により１０
ビット幅のＰ信号を生成し、該Ｐ信号を出力する。
【００２０】図４は、図３中の各回路ブロックの動作を
説明するための概念図である。アライメントレジスタ７
２のクロックデータは、ＣＬＫ２信号の波形を表してい
る。例えば、クロックデータビットの“１”から“０”
への遷移はＣＬＫ２信号の立ち下がりエッジを、クロッ
クデータビットの“０”から“１”への遷移はＣＬＫ２
信号の立ち上がりエッジをそれぞれ表している。したが
って、切り出し回路９０は、ＣＬＫ２信号の１周期が何
個のビットに相当するかを、アライメントレジスタ７２
のクロックデータから知ることができる。図４の例で
は、ｎ番目のサイクルにおいて、データレジスタ７１に
一時記憶された入力データの中から切り出し回路９０に
より３０ビットが切り出され、この３０ビットがデータ
リカバリ回路６０に渡されている。ｎ＋１番目のサイク
ルも同様である。
説明するための概念図である。アライメントレジスタ７
２のクロックデータは、ＣＬＫ２信号の波形を表してい
る。例えば、クロックデータビットの“１”から“０”
への遷移はＣＬＫ２信号の立ち下がりエッジを、クロッ
クデータビットの“０”から“１”への遷移はＣＬＫ２
信号の立ち上がりエッジをそれぞれ表している。したが
って、切り出し回路９０は、ＣＬＫ２信号の１周期が何
個のビットに相当するかを、アライメントレジスタ７２
のクロックデータから知ることができる。図４の例で
は、ｎ番目のサイクルにおいて、データレジスタ７１に
一時記憶された入力データの中から切り出し回路９０に
より３０ビットが切り出され、この３０ビットがデータ
リカバリ回路６０に渡されている。ｎ＋１番目のサイク
ルも同様である。
【００２１】何らかの原因でＣＬＫ２信号の１周期が例
えば１０ｎｓより１ｎｓの１／３だけ長くなると、切り
出し回路９０は、データレジスタ７１に一時記憶された
入力データの中から３１ビットを切り出し、この３１ビ
ットをデータリカバリ回路６０に渡す。データリカバリ
回路６０は、Ｍａを１以上の整数とするとき、渡された
３１ビット中の３Ｍａ＋１個の連続０値ビットからＭａ
個の０値ビットを復元し、又は３Ｍａ＋１個の連続１値
ビットからＭａ個の１値ビットを復元した後、残りのビ
ットに３ビット毎の多数決論理操作を施すことにより、
１０ビット幅のＰ信号を生成する。つまり、ＣＬＫ２信
号の１周期が１０ｎｓより長くなっても、入力ビットの
消失を生じることなく正しいシリアル−パラレル変換を
実現できる。２９ビットが切り出された場合には、Ｍｂ
を１以上の整数とするとき、３Ｍｂ−１個の連続０値ビ
ットからＭｂ個の０値ビットが復元され、又は３Ｍｂ−
１個の連続１値ビットからＭｂ個の１値ビットが復元さ
れた後、残りのビットに３ビット毎の多数決論理操作が
施される。
えば１０ｎｓより１ｎｓの１／３だけ長くなると、切り
出し回路９０は、データレジスタ７１に一時記憶された
入力データの中から３１ビットを切り出し、この３１ビ
ットをデータリカバリ回路６０に渡す。データリカバリ
回路６０は、Ｍａを１以上の整数とするとき、渡された
３１ビット中の３Ｍａ＋１個の連続０値ビットからＭａ
個の０値ビットを復元し、又は３Ｍａ＋１個の連続１値
ビットからＭａ個の１値ビットを復元した後、残りのビ
ットに３ビット毎の多数決論理操作を施すことにより、
１０ビット幅のＰ信号を生成する。つまり、ＣＬＫ２信
号の１周期が１０ｎｓより長くなっても、入力ビットの
消失を生じることなく正しいシリアル−パラレル変換を
実現できる。２９ビットが切り出された場合には、Ｍｂ
を１以上の整数とするとき、３Ｍｂ−１個の連続０値ビ
ットからＭｂ個の０値ビットが復元され、又は３Ｍｂ−
１個の連続１値ビットからＭｂ個の１値ビットが復元さ
れた後、残りのビットに３ビット毎の多数決論理操作が
施される。
【００２２】なお、図２の構成と図３の構成とを融合さ
せてなる変換コアを採用することもできる。
せてなる変換コアを採用することもできる。
【００２３】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、ＰＬＬ内のＶＣＯを利用し、各々ＶＣＯに連動する
複数の遅延素子を直列に接続し、初段の遅延素子にシリ
アル信号を入力することとしたので、シフトレジスタを
用いない高速・高信頼性のＳＰＣを提供することができ
る。
ば、ＰＬＬ内のＶＣＯを利用し、各々ＶＣＯに連動する
複数の遅延素子を直列に接続し、初段の遅延素子にシリ
アル信号を入力することとしたので、シフトレジスタを
用いない高速・高信頼性のＳＰＣを提供することができ
る。
【図１】本発明に係るシリアル−パラレル変換器（ＳＰ
Ｃ）の構成例を示すブロック図である。
Ｃ）の構成例を示すブロック図である。
【図２】図１中の変換コアの変形例を示すブロック図で
ある。
ある。
【図３】図１中の変換コアの他の変形例を示すブロック
図である。
図である。
【図４】図３中の各回路ブロックの動作を説明するため
の概念図である。
の概念図である。
１０ 位相同期ループ（ＰＬＬ） １１ 位相差検出器 １２ 電圧制御発振器（ＶＣＯ） １３ インバータ（論理素子） ２０ 分周器 ３０，３０ａ，３０ｂ 変換コア ４０〜４３ 遅延回路 ４９ インバータ（遅延素子） ５０〜５３ ラッチ回路 ５９ フリップフロップ（ＦＦ） ６０〜６３ データリカバリ回路 ７１〜７３ データレジスタ ８０ 多数決回路 ９０ 切り出し回路 ＣＬＫ０ 基準クロック信号 ＣＬＫ１ 発振クロック信号 ＣＬＫ２ ラッチクロック信号 Ｐ パラレル信号 Ｓ シリアル信号 Ｖ 制御電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−150940（ＪＰ，Ａ) 特開 昭58−92130（ＪＰ，Ａ) 特開 昭59−108421（ＪＰ，Ａ) 特開 平５−191396（ＪＰ，Ａ) 特開 平６−77949（ＪＰ，Ａ) 特開 平９−223950（ＪＰ，Ａ) 特開 平９−246920（ＪＰ，Ａ) 特開 平９−275332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 9/00 H03L 7/06
Claims (12)
- 【請求項１】 所定のビットレートを有するシリアル信
号を、所定のビット幅を有するパラレル信号に変換する
ためのシリアル−パラレル変換器であって、 複数の論理素子をリング状に接続してなる電圧制御発振
器と、前記電圧制御発振器の発振周波数を制御するよう
に、基準クロック信号と前記電圧制御発振器の発振信号
との位相差に応じた制御電圧を前記複数の論理素子の各
々に供給するための位相差検出器とを有する位相同期ル
ープと、 各々前記制御電圧と同じ電圧により遅延量が制御される
複数の遅延素子を直列に接続してなり、かつ初段の遅延
素子に前記シリアル信号が入力される遅延回路と、 ラッチクロック信号に応答して前記複数の遅延素子の一
部又は全部の出力信号をラッチし、該ラッチの結果に基
づいて前記パラレル信号を出力するためのラッチ回路と
を備えたことを特徴とするシリアル−パラレル変換器。 - 【請求項２】 請求項１記載のシリアル−パラレル変換
器において、 前記ラッチクロック信号の周期は、前記シリアル信号の
ビットレートと、前記パラレル信号のビット幅とに応じ
て決定されたことを特徴とするシリアル−パラレル変換
器。 - 【請求項３】 請求項１記載のシリアル−パラレル変換
器において、 前記ラッチクロック信号の周期は、前記遅延回路の総遅
延量に等しいことを特徴とするシリアル−パラレル変換
器。 - 【請求項４】 請求項１記載のシリアル−パラレル変換
器において、 前記シリアル信号のオーバーサンプリング率に応じて前
記ラッチ回路の出力に所要のパラレルデータ復元操作を
施すためのデータリカバリ回路を更に備えたことを特徴
とするシリアル−パラレル変換器。 - 【請求項５】 所定のビットレートを有するシリアル信
号を、所定のビット幅を有するパラレル信号に変換する
ためのシリアル−パラレル変換器であって、 複数の論理素子をリング状に接続してなる電圧制御発振
器と、前記電圧制御発振器の発振周波数を制御するよう
に、基準クロック信号と前記電圧制御発振器の発振信号
との位相差に応じた制御電圧を前記複数の論理素子の各
々に供給するための位相差検出器とを有する位相同期ル
ープと、 各々前記制御電圧と同じ電圧により遅延量が制御される
複数の遅延素子を直列に接続してなり、かつ初段の遅延
素子に前記シリアル信号が入力される第１の遅延回路
と、 ラッチクロック信号に応答して前記第１の遅延回路の前
記複数の遅延素子の各々の出力信号をラッチするための
第１のラッチ回路と、 各々前記制御電圧と同じ電圧により遅延量が制御される
複数の遅延素子を直列に接続してなり、かつ初段の遅延
素子に前記第１の遅延回路の最終段の遅延素子の出力信
号が入力される第２の遅延回路と、 前記ラッチクロック信号に応答して前記第２の遅延回路
の前記複数の遅延素子の各々の出力信号をラッチするた
めの第２のラッチ回路と、 各々前記制御電圧と同じ電圧により遅延量が制御される
複数の遅延素子を直列に接続してなり、かつ初段の遅延
素子に前記第２の遅延回路の最終段の遅延素子の出力信
号が入力される第３の遅延回路と、 前記ラッチクロック信号に応答して前記第３の遅延回路
の前記複数の遅延素子の各々の出力信号をラッチするた
めの第３のラッチ回路と、 前記第１、第２及び第３のラッチ回路の各々のラッチ結
果に基づいて前記パラレル信号を出力するための多数決
回路とを備えたことを特徴とするシリアル−パラレル変
換器。 - 【請求項６】 請求項５記載のシリアル−パラレル変換
器において、 前記ラッチクロック信号の周期は、前記シリアル信号の
ビットレートと、前記パラレル信号のビット幅とに応じ
て決定されたことを特徴とするシリアル−パラレル変換
器。 - 【請求項７】 請求項５記載のシリアル−パラレル変換
器において、 前記ラッチクロック信号の周期は、前記第１、第２及び
第３の遅延回路の各々の総遅延量に等しいことを特徴と
するシリアル−パラレル変換器。 - 【請求項８】 請求項５記載のシリアル−パラレル変換
器において、 前記シリアル信号のオーバーサンプリング率に応じて前
記第１、第２及び第３のラッチ回路の各々の出力に所要
のパラレルデータ復元操作を施すためのデータリカバリ
回路を更に備えたことを特徴とするシリアル−パラレル
変換器。 - 【請求項９】 所定のビットレートを有するシリアル信
号を、所定のビット幅を有するパラレル信号に変換する
ためのシリアル−パラレル変換器であって、 複数の論理素子をリング状に接続してなる電圧制御発振
器と、前記電圧制御発振器の発振周波数を制御するよう
に、基準クロック信号と前記電圧制御発振器の発振信号
との位相差に応じた制御電圧を前記複数の論理素子の各
々に供給するための位相差検出器とを有する位相同期ル
ープと、 各々前記制御電圧と同じ電圧により遅延量が制御される
複数の遅延素子を直列に接続してなり、かつ初段の遅延
素子に前記シリアル信号が入力される第１の遅延回路
と、 ラッチクロック信号に応答して前記第１の遅延回路の前
記複数の遅延素子の各々の出力信号をラッチするための
第１のラッチ回路と、 各々前記制御電圧と同じ電圧により遅延量が制御される
複数の遅延素子を直列に接続してなり、かつ初段の遅延
素子に前記ラッチクロック信号が入力される第２の遅延
回路と、 前記ラッチクロック信号に応答して前記第２の遅延回路
の前記複数の遅延素子の各々の出力信号をラッチするた
めの第２のラッチ回路と、 前記第２のラッチ回路のラッチ結果に基づいて前記第１
のラッチ回路のラッチ結果の中から前記ラッチクロック
信号の１周期分のデータを切り出し、該切り出したデー
タに基づいて前記パラレル信号を出力するための切り出
し回路とを備えたことを特徴とするシリアル−パラレル
変換器。 - 【請求項１０】 請求項９記載のシリアル−パラレル変
換器において、 前記ラッチクロック信号の周期は、前記第１及び第２の
遅延回路の各々の総遅延量より短いことを特徴とするシ
リアル−パラレル変換器。 - 【請求項１１】 請求項９記載のシリアル−パラレル変
換器において、 前記シリアル信号のオーバーサンプリング率に応じて前
記切り出し回路の出力に所要のパラレルデータ復元操作
を施すためのデータリカバリ回路を更に備えたことを特
徴とするシリアル−パラレル変換器。 - 【請求項１２】 請求項１１記載のシリアル−パラレル
変換器において、 前記第１及び第２の遅延回路の各々の前記遅延素子の数
は、前記パラレル信号のビット幅と、前記シリアル信号
のオーバーサンプリング率との積より多いことを特徴と
するシリアル−パラレル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20450199A JP3325001B2 (ja) | 1998-08-04 | 1999-07-19 | シリアル−パラレル変換器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22004598 | 1998-08-04 | ||
| JP10-220045 | 1998-08-04 | ||
| JP20450199A JP3325001B2 (ja) | 1998-08-04 | 1999-07-19 | シリアル−パラレル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114982A JP2000114982A (ja) | 2000-04-21 |
| JP3325001B2 true JP3325001B2 (ja) | 2002-09-17 |
Family
ID=26514498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20450199A Expired - Fee Related JP3325001B2 (ja) | 1998-08-04 | 1999-07-19 | シリアル−パラレル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325001B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4579108B2 (ja) * | 2004-09-07 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 同期装置及び半導体装置 |
| CN112910467B (zh) * | 2019-12-03 | 2022-09-09 | 烽火通信科技股份有限公司 | 一种nrz编码电路、编码器及高速接口电路 |
-
1999
- 1999-07-19 JP JP20450199A patent/JP3325001B2/ja not_active Expired - Fee Related
Also Published As
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|---|---|
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