JP3324363B2 - 破損検知手段を有する半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップ内部
回路の破損検知方法の関する。特に、クラック或いは焼
損、半導体内の酸化膜或いは配線の破裂等、チップ内部
の複数箇所にわたる比較的激しい損傷が同時に発生し、
通常のチップ出力信号からは以上の判断が困難な場合に
おいても、チップの損傷による障害を高い確度で容易に
検知し、電子システムを確実にフェールセーフ動作せし
める手法に関する。

【０００２】

【従来の技術】図９に本発明に関する半導体回路を適用
した電子システムの従来例を示す。図に示したシステム
構成は、例えば自動車に用いられる各種制御装置の例で
ある。図において制御装置１０は、各種の入力データを
もとに負荷２０の駆動を制御するもので、制御回路１、
負荷駆動用トランジスタ２、駆動回路３、出力モニタ回
路４から構成されている。制御回路１は駆動回路３を介
して負荷駆動用トランジスタ２のオン／オフを行うため
の制御信号を発生させる回路であり、駆動回路３は制御
回路１からの信号に応じて負荷駆動用トランジスタ２の
ゲートに適切なレベルの電圧を印加するためのレベルシ
フト機能を有するものである。また、制御回路１は出力
モニタ回路４の出力により負荷駆動用トランジスタ２の
出力電圧を監視し、異常を検知した時に負荷２０と電源
線４０の間に接続されているフェールセーフ用リレー３
０を遮断状態として負荷２０の駆動を停止しシステムの
安全を確保する。例えば、制御回路１が負荷駆動用トラ
ンジスタ２を導通状態とするように信号を出力している
時、負荷２０及び負荷駆動用トランジスタ２が正常に動
作していればその出力端子電圧は接地電位に近いレベル
となっている。この出力端子電圧が所定の値より大きく
なっている時には負荷２０の短絡又は負荷駆動用トラン
ジスタ２のオープンその他の異常が考えられる。同様に
して、制御回路１が負荷駆動用トランジスタ２を遮断状
態にするように信号を出力している時、正常であれば出
力端子電圧はほぼ電源電圧レベルとなる。この出力端子
電圧が所定の値より小さいときには負荷駆動用トランジ
スタ２の短絡その他の故障等の異常が考えられる。この
ような電子システムにおいては制御回路１には高度の判
断や演算が必要であり、通常マイクロコンピュータが用
いられているが、比較的簡単な処理で可能な場合にはＡ
ＳＩＣを用いることも有りうる。従って、負荷駆動用ト
ランジスタ２、駆動回路３、出力モニタ回路４等を含
め、システムの小型化低コスト化を図るため半導体チッ
プに集積化することが考えられる。

【０００３】しかしながら、このような電子システムの
半導体による集積化を行う際には以下のような問題点が
あった。例えば、負荷駆動用トランジスタ２と駆動回路
３と出力モニタ回路４を同一の半導体チップに集積化し
た場合、通常状態では予測出来なかった何等かの外部的
又は内部的なストレスにより半導体チップの複数箇所が
同時に破損するような場合も想定される。この時、負荷
駆動用トランジスタ２或いは駆動回路３と出力モニタ回
路４が破損して、制御回路１は負荷駆動用トランジスタ
２を遮断状態にするように信号を出力しているにも拘ら
ず負荷駆動用トランジスタ２が短絡状態或いは導通状態
となり、かつ出力モニタ回路４のモニタ出力が負荷駆動
用トランジスタ２が遮断状態となっていることを示す
（上記の例では、出力端子電圧が電源電圧レベル）信号
値を示してしまう状態となることが考えられる。このよ
うな状態となると、制御回路１では何等異常を検知する
ことが出来ず、従ってフェールセーフ用リレー３０を遮
断する動作も行われない。この時のシステムの挙動とし
ては、負荷駆動用トランジスタ２を遮断状態として負荷
２０の駆動を停止すべき時であるにも拘らず負荷駆動用
トランジスタ２は導通状態を継続し、負荷２０の駆動を
行っている状態となり、安全上好ましくない。従って、
負荷駆動用トランジスタ２と駆動回路３と出力モニタ回
路４を同一の半導体チップ上に集積するためには、この
半導体チップとは別に上記故障状態を検知し、制御回路
１に知らせる手段が外部回路として必要となり、これに
よるシステム規模及びコストの増大を招き、小型・低コ
スト化の観点から好ましいこととはならない。

【０００４】このため、従来は例えば特開平６−７７３
００号公報に示されているような半導体集積回路の損傷
検知法が知られている。これは半導体集積回路の製造工
程において発生するチップの微細なひび割れを検出する
ために考案されたもので、以下図１０により説明する。
図１０（ａ）は半導体チップの平面図、（ｂ）は検査用
パッド１３ａを含む断面図である。図１０（ａ）におい
て、回路が組み込まれた素子領域となる回路部１２が半
導体チップの中央部にあり、これを囲むように入出力ア
ルミパッド、基板に接続されたパッド１３ｂが配置され
ており、また（ｂ）図に示されるように半導体チップは
拡散層１５ａ、ｐ型シリコン（Ｓｉ）基板１７、フィー
ルド酸化膜１８、保護用ＰＳＧ膜１９で構成されてお
り、ｎ型拡散層１５はアルミリング１４に接続された状
態でチップ１１の周縁部沿ってにループ状に図１０
（ａ）に示すように形成されている。また、このアルミ
リング１４はポリシリコン接続部１６によって検査用パ
ッド１３ａに接続されており、検査用パッド１３ａはポ
リシリコン接続部１６ａによって回路部１２に接続され
ている。半導体チップはダイボンディング、ワイヤボン
ディングあるいは樹脂モールド等の工程で発生するスト
レスによりひび割れを生じる場合があり、これを従来は
以下のようにして検知していた。即ち、検査用パッド１
３ａと基板に接続されたパッド１３ｂにｎ型拡散層１５
とｐ型Ｓｉ基板１７が逆バイアスになるように電圧を印
加する。ｎ型拡散層１５とｐ型Ｓｉ基板１７のｐｎ接合
の一部にひび割れが発生していればその部分にリーク電
流が流れるため、このリーク電流の有無でひび割れを検
知していた。さらに、従来公知である特開平６−７７３
００号公報においては、半導体製造過程での突き上げピ
ンによる背面からの局所的なストレスにより半導体チッ
プの回路面に発生する微細なひび割れを検出する手法と
して、半導体チップの素子領域（回路部）で製造の際に
ひび割れ発生が予想される部分に、基板と反対導電型の
不純物拡散層と、この不純物拡散層に接続されている第
１のパッドと、基板に接続されている第２のパッドとを
備える構成とし、これら第１及び第２のパッド間に基板
と上記不純物拡散層とが互いに逆バイアスとなるように
電圧を印加し、リーク電流の有無でチップ回路面の微細
なひび割れの発生を検知する手法を採っている。

【０００５】

【発明が解決しようとする課題】上述のように、従来公
知の半導体集積回路の破損検知方法は製造工程での破損
検知を対象にしているため、図９に示した電子システム
の動作中におけるフェールセーフ機能を確保するための
場合には以下のような問題点があった。上記特開平６−
７７３００号公報に示した従来の検知手法においては、
電子システムのフェールセーフ動作の起動を誤りなく行
うためには半導体回路の異常動作を起こすレベルのリー
ク電流の有無を確実に且つ迅速に検知することが要求さ
れる。上記特開平６−７７３００号公報では半導体集積
回路の製造工程での検査を目的としており、半導体集積
回路が実動状態に無い場合のいわば静的な状態での検査
を行うものであり、ｐｎ接合のリーク電流のみの測定が
可能である。一方、電子システム内で動作中の半導体集
積回路では、リーク電流を測定しようとするｐｎ接合部
及びその周辺に寄生的に形成されている容量、或いは周
辺の他の回路のトランジスタのオンオフ動作の影響等に
よる電流変化が生じてｐｎ接合の異常によるリーク電流
であるか、回路動作に伴う過渡的な電流変化なのかの識
別が非常に困難で、的確なフェールセーフ機能の起動が
出来ない。さらに、リーク電流の測定そのものにおいて
もｐｎ接合の異常を迅速に検出するためには、例えばナ
ノアンペアからミリアンペア程度の微小電流の高精度電
流測定が必要となる。従って、リーク電流と過渡的電流
変化の識別、及び高精度電流測定のための装置を必要と
してコストアップをもたらす。上記特開平６−７７３０
０号公報に示された検知手法の適用目的である製造工程
での検査では、１台の検査装置で多くのチップを検査出
来るため多少のコストアップはさほど問題とはならない
が、例えば自動車に搭載する電子システムのフェールセ
ーフ用途では、個々のユニットに検査装置を備えること
が必要となり、たとえわずかなコストアップであっても
量産規模が大きいため問題となり、上記のように半導体
集積回路を用いることの狙いであった低コスト化の妨げ
となる。

【０００６】上記特開平６−７７３００号公報における
検知手法では、チップの周縁部の破損は検知出来るがチ
ップ内の各種機能回路の損傷は検知出来ない。このた
め、前述したようにチップ内の複数の回路が同時に損傷
したにも拘らず、故障の検知が出来ずにフェールセーフ
機能が起動しないことになり、電子システムの安全上極
めて好ましくない状態に対する解決策とはなり得ない。
また、上記特開平６−７７３００号公報に示されている
ように回路部内でひび割れが生じる位置を予め予想し
て、その位置に不純物拡散層を設けるという方法では突
き上げピンによる背面からのストレスが生じる位置を予
想することは可能であるが、電子システムに実装した状
態での実動中で半導体集積回路に生じる損傷位置を予め
予測することは困難であり、不特定位置に生じる損傷の
検知に対しては有効とは言えない。上記特開平６−７７
３００号公報に示された手法では、不純物拡散層をチッ
プ周縁部等に設ける構成となっているが、より検知確度
を上げるために出来るだけ多くの部分に不純物拡散層を
形成することは不純物拡散層の占有面積が増加し、チッ
プ内での回路部に対する有効利用率が低下し結果的には
チップコストの上昇を招く。このため、不純物拡散層は
チップ面積、即ちチップコストの許す範囲でしか配置出
来ないことになる。この解決策としてトレンチを形成し
トレンチ側面に拡散層を形成することにより面積利用率
の向上を図ることも考えられるが、製造プロセスが複雑
となりこれもコストの上昇を招くことになる。本発明に
おいては、上述のような問題点を解決し、電子システム
内で実装状態にあっても半導体集積回路内の損傷を検出
し得る手段を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１においては、半導体集積回路の半導体基
板上に絶縁膜を形成し、この絶縁膜上に素子領域とする
複数の半導体の島を形成し、これら各島間を絶縁膜で絶
縁分離した所謂ＳＯＩ構造としておき、これら各島の電
位を監視し、何れか一つ以上の島の電位が所定値の範囲
外となったときに異常検知信号を出力する島電位監視回
路を備え、かつこの異常検知信号発生時に電子システム
のフェールセーフ機能を起動するフェールセーフ起動手
段を備えた構成としている。また、この場合、請求項２
においては島電位監視回路は監視対象となる島以外の素
子領域中に形成しており、所望の基準電圧を発生する基
準電圧発生回路を有し、かつ基準電圧と監視対象である
島の電位とを比較することにより該異常検知信号を出力
するコンパレータとを含んでいる。さらに請求項３にお
いては複数の島電位監視回路を備え、かつこれら複数の
島電位監視回路のそれぞれの異常検知出力の論理和を求
める異常検知信号の論理和演算手段を有している。そし
てこれら異常検知信号論理和演算手段は請求項４に示し
たように島電位監視回路で監視されている島以外の領域
に形成されている。ここで、上記異常検知信号論理和演
算手段は請求項５で述べたように、異常検知信号がハイ
レベルの時に異常を示す所謂ハイアクティブ信号である
場合は、該複数の島電位監視回路のそれぞれの出力はそ
れぞれに対応した複数のダイオードのアノードに接続さ
れ、これらダイオードのカソード側は共通に接続されか
つ抵抗によりプルダウンした構成とし、該共通に接続さ
れたカソード信号を出力としている。逆に、異常検知信
号がロウレベルのとき異常を示す所謂ロウアクティブ信
号である場合は、該複数の島電位監視回路の出力をそれ
ぞれに対応した複数のダイオードのカソードに接続さ
れ、これらダイオードのアノード側は共通に接続されか
つ抵抗によりプルアップした構成とし、該共通に接続さ
れたアノード信号を出力としている。

【０００８】

【発明の実施の形態】以下、本発明を図面に基づいて説
明する。

【０００９】

【実施の形態１】 （構成）図１及び図２に本発明の第１の実施の形態を示
す。ｎ型シリコン基板を持つ接合分離型ＣＭＯＳ構造の
半導体チップ１００上に、回路群Ａ１１０、回路群Ｂ１
１１、回路群Ｃ１１２、回路群Ｄ１１３、回路群Ｅ１１
４がそれぞれ形成されており、回路群Ａ１１０と回路群
Ｂ１１１に共通のＰウェル１２０、回路群Ｂ１１１と回
路群Ｃ１１２に共通のＰウェル１２１が形成されてい
る。ここで、例えば回路群Ａ１１０又は回路群Ｂ１１１
は図９における駆動回路３を含むものであり、回路群Ｃ
１１２又は回路群Ｄ１１３は図９における出力モニタ回
路４を含むものである。図１は半導体チップ１００の上
面図であり、図２（ａ）は図１中のａ〜ａ’における断
面図である。ｎ型シリコン基板上に形成されたｐ型のソ
ース及びドレイン、ポリシリコンのゲートによりｐチャ
ンネルのＭＯＳトランジスタが構成され、またｎ型シリ
コン基板上にｐ型のウェル１２０、１２１を形成し、こ
のＰウェル１２０にｎ型のソース及びドレイン、ポリシ
リコンのゲートを形成することによりｎチャンネルのＭ
ＯＳトランジスタが構成される。さらにＳｉＯ₂等の絶
縁膜１６７を挟んで必要な部分にコンタクトを形成し、
図示していないがアルミ等の金属或いはポリシリコン等
を用いた配線層を加えて所望の機能を実現するように各
素子が接続される。また、ｎ型基板は電源電圧レベル
に、Ｐウェル１２０は接地レベルにバイアスされてお
り、形成されている素子間の電気的な絶縁分離を実現し
ている。

【００１０】回路群Ａ１１０にはウェル電位監視回路１
３０ａが含まれており、このウェル電位監視回路１３０
ａはＰウェル１２１に設けられたコンタクト部１６１に
接続された配線１８０を介してＰウェル１２１の電位を
入力し、この電位異常の有無を監視する。図２（ｂ）は
コンタクト部１６１近辺の断面図として図１におけるｂ
〜ｂ’部分を示したものである。ウェル電位監視回路１
３０ａの出力は配線１８３を介してダイオード１４０ａ
のアノード側に接続されており、このダイオード１４０
ａのカソード側は配線１８６を介して出力パッド１５０
に接続されている。図２（ｃ）は図１中のｃ〜ｃ’の断
面図で、ダイオード１４０ａはｎ型基板上に設けられた
絶縁膜１６８上にポリシリコン等を用いてｎ型領域とｐ
型領域を接合して形成され、絶縁膜１６７を挟んでアノ
ード側に配線１８３が、カソード側に配線１８６が接続
されている。同様に回路群Ｃ１１２にはウェル電位監視
回路１３０ｂが含まれており、Ｐウェル１２２に設けら
れたコンタクト部１６２に接続された配線１８１を介し
てこのＰウェル１２２の電位を入力し、この電位の異常
の有無を監視する。ウェル電位監視回路１３０ｂの出力
は配線１８４を介してダイオード１４０ｂのアノード側
に接続され、カソード側は配線１８６を介して出力パッ
ド１５０に接続されている。さらに回路群Ｅ１１４には
ウェル電位監視回路１３０ｃが含まれており、Ｐウェル
１２０に設けられたコンタクト部１６０に接続された配
線１８２を介してこのＰウェル１２０の電位が入力さ
れ、この電位の異常の有無を監視する。ウェル電位監視
回路１３０ｃの出力は配線１８５を介してダイオード１
４０ｃのアノード側に接続され、カソード側は配線１８
６を介して出力パッド１５０に接続されている。また、
ウェル電位監視回路１３０ａ、１３０ｂ、１３０ｃの出
力はそれぞれ監視しているウェルの電位が正常であれば
ロウレベル、異常であればハイレベルとなるものであ
り、出力パッド１５０に接続された配線１８６にはプル
ダウン抵抗１７０が接続されている。従って、ウェル電
位監視回路１３０ａ、１３０ｂ、１３０ｃのうちの何れ
か一つでもウェル電位の異常を検出すると出力パッド１
５０にはハイレベルが現われる。

【００１１】図３にウェル電位監視回路１３０ａ、１３
０ｂ、１３０ｃとその周辺の回路図を示す。ウェル電位
監視回路１３０ａはコンパレータ１３１ａと基準電圧生
成回路１３２ａとで構成されている。コンパレータ１３
１ａの非反転入力端子には配線１８０が接続されＰウエ
ル１２１の電位が入力される。コンパレータ１３１ａの
反転入力端子には基準電圧生成回路１３２ａの出力が接
続され、所定の一定電圧が供給される。基準電圧生成回
路１３２ａは半導体チップ１００への電源端子Ｖｄｄに
供給される所定の一定電圧から抵抗分割によって所望の
定電圧を生成するものである。さらに、コンパレータ１
３１ａの出力はダイオード１４０のアノード側に接続さ
れ、このダイオードのカソード側が出力パッド１５０に
接続されている。同様に、ウェル電位監視回路１３０
ｂ、１３０ｃも図示の如くに接続されている。

【００１２】（作用）図１において、何らかの外部的或
いは内部的ストレスによって回路群Ａ１１０及び回路群
Ｂ１１１に跨って形成されているＰウェル１２０が損傷
を受けひび割れ等を生じると、ｎ型基板とＰウェル領域
との間に形成されているｐｎ接合部の一部に損傷を生じ
ダイオード特性を示さなくなる。ｎ型基板は電源電位レ
ベルに、Ｐウェル１２０は接地レベルにバイアスされて
おり、従って上記損傷部にリーク電流が流れ、これによ
りＰウェル１２０内に分布定数的に存在している抵抗成
分によりＰウェル１２０の電位が接地レベルよりも上昇
する。この時のリーク電流の経路を図４に示す。なお、
図４は図２（ａ）で示したものと同じ部分の断面図であ
る。図４において、半導体チップ１００のｎ型基板は、
コンタクト部１９０、１９１をはじめ図示していない複
数のコンタクト部を介して電源電圧（Ｖｄｄ）レベルに
バイアスされている。同様にＰウェル１２０、１２１は
コンタクト部１９２、１９３をはじめ図示していない複
数のコンタクト部により接地レベルにバイアスされてい
る。ここで、Ｐウェル１２０の図示部分に損傷が生じ基
板とのｐｎ接合が部分的に破壊されると図中の矢印で示
す経路でリーク電流が流れる。このリーク電流によるＰ
ウェル１２０の電位上昇は図１及び図３に示したウェル
電位監視回路１３０ｃによって検知される。例えば、ウ
ェル電位監視回路１３０ｃ内の基準電位生成回路１３２
ｃの出力電圧を１Ｖ（ボルト）に設定しておくと、リー
ク電流によるＰウェル１２０の電位上昇が１Ｖを超えた
場合コンパレータ１３１ｃの出力はハイレベルとなり、
出力パッド１５０を介してチップ外部に異常を知らせる
ことが出来る。

【００１３】ウェル電位監視回路１３０ａ、１３０ｂも
同様の働きで、それぞれＰウェル１２１、１２２の電位
異常として現われるチップ損傷を検知出来る。例えば、
図１の半導体チップ１００は、図９の負荷駆動用トラン
ジスタ２と駆動回路３及び出力モニタ回路４を上記回路
群と共に集積化したものであって、回路群Ａ１１０及び
回路群Ｂ１１１は図９の駆動回路３を含むものであり、
また回路群Ｃ１１２及び回路群Ｄは図９の出力モニタ回
路４を含むものであるとする。ここで上述のように図９
における制御回路１が負荷駆動用トランジスタ２を遮断
状態にするように信号を出力しているにも拘らず、駆動
回路３と出力モニタ回路４の破損により負荷駆動用トラ
ンジスタ２が導通状態となり、かつ出力モニタ回路４の
モニタ出力が負荷駆動用トランジスタ２が遮断状態にな
っていることを示す信号値に固定してしまう状態が生じ
ても、少なくともウェル電位監視回路１３０ｃが駆動回
路３を含む回路群Ａ１１０、Ｂ１１１の異常を検知して
出力パッド１５０を介して制御回路１に異常を知らせる
ことができる。これにより制御回路１がフェールセーフ
用リレー３０を遮断状態にしシステムの安全を確保する
ことが可能となる。

【００１４】以上の説明では、半導体基板をｎ型、ウエ
ルをｐ型として説明したが、それぞれを反対導電型とし
ても全く同様である。また、ウェル電位監視回路は半導
体チップ全体のウェルの数に応じて複数個備えることで
検知確度を向上し得る。

【００１５】

【実施の形態２】以下本発明による第２の実施の形態に
ついて説明する。 （構成）図５は半導体チップ２００の上面図であり、図
６（ａ）は図５におけるｄ〜ｄ’部分の断面図である。
半導体チップ２００は、図６（ａ）に示すようにｎ型シ
リコン基板上の全面に絶縁酸化膜２５０を形成し、この
絶縁酸化膜２５０上に素子領域であるｎ型、ｐ型の半導
体の島２０１〜２０６を形成し、更に各島の間を絶縁酸
化膜で分離したいわゆるＳＯＩ構造を有している。各島
２０１〜２０６には島と反対導電性のソース、ドレイ
ン、ポリシリコンのゲートが形成され、それぞれｐチャ
ンネル、ｎチャンネルのＭＯＳトランジスタが構成され
ている。更にＳｉＯ₂等の絶縁膜２５１を挟んで必要な
部分にコンタクトを形成し、図示していないがアルミ等
の金属あるいはポリシリコン等を用いた配線層を加えて
所望の機能を実現するように各素子が接続される。ここ
で、ｎ型の島は電源電圧レベルに、ｐ型の島は接地レベ
ルにバイアスされているいるが、ｎ型基板のレベルはフ
ローティング、固定バイアスの何れでも良い。また、実
施の形態１における図１で示したように、ウェル電位監
視回路１３０ａ〜１３０ｃと同様の回路構成を有する島
電位監視回路１３０−１ａ〜１３０−１ｃ及び１３０−
２ａ〜１３０−２ｃを備えている。これら島電位監視回
路１３０−１ａ〜１３０−１ｃ及び１３０−２ａ〜１３
０−２ｃはそれぞれ図５に示したごとく、コンタクト部
２３０〜２３５より配線２１７〜２２２を介して島２０
１〜２０６の電位を入力することによりこれら電位の異
常の有無を監視し、その出力はそれぞれ図示のごとく配
線２１１〜２１６を介しダイオード１４０ｄ〜１４０ｉ
のアノードに接続されている。更にダイオード１４０ａ
〜１４０ｉのカソードは配線２１０を介して出力パッド
１５０に接続されている。図６（ｂ）に図５のコンタク
ト部２３２を含むｅ〜ｅ’部分の断面図を、また、図６
（ｃ）には図５のダイオード１４０ｄを含むｆ〜ｆ’部
分の断面図を示す。ダイオード１４０ｄは図示のように
ｎ型の島とこの島の中に形成されたｐ＋領域とで形成さ
れるｐｎ接合を用いるか、あるいは実施の形態１（図２
（ｃ））で示したようなポリシリコンを用いたものでも
良い。

【００１６】島電位監視回路１３０−１ａ〜１３０−１
ｃ及び１３０−２ａ〜１３０−２ｃの出力はそれぞれ監
視している島の電位が正常であればロウレベル、異常で
あればハイレベルとなるものであり、出力パッド１５０
に接続された配線２１０にはプルダウン抵抗１７０が接
続されている。従って、島電位監視回路１３０−１ａ〜
１３０−１ｃ及び１３０−２ａ〜１３０−２ｃのうちの
何れか一つでも島電位の異常を検出すると出力パッドに
はハイレベルが現われる。図７に島電位監視回路１３０
−１ａ〜１３０−１ｃ及び１３０−２ａ〜１３０−２ｃ
とその周辺の回路図を示す。島電位監視回路１３０−１
ａはコンパレータ１３１ｄと、基準電位生成回路１３２
ｄとから構成されているもので、実施の形態１における
ウェル電位監視回路１３０と同じ構成である。同様に、
島電位監視回路１３０−１ｂ、１３０−１ｃもウェル電
位監視回路１３０と同じ構成である。また、島電位監視
回路１３０−２ａ、１３０−２ｂ、１３０−２ｃと上記
島電位監視回路（１３０−１ａ〜ｃ）との構造上の相違
は、コンパレータの反転入力と非反転入力への接続が逆
になっていることのみである。これは、監視する島の電
位が正常時には電源電位レベルか接地レベルかの違いに
よるものである。その他の構成は図７の回路図のごとく
実施の形態１とほぼ同様である。

【００１７】（作用）以下、図８により本実施の形態の
作用につき説明する。既に述べたごとく、ｎ型の島２０
２、２０３、２０６は電源電圧レベル（ここでは５Ｖと
仮定する）にバイアスされており、ｐ型の島２０１、２
０４、２０５は接地レベルにバイアスされている。ま
た、ｐ型の島２０１の電位を監視している島電位監視回
路１３０−１ａで基準電圧生成回路１３２ｄの出力を例
えば１Ｖに設定しておき、ｎ型の島２０２の電位を監視
している島電位監視回路１３０−２ａで基準電圧生成回
路１３２ｅの出力を例えば４Ｖに設定しておくとする。
その他の島電位監視回路も同様に、ｐ型の島を監視する
ものは基準電圧を１Ｖに、ｎ型の島を監視するものは基
準電圧を４Ｖに設定しておくものとする。ここで例えば
図８に示すように、島２０１と２０２に渉る損傷が生じ
ると島２０１と２０２の間の絶縁分離が破壊され、図示
の矢印で示す経路でリーク電流が流れる。この時それぞ
れの島内に分布定数的に存在している抵抗により島２０
１と２０２の電位は変動する。島２０１の電位変動が１
Ｖを超えると、島電位監視回路１３０−１ａの出力がハ
イレベルになり異常を検知する。同様に島２０２の電位
変動が１Ｖを超える（即ち島２０２の電位が４Ｖ以下に
なる）と、島電位監視回路１３０−１ａの出力がハイレ
ベルとなり異常を検知する。島電位監視回路１３０−１
ａ〜ｃ及び１３０−２ａ〜ｃの出力は、図７に示したよ
うにダイオード１４０を介して出力パッド１５０に接続
されているため、何れか一つでもハイレベルを出力（異
常を検知）すると外部にこれを知らせることができる。
従って例えば図９のシステムで、負荷駆動用トランジス
タ２と駆動回路３及び出力モニタ回路４を集積化した半
導体を用いても、本発明を適用すると複数回路の同時損
傷を高い確度で検知でき、制御回路１がフェールセーフ
用リレー３０を遮断状態にしてシステムの安全を確保す
ることが可能となる。

【００１８】本実施の形態では、各島はｎ型又はｐ型毎
に絶縁分離される構造で説明したが、一つの島の中にウ
ェルを設け、島内でＣＭＯＳ構成の回路を形成したもの
として分離することも考えられ、分離する範囲は任意で
ある。従って、実施の形態１で説明したウェル電位監視
回路と実施の形態２で説明した島電位監視回路を併用す
ることも容易に考えられる。なお、実施の形態１及び２
において図３及び図７で説明した構成はウェル電位又は
島電位監視回路の異常検知出力をハイアクティブとした
場合のものであった。これに対しロウアクティブとした
場合は各監視回路中のコンパレータ１３１の入力端子へ
の接続は非反転入力端子と反転入力端子とが互いに逆に
なり、また、各ダイオード１４０の接続もアノードとカ
ソードが逆になり、出力パッドに接続されているプルダ
ウン抵抗はプルアップ抵抗になることは言う迄もない。

【００１９】

【発明の効果】以上述べたように本発明によれば、 １）同一半導体チップ内の複数の回路が同時に損傷して
も、高い確度でこれを検知可能で、電子システムのフェ
ールセーフ性を向上し得る。

【００２０】２）同一半導体チップ上に集積化された小
規模の回路のみで実現し得るため、損傷検知のためのコ
スト増加は事実上ゼロに近く、また監視回路と披監視回
路の同一チップ上での集積化を可能とし、電子システム
の低コスト化を更に進めることが可能となる。

【図面の簡単な説明】

【図１】本発明における第１の実施の形態を示す上面
図。

【図２】（ａ）は本発明の第１の実施の形態を示す断面
図、（ｂ）は本発明の第１の実施の形態におけるコンタ
クト部近辺の状況を示す断面図、（ｃ）は本発明の第１
の実施の形態における出力側への配線に挿入されるダイ
オードの構成を示す断面図。

【図３】本発明の第１の実施の形態におけるウェル電位
監視回路及びその周辺部を示す回路図。

【図４】本発明の第１の実施の形態における半導体集積
回路内部に損傷を生じた場合のリーク電流経路を示す断
面図。

【図５】本発明における第２の実施の形態を示す上面
図。

【図６】（ａ）は本発明の第２の実施の形態を示す断面
図、（ｂ）は本発明の第２の実施の形態におけるコンタ
クト部近辺の状況を示す断面図、（ｃ）は本発明の第２
の実施の形態における出力側への配線に挿入されるダイ
オードの構成を示す断面図。

【図７】本発明の第２の実施の形態における島電位監視
回路及びその周辺部を示す回路図。

【図８】本発明の第２の実施の形態における半導体集積
回路内部に損傷を生じた場合のリーク電流経路を示す断
面図。

【図９】従来の制御装置で用いられる電子システムの系
統を示すブロック図。

【図１０】（ａ）は従来公知の半導体チップのひび割れ
検知手段を具備した半導体集積回路における電極構成を
示す上面図、（ｂ）は従来公知の例において検査用パッ
ドを含む半導体チップの構造を示す断面図。

【符号の説明】

１ … 制御回路 １４０ａ… ダイ
オード ２ … 負荷駆動用トランジスタ １４０ｂ… ダイ
オード ３ … 駆動回路 １４０ｃ… ダイ
オード ４ … 出力モニタ回路 １５０ … 出力
パッド １０ … 制御装置 １６０ … コ
ンタクト部 １１ … チップ １６１ … コ
ンタクト部 １２ … 回路部 １６２ … コ
ンタクト部 １３ … Ａｌパッド １６７ … 絶
縁膜 １４ … Ａｌリング １７０ … プ
ルダウン抵抗 １５ … ｎ型拡散層 １８０ … 配
線 １６ … ポリＳｉ接続部 １８３ … 配
線 １７ … ｐ型Ｓｉ基板 １８４ … 配
線 １８ … フィールド酸化膜 １８５ … 配
線 １９ … ＰＳＧ膜 １８６ … 配
線 ２０ … 負荷 １９０ … コ
ンタクト部 ３０ … フェールセーフ用リレー １９１ … コ
ンタクト部 ４０ … 電源線 １９２ … コ
ンタクト部 １００ … 半導体チップ １９３ …
コンタクト部 １１０ … 回路群Ａ ２００ …
半導体チップ １１１ … 回路群Ｂ ２０１ …
島 １１２ … 回路群Ｃ ２０２ …
島 １１３ … 回路群Ｄ ２０３ …
島 １１４ … 回路群Ｅ ２０４ …
島 １２０ … Ｐウェル ２０５ …
島 １２１ … Ｐウェル ２０６ …
島 １２２ … Ｐウェル ２１０〜２２
２ … 配線 １３０ａ… ウェル電位監視回路 ２３０〜２３
５ … コンタクト部 １３０ｂ… ウェル電位監視回路 ２５０〜２５
１ … 絶縁膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−96998（ＪＰ，Ａ) 特開 平７−169913（ＪＰ，Ａ) 特開 平６−104383（ＪＰ，Ａ) 特開 昭62−38591（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 G01R 31/28 H01L 27/04 G11C 11/413

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】半導体集積回路を備えたフェールセーフ機
   能を有する電子システムにおいて、 該半導体集積回路の半導体基板上に絶縁膜を形成し、 該絶縁膜上に素子領域とする複数の半導体の島を形成
   し、 さらに該各島間を絶縁膜で絶縁分離した所謂ＳＯＩ構造
   とし、 該半導体集積回路中の島の電位を監視し、該島の電位が
   所定値の範囲外となったときに異常検知信号を出力する
   島電位監視回路と、 また該電子システムは該異常検知信号発生時にシステム
   のフェールセーフ機能を起動するフェールセーフ起動手
   段とを備えたことを特徴とする破損検知手段を有する半
   導体集積回路。
2. 【請求項２】請求項１に記載の破損検知手段を有する半
   導体集積回路において、 該島電位監視回路は監視対象となる島以外の素子領域中
   に形成されるものであり、所望の基準電圧を発生する基
   準電圧発生回路と、 該基準電圧と監視対象である島の電位とを比較すること
   により該異常検知信号を出力するコンパレータとを備え
   たことを特徴とする破損検知手段を有する半導体集積回
   路。
3. 【請求項３】請求項１に記載の破損検知手段を有する半
   導体集積回路において、 複数の該島電位監視回路と、 該複数の島電位監視回路のそれぞれの異常検知出力の論
   理和を求める異常検知信号の論理和演算手段とを備える
   ことを特徴とする破損検知手段を有する半導体集積回
   路。
4. 【請求項４】請求項３に記載の破損検知手段を有する半
   導体集積回路において、 該異常検知信号の論理和演算手段は、該島電位監視回路
   に監視される島以外の領域に形成されていることを特徴
   とする破損検知手段を有する半導体集積回路。
5. 【請求項５】請求項３、請求項４の何れか１項に記載の
   破損検知手段を有する半導体集積回路における該異常検
   知信号の論理和演算手段は、 該異常検知信号がハイレベルの時に異常を示す所謂ハイ
   アクティブ信号である場合、該複数の島電位監視回路の
   それぞれの出力はそれぞれに対応した複数のダイオード
   のアノードに接続され、該ダイオードのカソード側は共
   通に接続されかつ抵抗によりプルダウンした構成とし、
   該共通に接続されたカソード信号を出力とし、 逆に該異常検知信号がロウレベルのとき異常を示す所謂
   ロウアクティブ信号である場合、該複数の島電位監視回
   路の出力をそれぞれに対応した複数のダイオードのカソ
   ードに接続され、該ダイオードのアノード側は共通に接
   続されかつ抵抗によりプルアップした構成とし、該共通
   に接続されたアノード信号を出力とすることを特徴とす
   る破損検知手段を有する半導体集積回路。