JPH0329344A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0329344A JPH0329344A JP1163459A JP16345989A JPH0329344A JP H0329344 A JPH0329344 A JP H0329344A JP 1163459 A JP1163459 A JP 1163459A JP 16345989 A JP16345989 A JP 16345989A JP H0329344 A JPH0329344 A JP H0329344A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 230000005856 abnormality Effects 0.000 abstract description 9
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
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- 239000000758 substrate Substances 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ．産業上の利用分野
本発明は集積化したフユーズを有する半導体装置に関す
るものである． Ｂ．従来の技術 第１３図は従来のＣＭＯＳ半導体装置の一例を示す。図
中、論理セル（インバータ）ｌはＰチャネルＭＯＳＦＥ
Ｔ２とＮチャネルＭＯＳＦＥＴ３を含み、ＰチャネルＭ
ＯＳＦＥＴ２はＮ型の基板４中に形威されたＰ型のソー
ス領域５およびドレイン領域６を有し、ＮチャネルＭＯ
ＳＦＥＴ３はＰ型のウエル７中に形威されたＮ型のソー
ス領域８およびドレイン領域９を有している。また、こ
れら２つのＦＥＴ２および３には共通のゲート１０が設
けられ、ＰチャネルＭＯＳＦＥＴ２のドレイン領域６と
ＮチャネルＭＯＳＦＥＴ３のドレイン領域９とは共通の
出力ライン１ｌに接続されている．さらに、Ｐチャネル
ＭＯＳＦＥＴ２のソース領域５は電源ライン１２に接続
され，ＮチャネルＭＯＳＦＥＴ３のＰ型ソース領域８は
接地ライン１３に接続されている Ｃ．発明が解決しようとする課題 しかしながら、このような従来のＣＭＯＳ半導体装置で
は、ラッチアップ発生時に電源ライン１２から接地ライ
ン１３へ大電流が流れてチップ全体、もしくは一部を破
損したり、出力が不安定になったり、誤動作を起こす．
また，チップ内のどの位置でラッチアップが発生したの
がを特定することか難しい． 本発明の技術的課題は、異常を監視するとともに異常個
所を特定し得るようにすることにある．Ｄ．課題を解決
するための手段 一実施例を示す第１図〜第３図により説明すると、本発
明に係る半導体装置は、電源ライン１２と接地ライン１
３との間の電流経路の少なくとも一部に一導電型のポリ
シリコンから戊るヒューズ２１を介挿し、このポリシリ
コン・ヒューズ２１に逆導電型の導電層２４を接触させ
てＰＮ接合２５を形或するとともに、このＰＮ接合２５
に逆バイアス電圧が加わるように上記導電層２４を電源
電位または接地電位に接続するものである。
るものである． Ｂ．従来の技術 第１３図は従来のＣＭＯＳ半導体装置の一例を示す。図
中、論理セル（インバータ）ｌはＰチャネルＭＯＳＦＥ
Ｔ２とＮチャネルＭＯＳＦＥＴ３を含み、ＰチャネルＭ
ＯＳＦＥＴ２はＮ型の基板４中に形威されたＰ型のソー
ス領域５およびドレイン領域６を有し、ＮチャネルＭＯ
ＳＦＥＴ３はＰ型のウエル７中に形威されたＮ型のソー
ス領域８およびドレイン領域９を有している。また、こ
れら２つのＦＥＴ２および３には共通のゲート１０が設
けられ、ＰチャネルＭＯＳＦＥＴ２のドレイン領域６と
ＮチャネルＭＯＳＦＥＴ３のドレイン領域９とは共通の
出力ライン１ｌに接続されている．さらに、Ｐチャネル
ＭＯＳＦＥＴ２のソース領域５は電源ライン１２に接続
され，ＮチャネルＭＯＳＦＥＴ３のＰ型ソース領域８は
接地ライン１３に接続されている Ｃ．発明が解決しようとする課題 しかしながら、このような従来のＣＭＯＳ半導体装置で
は、ラッチアップ発生時に電源ライン１２から接地ライ
ン１３へ大電流が流れてチップ全体、もしくは一部を破
損したり、出力が不安定になったり、誤動作を起こす．
また，チップ内のどの位置でラッチアップが発生したの
がを特定することか難しい． 本発明の技術的課題は、異常を監視するとともに異常個
所を特定し得るようにすることにある．Ｄ．課題を解決
するための手段 一実施例を示す第１図〜第３図により説明すると、本発
明に係る半導体装置は、電源ライン１２と接地ライン１
３との間の電流経路の少なくとも一部に一導電型のポリ
シリコンから戊るヒューズ２１を介挿し、このポリシリ
コン・ヒューズ２１に逆導電型の導電層２４を接触させ
てＰＮ接合２５を形或するとともに、このＰＮ接合２５
に逆バイアス電圧が加わるように上記導電層２４を電源
電位または接地電位に接続するものである。
Ｅ．作用
電源ライン１２と接地ライン１３との間に大電流が流れ
るとポリシリコン・ヒューズ２１が発熱してＰＮ接合２
５が接合破壊する．これにより，そのＰＮ接合２５の逆
バイアス方向に電流が流れ一定の電位となるから，これ
をモニタすればラッチアップ発生等の異常を知ることが
できる。また、一定の電位となることを利用し、フェイ
ルセーフの為の負荷への出力を、安全側となるように固
定した出力とすることができる。さらに、異常時には導
電Ｍ２４が相対的に高インピーダンスにむるため、ポリ
シリコン・ヒューズ２１にはさらに大電流が流れ続け、
このポリシリコン・ヒューズ２１は溶断する。これによ
り、例えばラッチアノプによる大電流を遮断できる． なお、本発明の構威を説明する上記Ｄ項およびＥ項では
、本発明を分かり易くするために実施例の図を用いたが
、これにより本発明が実施例に限定されるものではない
。
るとポリシリコン・ヒューズ２１が発熱してＰＮ接合２
５が接合破壊する．これにより，そのＰＮ接合２５の逆
バイアス方向に電流が流れ一定の電位となるから，これ
をモニタすればラッチアップ発生等の異常を知ることが
できる。また、一定の電位となることを利用し、フェイ
ルセーフの為の負荷への出力を、安全側となるように固
定した出力とすることができる。さらに、異常時には導
電Ｍ２４が相対的に高インピーダンスにむるため、ポリ
シリコン・ヒューズ２１にはさらに大電流が流れ続け、
このポリシリコン・ヒューズ２１は溶断する。これによ
り、例えばラッチアノプによる大電流を遮断できる． なお、本発明の構威を説明する上記Ｄ項およびＥ項では
、本発明を分かり易くするために実施例の図を用いたが
、これにより本発明が実施例に限定されるものではない
。
Ｆ．実施例
以下、本発明に係る半導体装置の実施例を図面に基づい
て説明するが、前出の従来装置と同一または類似する部
分は同一の符号を用いて説明を省略または簡略にする． 第１図は本発明の一実施例の全体構成を示し、第２図は
その要部を拡大して示している。これらの図において、
電源ライン１２にはＮ型のポリシリコン・ヒューズ２１
が接続され、このポリシリコン・ヒューズ２１はアルミ
ニウム配線２２を介してソース領域５に接続されている
．また、ポリシリコン・ヒューズ２１の一部は、第３図
の断面図にも示されるように、ダイレクトコンタクト２
３においてＰ型のモニタ用導電層２４とＰＮ接合２５を
形成している。
て説明するが、前出の従来装置と同一または類似する部
分は同一の符号を用いて説明を省略または簡略にする． 第１図は本発明の一実施例の全体構成を示し、第２図は
その要部を拡大して示している。これらの図において、
電源ライン１２にはＮ型のポリシリコン・ヒューズ２１
が接続され、このポリシリコン・ヒューズ２１はアルミ
ニウム配線２２を介してソース領域５に接続されている
．また、ポリシリコン・ヒューズ２１の一部は、第３図
の断面図にも示されるように、ダイレクトコンタクト２
３においてＰ型のモニタ用導電層２４とＰＮ接合２５を
形成している。
このように構或されたＣＭＯＳ半導体装置の等価回路は
第４図のように示され、導電Ｆｓ２４は接地電位に接続
されておりＰＮ接合２５には逆バイアス電位が加わるよ
うになっている．また，導電層２４はモニタ端子２６に
接続され、論理セル１の出力ラインは出力端子２７に接
続されている．次に、本実施例の動作について説明する
。
第４図のように示され、導電Ｆｓ２４は接地電位に接続
されておりＰＮ接合２５には逆バイアス電位が加わるよ
うになっている．また，導電層２４はモニタ端子２６に
接続され、論理セル１の出力ラインは出力端子２７に接
続されている．次に、本実施例の動作について説明する
。
ラッチアップ現象が発生して電源ライン１２から接地ラ
イン１３に向かって大電流が流れ続けると、ポリシリコ
ン・ヒューズ２１が発熱してＰＮ接合２５が接合破壊を
起こす。接合破壊が起きると、それまで接地電位となっ
ていたモニタ端子２６の出力が電源電位となり、ラッチ
アップが生じたことをモニタ出力する．このとき導電層
２４は論理セル１の内部に比べて高いインピーダンスで
あるため、ポリシリコン・ヒューズ２１には更に大電流
が流れ続け、ついにはポリシリコン・ヒューズ２１が溶
断してラッチアップ現象を遮断するとともに、ラッチア
ップを起こした論理セルを特定することができる． 第５図および第６図は、論理セル１の他に論理セル１０
１等を有する複数のセルブロックから成るＣＭＯＳ半導
体装置に本発明が適用された実施例を示している．第５
図の実施例では導電層２４が直列に接続され、第６図の
実施例では導電層２４が並列に接続されている。並列接
続の場合、セルブロックまたはチップ全体のどの位置か
らでも任意にモニタ端子を取り出すことができ、レイア
ウトの自由度が高い。
イン１３に向かって大電流が流れ続けると、ポリシリコ
ン・ヒューズ２１が発熱してＰＮ接合２５が接合破壊を
起こす。接合破壊が起きると、それまで接地電位となっ
ていたモニタ端子２６の出力が電源電位となり、ラッチ
アップが生じたことをモニタ出力する．このとき導電層
２４は論理セル１の内部に比べて高いインピーダンスで
あるため、ポリシリコン・ヒューズ２１には更に大電流
が流れ続け、ついにはポリシリコン・ヒューズ２１が溶
断してラッチアップ現象を遮断するとともに、ラッチア
ップを起こした論理セルを特定することができる． 第５図および第６図は、論理セル１の他に論理セル１０
１等を有する複数のセルブロックから成るＣＭＯＳ半導
体装置に本発明が適用された実施例を示している．第５
図の実施例では導電層２４が直列に接続され、第６図の
実施例では導電層２４が並列に接続されている。並列接
続の場合、セルブロックまたはチップ全体のどの位置か
らでも任意にモニタ端子を取り出すことができ、レイア
ウトの自由度が高い。
第７図および第８図は他の実施例の要部を示している。
この実施例ではポリシリコン・ヒューズ２１にはモニタ
用導電層２４の他にフェイルセーフ用の導電層３１がダ
イレクト・コンタクト３２を介して接触しており、ポリ
シリコン・ヒューズ２１と導電荊３１とにょりＰＮ接合
３３が形成され、その導電層３１は接地電位に接続され
ている。
用導電層２４の他にフェイルセーフ用の導電層３１がダ
イレクト・コンタクト３２を介して接触しており、ポリ
シリコン・ヒューズ２１と導電荊３１とにょりＰＮ接合
３３が形成され、その導電層３１は接地電位に接続され
ている。
第９図および第１０図は、論理セル１の他に論理セル１
０１等を有する複数のセルブロックに第７図，第８図に
示す実施例を適用した場合の回路構成を示し、第９図の
回路では導電層２４が直列に接続され、第↓Ｏ図の回路
では導電層２４が並列に接続されている。
０１等を有する複数のセルブロックに第７図，第８図に
示す実施例を適用した場合の回路構成を示し、第９図の
回路では導電層２４が直列に接続され、第↓Ｏ図の回路
では導電層２４が並列に接続されている。
これらの回路において，上述したとおりフェイルセーフ
用の導電層３１は接地電位に接続されており、ラッチア
ップ現象が発生してＰＮ接合２５および３３が接合破壊
し，ポリシリコン・ヒューズ２↓が溶断すると、論理セ
ル１や１０１においては２つのｙｊＡｉ！ｌ］ｆｆｉ位
が共に接地電位となる。すなわち、駆動電位差がゼロと
なるので出方端子２７は接地電位に固定されることにな
り、フェイルセーフ機能が付加されたことになる． 第１１図および第１２図には更に別の実施例が示されて
いる。これまでの実施例ではＮ型のポリシリコン・ヒュ
ーズ２１が電源ライン１２側に設けられていたが、この
実施例ではＰ型のポリシリコン・ヒューズ１２１が接地
ラインｌ３側に設けられている．また、Ｎ型のモニタ用
導ｆｆｉＷ１２４およびＮ型のフェイルセーフ用導ｆｆ
ｌｆｆｌ３１は共に電源電位に接続されている。ポリシ
リコン・ヒューズ１２１と導電層１２４とはダイレクト
・コンタクト１２３においてＰＮ接合１２５を形威し，
ポリシリコン・ヒューズ１２１と導ｆｆｉＷＩ１３１と
ダイレクト・コンコタクト１３２においてＰＮ接゛合１
３３を形威している。このような実施例においても前記
実施例と同様の効果を奏することができる．なお、上記
実施例の場合とＰ型とＮ型の関係が反対であってもよい
。また、ポリシリコン・ヒューズが介挿されるのは電源
ラインと接地ラインとの間の経路であればよく、上記実
施例の場合に限定されない．さらにラッチアップ以外の
異常時にも対応できる． Ｇ．発明の効果 本発明によれば、異常時にチップ全体もしくは一部を破
損させたり出力が不安定になったり、誤動作を起こした
りすることを防止し、また、チップ内のどの位置で異常
が発生したのかを特定することができ、確実なフェイル
セーフとなる出力をすることが可能な半導体装置を提但
できる。
用の導電層３１は接地電位に接続されており、ラッチア
ップ現象が発生してＰＮ接合２５および３３が接合破壊
し，ポリシリコン・ヒューズ２↓が溶断すると、論理セ
ル１や１０１においては２つのｙｊＡｉ！ｌ］ｆｆｉ位
が共に接地電位となる。すなわち、駆動電位差がゼロと
なるので出方端子２７は接地電位に固定されることにな
り、フェイルセーフ機能が付加されたことになる． 第１１図および第１２図には更に別の実施例が示されて
いる。これまでの実施例ではＮ型のポリシリコン・ヒュ
ーズ２１が電源ライン１２側に設けられていたが、この
実施例ではＰ型のポリシリコン・ヒューズ１２１が接地
ラインｌ３側に設けられている．また、Ｎ型のモニタ用
導ｆｆｉＷ１２４およびＮ型のフェイルセーフ用導ｆｆ
ｌｆｆｌ３１は共に電源電位に接続されている。ポリシ
リコン・ヒューズ１２１と導電層１２４とはダイレクト
・コンタクト１２３においてＰＮ接合１２５を形威し，
ポリシリコン・ヒューズ１２１と導ｆｆｉＷＩ１３１と
ダイレクト・コンコタクト１３２においてＰＮ接゛合１
３３を形威している。このような実施例においても前記
実施例と同様の効果を奏することができる．なお、上記
実施例の場合とＰ型とＮ型の関係が反対であってもよい
。また、ポリシリコン・ヒューズが介挿されるのは電源
ラインと接地ラインとの間の経路であればよく、上記実
施例の場合に限定されない．さらにラッチアップ以外の
異常時にも対応できる． Ｇ．発明の効果 本発明によれば、異常時にチップ全体もしくは一部を破
損させたり出力が不安定になったり、誤動作を起こした
りすることを防止し、また、チップ内のどの位置で異常
が発生したのかを特定することができ、確実なフェイル
セーフとなる出力をすることが可能な半導体装置を提但
できる。
第１図は本発明によるＣＭＯＳ半導体装置の一実施例の
平面構造図、第２図はその要部拡大図、第３図は第２巨
１の■−■線に沿う断面図、第４図は上記実施例の等価
回路図、第５図および第６図は上記実施例の構或を複数
のセルブロックから成るＣＭＯＳ半導体装置に適用した
場合の等価回路図、第７図は別の実施例の要部平面構造
図、第８図は第７図の■−■線に沿う断面図、第９図お
よび第１０図は第７図の実施例の構或を複数のセルブロ
ックから成るＣＭＯＳ半導体装置に適用した場合の等価
回路図、第１１図は更に別の実施例の要部平面構造図、
第１２図は第１１図の実施例の構成を複数のセルブロッ
クから成るＣＭＯＳ半導体装置に適用した場合の等価回
Ｎ図、第１３図は従来のＣＭＯＳ半導体装置の一例とし
ての論理セルの平面構造図である。 ↓，１０１：論理セル ２：ＰチャネルＭＯＳＦＥＴ ３：ＮチャネルＭＯＳＦＥＴ ４：Ｎ型の基板 ５，８：ソース領域６，９：ドレイ
ン領域 ７：Ｐ型のウェル１０：共通のゲート
１１：出力ライン１２；電源ライン １３：接地ラ
イン２１，１２１：ポリシリコン・ヒューズ２２：アル
ミニウム配線 ２３，１２３：ダイレクト・コンタクト２４，１２４：
モニタ用の導ｆ！！層 ２５，３３，１２５，１３３：ＰＮ接合２６：モニタ端
子 ２７：出カ端子 ３１，１３１：フェイルセーフ用の導ｆｆｉ層３２：ダ
イレクト・コンタクト
平面構造図、第２図はその要部拡大図、第３図は第２巨
１の■−■線に沿う断面図、第４図は上記実施例の等価
回路図、第５図および第６図は上記実施例の構或を複数
のセルブロックから成るＣＭＯＳ半導体装置に適用した
場合の等価回路図、第７図は別の実施例の要部平面構造
図、第８図は第７図の■−■線に沿う断面図、第９図お
よび第１０図は第７図の実施例の構或を複数のセルブロ
ックから成るＣＭＯＳ半導体装置に適用した場合の等価
回路図、第１１図は更に別の実施例の要部平面構造図、
第１２図は第１１図の実施例の構成を複数のセルブロッ
クから成るＣＭＯＳ半導体装置に適用した場合の等価回
Ｎ図、第１３図は従来のＣＭＯＳ半導体装置の一例とし
ての論理セルの平面構造図である。 ↓，１０１：論理セル ２：ＰチャネルＭＯＳＦＥＴ ３：ＮチャネルＭＯＳＦＥＴ ４：Ｎ型の基板 ５，８：ソース領域６，９：ドレイ
ン領域 ７：Ｐ型のウェル１０：共通のゲート
１１：出力ライン１２；電源ライン １３：接地ラ
イン２１，１２１：ポリシリコン・ヒューズ２２：アル
ミニウム配線 ２３，１２３：ダイレクト・コンタクト２４，１２４：
モニタ用の導ｆ！！層 ２５，３３，１２５，１３３：ＰＮ接合２６：モニタ端
子 ２７：出カ端子 ３１，１３１：フェイルセーフ用の導ｆｆｉ層３２：ダ
イレクト・コンタクト
Claims (1)
- 電源ラインと接地ラインとの間の電流経路の少なくとも
一部に一導電型のポリシリコンから成るポリシリコン・
ヒューズが介挿され、このポリシリコン・ヒューズに逆
導電型の導電層を接触させてＰＮ接合を形成し、前記導
電層は前記ＰＮ接合に逆バイアス電圧が加わるように電
源電位または接地電位に接続されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163459A JPH0329344A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1163459A JPH0329344A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0329344A true JPH0329344A (ja) | 1991-02-07 |
Family
ID=15774285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1163459A Pending JPH0329344A (ja) | 1989-06-26 | 1989-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0329344A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331195A (en) * | 1991-06-21 | 1994-07-19 | Nippon Steel Corporation | Fuse construction of a semiconductor device |
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
| KR100621773B1 (ko) * | 2005-02-07 | 2006-09-14 | 삼성전자주식회사 | 전기적 퓨즈 회로 및 레이아웃 방법 |
| JP2015079804A (ja) * | 2013-10-15 | 2015-04-23 | 富士電機株式会社 | 半導体装置 |
-
1989
- 1989-06-26 JP JP1163459A patent/JPH0329344A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331195A (en) * | 1991-06-21 | 1994-07-19 | Nippon Steel Corporation | Fuse construction of a semiconductor device |
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
| KR100621773B1 (ko) * | 2005-02-07 | 2006-09-14 | 삼성전자주식회사 | 전기적 퓨즈 회로 및 레이아웃 방법 |
| JP2015079804A (ja) * | 2013-10-15 | 2015-04-23 | 富士電機株式会社 | 半導体装置 |
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