JP3316180B2 - The method for manufacturing a thin film semiconductor device - Google Patents

The method for manufacturing a thin film semiconductor device

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JP3316180B2
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久 大谷
直人 楠本
保彦 竹村
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株式会社半導体エネルギー研究所
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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、絶縁表面上に形成された薄膜状の絶縁ゲイト型半導体装置(薄膜トランジスタもしくはTFT)の構造および作製方法に関する。 The present invention relates to relates to the structure and manufacturing method of a thin film insulated gate semiconductor device formed on an insulating surface (thin film transistor or TFT).
本発明による半導体装置は、液晶ディスプレー等のアクティブマトリクスやイメージセンサー等の駆動回路、あるいはSOI集積回路や従来の半導体集積回路(マイクロプロセッサーやマイクロコントローラ、マイクロコンピュータ、あるいは半導体メモリー等)に使用されるものである。 The semiconductor device according to the invention is used in the driving circuit, such as an active matrix and an image sensor such as a liquid crystal display or SOI integrated circuits and conventional semiconductor integrated circuit, (microprocessors or microcontrollers, microcomputers, or semiconductor memory, etc.) it is intended.

【0002】 [0002]

【従来の技術】近年、絶縁基板上、もしくは半導体基板上であっても厚い絶縁膜によって半導体基板と隔てられた表面(絶縁表面)上に絶縁ゲイト型半導体装置(MI In recent years, insulated gate semiconductor device on an insulating substrate or a semiconductor substrate and spaced surface by a thick insulating film even on a semiconductor substrate (insulating surface) (MI
SFET)を形成する研究が盛んに成されている。 Research to form a SFET) have been made extensively. 特に半導体層(活性層)が薄膜状である半導体装置を薄膜トランジスタ(TFT)という。 In particular the semiconductor layer (active layer) is a semiconductor device which is thin film of a thin film transistor (TFT). このような半導体装置においては、単結晶の半導体のような良好な結晶性を有する素子を得ることは困難で、通常は結晶性は有するが単結晶でない、非単結晶の半導体を用いていた。 In such a semiconductor device, it is difficult to obtain an element having good crystallinity, such as a single crystal semiconductor, usually have crystalline not a single crystal, have used the non-single-crystal semiconductor.

【0003】 [0003]

【発明が解決しようとする課題】このような非単結晶半導体は、単結晶半導体に比較して特性が悪く、特に、ゲイト電極に逆電圧(すなわち、Nチャネル型TFTの場合には負、Pチャネル型TFTの場合には正の電圧)を印加した場合には、ソース/ドレイン間のリーク電流が増加するという問題があった。 BRIEF Problem to be Solved] Such non-single-crystal semiconductor is inferior characteristics compared to the single crystal semiconductor, in particular, a reverse voltage to the gate electrode (i.e., negative in the case of N-channel type TFT, P If in the case of the channel type TFT is a positive voltage is applied), there is a problem that the leakage current between the source / drain increases. この問題は、特にアクティブマトリクス回路のスイッチングトランジスタにTF This problem, TF in particular the switching transistor of the active matrix circuit
Tを用いる場合には致命的であった。 It was fatal in the case of using the T.

【0004】従来、この問題に関しては、TFTにおいてチャネルの形成される半導体層(活性層)を薄くすることによって解決できるという報告があった。 Conventionally, with respect to this problem, there has been a report that can be solved by thinning the semiconductor layer formed in the channel in the TFT (active layer). 例えば、 For example,
林久雄他は、Jpn.J.Appl.Phys. vol.23 (1984) L819 において、結晶性のシリコンの活性層の厚さを10 nmから100 nmまで変化させてTFTの特性を調べ、活性層が薄くなると、電界効果移動度が向上し、しきい値電圧、リーク電流が低下するという好ましい特性が得られた、と報告している。 Hisao Lin et, Jpn.J.Appl.Phys. In vol.23 (1984) L819, a thickness of the active layer of crystalline silicon is changed from 10 nm to 100 nm by examining the characteristics of the TFT, the active layer When becomes thin, and improving field effect mobility, threshold voltage, preferably characteristic that the leakage current decreases obtained are reported.

【0005】しかしながら、この報告では電界効果移動度は最大でも10cm 2 /Vsと極めて低く、アクティブマトリクス回路のスイッチングトランジスタには用いることができても、それを駆動するための回路に用いることは不可能であった。 However, field-effect mobility in this report as low as 10 cm 2 / Vs at most, even if it is possible to use the switching transistor of the active matrix circuit, using a circuit for driving it not It was possible. そもそも、この報告では、結晶性シリコン膜は、as−depoの状態で得られたものを利用したものであり、好ましい結晶性を有していなかった。 To begin with, in this report, the crystalline silicon film is obtained by utilizing those obtained in the state of the as-depo, it did not have a preferred crystalline.

【0006】一方、良好な結晶性を有する半導体膜を非単結晶半導体膜から得るには、熱アニールによって結晶成長させる方法(固相成長法、SPC)もしくは、レーザーもしくはそれと同等な強光を照射して液相状態を経て、あるいは固相のまま結晶化させる方法(光アニール法)が知られていた。 On the other hand, to obtain a semiconductor film having a good crystallinity of non-single-crystal semiconductor film irradiated, a method of growing crystals by thermal annealing (solid phase growth method, SPC) or a laser or equivalent thereto strong light through the liquid phase to, or how to remain crystallization of the solid phase (light annealing) has been known. 例えば、シリコン膜を非単結晶シリコンから熱アニール法によって得るには、非晶質シリコン膜を500〜650℃で加熱することが必要であった。 For example, in order to obtain a silicon film of non-single-crystal silicon by the thermal annealing method, it was necessary to heat the amorphous silicon film at 500 to 650 ° C..

【0007】しかしながら、これらの方法では、基板(下地を含む)の影響があるため、少なくとも50 nm However, in these methods, because of the influence of the substrate (including a base), at least 50 nm
の厚さのシリコン膜を用いなければ良好な結晶性は得られなかった。 It was not obtained good crystallinity unless a thick silicon film.

【0008】 [0008]

【課題を解決するための手段】本発明は、厚さ40 nm The present invention SUMMARY OF], the thickness 40 nm
以上の非晶質半導体膜を熱アニール法もしくは光アニール法、あるいはそれらの併用によって結晶化させたのち、これを全面的もしくは選択的にエッチングすることによって、厚さ30 nm以下の薄い結晶性半導体膜とし、これをTFTの活性層(チャネル形成領域の形成される部分、すなわち、その上にゲイト電極が形成される部分)として用いることを特徴とするものである。 Or amorphous semiconductor film thermal annealing or optical annealing, or after was crystallized by a combination thereof, by entirely or selectively etched so, following a thin crystalline semiconductor thickness 30 nm and membrane, which (a portion formed in the channel forming region, i.e., the portion gate electrode is formed thereon) active layer of the TFT is characterized in that used as.

【0009】本発明は活性層の厚さに特色があるのであるが、以下、特に指示しない場合の厚さとは、指定された領域の平均的な厚さのことをいう。 [0009] While the present invention is there is featured thickness of the active layer, hereinafter, particularly the thickness of the case otherwise indicated, it refers to the average thickness of the specified area. これは、多結晶材料であると、粒界等の存在によって、凹凸が形成される。 This, if it is a polycrystalline material, the presence of grain boundaries, etc., irregularities are formed. そして、何らかの理由によって、部分的に膜厚が異常に小さかったり大きかったりすることがある。 Then, for some reason, partly sometimes thickness or large or unusually small. しかし、このような異常な部分が素子や回路全体に影響を及ぼすことはないので、無視してもよい。 However, since such abnormal areas will not affect the overall device or circuit may be ignored. 本発明が特定の部分の平均的な厚さに着目するのはこのような理由からである。 The present invention is focused on the average thickness of the specific part is this reason.

【0010】本発明においては、活性層の半導体膜の結晶性が優れていることが特色でもあり、その点で従来のTFT等とは異なる。 In the present invention, it is also a feature that the crystallinity of the semiconductor film of the active layer are good, different from the conventional TFT and the like at that point. しかしながら、結晶性について客観的に論じることは極めて難しい。 However, it is very difficult to discuss objectively about the crystalline. そこで、本発明では結晶性が良好であることを、それを用いて作製したTF Therefore, in the present invention that crystallinity is good, it was prepared using the TF
Tの電界効果移動度によって評価する。 It is evaluated by field-effect mobility of the T. ただし、電界効果移動度はゲイト電圧やその他の条件によって変動するものであるが、最大値はそのTFTの活性層の結晶性を客観的に反映しているものと考えられるので、評価には適している。 However, although the field effect mobility is to vary the gate voltage and other conditions, the maximum value is considered to have objectively reflect the crystallinity of the active layer of the TFT, suitable for evaluation ing. 本発明においては、典型的には、最大の電界効果移動度が50cm 2 /Vs以上、好ましくは、1 In the present invention, typically, the maximum field-effect mobility 50 cm 2 / Vs or more, preferably, 1
00cm 2 /Vs以上の特性が得られるに十分な結晶性を有し、厚さが30 nm以下のシリコン膜を得ることができる。 00cm 2 / Vs or more properties to be obtained has sufficient crystallinity, the thickness can be obtained following the silicon film 30 nm.

【0011】本発明において、半導体としてシリコンを用いる場合には上記のエッチング工程は2通りの方法を採用することが可能である。 [0011] In the present invention, in the case of using silicon as the semiconductor above the etching step it is possible to employ the two methods. 第1の方法は、シリコン膜を薄く酸化して、酸化珪素膜を形成し、これをエッチングする、という工程を必要な数だけ繰り返しておこなうことを特徴とする。 The first method is to thinly oxidized silicon film, a silicon oxide film, which is etched, and carrying out repeated required number of steps of. この方法は、シリコン膜を直接、溶解させてエッチングするという方法に比較するとエッチング深さの制御性に優れている。 This method, the silicon film directly dissolved is excellent in etching depth controllability when compared to the method of etching.

【0012】上記工程において酸化をおこなうには、熱酸化や陽極酸化、あるいは酸化剤による酸化をおこなえばよい。 [0012] performing the oxidation in the above process, thermal oxidation or anodic oxidation, or may be performed oxidation by oxidizing agents. 熱酸化あるいは陽極酸化では、酸化されるシリコン膜の厚さは温度や電圧、時間によって決定されるので、大きな基板を処理する場合にも極めて均一に制御できる。 The thermal oxidation or anodic oxidation, the thickness of the silicon film to be oxidized temperature, voltage, since it is determined by the time and very uniformly controlled even when processing large substrates. 酸化剤を用いる場合も同様である。 When using an oxidizing agent is the same. 酸化剤を用いる場合には、酸化剤としては、硝酸や過酸化水素、重クロム酸塩、過マンガン酸塩の溶液を用いればよい。 In the case of using the oxidizing agent, the oxidizing agent may be used nitric acid and hydrogen peroxide, dichromate, a solution of permanganate. 例えば、過酸化水素とアンモニアの混合溶液は極めて安定に酸化をおこなうことができる。 For example, a mixed solution of hydrogen peroxide and ammonia can be performed very stably oxidized.

【0013】以上の方法によって薄い酸化珪素膜を形成したのち、酸化珪素をエッチングするが、シリコンはエッチングしないエッチャント(例えば、1%フッ酸等のフッ化水素系の溶液)にシリコン膜をさらすことによって、表面に形成された酸化珪素膜をエッチングする。 [0013] After forming the thin oxide silicon film by the above method, etching a silicon oxide, an etchant that silicon is not etched (e.g., a solution of hydrogen fluoride-based, such as 1% hydrofluoric acid) exposing a silicon film by etching a silicon oxide film formed on the surface. この結果、酸化された分だけシリコン膜は薄くなる。 As a result, the silicon film by the amount of the oxidized becomes thinner. この方法の問題点は工程を繰り返す必要から、エッチングする深さが大きくなると時間がかかることである。 The problem with this method is the need to repeat the process, it can take time when the depth of etching is increased.

【0014】第2の方法は酸化剤に加えて、酸化珪素をも積極的にエッチングする成分を含有する溶液を用いてエッチングをおこなう方法であり、工程が1段階で済むことが第1の方法と異なり、そのため量産性の点で優れている。 [0014] The second method in addition to the oxidizing agent, a method of performing etching with a solution containing positively etched to components also silicon oxide, that process requires only one step the first method Unlike, the order is superior in terms of mass production. 溶液としては、過酸化水素もしくは硝酸等の酸化剤にフッ酸を加えたものを用いればよい。 The solution may be used plus hydrofluoric acid to hydrogen peroxide or an oxidizing agent such as nitric acid. エッチングレートの調整はフッ酸の濃度や緩衝溶液(酢酸等)の添加量を選択すればよい。 Adjustment of the etching rate may be selected amount of hydrofluoric acid concentration or a buffer solution (acetic acid). しかしながら、溶液の成分、温度、エッチングの時間等を精密に制御しないと、エッチング深さが大きくバラついてしまう。 However, components of the solution, temperature, unless precisely controlled time of the etching, etching depth will vary significantly. 精密な深さ制御が難しいことが問題である。 It is a problem difficult precise depth control.

【0015】以上、第1の方法か、第2の方法か、いずれを選択するかは量産性、精密制御性等を考慮して決定すればよい。 [0015] above, or the first method, or the second method, or the mass productivity selects any, it may be determined in consideration of the precise control and the like.

【0016】本発明においては、上記の工程によってシリコン膜をエッチングし、薄膜化する操作は、基板全面に対しておこなってもよいが、必要な箇所だけおこなうとより効果的である。 In the present invention, the silicon film is etched by the above steps, the operation of thinning may be performed on the entire surface of the substrate, but is more effective when performed only where necessary. 上記の操作が必要とされるのは、 The above operation is required,
TFTのチャネルが形成される部分であるので、上にゲイト電極が形成される部分(チャネル形成領域)を含む領域に対して上記の薄膜化をおこなうとよい。 Since a portion where the channel of the TFT is formed, it may to a region including a portion (channel forming region) where a gate electrode is formed on performing the thinning. 逆に、ソース/ドレイン電極を設ける領域に対しては、ある程度の厚さのシリコン膜が有るほうがコンタクトホールを形成する上で有利であるので、上記の薄膜化は避ける方が好ましい。 Conversely, for the region to provide the source / drain electrode, because it is advantageous for better there is a certain thickness silicon film to form a contact hole, it said thinning it is preferable to avoid.

【0017】また、複数のTFTを有する場合には、特にリーク電流が低いことが要求される回路(例えば、アクティブマトリクス回路のスイッチングトランジスタ) Further, in the case where a plurality of TFT, a circuit is particularly required that the leakage current is low (e.g., a switching transistor of an active matrix circuit)
やオン電流が小さくても構わない回路において、上記の薄膜化を適用すると効果が大きい。 In or on-current may be small circuit, it is very effective when applying the above thinning.

【0018】本発明は、結晶化の促進のためにニッケル、パラジウム、白金、コバルト、鉄等の重金属を含有せしめた場合におこなうと極めて効果的である。 The present invention, nickel for promoting crystallization, palladium, platinum, cobalt, is very effective when carried out when for the additional inclusion of heavy metal such as iron. これらの重金属元素は非晶質シリコン膜中において、熱アニールによる結晶化の際の触媒として機能し、熱アニール時間の短縮と、熱アニール温度の低温化の点で効果がある。 These heavy metal elements in the amorphous silicon film, and functions as a catalyst during the crystallization by thermal annealing, and shortening of the thermal annealing time, is effective in terms of lowering the thermal annealing temperature. しかしながら、これらの元素がシリコン中に残留すると、様々なTFT特性に悪影響を与える。 However, when these elements remains in the silicon, a negative impact on various TFT characteristics. 特にリーク電流は、これらの元素をトラップセンターとして生じるものと類推されており、これらの元素の除去が課題とされていた。 In particular leakage current is analogized as causing these elements as a trap center, the removal of these elements has been a challenge. これらの元素はシリコン膜と他の膜の界面に偏析しやすく、特にゲイト絶縁膜との界面に存在することは好ましいことではなかった。 These elements tend to segregate to the interface between the silicon film and the other film, it was not particularly it is preferably present at the interface between the gate insulating film.

【0019】しかしながら、上記の工程によって活性層の薄膜化をおこなうと、酸化珪素のエッチング工程において、これらの元素の濃度の大きな部分もエッチングされてしまうので、これら結晶化促進のための元素の濃度を低減できる。 [0019] However, when thinning of the active layer by the above process, in the etching step of the silicon oxide, since a large portion of the concentration of these elements are etched, the concentration of the element for these crystallization-promoting It can be reduced.

【0020】その際には、図11に示すように、薄膜化されたシリコン活性層領域cのうち、ニッケル等の濃度の高かった領域が選択的にエッチングされ、ホールaが多数形成される。 [0020] At that time, as shown in FIG. 11, of the thinned silicon active layer region c, higher were areas of concentration of the nickel is selectively etched, holes a are formed a number. (図11(A)、(B)) (FIG. 11 (A), (B))

【0021】その結果、チャネルの断面積bが増加し、 [0021] As a result, increased cross-sectional area of ​​the channel b is,
実質的なチャネル幅はa幾何学的なチャネル長dよりも大きくなる。 Substantial channel width is greater than a geometrical channel length d. このことは、オン電流の大きいことを要求されるTFTにとっては都合がよい。 This is convenient for the TFT is required that the on-current increases. (図11(B)) (FIG. 11 (B))

【0022】本発明は、リーク電流の低減のために、ゲイト電極とソース/ドレインの両方、もしくはいずれか一方と重ならないようにしたオフセットゲイト構造のT The present invention, in order to reduce the leakage current, T of the offset gate structure so as not to overlap both the gate electrode and the source / drain or either one, and
FTに対して実施すると、リーク電流抑制の効果を得る上でより効果的である。 When performed on FT, it is more effective in obtaining the effect of suppressing leakage current.

【0023】本発明においては、結果的にソース/ドレインの全部、もしくは一部が極めて薄くなり、そのため、ソース/ドレインにおける抵抗が非常に高くなる。 [0023] In the present invention, results in all of the source / drain, or a part is extremely thin, therefore, resistance in the source / drain is very high.
このことは本発明が必要とされる回路(例えば、アクティブマトリクス回路のスイッチングトランジスタ)において問題となることは稀であるが、もし、ソース/ドレインの抵抗が問題となるようであれば、N型やP型の不純物元素の活性化を十分におこなうことが有効であり、 This circuit to which the present invention is required (e.g., a switching transistor of an active matrix circuit), but it becomes a problem in the rare, if long as the resistance of the source / drain is an issue, N-type the or activation of P-type impurity element is effective to sufficiently performed,
必要である。 is necessary. そのためには、光アニールと熱アニールを組み合わせて活性化することが有効である。 For this purpose, it is effective to activate a combination of light annealing and thermal annealing. 例えば、レーザー光の照射によって活性化をおこなった後、500 For example, after subjected to activation by irradiation of a laser beam, 500
〜650℃の熱アニールによる活性化を重ねておこなうとよい。 It may perform overlapping activation by thermal annealing to 650 ° C..

【0024】なお、本発明においては活性層の厚さが極めて薄くなるので、レーザー光の照射に際しては、連続発振レーザーよりもパルス幅10μ秒以下のパルスレーザーが望ましい。 [0024] Since the thickness of the active layer becomes very thin in the present invention, when the laser light irradiation, the following pulsed laser pulse width 10μ seconds than the continuous wave laser is desirable.

【0025】本発明においては、チャネル形成領域は極めて薄く形成されるので、50 nm以下のゲイト絶縁膜をプラズマCVD法や減圧CVD、大気圧CVD、EC [0025] In the present invention, since the channel formation region is formed extremely thin, the plasma CVD method or a low pressure CVD the following gate insulating film 50 nm, atmospheric pressure CVD, EC
R(電子サイクロトロン共鳴)CVD法等のCVD法、 R CVD method such as electron cyclotron resonance () CVD method,
あるいはスパッタ法によって堆積してもよい。 Or it may be deposited by sputtering. この結果、電界効果移動度、しきい値電圧、立ち上がり特性(サブスレシュホールド特性、S値)が改善される。 As a result, the field-effect mobility, threshold voltage, the rising characteristic (sub-threshold characteristic, S value) can be improved.

【0026】従来、単結晶半導体ウェハー上に形成されるMOSデバイスでは、ゲイト絶縁膜の厚さは50 nm [0026] Conventionally, in the MOS device formed on a single crystal semiconductor wafer, the thickness of the gate insulating film 50 nm
以下の薄いものが可能であった。 Those following thin was possible. これは、以下の2つの理由による。 This is due to the following two reasons. 第1は単結晶ウェハー上ではいわゆるLO The first so-called LO is on a single crystal wafer
COS技術等により、チャネル形成領域からフィールド絶縁物へ移動する部分の段差が極めて緩やかであったことである。 The COS technique or the like is that the step of moving parts from the channel forming region to the field insulator was very gradual. 第2は、ゲイト絶縁膜として用いられた酸化膜が熱酸化によって得られたものであり、極めて被覆性に優れていたためである。 The second is for the oxide film used as a gate insulating film is obtained by thermal oxidation, because that was an extremely excellent coverage. この2つの理由から極めて薄いゲイト絶縁膜が可能であった。 Extremely thin gate insulating film of the two reasons was possible.

【0027】しかしながら、TFTにおいては第1の段差の面では極めて不利であった。 [0027] However, in the TFT in terms of the first step it was extremely disadvantageous. すなわち、活性層の厚さが50 nm以上必要とされていた。 That is, the thickness of the active layer has been required more than 50 nm. また、第2の点でも、特に850℃以上の高温プロセスによって熱酸化をおこなう場合を除いて、熱酸化による十分な厚さのゲイト絶縁膜を得ることは不可能であった。 Further, also the second point, except when performing thermal oxidation in particular by 850 ° C. or more high temperature process, obtaining a gate insulating film of sufficient thickness by thermal oxidation was impossible. 熱酸化の利用できない場合には、CVD法やスパッタ法のような非熱酸化法を採用することを余儀なくされていたが、これらの方法には段差被覆性の問題が常に付きまとっていた。 If not available thermal oxidation, which had been forced to adopt a non-thermal oxidation method such as CVD or sputtering, step coverage problems were always dogged these methods. その結果、ゲイト絶縁膜の厚さを50 nm以下とすることは不可能とされてきた。 As a result, have a thickness of the gate insulating film is an impossible to 50 nm or less. しかしながら、本発明によってこれらの困難は解消された。 However, these difficulties are overcome by the present invention.

【0028】本発明によって活性層の厚さが30 nm以下となったことにより、ゲイト絶縁膜が50 nm 、あるいはそれより薄いものであっても、段差被覆性はほとんど問題でなくなった。 [0028] By the thickness of the active layer becomes 30 nm or less by the present invention, even those gate insulating film is thinner than 50 nm or even, step coverage is no longer few problems. 特にゲイト絶縁膜を薄くできることの効果は、スパッタ法によってゲイト絶縁膜を形成する場合に著しい。 Particularly effective in being able to thin a gate insulating film is significant in the case of forming the gate insulating film by sputtering. スパッタ法では、極めて熱酸化膜に近い酸化珪素膜が得られるのであるが、成膜速度がCVD In the sputtering method, although the silicon oxide film is extremely close to the thermal oxide film is obtained, the deposition rate is CVD
法に比較して遅いためスパッタ法が採用されることは稀であった。 The sputtering method is employed for slow compared to the law were rare. しかしながら、ゲイト絶縁膜が従来のものより薄くてすむようになったことにより、この点では、C However, by the gate insulating film becomes avoid thinner than conventional, in this respect, C
VD法に対抗できるようになった。 I was able to counter the VD method.

【0029】本発明においては、初期の表面の凹凸の激しいシリコン膜に関し、その凹凸を緩和できるという効果もある。 In the present invention, there relates vigorous silicon film of unevenness of initial surface, an effect that can alleviate the uneven. 例えば、シリコン膜を露出した状態でレーザーを照射した場合には非常に凹凸の激しい表面となり、 For example, it becomes very severe surface irregularities in the case of irradiation with a laser in a state of exposing the silicon film,
ゲイト絶縁膜の段差被覆性の障害となったが、本発明によって解消できる。 Became the step coverage of the disorders of the gate insulating film, it can be overcome by the present invention. これは、本発明において、シリコン膜を薄膜化する工程によってなされるものであり、例えば、過酸化水素とアンモニアの混合液によって酸化をおこない、フッ酸によってそれをエッチングするという工程では50 nm程度であった凹凸が、最終的にはほとんど無視できる程度にまで減少する。 This is because, in the present invention are those made by the step of thinning the silicon film, for example, oxidation by a mixture of hydrogen peroxide and ammonia, at about 50 nm, in the process of etching it with hydrofluoric acid there were irregularities, eventually reduced to almost negligible. この凹凸を減少させる効果は用いるエッチャントによって異なり、必要とする程度に応じてエッチャントを選択すればよい。 Depends etchant effect used to reduce the unevenness, may be selected etchant according to the degree of need.

【0030】 [0030]

【実施例】〔実施例1〕 本実施例を図1に示す。 EXAMPLES Example 1 The present embodiment shown in FIG. まず、基板101(コーニング7059、100mm×100mm)上に下地酸化膜として、酸化珪素膜102をスパッタリング法により10 First, as a base oxide film on the substrate 101 (Corning 7059,100mm × 100mm), the silicon oxide film 102 by sputtering 10
0〜500 nm 、例えば、400 nmに成膜した。 0~500 nm, for example, was formed to 400 nm. この酸化珪素膜102は、ガラス基板からの不純物の拡散を防ぐために設けられる。 This silicon oxide film 102 is provided to prevent the diffusion of impurities from the glass substrate. そして、非晶質シリコン膜10 Then, the amorphous silicon film 10
3をプラズマCVD法により40〜150 nm 、例えば、50 nmに成膜した。 3 40 to 150 nm by a plasma CVD method, for example, was formed to 50 nm.

【0031】その後、非晶質シリコン膜上に〜数nmのニッケルもしくはニッケル化合物を含む層104(ニッケル含有層)を形成した。 [0031] Thereafter, to form a layer 104 containing nickel or nickel compounds in to several nm on the amorphous silicon film (nickel-containing layer). ニッケル含有層104を形成するには、ニッケル元素を含有した溶液を塗布したのち、乾燥させる方法ニッケルもしくはニッケル化合物をスパッタリング法によって成膜する方法ガス状の有機ニッケルを熱、光、プラズマによって分解・堆積させる方法(気相成長法)のいずれかによって形成すればよい。 To form a nickel-containing layer 104, it was coated with a solution containing a nickel element, thermal methods gaseous organic nickel how nickel or a nickel compound deposited by sputtering is dried, decomposed light, the plasma it may be formed by any of the methods of depositing (vapor deposition). の方法において溶液を塗布するには、例えば、スピンコーティング法や、ディッピング法を用いればよい。 Solution applied is an in methods, for example, may be used, a spin coating method, dipping method. 本実施例においては、酢酸ニッケル膜をスピンコーティング法によって形成した。 In this embodiment, the nickel acetate layer is formed by spin coating. 以下にその方法を詳述する。 The following will be described in detail the way.

【0032】まず、非晶質シリコン膜上にシリコン表面を酸化することにより酸化珪素膜を1〜5 nmに形成した。 [0032] First, a silicon oxide film is 1 to 5 nm by oxidizing a silicon surface on the amorphous silicon film. 酸化珪素膜を形成するには、酸素雰囲気中でのUV To form a silicon oxide film, UV in an oxygen atmosphere
光の照射、熱酸化、過酸化水素による処理等によっておこなえばよい。 Light irradiation, thermal oxidation may be carried out by treatment by hydrogen peroxide. ここでは、酸素雰囲気中でのUV光の照射により酸化膜を2 nmに成膜した。 Here, by forming a oxide film 2 nm by UV light irradiation in an oxygen atmosphere. この酸化珪素膜は、後のニッケル酢酸塩溶液を塗布する工程で、非晶質シリコン膜の表面全体にニッケル酢酸塩溶液をゆき渡らせるため、すなわち、シリコン膜の表面特性を改善し、 This silicon oxide film is a step of applying a nickel acetate solution after, for Yukiwatara a nickel acetate solution to the entire surface of the amorphous silicon film, i.e., to improve the surface properties of the silicon film,
水溶液を弾かなくするためのものである。 It is intended to not play the aqueous solution.

【0033】つぎに、酢酸塩溶液中にニッケルを溶解して、ニッケル酢酸塩溶液を作製した。 Next, by dissolving nickel acetate salt solution, to prepare a nickel acetate solution. このとき、ニッケルの濃度は10ppmとした。 At this time, the nickel concentration was 10 ppm. そして、回転させた基板上にこのニッケル酢酸塩溶液を基板表面に2ml滴下し、この状態を5分間保持してニッケル酢酸塩溶液を均一に基板上に行き渡らせた。 Then, the nickel acetate solution onto a rotated substrate 2ml dropped on the substrate surface was spread this state held uniformly on the substrate a nickel acetate solution for 5 minutes. その後、基板の回転数を上げてスピンドライ(2000rpm、60秒)をおこなった。 Then subjected to spin drying (2000 rpm, 60 seconds) by increasing the rotational speed of the substrate.

【0034】本発明者の研究では、ニッケル酢酸塩溶液中におけるニッケルの濃度は、1ppm以上であれば実用になる。 [0034] In the inventor's study, the concentration of nickel in the nickel acetate solution becomes practical if 1ppm or more. このニッケル酢酸塩溶液の塗布工程を、1〜 This step of applying the nickel acetate solution, 1
複数回おこなうことにより、スピンドライ後の非晶質シリコン膜の表面に平均2 nmの膜厚を有する酢酸ニッケル層を形成することができた。 By performing a plurality of times, it was possible to form a nickel acetate layer with an average 2 nm in thickness on the surface of the amorphous silicon film after spin drying. なお、この層というのは、完全な膜になっているとは限らない。 It should be noted that, because this layer is not necessarily a complete film. 他のニッケル化合物を用いても同様にできる。 Be another nickel compound can similarly. このようにして、酢酸ニッケル膜104を形成した。 Thus, to form a nickel acetate layer 104. (図1(A)) (FIG. 1 (A))

【0035】本実施例においては、非晶質シリコン膜上にニッケルもしくはニッケル化合物を導入する方法を示したが、非晶質シリコン膜の下(すなわち、下地酸化膜102とシリコン膜103の間)にニッケルもしくはニッケル化合物を導入する方法を用いてもよい。 [0035] In this embodiment, the method of introducing the nickel or nickel compounds on the amorphous silicon film, under the amorphous silicon film (i.e., between the underlying oxide film 102 and the silicon film 103) a method may be used to introduce the nickel or nickel compounds. この場合は、非晶質シリコン膜の成膜前にニッケルもしくはニッケル化合物を導入すればよい。 In this case, it may be introduced nickel or nickel compound before forming the amorphous silicon film.

【0036】ニッケル含有層形成後、加熱炉において、 [0036] After the nickel-containing layer formed, in a heating furnace,
窒素雰囲気中において550℃、4時間の加熱処理をおこない結晶化せしめた。 550 ° C. in a nitrogen atmosphere, was allowed to crystallize performs a heat treatment for 4 hours. この熱アニールによって、大部分の非晶質シリコンは結晶化したが、ところどころに非晶質シリコンの部分が残されていた。 This thermal annealing, but mostly amorphous silicon is crystallized, was left portions of the amorphous silicon in places. そこで、結晶性向上のためにKrFエキシマレーザー光(波長248n Therefore, KrF excimer laser beam for crystallization improvement (Wavelength 248n
m)を照射し、これら不完全な結晶化部分をも結晶化させた。 m) was irradiated and allowed to crystallize these incomplete crystallization moiety. レーザーのエネルギー密度は200〜350mJ The energy density of the laser is 200~350mJ
/cm 2とした。 / Was cm 2. レーザーのエネルギー密度はシリコン膜の厚さ、結晶化の度合い等を考慮して決定すればよい。 Energy density The thickness of the silicon film of the laser, may be determined in consideration of the degree or the like of crystallization.

【0037】その後、結晶性シリコン膜のエッチングをおこない15〜30 nmの膜厚に形成した。 [0037] Then, it was formed to a thickness of 15 to 30 nm by etching the crystalline silicon film. このエッチングの工程は、まず、過酸化水素とアンモニアの混合溶液を用いて結晶性珪素膜の表面を酸化させて酸化珪素を形成して、その後、フッ酸によって酸化珪素膜を除去することによりおこなった。 Process of this etching, first, a silicon oxide by oxidizing the surface of the crystalline silicon film using a mixed solution of hydrogen peroxide and ammonia, then performed by removing the silicon oxide film by hydrofluoric acid It was. この工程は、一度に5〜12 This process is, at a time 5 to 12
nm程度エッチングされるので、同じ操作を数回繰り返すことにより、必要な厚さのエッチングをおこなった。 Since the nm order etched, by repeating the same operation several times, it was carried out to etch the required thickness.
この混合溶液は、過酸化水素、アンモニア、水が、5: The mixed solution, hydrogen peroxide, ammonia, water, 5:
2:2に混合されたものを使用したが、他の混合比率のものでもよい。 2: Using 2 which were mixed, it may be of other mixing ratios. また、この他に硝酸を使用してもよいし、結晶性珪素膜の表面を熱酸化した後、フッ酸でエッチングしても構わない。 Further, use may be made of a nitric acid In addition, after the surface of the crystalline silicon film is thermally oxidized, it may be etched with hydrofluoric acid. (図1(B)) (FIG. 1 (B))

【0038】つぎに、このようにして得られた結晶性シリコン膜105をドライエッチング法によってエッチングして、島状領域106(島状シリコン膜)を形成した。 Next, by etching the crystalline silicon film 105 obtained in this manner by a dry etching method to form an island-like region 106 (island silicon film). この島状シリコン膜106はTFTの活性層を構成する。 The island-shaped silicon film 106 constituting the active layer of the TFT. そして、ゲイト絶縁膜107として、膜厚20〜 Then, as a gate insulating film 107, thickness 20
150 nm 、例えば、50 nmの酸化珪素膜107をスパッタ法によって形成した。 0.99 nm, for example, to form a silicon oxide film 107 of 50 nm by sputtering.

【0039】その後、厚さ100 nm 〜3μm、例えば、500 nmのアルミニウム(1wt%のSi、もしくは0.1〜0.3wt%のScを含む)膜をスパッタリング法によって成膜して、これをパターニングして、 [0039] Thereafter, the thickness of 100 nm ~3μm, for example, 500 nm of aluminum (1 wt% of Si, or 0.1 to 0.3% of including Sc) film was deposited by sputtering, it by patterning,
ゲイト電極108を形成した。 To form the gate electrode 108. つぎに基板をpH≒7、 Then pH ≒ 7 a substrate,
1〜3%の酒石酸のエチレングリコール溶液に浸し、白金を陰極、アルミニウムのゲイト電極108を陽極として、陽極酸化をおこなった。 Immersed in 1-3% of tartaric acid ethylene glycol solution, a platinum cathode, aluminum gate electrode 108 as an anode, it was subjected to anodic oxidation. 陽極酸化は、最初一定電流で220Vまで電圧を上げ、その状態で1時間保持して終了させた。 Anodic oxidation, increases the voltage at the first constant current to 220V, was completed in 1 hour in that state. このようにして、厚さ150〜350 In this manner, a thickness of 150 to 350 n
、例えば、200 nmの陽極酸化物被膜109を形成した。 m, for example, to form a 200 nm of the anodic oxide film 109. (図1(C)) (FIG. 1 (C))

【0040】その後、イオンドーピング法によって、島状シリコン膜106に、ゲイト電極108および陽極酸化物被膜109をマスクとして自己整合的に不純物(本実施例においては燐)を注入した。 [0040] Thereafter, by ion doping, the island-like silicon film 106 (in this embodiment, phosphorus) self-aligned manner impurities using the gate electrode 108 and the anodic oxide film 109 as a mask was injected. ドーピングガスとしてはフォスフィン(PH3)を用いた。 The doping gas using phosphine (PH3). この場合のドーズ量は1×10 13 〜5×10 15原子cm -2 、加速電圧は10〜90kV、例えば、ドーズ量を5×10 14原子c Dose is 1 × 10 13 ~5 × 10 15 atoms cm -2 in this case, the acceleration voltage 10~90KV, for example, a dose of 5 × 10 14 atoms c
-2 、加速電圧を80kVとした。 m -2, the accelerating voltage is 80 kV. この結果、N型不純物領域110(ソース/ドレイン)が形成された。 As a result, N-type impurity region 110 (source / drain) are formed. (図1(D)) (FIG. 1 (D))

【0041】さらに、KrFエキシマレーザー(波長2 [0041] In addition, KrF excimer laser (wavelength 2
48nm、パルス幅20nsec)を照射して、ドーピングされた不純物領域110の活性化をおこなった。 48 nm, pulse width 20 nsec) is irradiated with, was carried out to activate the doped impurity region 110. レーザーのエネルギー密度は200〜400mJ/c The energy density of the laser is 200~400mJ / c
2 、好ましくは250〜300mJ/cm 2が適当であった。 m 2, and a preferably suitably 250~300mJ / cm 2. この工程は350〜500℃の熱アニールによっておこなってもよい。 This process may be performed by thermal annealing at 350 to 500 ° C..

【0042】つぎに、層間絶縁膜として、プラズマCV Next, as an interlayer insulating film, plasma CV
D法によって酸化珪素膜111を厚さ300 nmに成膜した。 And a silicon oxide film 111 to 300 nm thick by a D method. (図1(E)) (FIG. 1 (E))

【0043】そして、層間絶縁膜111、ゲイト絶縁膜107のエッチングをおこない、ソース/ドレインにコンタクトホールを形成した。 [0043] Then, an interlayer insulating film 111, etching of the gate insulating film 107, a contact hole was formed in the source / drain. その後、窒化チタン膜(厚さ100 nm )、アルミニウム膜(厚さ500 nm )をスパッタリング法によって成膜し、これをエッチングしてソース/ドレイン電極112、113を形成し、TF Thereafter, the titanium nitride film (thickness 100 nm), an aluminum film (thickness 500 nm) was deposited by sputtering, which was to form the source / drain electrodes 112 and 113 etched, TF
T回路を完成させた。 T-circuit was completed. (図1(F)) (FIG. 1 (F))

【0044】TFT作製後、さらに200〜400℃で水素化処理をおこなってもよい。 [0044] After manufacturing TFT, it may be subjected to hydrogenation treatment at 200 to 400 ° C.. 本実施例のように、ソース/ドレインへのコンタクトの部分の活性層の厚さが極めて薄い場合には、アルミニウムとシリコンが直接、 As in this embodiment, when the thickness of the active layer of the portion of the contact to the source / drain is very thin, directly aluminum and silicon,
接触すると合金化によって、接触不良が発生する可能性が高い。 Alloying upon contact, there is a high possibility that poor contact occurs. これを避けるためには、上述のように、アルミニウムとシリコンの間に窒化チタンその他の導電性でシリコンやアルミニウムと反応しにくい膜を設けると良い。 To avoid this, as described above, it may be provided with silicon or aluminum and nobler film of aluminum and titanium nitride other conductive during silicon.

【0045】本実施例では活性層の厚さを10 nmから50 nmまで変化させて、その特性を測定した。 [0045] The thickness of the active layer is changed from 10 nm to 50 nm in the present embodiment, to measure the characteristics. 図5には、活性層の厚さが上記実施例にしたがって、活性層を薄膜化したもの(10 nm )と、従来の方法のもの(5 5 shows, in accordance with the thickness of the above embodiment of the active layer, which active layer is thinned and (10 nm), those of the conventional method (5
nm )のドレイン電流(I D )−ゲイト電圧(V G )特性の例を示す。 0 nm) of the drain current (I D) - an example of the gate voltage (V G) characteristics. この図から、本発明によって活性層を薄くすることにより、ゲイト電極に逆バイアス(負)電圧が印加された際のリーク電流の特性に大きく差が生じたことが分かる。 From this figure, by reducing the active layer according to the present invention, it is understood that large differences in the characteristics of the leakage current when a reverse bias (negative) voltage is applied to the gate electrode has occurred.

【0046】リーク電流については、さらに詳しく測定し、図7に示した。 [0046] For the leakage current is measured in more detail, as shown in FIG. 特にV D =10Vのときのリーク電流は活性層を薄くすることにより格段に減少していることが分かる。 In particular leakage current when V D = 10V it is found that significantly reduced by thinning the active layer. このことは、ソース/ドレイン間に高い電圧が印加される状態で低いリーク電流が要求されるアクティブマトリクス回路のスイッチングトランジスタとして好ましいものであった。 This was preferred as a switching transistor for an active matrix circuit low leakage current in a state of high voltage between the source / drain is applied is required.

【0047】その他に、電界効果移動度、しきい値電圧についても測定したが、活性層が薄くなるにしたがい、 [0047] In addition, according to the field-effect mobility, was also measured for threshold voltage, the active layer becomes thinner,
前者は大きく、後者は小さくなることが確認された。 The former is large, the latter being it was confirmed small. いずれの場合も活性層の厚さが30〜40 nmの間で急激な変化が起こることが確認された。 The thickness of the active layer in either case is confirmed to occur sudden change between 30 to 40 nm.

【0048】〔実施例2〕 本実施例では選択的にシリコン層を薄膜化する場合について記述する。 [0048] Example 2 In this example describes a case of selectively thinning the silicon layer. 実施例1の場合にはシリコン層は全面的に薄膜化した。 Silicon layer in the case of Example 1 was entirely thinned. この場合には、ソース/ドレインにコンタクトホールを形成する場合にオーバーエッチングのマージンが取りにくくなるという問題以外に、マスク合わせのマーカーとして、別の被膜を形成しなければならないという問題があった。 In this case, in addition to a problem that hardly takes margin overetching when forming a contact hole in the source / drain, as a marker for mask alignment, there is a problem that must form a separate coating. 特に、これはトップゲイト型(ゲイト電極が活性層の上に存在する)のTFTを形成する場合には大きな障害であった。 In particular, this was a major obstacle in the case of forming a TFT of a top gate type (gate electrode is present on the active layer).

【0049】この問題について詳しく述べると、従来、 [0049] To elaborate on this issue, conventional,
透明な基板上に被膜を重ねて、素子を形成してゆく工程においては、初期の段階で何らかの被膜のパターンをマーカーとして、その後のマスク合わせの工程で用いることが一般的であった。 Overlapping a coating on a transparent substrate, in the step of slide into form element, as a marker pattern of some coatings in the early stages, it has been common to use in subsequent mask alignment steps. そして、そのマーカーを形成するべき被膜としては、トップゲイト型のTFTにおいては、シリコン膜を用いることが一般的であった。 Then, as the film to be formed that marker, in the top gate TFT, and the the use of the silicon film were common. すなわち、トップゲイト型TFTのプロセスにおいては、最初におこなわれるパターン形成が、島状領域の形成だからである。 That is, in the process of a top gate type TFT, and is patterned to be initially performed is because the formation of the island region. この島状領域の形成の際に、同時にマスク合わせのマーカーも形成される。 In the formation of the island-like regions are also formed marker mask alignment at the same time. 以後、全てのマスク合わせの工程において、この際に形成されたマーカーを用いる。 Thereafter, all of the mask alignment process, using the marker formed during this.

【0050】このマーカーはシリコン膜が薄くなるといくつかの問題が生じた。 [0050] The marker is some of the problems occur when the silicon film is reduced. 特に、アルミニウム膜にパターンを形成する場合には、マーカーの部分とアルミニウム被膜との段差を判別してマスク合わせをおこなうことが要求されたが、シリコン膜が50 nm以下に薄くなると、十分な段差が確認できなくなり、マスク合わせ工程において不良が発生しやすくなった。 Particularly, in the case of forming a pattern on the aluminum film has been required to perform mask alignment to determine the level difference between the portion and the aluminum coating of the marker, the silicon film is thinner below 50 nm, sufficient step There will not be able to check, failure in the mask alignment process is likely to occur.

【0051】TFT特性の改善に加えて、マスク合わせの面でも改善する方法を示す。 [0051] In addition to the improvement of the TFT characteristics, a method of improving in terms of mask alignment. 本実施例を図2に示す。 The embodiment shown in FIG.
まず、透明なガラス基板201上に下地酸化膜として、 First, as a base oxide film on the transparent glass substrate 201,
酸化珪素膜202をスパッタリング法により100〜5 100 to 5 silicon oxide film 202 by a sputtering method
00 nm 、例えば、200 nmに成膜した。 00 nm, for example, was formed to 200 nm. この酸化珪素膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。 This silicon oxide film is provided to prevent the diffusion of impurities from the glass substrate. そして、非晶質シリコン膜をプラズマCVD Then, plasma CVD amorphous silicon film
法により50〜150 nm 、例えば、80 nmに成膜した。 50 to 150 nm by law, for example, was formed to 80 nm. ここで、シリコン膜の厚さを80 nmとしたのは、 Here, the thickness of the silicon film was 80 nm, the
マスク合わせにおいて、マーカーが十分に確認できる厚さを確保するためである。 In mask alignment is to secure the thickness of the marker can be confirmed thoroughly. (図2(A)) (FIG. 2 (A))

【0052】さらに、結晶性シリコン膜上に酸化珪素膜204を50 nmに形成した。 [0052] Further, a silicon oxide film 204 is formed 50 nm on the crystalline silicon film. 酸化珪素の代わりに窒化珪素でも構わない。 Instead of silicon oxide may be a silicon nitride. この酸化珪素膜204は後の熱アニールの際のキャップ膜となる。 This silicon oxide film 204 becomes a cap film during thermal annealing after. その後、非晶質シリコン膜を500〜650℃で熱アニールすることにより結晶化せしめた。 Then allowed to crystallize by heat annealing the amorphous silicon film at 500 to 650 ° C.. その際には、実施例1に示した如く、ニッケル等を結晶化促進の触媒元素として添加してもよい。 At that time, as shown in Example 1, may be added nickel as a catalyst element of the crystallization accelerating.
また、結晶性向上のために、熱アニール工程の後にKr Moreover, because of the improvement in crystallinity, Kr after thermal annealing step
Fエキシマレーザー光を照射してもよい。 The F excimer laser light may be irradiated.

【0053】そして、酸化珪素膜上にフォトレジスト2 [0053] Then, the photoresist 2 on the silicon oxide film
05を形成して、パターニングをおこない、チャネル領域を形成する近傍がエッチングされるようにマスクを形成した。 05 to form, followed by patterning the vicinity of forming the channel region forming a mask so as to etch. この状態の断面図を図2(B)に、また、上方から見た図面を図4(A)に示す。 Figure 2 (B) is a cross-sectional view at this state, also, shows a drawing seen from above in FIG. 4 (A). 本実施例では、第1 In this embodiment, the first
パターンおよび第2パターンという2つのパターンを形成し、比較した。 Forming two patterns of a pattern and a second pattern, and compared. 図4(A)の矢印は、図2の断面の方向を示す。 Figure 4 arrow (A) indicates the direction of the cross section of FIG. (図2(B)、図4(A)) (FIG. 2 (B), the Fig. 4 (A))

【0054】その後、実施例1と同様にシリコン膜のエッチングをおこない、チャネル形成領域近傍を15〜3 [0054] Thereafter, etching of the silicon film in the same manner as in Example 1, the channel forming region near 15-3
nmの膜厚に形成した。 It was formed to a thickness of 0 nm. この際には、過酸化水素とアンモニアの混合液による酸化と1%フッ酸によるエッチングを交互におこない、必要とする厚さまでシリコン膜をエッチングした。 At this time, the etching by oxidation and 1% hydrofluoric acid with a mixture of hydrogen peroxide and ammonia carried out alternately, and etching the silicon film to a thickness in need. (図2(C)) (FIG. 2 (C))

【0055】そして、フォトレジスト205と酸化珪素膜204を除去した。 [0055] Then, to remove the silicon oxide film 204 and the photoresist 205. つぎに、このようにして得られた結晶性シリコン膜をエッチングして、TFTを形成する島状領域206(島状シリコン膜)とマスク合わせのマーカー207、208を形成した。 Next, thus a crystalline silicon film obtained by was etched to form an island-like region 206 (island silicon film) and the markers 207 and 208 of the mask alignment for forming the TFT. このときの上方から見た図面を図4(B)に示す。 The drawing seen from above at this time is shown in FIG. 4 (B). この図では、先のシリコン膜の薄膜化のパターンも点線で示してある。 In this figure, the pattern of thinning of the preceding silicon film is shown by dotted lines. この結果、第1パターン(図4左側)では、薄いシリコン層の領域の形状が概略H型となった。 As a result, the first pattern (Fig. 4 left), the shape of the region of the thin silicon layer becomes schematic H type. 第2パターンでは、薄いシリコン層の領域の形状は長方形であった。 In the second pattern, the shape of the region of the thin silicon layer was rectangular. 第2パターンでは、島状領域をエッチングする際に、異常エッチングの際に島状領域のクビレの部分が断絶してしまうことがあったが、第1パターンではそのような現象は見られなかった。 In the second pattern, when etching the island regions, portions of the constricted in the island region at the time of abnormal etching was sometimes become severed but, in the first pattern was not observed such phenomena . (図4(B)) (FIG. 4 (B))

【0056】その後、ゲイト絶縁膜として、膜厚20〜 [0056] Then, as a gate insulating film, film thickness of 20 to
150 nm 、例えば、100 nmの酸化珪素膜209をプラズマCVD法によって形成した。 0.99 nm, for example, a 100 nm silicon oxide film 209 is formed by a plasma CVD method. (図2(D)) (FIG. 2 (D))

【0057】そして、厚さ100 nm 〜3μm、例えば、500 nmの燐がドープされた多結晶のシリコン膜を減圧CVD法によって成膜して、これをパターニングして、ゲイト電極・配線に対応するフォトレジストのパターンを形成した。 [0057] Then, the thickness of 100 nm ~3μm, for example, a polycrystalline silicon film of the 500 nm phosphorus is doped is deposited by low pressure CVD method, and patterned to correspond to the gate electrode and wiring to form a pattern of photoresist. この際には、マーカー207を用いた。 At this time, we are using the marker 207. そして、このフォトレジストのパターンによって多結晶シリコン膜をエッチングして、ゲイト電極210を形成した。 Then, the polycrystalline silicon film is etched by the pattern of the photoresist, to form a gate electrode 210. このときの上方から見た図面を図4(C)に示す。 The drawing seen from above at this time is shown in FIG. 4 (C). (図4(C)) (FIG. 4 (C))

【0058】その後、イオンドーピング法によって、島状シリコン膜206に、ゲイト電極210をマスクとして自己整合的に不純物(本実施例においては燐)を注入した。 [0058] Thereafter, by ion doping, the island-like silicon film 206 (in this embodiment, phosphorus) self-aligned manner impurities using the gate electrode 210 as a mask was injected. ドーピングガスとしてはPH3 を用いた。 The doping gas with PH3. この場合のドーズ量は1×10 13 〜5×10 15原子cm Dose in this case is 1 × 10 13 ~5 × 10 15 atoms cm
2 、加速電圧は10〜90kV、例えば、ドーズ量を1×10 15原子cm― 2 、加速電圧を80kVとした。 - 2, the acceleration voltage 10~90KV, for example, a dose of 1 × 10 15 atoms cm- 2, the accelerating voltage is 80 kV.
この結果、N型不純物領域211(ソース/ドレイン) As a result, N-type impurity region 211 (source / drain)
が形成された。 There has been formed. (図2(E)) (FIG. 2 (E))

【0059】さらに、500〜650℃、例えば、60 [0059] In addition, 500~650 ℃, for example, 60
0℃で熱アニールすることによって、ドーピングされた不純物の活性化をおこなった。 By thermal annealing at 0 ° C., it was carried out to activate the doped impurities.

【0060】その後、層間絶縁膜として、減圧CVD法によって酸化珪素膜212を厚さ300 nmに成膜した。 [0060] Thereafter, an interlayer insulating film, and a silicon oxide film 212 to 300 nm thick by the low pressure CVD method.

【0061】そして、層間絶縁膜212、ゲイト絶縁膜209のエッチングをおこない、ソース/ドレインにコンタクトホールを形成した。 [0061] Then, an interlayer insulating film 212, etching of the gate insulating film 209, a contact hole was formed in the source / drain. このとき、実施例1と異なり、ソース/ドレイン領域は80 nmと厚いため、コンタクトホールの形成が容易であった。 In this case, unlike the first embodiment, since the source / drain region is thicker and 80 nm, was easy formation of the contact hole. その後、アルミニウム膜をスパッタリング法によって形成し、パターニングしてソース/ドレイン電極・配線に対応するフォトレジストのパターンを形成した。 Thereafter, an aluminum film is formed by sputtering to form a pattern of photoresist corresponding to the source / drain electrode and wiring is patterned. この際には、マーカー2 At this time, marker 2
08を用いた。 08 was used. そして、このフォトレジストのパターンによってアルミニウム膜をエッチングして、ソース/ドレイン電極・配線213、214を形成した。 Then, the aluminum film is etched by the pattern of the photoresist to form a source / drain electrode and wiring 213. TFT作製後、さらに200〜400℃で水素化処理をおこなってもよい。 After manufacturing TFT, it may be subjected to hydrogenation treatment at 200 to 400 ° C.. (図2(F)) (Fig. 2 (F))

【0062】このようにして得られたTFTは、従来のTFTと比較して、半導体層のチャネル形成領域近傍が薄いため、電界効果移動度、しきい値電圧、リーク電流等の特性に関しては、実施例1と大差無いものが得られた。 [0062] Thus TFT thus obtained is, compared to the conventional TFT, since the channel formation region near the semiconductor layer is thin, the field-effect mobility, threshold voltage, with respect to characteristics such as leakage current, those without example 1 significantly different from was obtained. 一方、マーカーのシリコン膜が十分な厚さであったために、マスク合わせの不良を減らすことができた。 On the other hand, in order silicon film marker was sufficient thickness, it was possible to reduce the defect of the mask alignment. また、ソース、ドレインに関しては、80 nmの厚さであったために、十分に低いシート抵抗であった。 The source, with respect to the drain, in order had a thickness of 80 nm, was sufficiently low sheet resistance. また、本実施例では、ソース/ドレインの部分の厚さが十分であったので、窒化チタン膜を設けなくとも、ソース/ドレインでコンタクト不良が発生することはなかった。 Further, in the present embodiment, since there is sufficient thickness of the portion of the source / drain, without providing a titanium nitride film, contact failure did not occur in the source / drain.

【0063】〔実施例3〕 本実施例を図3に示す。 [0063] Figure 3 shows Example 3 In the present Example. 本実施例は、TFT型液晶表示装置の周辺回路のシフトレジスタ回路に用いられるCM This embodiment is used in the shift register circuit of the peripheral circuit of the TFT-type liquid crystal display device CM
OS素子とアクティブマトリクスのスイッチングトランジスタ(画素TFT)の作製に関して本発明を適用した例を示す。 It shows an example of applying the present invention for manufacturing the OS device and an active matrix of switching transistors (pixel TFT). まず、基板301上に下地酸化膜として、酸化珪素膜302をスパッタリング法により100〜50 First, as a base oxide film on the substrate 301, a silicon oxide film 302 by sputtering 100-50
nm 、例えば、100 nmに成膜した。 0 nm, for example, was formed to 100 nm. そして、非晶質シリコン膜をプラズマCVD法により40〜150 Then, an amorphous silicon film by a plasma CVD method 40 to 150 n
、例えば、50 nmに成膜した。 m, for example, was formed to 50 nm.

【0064】その後、実施例1と同様にスピンコーティング法によって非晶質シリコン膜上に〜数nmのニッケル含有層を形成した。 [0064] Thereafter, to form a nickel containing layer to several nm on the amorphous silicon film by a spin coating method in the same manner as in Example 1. ニッケル含有層形成後、加熱炉において、窒素雰囲気中において550℃、4時間の加熱処理をおこない結晶化せしめた。 After the nickel-containing layer formed, in a heating furnace, 550 ° C. in a nitrogen atmosphere, was allowed to crystallize performs a heat treatment for 4 hours. その後、さらに、結晶性向上のために、200〜350mJ/cm 2のエネルギー密度のKrFエキシマレーザー光を照射した。 Then, further, for improving the crystallinity, it was irradiated with KrF excimer laser beam energy density of 200~350mJ / cm 2. (図3(A)) (FIG. 3 (A))

【0065】つぎに、このようにして得られた結晶性シリコン膜上に実施例2と同様にマスクを形成し、アクティブマトリクス回路の領域のみを薄膜化して、薄いシリコン領域303'を形成した。 Next, thus similarly forming a mask in Example 2 over the crystalline silicon film obtained, only the region of the active matrix circuit is thinned to form a thin silicon region 303 '. 領域303'のシリコン膜の厚さは30 nmとした。 The thickness of the silicon film in a region 303 'was 30 nm. エッチングの方法は実施例2と同様におこなった。 The etching method was carried out as in Example 2. (図3(B)) (FIG. 3 (B))

【0066】その後、この様にして得られた結晶性珪素膜をパターニングして、島状領域304、305、30 [0066] Then, by patterning the resulting crystalline silicon film in this way, the island-shaped area 304,305,30
6(島状珪素膜)を形成した。 To form 6 (island silicon film). この島状珪素膜304、 The island-like silicon film 304,
305、306はTFTの活性層であり、前二者は周辺駆動回路のシフトレジスタの回路に用いられ、最後の1 305 and 306 is an active layer of the TFT, the former two are used in the circuit of the shift register of the peripheral driver circuits, the last 1
つはアクティブマトリクス回路の画素TFTに用いられる。 One is used for the pixel TFT of the active matrix circuit. そして、ゲイト絶縁膜307として、膜厚20〜1 Then, as a gate insulating film 307, thickness 20 to 1
50 nm 、例えば、100 nmの酸化珪素膜307をプラズマCVD法によって形成した。 50 nm, for example, a 100 nm silicon oxide film 307 is formed by a plasma CVD method. (図3(C)) (FIG. 3 (C))

【0067】その後、厚さ100 nm 〜3μm、例えば、500 nmのアルミニウム膜をスパッタ法によって成膜して、これをパターニングして、ゲイト電極30 [0067] Thereafter, the thickness of 100 nm ~3μm, for example, a 500 nm aluminum film was deposited by sputtering, and patterned to gate electrode 30
8、309、310を形成した。 8,309,310 was formed. つぎに基板をpH≒ Next, the substrate pH ≒
7、1〜3%の酒石酸のエチレングリコール溶液に浸し、白金を陰極、アルミニウムのゲイト電極308、3 Immersed in ethylene glycol solution of 7,1~3% of tartaric acid, the cathode platinum, aluminum gate electrode 308,3
09、310を陽極として、陽極酸化をおこなった。 The 09,310 as an anode, was subjected to anodic oxidation. 陽極酸化は、最初一定電流で220Vまで電圧を上げ、その状態で1時間保持して終了させた。 Anodic oxidation, increases the voltage at the first constant current to 220V, was completed in 1 hour in that state. このようにして、 In this way,
厚さ150〜350 nm 、例えば、200 nmの陽極酸化物を形成した。 Thickness 150 to 350 nm, for example, to form a 200 nm of anodic oxide.

【0068】その後、イオンドーピング法によって、島状珪素膜304、305、306に、ゲイト電極30 [0068] Thereafter, by ion doping method, in the island-like silicon film 304, 305, 306, the gate electrode 30
8、309、310をマスクとして自己整合的に不純物を注入した。 8,309,310 was injected in a self-aligning manner impurities as a mask. この際には、最初に前面にフォスフィン(PH)をドーピングガスとして燐を注入してN型不純物領域311、312、313を形成した。 At this time, to form the N-type impurity regions 311, 312, 313 and first implanting phosphorus as doping gas phosphine (PH) to the front. (図3 (Fig. 3
(D)) (D))

【0069】その後、Nチャネル型のTFTを形成する部分をフォトレジスト314で覆って、Pチャネル型のTFTを形成する部分にジボラン(B 26 )をドーピングガスとして硼素を注入して、N型不純物領域311であった領域が反転して、P型不純物領域315を形成した。 [0069] Then, over the portion forming the N-channel type TFT in the photoresist 314, by implanting boron diborane (B 2 H 6) in a portion forming a P-channel type TFT as the doping gas, N -type impurity regions 311 and a region is inverted to form a P-type impurity region 315. この場合、燐のドーズ量は2〜8×10 15原子cm In this case, the dose of phosphorus is 2 to 8 × 10 15 atoms cm
2 、加速電圧は80kV、硼素のドーズ量は4〜10 - 2, the acceleration voltage is 80 kV, the dose of boron 4-10
×10 15原子cm― 2 、加速電圧を65kVとした。 × 10 15 atoms cm- 2, the accelerating voltage is 65 kV.
(図3(E)) (FIG. 3 (E))

【0070】さらに、KrFエキシマレーザー(波長2 [0070] In addition, KrF excimer laser (wavelength 2
48nm、パルス幅20nsec)を照射して、不純物領域312、313、315の活性化をおこなった。 48 nm, is irradiated with pulse width 20 nsec), it was carried out to activate the impurity regions 312,313,315. レーザーのエネルギー密度は200〜400mJ/c The energy density of the laser is 200~400mJ / c
2 、好ましくは250〜300mJ/cm 2が適当であった。 m 2, and a preferably suitably 250~300mJ / cm 2.

【0071】つぎに、層間絶縁膜316として、プラズマCVD法によって酸化珪素膜316を厚さ300 nm Next, as an interlayer insulating film 316, a 300 nm thick silicon oxide film 316 by plasma CVD method
に成膜した。 It was formed in.

【0072】そして、層間絶縁膜316、ゲイト絶縁膜307のエッチングをおこない、ソース/ドレインにコンタクトホールを形成した。 [0072] Then, an interlayer insulating film 316, etching of the gate insulating film 307, a contact hole was formed in the source / drain. その後、アルミニウム膜をスパッタ法によって形成し、パターニングしてソース/ Thereafter, an aluminum film is formed by sputtering, and patterned source /
ドレイン電極317、318、319を形成した。 Forming a drain electrode 317,318,319. (図3(F)) (FIG. 3 (F))

【0073】最後に、パッシベーション膜320として厚さ200〜600 nm 、例えば、300 nmの窒化珪素膜をプラズマCVD法によって形成し、これと酸化珪素膜316、ゲイト絶縁膜307をエッチングして、不純物領域313に対してコンタクトホールを形成した。 [0073] Finally, a thickness of 200 to 600 nm as a passivation film 320, for example, a 300 nm silicon nitride film is formed by plasma CVD, which silicon oxide film 316, and the gate insulating film 307 is etched, the impurity and a contact hole is formed in the region 313.
そして、インディウム錫酸化物膜(ITO膜)を形成し、これをエッチングして、画素電極321を形成した。 Then, a indium-tin oxide film (ITO film), which is etched to form a pixel electrode 321. (図3(G)) (Fig. 3 (G))

【0074】以上のようにして、周辺回路のシフトレジスタ回路と画素TFTとが形成された。 [0074] As described above, the shift register circuit and a pixel TFT of the peripheral circuit is formed.

【0075】本実施例では画素TFTはリーク電流の小さい、活性層の薄いシリコン層を用い、また、オン電流の大きなことの要求されるシフトレジスタ等の回路においては、活性層の比較的厚いシリコン層を用いて、半導体集積回路を構成することができたので、回路全体としての特性を向上させることができた。 [0075] pixel TFT in this embodiment a small leakage current, using a thin silicon layer of the active layer, also, in a circuit such as a shift register which is required of on-state current large means that a relatively thick silicon active layer using the layer, so it was possible to configure the semiconductor integrated circuit, it was possible to improve the characteristics of the entire circuit.

【0076】〔実施例4〕 本実施例を図8および図9に示す。 [0076] The Example 4 This example is shown in FIGS. 本実施例は、TFT The present embodiment, TFT
型液晶表示装置の周辺回路のシフトレジスタ回路に用いられるCMOS素子とアクティブマトリクスのスイッチングトランジスタ(画素TFT)の作製に関して本発明を適用した例を示す。 Mold showing an example of applying the present invention for manufacturing a liquid crystal display device of the switching transistor of the CMOS device and an active matrix used in the shift register circuit of the peripheral circuit (pixel TFT).

【0077】まず、基板401上に下地酸化膜として、 [0077] First of all, as an underlying oxide film on the substrate 401,
酸化珪素膜402をスパッタリング法により100〜5 100 to 5 silicon oxide film 402 by sputtering
00 nm 、例えば、200 nmに成膜した。 00 nm, for example, was formed to 200 nm. そして、非晶質シリコン膜をプラズマCVD法により40〜150 Then, an amorphous silicon film by plasma CVD 40-150
nm 、例えば、60 nmに成膜し、結晶化させた。 nm, for example, is deposited to 60 nm, it was crystallized.

【0078】つぎに、このようにして得られた結晶性シリコン膜403上に実施例2と同様にマスクを形成し、 [0078] Then, similarly a mask to Example 2 in this manner over the crystalline silicon film 403 obtained,
アクティブマトリクス回路のチャネル形成領域および全てのTFT形成領域の周辺を薄膜化して、薄いシリコン領域403'を形成した。 The periphery of the channel formation region and all of the TFT forming region of the active matrix circuit is thinned to form a thin silicon region 403 '. 薄いシリコン領域のシリコン膜の厚さは30 nmとした。 The thickness of the silicon film of a thin silicon region was 30 nm. エッチングの方法は実施例2と同様におこなった。 The etching method was carried out as in Example 2. ここで島状領域の周辺領域を薄膜化したのは、後の工程の島状領域を形成する際に、チャネル領域を形成する周辺が過剰にエッチングされることを防ぐためである。 Here the peripheral region of the island region is thinned, when forming the island-shaped region of a later step is to prevent the peripheral forming the channel region is etched excessively. (図8(A)) (FIG. 8 (A))

【0079】その後、この様にして得られた結晶性シリコン膜403をエッチングして、島状領域404、40 [0079] Then, the crystalline silicon film 403 obtained in this way is etched, island region 404,40
5(島状シリコン膜)を形成した。 5 (island silicon film) was formed. この際、エッチングは先に薄膜化された領域403'のみに対しておこなわれた。 At this time, etching is performed only for the region which is thinned before 403 '.

【0080】このことの効果を図10を使って、簡単に説明する。 [0080] The effect of this is that by using FIG. 10, will be briefly described. 図10の(A)〜(D)は、実施例2の様に島状領域の周辺部を薄膜化せずに形成したものである。 Of FIG. 10 (A) ~ (D) is one in which the peripheral portion of the island region as in Example 2 was formed without thinning.
図10(A)および(B)はシリコン膜をエッチングする工程の前を示している。 Figure 10 (A) and (B) shows the front of the step of etching the silicon film. 同図において、厚さ60 nm In the figure, 60 nm thick
の領域1に、上記と同様の薄膜化工程によって、厚さ3 The area 1, by the similar thinning step, the thickness 3
nmまで薄膜化された領域2が形成されている。 Thinned region 2 is formed to 0 nm. 図の斜線部3は島状領域のパターンを示しており、これ以外の部分がエッチングされることとなる。 Hatched portion 3 in the figure shows the pattern of island regions, so that the other portions are etched. ここでエッチングを進めてゆく。 Here Yuku complete the etching. (図10(A)、(B)) (FIG. 10 (A), (B))

【0081】まず、シリコン膜を30 nmエッチングしたときの様子は図10(C)の様になる。 [0081] First, state is as shown in FIG. 10 (C) when the 30 nm etching the silicon film. このとき、島状領域の形成される部分6、7の領域ではシリコン膜はエッチングされないので、以前と同じ膜厚(それぞれ、 At this time, since the silicon film in the region of the parts 6-7 that are formed in the island region is not etched, the same thickness (respectively as before,
30 nm 、60 nm )を有している。 And a 30 nm, 60 nm). ここで、領域6は後にゲイト電極が形成される領域であり、島状領域の段差の小さいことが望まれる。 Here, the region 6 is a region where the gate electrode is formed after, it is desired that a small step difference of the island-like region. 一方、図10(B)において、60 nmの厚さを有していた領域1は、珪素膜がエッチングされ薄くなり、約30 nmの厚さのシリコン領域である。 On the other hand, in FIG. 10 (B), the region 1 had a thickness of 60 nm is made thinner silicon film is etched, a silicon region of a thickness of about 30 nm.

【0082】また、一方、図10(B)において、30 [0082] Further, while, in FIG. 10 (B), 30
nmの厚さを有していた領域2は、珪素膜が全てエッチングされ、下地酸化膜の表面5が現れてくる。 region 2 had a thickness of nm, the silicon film is all etched, the surface 5 of the base oxide film emerge. しかし、 But,
依然としてシリコン領域4と領域6、7はつながっており、更なるエッチングが必要である。 And led still silicon region 4 and region 6 and 7, requires further etching. (図10(C)) (FIG. 10 (C))

【0083】さらに、シリコン膜を30 nmエッチングすると図10(D)の様になる。 [0083] Further, it becomes as shown in FIG. 10 (D) When the silicon film 30 nm is etched. 図10(C)においては、30 nmのシリコン膜が残っていた領域4は、丁度、全てのシリコン膜がエッチングされ、下地酸化膜表面9が露出する。 In FIG. 10 (C), the region 4 had remained 30 nm of the silicon film, just all the silicon film is etched, the underlying oxide film surface 9 is exposed. しかし、図10(C)において、下地酸化膜表面5が露出していた領域10では、さらに、下地酸化膜の奥深くまでエッチングがおこなわれてしまう。 However, in FIG. 10 (C), the the region 10 underlying oxide film surface 5 were exposed, further etching deep into the underlying oxide film will take place. このため、シリコンと酸化珪素のエッチングレートが3:1という好ましい条件でさえ、島状領域8のうち厚さが30 nmだった部分6と、下地酸化膜との段差は少なくとも40 nm程度ある。 Therefore, the etching rate of the silicon and silicon oxide 3: Even preferred condition that 1, a part 6 thickness was 30 nm of the island region 8, the step of the underlying oxide film is at least about 40 nm. この段差は、エッチングの際にシリコンと酸化珪素の選択比によって、変動するが、島状領域を薄膜化したものの、段差はほとんど改善されず、ゲイト絶縁膜をより薄く(例えば、50 nm以下)することは困難であった。 This step is the selectivity of the silicon and silicon oxide in etching, will vary, although the island region is thinned, the step is hardly improved, thinner gate insulating film (e.g., less than 50 nm) it has been difficult to. (図10(D)) (FIG. 10 (D))

【0084】本実施例では島状領域周辺を薄膜化することによって、その点が改善できる。 [0084] The island-like region surrounding in this embodiment by thinning can improve this point. 図10(E)〜 Figure 10 (E) ~
(G)には、本実施例の様子を示す。 In (G) shows the state of this embodiment. 図10(A)と同様に、厚さ60 nmのシリコン領域11を薄膜化して、 Like FIG. 10 and (A), a 60 nm thick silicon region 11 is thinned,
厚さ30 nmのシリコン領域12を設ける。 Thickness 30 nm of the silicon region 12 is provided. 斜線部13 Shaded area 13
は島状領域のパターンである。 Is a pattern of island-like regions. 図から分かるように、島状領域13の周辺部は全て薄膜化したシリコン膜になっている。 As can be seen, the peripheral portion of the island region 13 are all turned silicon film thinned. (図10(E)、(F)) (FIG. 10 (E), (F))

【0085】この状態で、エッチングをおこなっていくと、30 nmエッチングした時点で下地酸化珪素膜表面15が露出する。 [0085] In this state, when going etched, the underlying silicon oxide film surface 15 is exposed at the time of the 30 nm etching. そのとき、島状領域において、厚さ6 Then, in the island regions, the thickness 6
nmであった部分17、および厚さ30 nmであった部分16はそのままの厚さである。 0 nm and a portion 17 portion 16 and had a thickness of 30 nm, is directly thickness. また、島状領域の周辺領域は丁度、全てのシリコン膜がエッチングされた状態で、周囲のシリコン領域14から分離した状態となり、島状領域が完成する。 The peripheral area of ​​the island-shaped region just in a state where all of the silicon film is etched, a state separated from the surrounding silicon regions 14, island region is completed. シリコン領域14は、図10 Silicon region 14, FIG. 10
(F)においては、厚さ60 nmのシリコン領域であったが、エッチングされて、厚さ約30 nmとなっている。 In (F), although a silicon region having a thickness of 60 nm, is etched, is approximately 30 nm thick. また、段差に関して考察すると、ゲイト電極がその上に形成される領域16と下地酸化膜表面との段差は領域16の厚さ(すなわち、30 nm )しかなく、厚さ6 Also, when considered with respect to the step, the thickness of the step between the region 16 and the underlying oxide film surface gate electrode is formed thereon region 16 (i.e., 30 nm) only without thickness 6
nmのゲイト絶縁膜をこの上に形成しても問題はない。 The 0 nm of the gate insulating film is no problem be formed thereon. (図10(G)) (Fig. 10 (G))

【0086】上記の例ではシリコン膜の薄膜化に関しては、膜厚を半分にする程度であったが、例えば、膜厚を1/4やそれ以下にするという場合には、本実施例のように島状領域の周囲の部分を薄膜化することの効果は顕著である。 [0086] With respect to the thinning of the silicon film in the above example, there was a degree of half the thickness, for example, in the case that the film thickness to 1/4 or less, like the present embodiment effect of thinning the peripheral portion of the island region to is remarkable. 例えば、80 nmのシリコン膜を20 nmにまで薄膜化する場合を考えれば、実施例2の場合には、 For example, given the case of thinned down to 20 nm to 80 nm silicon film, in the case of Example 2,
シリコンと酸化珪素のエッチング選択比が4:1という非常に好ましい場合でさえ、段差は、20 nmに、オーバーエッチされた酸化珪素の深さ15 nmを加えた35 Etching selectivity of the silicon and silicon oxide 4: even when a highly preferred that 1, step is to 20 nm, was added 15 nm depth of the over the etched silicon oxide 35
nmである。 It is nm. 本実施例の場合は20 nmであり、実施例2では、本実施例より段差が75%も大きくなる。 In this embodiment a 20 nm is, in Example 2, step from this embodiment also increased to 75%.

【0087】以上のようにして、エッチングをおこない、島状領域を形成した。 [0087] As described above, etching is performed to form an island-like region. いずれもTFTの活性層として、前者は周辺駆動回路のシフトレジスタ等の回路に用いられ、後者はアクティブマトリクス回路の画素TFT As the active layer of both TFT, the former is used in a circuit such as a shift register of the peripheral driving circuit, the latter pixel TFT of the active matrix circuit
として用いられる。 Used as. その後、ゲイト絶縁膜406として、膜厚20〜80 nm 、例えば、50 nmの酸化珪素膜406をプラズマCVD法によって形成した。 Thereafter, as a gate insulating film 406, thickness 20 to 80 nm, for example, a silicon oxide film 406 of 50 nm was formed by a plasma CVD method.

【0088】その後、厚さ100 nm 〜3μm、例えば、500 nmのアルミニウム膜をスパッタ法によって成膜した。 [0088] Thereafter, the thickness of 100 nm ~3μm, for example, was deposited 500 nm of aluminum film by sputtering. そして、フォトレジストをスピンコーティング法によって形成した。 Then, to form a photoresist by a spin coating method. フォトレジストの形成前に、陽極酸化法によって厚さ10〜100 nmの酸化アルミニウム膜を表面に形成しておくと、フォトレジストの密着性が良くなる。 Before the formation of the photoresist, the previously formed aluminum oxide film having a thickness of 10 to 100 nm on the surface by anodic oxidation, adhesion of the photoresist is improved. その後、フォトレジストとアルミニウム膜をパターニングして、ゲイト電極407、408、4 Then, by patterning the photoresist and the aluminum film, gate electrode 407,408,4
09を形成した。 09 was formed. エッチング終了後も、フォトレジストは剥離せず、各ゲイト電極上にマスク膜410、41 After the etching also, the photoresist not peeled off, the mask film on the gate electrode 410,41
1、412として残存せしめた。 It was allowed to remain as 1,412. (図8(B)) (FIG. 8 (B))

【0089】さらにこれに電解溶液中で電流を通じてポーラス陽極酸化し、厚さ300〜600 nm 、例えば、 [0089] further porous anodization throughout current which the electrolytic solution, a thickness of 300 to 600 nm, for example,
厚さ500 nmのポーラス陽極酸化物413、414、 Thickness 500 nm of the porous anodic oxide 413 and 414,
415を形成した。 415 was formed. ポーラス陽極酸化は、3〜20%のクエン酸もしくはショウ酸、燐酸、クロム酸、硫酸等の酸性水溶液を用いておこない、5〜30Vの一定電流をゲイト電極に印加すればよい。 Porous anodization, 3-20% of citric acid or Sho acid, phosphoric acid, chromic acid, conducted using an acidic aqueous solution such as sulfuric acid, it may be applied a constant current of 5~30V to the gate electrode. 本実施例においてはショウ酸溶液(30℃)中で、電圧を10Vとし、20〜4 In Shaw acid solution (30 ° C.) in the present embodiment, the voltage was 10V, 20-4
0分、陽極酸化した。 0 minutes, anodized. ポーラス陽極酸化物の厚さは陽極酸化をおこなう時間によって制御した。 The thickness of the porous anodic oxide was controlled by the time of performing the anodic oxidation. (図8(C)) (FIG. 8 (C))

【0090】その後、マスク膜410、411、412 [0090] After that, the mask film 410, 411, 412
を剥離し、実施例と同様な方法で陽極酸化をおこなった。 It is removed, and was subjected to anodization in Example a similar manner. すなわち、基板をpH≒7、1〜3%の酒石酸のエチレングリコール溶液に浸し、白金を陰極、アルミニウムのゲイト電極407、408、409を陽極として、 That is, the substrate was dipped in an ethylene glycol solution of pH ≒ 7,1~3% of tartaric acid, the cathode platinum, aluminum gate electrodes 407, 408, 409 as an anode,
徐々に電圧を上げて陽極酸化を進行させた。 Anodic oxidation was allowed to proceed by gradually increasing the voltage. このようにして、形成された陽極酸化物被膜は緻密で耐圧が高く、 In this manner, the anodic oxide film formed has high dense and breakdown voltage,
特に、バリヤ型陽極酸化物と称される。 In particular, it referred to as the barrier type anodic oxide. 本実施例では厚さ150〜350 nm 、例えば、200 nmのバリヤ型陽極酸化物416、417、418を形成した。 The thickness 150 to 350 nm in the present embodiment, for example, to form a 200 nm barrier type anodic oxide 416, 417, 418. (図8 (Figure 8
(D)) (D))

【0091】つぎに、周辺回路のNチャネル型TFTおよび画素TFTを形成する領域をマスク419で覆って、周辺回路のPチャネル型TFTのポーラス陽極酸化物413をエッチングした。 [0091] Then, a region for forming the N-channel type TFT and the pixel TFT of the peripheral circuit is covered with a mask 419, the porous anodic oxide 413 of the P-channel type TFT of the peripheral circuits is etched. このとき、エチャントとして燐酸、酢酸、硝酸の混酸を用いた。 At this time, using phosphoric acid, acetic acid, a mixed acid of nitric acid as etchant. (図8(E)) (Figure 8 (E))

【0092】その後、マスク419を除去してゲイト酸化膜406をドライエッチング法によってエッチングした。 [0092] Then, it was etched by dry etching a gate oxide film 406 by removing the mask 419. このとき、エッチングガスとしてCH 4を使用することによって、陽極酸化物はエッチングされず、酸化珪素膜406のみがエッチングされた。 At this time, by using CH 4 as the etching gas, the anodic oxide etched, only the silicon oxide film 406 is etched. その結果、ポーラス陽極酸化物414、415の下の酸化珪素膜はエッチングされずに、406a、406b、406cが残った。 As a result, the silicon oxide film under the porous anodic oxide 414 and 415 without being etched, 406a, 406b, remained 406c. (図8(F)) (Fig. 8 (F))

【0093】そして、周辺回路のNチャネル型TFTおよび画素TFTのポーラス陽極酸化物414、415をエッチングした。 [0093] Then, the porous anodic oxide 414 and 415 of the N-channel type TFT and the pixel TFT of the peripheral circuits is etched. (図9(A)) (FIG. 9 (A))

【0094】その後、周辺回路のNチャネル型TFTの領域をマスク420で覆い、イオンドーピング法によって、周辺回路のPチャネル型TFTの領域のシリコン膜および島状領域405に、ゲイト電極部(ゲイト電極、 [0094] Then, covering the area of ​​the N-channel type TFT of the peripheral circuit in the mask 420, by ion doping, the silicon film and the island-like region 405 in the region of the P-channel type TFT of the peripheral circuit, the gate electrode portion (the gate electrode ,
バリヤ陽極酸化物、酸化珪素膜)をマスクとして自己整合的に不純物を注入した。 The barrier anodic oxide was injected in a self-aligning manner impurity silicon oxide film) as a mask. ここでは、ジボラン(B Here, diborane (B
26 )をドーピングガスとして硼素を注入し、P型不純物領域421、422を形成した。 2 H 6) was injected boron as a doping gas, to form a P-type impurity regions 421 and 422. この場合、硼素のドーズ量は1〜4×10 15原子/cm 2 、加速電圧を10 In this case, the dose of boron is 1 to 4 × 10 15 atoms / cm 2, the accelerating voltage 10
kVとした。 It was kV. ここで、加速電圧が低いため、ゲイト酸化膜406cの下部にはドーピングされず燐は導入されなかった。 Since the acceleration voltage is low, phosphorous is not doped in the lower portion of the gate oxide film 406c is not introduced. (図9(B)) (FIG. 9 (B))

【0095】そして、マスク420を除去して、前面にフォスフィン(PH)をドーピングガスとして燐を注入して、周辺回路のNチャネル型TFTの領域にN型不純物領域423を形成した。 [0095] Then, by removing the mask 420, by implanting phosphorus as doping gas phosphine (PH) in front, to form N-type impurity region 423 in the region of the N channel TFT of the peripheral circuit. このとき、燐のドーズ量は1 At this time, the dose of phosphorus is 1
〜8×10 14原子/cm 2 、加速電圧は5kVとした。 To 8 × 10 14 atoms / cm 2, the acceleration voltage was 5 kV.
ここで、加速電圧が低いため、ゲイト酸化膜406bの下部にはドーピングされず燐は導入されなかった。 Since the acceleration voltage is low, phosphorous is not doped in the lower portion of the gate oxide film 406b is not introduced. また、ドーズ量が硼素のドーズ量に比べ少ないため、周辺回路のPチャネル型TFTおよび画素TFTの不純物領域421、422はP型不純物領域のままであった。 Further, the dose amount for less than the dose of boron, the impurity regions 421 and 422 of the P-channel type TFT and the pixel TFT of the peripheral circuit remained P-type impurity regions.
(図9(C)) (FIG. 9 (C))

【0096】その後、燐のドーズ量を1×10 13 〜1× [0096] Then, 1 × 10 13 ~1 × the dose amount of phosphorus
10 14原子cm― 2 、加速電圧は90kVとして、周辺回路のNチャネル型TFTの領域のドーピングがされなかったゲイト酸化膜406bの下部に燐を導入し、低濃度ドレイン424(LDD、N− 型)が形成された。 10 14 atoms cm- 2, the acceleration voltage as 90 kV, phosphorus is introduced into the lower portion of not doping the region of the N channel TFT of the peripheral circuit gate oxide film 406b, a lightly doped drain 424 (LDD, N-type ) has been formed.
(図9(D)) (FIG. 9 (D))

【0097】さらに、KrFエキシマレーザー(波長2 [0097] In addition, KrF excimer laser (wavelength 2
48nm、パルス幅20nsec)を照射して、不純物領域421、422、423、424の活性化をおこなった。 48 nm, is irradiated with pulse width 20 nsec), it was carried out to activate the impurity regions 421, 422, 423, 424. レーザーのエネルギー密度は200〜400mJ The energy density of the laser is 200~400mJ
/cm 2 、好ましくは250〜300mJ/cm 2が適当であった。 / Cm 2, and preferably suitably 250~300mJ / cm 2. この際、画素TFTのゲイト酸化膜406c At this time, the gate oxide film 406c of the pixel TFT
の下に存在するPI接合は、レーザー照射によって十分に活性化された。 PI junction underlying the were sufficiently activated by laser irradiation. しかし、周辺回路のTFTのPI接合、およびN - I接合には十分なレーザー照射は期待できない。 However, PI junction of the peripheral circuit of the TFT, and N - sufficient laser irradiation in I junction can not be expected.

【0098】そこで、レーザー照射工程の後に、さらに、350〜550℃でアニールをおこなって、上記接合部の活性化を促進させた。 [0098] Therefore, after laser irradiation step, further, by performing annealing at 350 to 550 ° C., and to promote the activation of the bonding portion. その際には、周辺回路のT In that case, the peripheral circuit T
FTの活性層の厚さは50 nmと厚いため、結晶化がチャネル形成領域(I型)から周囲のP型およびN -型に進行し、良好なPI接合、N - I接合が得られた。 Since the thickness of the FT active layer of thick and 50 nm, the crystallization is the channel formation region (I type) from the surrounding P-type and N - proceed to the mold, good PI junction, N - I junction was obtained . (図9(E)) (Fig. 9 (E))

【0099】つぎに、層間絶縁膜として、プラズマCV [0099] Next, as an interlayer insulating film, plasma CV
D法によって酸化珪素膜425を厚さ300 nmに成膜した。 And a silicon oxide film 425 to 300 nm thick by a D method.

【0100】そして、層間絶縁膜425、ゲイト絶縁膜406のエッチングをおこない、ソース/ドレインにコンタクトホールを形成した。 [0100] Then, an interlayer insulating film 425, etching of the gate insulating film 406, a contact hole was formed in the source / drain. その後、アルミニウム膜をスパッタ法によって形成し、パターニングしてソース/ Thereafter, an aluminum film is formed by sputtering, and patterned source /
ドレイン電極426、427、428、429を形成した。 Forming a drain electrode 426,427,428,429.

【0101】最後に、パッシベーション膜430として厚さ200〜600 nm 、例えば、300 nmの窒化珪素膜をプラズマCVD法によって形成し、これと酸化珪素膜425、ゲイト絶縁膜406をエッチングして、不純物領域422に対してコンタクトホールを形成した。 [0102] Finally, a thickness of 200 to 600 nm as a passivation film 430, for example, a 300 nm silicon nitride film is formed by plasma CVD, which silicon oxide film 425, and the gate insulating film 406 is etched, the impurity and a contact hole is formed in the region 422.
そして、インディウム錫酸化物膜(ITO膜)を形成し、これをエッチングして、画素電極431を形成した。 Then, a indium-tin oxide film (ITO film), which is etched to form a pixel electrode 431. (図9(E)) (Fig. 9 (E))

【0102】以上のようにして、周辺回路で通常のPチャネル型TFT432とNチャネル型のLDDを有するTFT433によるCMOS素子と、Pチャネル型のオフセット領域を有する画素TFT434が形成された。 [0102] As described above, the CMOS device by TFT433 having an LDD conventional P-channel type TFT432 and N-channel types in the peripheral circuit, the pixel TFT434 having an offset region of the P-channel type is formed.

【0103】本実施例では、ゲイト酸化膜の厚さを従来の約半分の50 nmとすることができた。 [0103] In this example, it was possible to set the thickness of the gate oxide film and the conventional about half 50 nm. この結果、画素TFT、周辺回路とも従来に比較してより優れた特性を示すことができた。 As a result, it was possible to show superior properties compared pixel TFT, with a peripheral circuit in the prior art.

【0104】 [0104]

【発明の効果】本発明によって、優れた特性のTFTを得ることができた。 The present invention, it was possible to obtain TFT having excellent characteristics. また、実施例にも示したように、本発明を利用して、最良の構成の半導体集積回路を構成することもできた。 Moreover, as also shown in Example, by using the present invention, it could also be included in the semiconductor integrated circuit of the best configuration. 本実施例では、シリコン半導体を例に挙げて説明したが、他の半導体であってもよいことは自明である。 In this embodiment, the silicon semiconductor is described as an example, it is apparent may be another semiconductor. このように本発明は工業上、有益であり、特許されるに十分たる資質を有する。 Thus, the present invention is industrially is beneficial, with a serving sufficient qualities are patent.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明によるTFT回路の作製方法を示す。 [1] The present invention illustrating a method for manufacturing a TFT circuit according to.
(断面図、実施例1) (Cross-sectional view, Example 1)

【図2】 本発明によるTFT回路の作製方法を示す。 [2] The present invention illustrating a method for manufacturing a TFT circuit according to.
(断面図、実施例2) (Cross-sectional view, second embodiment)

【図3】は本発明によるTFT回路の作製方法を示す。 Figure 3 shows a manufacturing method of a TFT circuit according to the present invention.
(断面図、実施例3) (Cross-sectional view, Example 3)

【図4】 本発明によるTFT回路の作製方法を示す。 [4] The present invention illustrating a method for manufacturing a TFT circuit according to.
(上面図、実施例2) (Top view, Example 2)

【図5】 本発明によるTFTのI D −V G特性例を示す。 Figure 5 shows the I D -V G characteristic example of TFT according to the present invention. (実施例1) (Example 1)

【図6】 本発明によるTFTの電界効果移動度の例を示す。 Figure 6 shows an example of a field-effect mobility of the TFT according to the present invention. (実施例1) (Example 1)

【図7】 本発明によるTFTのリーク電流の例を示す。 An example of a leakage current of the TFT due to the present invention; FIG. (実施例1) (Example 1)

【図8】 本発明によるTFT回路の作製方法を示す。 8 shows a manufacturing method of a TFT circuit according to the present invention.
(断面図、実施例4) (Cross-sectional view, Example 4)

【図9】 本発明によるTFT回路の作製方法を示す。 9 shows a manufacturing method of a TFT circuit according to the present invention.
(断面図、実施例4) (Cross-sectional view, Example 4)

【図10】本発明による島状領域のエッチング工程を示す。 10 shows an etching step of island regions in accordance with the present invention. (実施例4) (Example 4)

【図11】本発明によるエッチング例の斜視図を示す。 Figure 11 shows a perspective view of an etching in accordance with the invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 基板 102 下地絶縁膜 103 非晶質シリコン膜 104 酢酸ニッケル層 105 薄膜化した結晶性シリコン膜 106 島状半導体領域(シリコン) 107 ゲイト絶縁膜 108 ゲイト電極 109 陽極酸化物被膜(酸化アルミニウム) 110 N型不純物領域 111 層間絶縁物(酸化珪素) 112、113 金属配線(窒化チタン/アルミニウム) 101 substrate 102 base insulating film 103 amorphous silicon film 104 nickel acetate layer 105 thinned crystalline silicon film 106 island-shaped semiconductor region (silicon) 107 gate insulating film 108 gate electrode 109 anodic oxide coating (aluminum oxide) 110 N -type impurity regions 111 interlayer insulator (silicon oxide) 112 and 113 metal wires (titanium nitride / aluminum)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI H01L 29/78 618D (56)参考文献 特開 平1−154124(JP,A) 特開 平5−67785(JP,A) 特開 平5−90589(JP,A) 特開 昭61−71636(JP,A) 特開 昭61−252667(JP,A) 特開 昭58−91678(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 21/336 H01L 21/20 H01L 27/12 H01L 29/786 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 7 identifications FI H01L 29/78 618D (56) references Patent Rights 1-154124 (JP, a) Patent Rights 5-67785 (JP, a) Patent flat 5-90589 (JP, a) JP Akira 61-71636 (JP, a) JP Akira 61-252667 (JP, a) JP Akira 58-91678 (JP, a) (58) field of investigation (Int.Cl. 7, DB name) H01L 21/336 H01L 21/20 H01L 27/12 H01L 29/786

Claims (16)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】絶縁表面上に厚さ40 nm以上の非晶質の半導体膜を形成し、 非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布 1. A forming an amorphous semiconductor film over a thickness of 40 nm on the insulating surface, a solution containing nickel on an amorphous of the semiconductor film coating
    し、 非晶質の前記半導体膜を結晶化し、 結晶化された前記半導体膜の全部又は一部を薄くし 、 前記半導体膜をエッチングして、 薄くした前記半導体膜 And, the semiconductor film of amorphous and crystallized, thin all or part of the crystallized the semiconductor film, by etching the semiconductor film, the semiconductor film is made thinner
    の全部又は一部を含む島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を形成することを特徴とする薄膜半導体装置の作製方法。 All or part to form island-shaped semiconductor region including a method for manufacturing a thin film semiconductor device characterized by forming a gate insulating film and a gate electrode on the island-shaped semiconductor region on.
  2. 【請求項2】請求項1において、 薄くした前記半導体膜の全部又は一部の厚さは15〜3 2. The method of claim 1, all or a portion the thickness of the semiconductor film is made thinner 15-3
    nmであることを特徴とする薄膜半導体装置の作製方法。 The method for manufacturing a thin film semiconductor device which is a 0 nm.
  3. 【請求項3】絶縁表面上に厚さ40 nm以上の非晶質の半導体膜を形成し、 非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布 Wherein forming an amorphous semiconductor film over a thickness of 40 nm on the insulating surface, a solution containing nickel on an amorphous of the semiconductor film coating
    し、 非晶質の前記半導体膜を結晶化し、 結晶化された前記半導体膜のチャネル形成領域を薄く And, the semiconductor film of amorphous and crystallized, thin channel forming region of the crystallized said semiconductor film
    し、前記半導体をエッチングして、 薄くした前記チャネル And said semiconductor film by etching, thinned the channel
    形成領域を含む島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を形成し、 前記島状半導体領域に不純物を添加して、ソース及びド<br>レインを形成することを特徴とする薄膜半導体装置の作製方法。 The island-shaped semiconductor region including a formation region is formed, on the island semiconductor region to form a gate insulating film and the gate electrode, by adding an impurity to the island-shaped semiconductor region, forming source and de <br> Rain the method for manufacturing a thin film semiconductor device which is characterized in that.
  4. 【請求項4】絶縁表面上に厚さ40 nm以上の非晶質の半導体膜を形成し、 非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布 4. A forming an amorphous semiconductor film over a thickness of 40 nm on the insulating surface, applying a solution containing nickel on an amorphous of the semiconductor film
    し、 非晶質の前記半導体膜を結晶化し、 結晶化された前記半導体膜において、チャネル形成領域 And, the semiconductor film of amorphous and crystallized in the semiconductor film crystallized, the channel formation region
    と、前記半導体膜の周辺 とを薄くし、前記半導体をエッチングして、 前記チャネル形成領域 If the thinned and the surrounding semiconductor film, by etching the semiconductor film, the channel formation region
    含む島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を形成し、 前記島状半導体領域に不純物を添加して、ソース及びド<br>レインを形成することを特徴とする薄膜半導体装置の作製方法。 Forming an island-shaped semiconductor region including the gate insulating film and the gate electrode is formed on the island-shaped semiconductor region, by adding an impurity to the island-shaped semiconductor region, forming source and de <br> rain that the method for manufacturing a thin film semiconductor device according to claim.
  5. 【請求項5】絶縁表面上に厚さ40 nm以上の非晶質の半導体膜を形成し、 非晶質の前記半導体膜上にニッケルを含んだ溶液を塗布 5. A forming an amorphous semiconductor film over a thickness of 40 nm on the insulating surface, a solution containing nickel on an amorphous of the semiconductor film coating
    し、 非晶質の前記半導体膜を結晶化し、 結晶化された前記半導体膜のチャネル形成領域を薄く And, the semiconductor film of amorphous and crystallized, thin channel forming region of the crystallized said semiconductor film
    し、前記半導体膜をエッチングして、 薄くした前記チャネル And said semiconductor film by etching, thinned the channel
    形成領域を含む島状半導体領域と、マスク合わせのマーカーとを形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を形成し、 前記島状半導体領域に不純物を添加して、ソース及びド<br>レインを形成する薄膜半導体装置の作製方法であって、 前記チャネル形成領域は前記マーカーよりも薄いことを特徴とする薄膜半導体装置の作製方法。 And the island-shaped semiconductor region including a formation region to form a marker of mask alignment, the island-shaped semiconductor region using the gate insulating film and the gate electrode is formed on, by adding an impurity to the island-shaped semiconductor region, the source and a method for manufacturing a thin film semiconductor device for forming a de <br> rain, a method for manufacturing a thin film semiconductor device in which the channel formation region is characterized by thinner than the marker.
  6. 【請求項6】請求項3乃至5のいずれか一において、 前記チャネル形成領域は、前記ソース及び前記ドレインよりも薄いことを特徴とする薄膜半導体装置の作製方法。 6. In any one of claims 3 to 5, wherein the channel forming region, a method for manufacturing a thin film semiconductor device, characterized in that thinner than the source and the drain.
  7. 【請求項7】請求項3乃至6のいずれか一において、 前記チャネル形成領域の厚さは、15〜30 nmであることを特徴とする薄膜半導体装置の作製方法。 7. A any one of claims 3 to 6, the thickness of the channel formation region, a method for manufacturing a thin film semiconductor device which is a 15 to 30 nm.
  8. 【請求項8】請求項1 乃至7のいずれか一において、 結晶化された前記半導体膜を酸化し、 酸化された前記半導体膜をフッ化水素系の溶液に曝すことによって薄くすることを特徴とする薄膜半導体装置の作製方法。 8. A any one of claims 1 to 7, and characterized in that thinning by oxidizing the semiconductor film crystallized, exposing the semiconductor film is oxidized in a solution of hydrogen fluoride-based the method for manufacturing a thin film semiconductor device for.
  9. 【請求項9】請求項1乃至のいずれか一において、 結晶化された前記半導体膜を過酸化水素もしくは硝酸にフッ酸を加えた溶液に曝すことによって薄くすることを特徴とする薄膜半導体装置の作製方法。 9. A any one of claims 1 to 7, a thin film semiconductor device characterized by the semiconductor film crystallized thinned by exposure to a solution obtained by adding hydrofluoric acid to the hydrogen peroxide or nitric acid a method for manufacturing a.
  10. 【請求項10】請求項1乃至9のいずれか一において、 スピンコーティング法もしくはディッピング法により前記溶液を塗布することを特徴とする薄膜半導体装置の作製方法。 10. In any one of claims 1 to 9, the method for manufacturing a thin film semiconductor device characterized by coating the solution by spin coating or dipping method.
  11. 【請求項11】請求項10において、 非晶質の前記半導体膜上に酸化膜を形成することを特徴とする薄膜半導体装置の作製方法。 11. The method of claim 10, the method for manufacturing a thin film semiconductor device characterized by forming an oxide film on the amorphous of the semiconductor film.
  12. 【請求項12】絶縁表面上に厚さ40 nm以上の非晶質 12. The thickness 40 nm or more amorphous over an insulating surface
    の半導体膜を形成し、 非晶質の前記半導体膜を結晶化し、 結晶化された前記半導体膜において、チャネル形成領域 The semiconductor film is formed, the semiconductor film of amorphous and crystallized in the semiconductor film crystallized, the channel formation region
    及びその周辺と、前記チャネル形成領域を含む島状半導 And a periphery thereof, the island-shaped semiconductive including the channel formation region
    体領域となる領域の縁及びその周辺とを薄くし、前記半導体をエッチングして、前記チャネル形成領域を含む The edges and around the area where the body region is thinned, by etching the semiconductor film, including the channel formation region
    前記島状半導体領域を形成し、 前記島状半導体領域上にゲイト絶縁膜及びゲイト電極を形成し、 前記島状半導体領域に不純物を添加して、ソース及びド<br>レインを形成することを特徴とする薄膜半導体装置の作製方法。 Forming the island-shaped semiconductor region, said island semiconductor region using the gate insulating film and the gate electrode is formed on, by adding an impurity to the island-shaped semiconductor region, forming a source and a de <br> Rain the method for manufacturing a thin film semiconductor device according to claim.
  13. 【請求項13】請求項12において、 前記チャネル形成領域の厚さは、15〜30 nmであることを特徴とする薄膜半導体装置の作製方法。 13. The method of claim 12, the thickness of the channel formation region, a method for manufacturing a thin film semiconductor device which is a 15 to 30 nm.
  14. 【請求項14】請求項12または13において、 結晶化された前記半導体膜を酸化し、 酸化された前記半導体膜をフッ化水素系の溶液に曝すことによって薄くすることを特徴とする薄膜半導体装置の作製方法。 14. The method of claim 12 or 13, and oxidizing the semiconductor film crystallized, thin-film semiconductor device characterized by thinning by exposure to a solution of hydrogen fluoride-based the semiconductor film that is oxidized a method for manufacturing a.
  15. 【請求項15】請求項12または13において、 結晶化された前記半導体膜を過酸化水素もしくは硝酸にフッ酸を加えた溶液に曝すことによって薄くすることを特徴とする薄膜半導体装置の作製方法。 15. The method of claim 12 or 13, the method for manufacturing a thin film semiconductor device characterized by thinning by exposing the semiconductor film crystallized in the solution prepared by adding hydrofluoric acid to the hydrogen peroxide or nitric acid.
  16. 【請求項16】請求項1乃至15のいずれか一において、 スパッタ法またはCVD法により前記ゲイト絶縁膜を形成することを特徴とする薄膜半導体装置の作製方法。 In any one of the claims 16] claims 1 to 15, a method for manufacturing a thin film semiconductor device characterized by forming the gate insulating film by sputtering or CVD.
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