JP3311555B2 - Image memory readout circuit - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、イメージメモリ
(画像メモリ)において、指定するアドレスに制限な
く、アドレスに1:1で対応したシリアルなイメージデ
ータを1画素ずつ高速に読み出すためのイメージメモリ
読み出し回路の読み出し制御回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image memory (image memory) for reading out serial image data corresponding to an address in a one-to-one correspondence at a high speed, one pixel at a time, without being limited to a designated address. The present invention relates to a read control circuit of a circuit.
【0002】[0002]
【従来の技術】一般に、イメージメモリからイメージデ
ータを読み出す場合、高速に読み出すために、読み出し
方向に2n (n≧1)個の画素を1つのセルとして1度
に読み出し、読み出したセルをセレクトして1画素ずつ
のイメージを得る方法がとられる。図2は、セルの説明
図である。図2中のセルアドレスXとは、原点0から見
て、セル内で先頭となるアドレス、つまり下位nビット
を除いた値で表されるアドレスを指す。また、セル内部
アドレスxとは、原点に最も近いセルを0として、1,
2,…,2n-1 の順で与えられるアドレス、つまり下位
nビットのみの値で表されるアドレスを指す。図3は、
従来のイメージメモリ読み出し回路の構成図である。図
4は、図3中の読み出し制御回路の構成図である。図5
〜図8は、n=3(1セルあたり8画素)として、読み
出し方向のスタートアドレスが0h、エンドアドレスが
2Fhの場合の図3のタイミング図である。2. Description of the Related Art In general, when image data is read from an image memory, 2 n (n ≧ 1) pixels are read as one cell in a reading direction at a time, and the read cell is selected for high-speed reading. To obtain an image of each pixel. FIG. 2 is an explanatory diagram of a cell. The cell address X in FIG. 2 indicates an address that is the first in the cell when viewed from the origin 0, that is, an address represented by a value excluding lower n bits. The cell internal address x is defined as 1, with the cell closest to the origin as 0,
2,..., 2 n−1 , that is, an address represented by a value of only lower n bits. FIG.
FIG. 9 is a configuration diagram of a conventional image memory reading circuit. FIG. 4 is a configuration diagram of the read control circuit in FIG. FIG.
8 are timing charts of FIG. 3 when n = 3 (8 pixels per cell), the start address in the reading direction is 0h, and the end address is 2Fh.
【0003】以下、図5〜図8を参照しつつ、図3、図
4の動作の説明をする。スタートアドレスS1とエンド
アドレスS2をセットし、1クロックCLK分のリード
スタート信号S3を与えると、アドレスカウンタ2にス
タートアドレスS1がロードされる。一方、読み出し制
御回路1において、スタートアドレスS1のセルアドレ
スとエンドアドレスS2のセルアドレスとでアドレス減
算回路12よりアドレス値の差を求め、ダウンカウンタ
13にロードする。ダウンカウンタ13は、クロックC
LK毎にダウンカウントし、アドレス値の差だけダウン
カウトするとボロー信号S4をイネーブル生成回路14
に出力する。イネーブル生成回路14は、リードスター
ト信号S3をトリガとして、このリードスタート信号S
3とボロー信号S4とでイネーブル信号S5を生成す
る。このイネーブル信号S5と、イネーブル信号S5を
シフトレジスタ15で2n+2n クロックシフトさせた
イネーブル2セルサイクルシフト信号S6とをANDゲ
ート16でANDを取ったカウンタイネーブル信号S8
を生成する。カウンタ11は、カウンタイネーブル信号
S8が有効な期間、2n クロック毎にセルラッチ信号S
10として、セルサイクルの最後の1クロックでキャリ
ー信号を出力する。The operation of FIGS. 3 and 4 will be described below with reference to FIGS. When the start address S1 and the end address S2 are set and the read start signal S3 for one clock CLK is given, the start address S1 is loaded into the address counter 2. On the other hand, in the read control circuit 1, the difference between the address values of the cell address of the start address S1 and the cell address of the end address S2 is obtained from the address subtraction circuit 12 and loaded into the down counter 13. The down counter 13 receives the clock C
Counting down every LK, and when counting down by the difference of the address value, the borrow signal S4 is output to the enable generation circuit 14.
Output to The enable generation circuit 14 uses the read start signal S3 as a trigger to generate the read start signal S3.
3 and a borrow signal S4 to generate an enable signal S5. A counter enable signal S8 obtained by ANDing the enable signal S5 and the enable 2 cell cycle shift signal S6 obtained by shifting the enable signal S5 by 2 n +2 n clocks by the shift register 15
Generate The counter 11 has a counter enable signal
While S8 is valid, the cell latch signal S is output every 2 n clocks.
As 10, the carry signal is output in the last clock of the cell cycle.
【0004】イネーブル2セルサイクルシフト信号S6
と、イネーブル信号S5をシフトレジスタ15で2n ク
ロック(1セルサイクル)シフトさせたイネーブル1セ
ルシフト信号S7とを、ANDゲート17によりAND
を取り、データイネーブル信号S9を出力する。カウン
タイネーブル信号S8が有効な期間、アドレスカウンタ
2は、メモリセルアドレスS11、メモリセル内部アド
レスS12をそれぞれ、2n クロック毎、1クロック毎
にカウントアップを続ける。イメージメモリ3には、メ
モリセルアドレスS11がアドレスカウンタ2より入力
され、イメージメモリ3は、そのメモリセルアドレスS
11が保持される1セルサイクル(2n クロック)の最
後に1セル分(2n 画素)のセルデータS13を出力す
る。セルデータS13は、セルラッチ信号S10により
ラッチ4において、ラッチされる。ラッチ4でラッチさ
れたラッチ後セルデータS14は、次のセルサイクルが
開始されるまでの間保持されているので、1画素セレク
タ5において、0から2n −1までカウントアップする
メモリセル内部アドレスS12により、1画素ずつセレ
クトし、1画素セレクト後データS15を得る。最後
に、バッファ6において、データイネーブル信号S9に
よりスタートアドレスS1とエンドアドレスS2で指定
された分のリードデータS16を得る。[0004] Enable 2 cell cycle shift signal S6
When, an enable 1 cell shift signal S7 obtained by 2 n clock (1 cell cycle) shift in the shift register 15 an enable signal S5, AND by the AND gate 17
Taken, and outputs the data enable signal S9. While the counter enable signal S8 is valid, the address counter 2 keeps counting up the memory cell address S11 and the memory cell internal address S12 at every 2 n clocks and at every one clock. The memory cell address S11 is input from the address counter 2 to the image memory 3, and the memory cell address S11 is input to the image memory 3.
At the end of one cell cycle (2 n clocks) holding 11, one cell (2 n pixels) of cell data S13 is output. The cell data S13 is latched in the latch 4 by the cell latch signal S10. Since the post-latch cell data S14 latched by the latch 4 is held until the next cell cycle starts, the 1-pixel selector 5 increments the memory cell internal address from 0 to 2 n -1. In S12, one pixel is selected, and data S15 after one pixel selection is obtained. Finally, in the buffer 6, the read data S16 specified by the start address S1 and the end address S2 by the data enable signal S9 is obtained.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、従来の
イメージメモリの読み出し回路においては、次のような
課題があった。このイメージメモリ読み出し回路は、イ
メージメモリ3から出力されるセルデータS13を保証
するために、メモリセルアドレスS11は必ず1セルサ
イクル分保持しなくてはならない条件がある。しかし、
図3の従来の回路では、アドレスカウンタ2に、スター
トアドレスS1をロードしているため、下位nビットが
0hのアドレス値しかセットできなかった。もし、下位
nビットが0hでないアドレス値をアドレスカウンタ2
にセットすると、最初のセルサイクルについては、メモ
リセルアドレスS11を保持するサイクルが、下位のア
ドレス値だけ短くなる。ところが、ラッチ4はセルサイ
クル後にセルラッチ信号S10を入力するため、ラッチ
するデータが保証されなくなるからである。また、デー
タイネーブル信号S9の生成にスタートアドレスS1の
セルアドレスとエンドアドレスS2のセルアドレスしか
使用していないため、スタートアドレスS1は下位nビ
ットが0h、エンドアドレスS2が(2n −1)hとし
て、セットした時でなければ、アドレスに1:1で対応
したリードデータS16を得ることができなかった。つ
まり、従来の回路では、 ・イメージメモリ3からの出力セルデータS13を保証
するために、スタートアドレスS1の値を自由にセット
できない。 ・任意のスタートアドレスS1から任意のエンドアドレ
スS2まで、1:1で対応したリードデータS16を得
ることができない。However, the conventional circuit for reading an image memory has the following problems. In this image memory read circuit, there is a condition that the memory cell address S11 must be held for one cell cycle in order to guarantee the cell data S13 output from the image memory 3. But,
In the conventional circuit shown in FIG. 3 , since the start address S1 is loaded into the address counter 2 , only the address value whose lower n bits are 0h can be set. If the address counter 2 address value lower n bits are not 0h
In the first cell cycle, the cycle for holding the memory cell address S11 is shortened by the lower address value. However, the latch 4 is for inputting a cell latch signal S10 after cell cycle, since data latch is no longer guaranteed. Further, since only the cell address of the start address S1 and the cell address of the end address S2 are used to generate the data enable signal S9, the lower n bits of the start address S1 are 0h and the end address S2 is (2 n -1) h. Unless it is set, the read data S16 corresponding to the address at a ratio of 1: 1 cannot be obtained. That is, in the conventional circuit, the value of the start address S1 cannot be set freely in order to guarantee the output cell data S13 from the image memory 3 . Read data S16 corresponding to 1: 1 cannot be obtained from an arbitrary start address S1 to an arbitrary end address S2 .
【0006】という問題点があった。There was a problem that:
【0007】[0007]
【課題を解決するための手段】本発明は、前記課題を解
決するために、読み出しの開始を示すリードスタート信
号、読み出し画素の最初のアドレスを示すスタートアド
レス、読み出し画素の最終のアドレスに関するエンドア
ドレス情報、及びクロックを入力して、カウンタイネー
ブル信号、セルラッチ信号、及びデータイネーブル信号
を生成する読み出し制御回路と、前記リードスタート信
号、前記スタートアドレス、及び前記カウンタイネーブ
ル信号を入力して、メモリセルアドレス、及びメモリセ
ル内部アドレスを生成するアドレスカウンタと、前記メ
モリセルアドレスに従って、2n(n≧1の整数)個の
画素のセルデータを1度に出力するイメージメモリと、
前記セルラッチ信号に基づいて、前記セルデータをラッ
チするラッチと、前記メモリセル内部アドレスが示すデ
ータを前記セルデータから選択して、1画素セレクト後
データを出力する1画素セレクタと、前記データイネー
ブル信号に従って、前記1画素セレクト後データを保持
するバッファとを備えたイメージメモリ読み出し回路に
おいて、前記読み出し制御回路を以下の構成にしてい
る。すなわち、前記読み出し制御回路は、前記リードス
タート信号の有効期間の始まりから、(前記スタートア
ドレスが示す先頭のセルから前記エンドアドレス情報か
ら得られるエンドアドレスが示す最終のセルまでの読み
出し対象のセルの個数−1)×2n クロック分期間有効
となるイネーブル信号を2n から2n +2nまでクロッ
クシフトさせるシフトレジスタを備えている。In order to solve the above-mentioned problems, the present invention provides a read start signal indicating the start of reading, a start address indicating a first address of a read pixel, and an end address related to a final address of the read pixel. A read control circuit that inputs information and a clock to generate a counter enable signal, a cell latch signal, and a data enable signal; and a memory cell address that inputs the read start signal, the start address, and the counter enable signal. And an address counter for generating a memory cell internal address, an image memory for outputting cell data of 2 n (n ≧ 1) pixels at one time according to the memory cell address,
A latch for latching the cell data based on the cell latch signal, a one-pixel selector for selecting data indicated by the internal address of the memory cell from the cell data and outputting data after one-pixel selection, and a data enable signal; Accordingly, in an image memory readout circuit having a buffer for holding the data after one pixel selection, the readout control circuit has the following configuration. In other words, the read control circuit is configured to read (from the beginning of the valid period of the read start signal to the last cell indicated by the end address obtained from the end address information from the first cell indicated by the start address) number -1) includes a shift register which is clocked shifts the enable signal to be × 2 n clocks period effective from 2 n to 2 n +2 n.
【0008】そして、前記クロックシフトされた信号の
中から(2n +前記スタートアドレスが示す先頭のセル
の先頭の画素から前記スタートアドレスが示す画素まで
のその先頭のセルに含まれる画素の個数−1)クロック
シフトさせた信号をセレクトするスタートシフトセレク
タと、前記クロックシフトされた信号の中から(2n+
前記エンドアドレスが示す最終のセルの先頭の画素から
前記エンドアドレスが示す画素までのその最終のセルに
含まれる画素の個数)クロックシフトさせた信号をセレ
クトするエンドシフトセレクタとを備えている。さら
に、前記スタートシフトセレクタと前記エンドシフトセ
レクタとによりセレクトされた信号のANDを取るAN
Dゲートと、前記スタートシフトセレクタと前記エンド
シフトセレクタとによりセレクトされた信号のORを取
るORゲートと、前記スタートセル内部アドレスと前記
エンドセル内部アドレスとを比較するコンパレータと、
前記コンパレータの比較結果に基づいて、有効期間の始
まりが前記スタートセル内部アドレスと対応し、有効期
間の終りが前記エンドセル内部アドレスに対応するよう
に、前記ANDゲートとORゲートの出力信号のいずれ
かの信号を選択して、前記データイネーブル信号とする
アンド・オアセレクタとを備えている。Then, from among the clock-shifted signals, (2 n + the number of pixels included in the head cell from the head pixel of the head cell indicated by the start address to the pixel indicated by the start address− 1) A start shift selector for selecting a clock-shifted signal, and (2 n +
An end shift selector for selecting a signal that is clock-shifted (the number of pixels included in the last cell from the head pixel of the last cell indicated by the end address to the pixel indicated by the end address). Further, an AND that takes the AND of the signals selected by the start shift selector and the end shift selector
A D gate, an OR gate for ORing signals selected by the start shift selector and the end shift selector, a comparator for comparing the start cell internal address with the end cell internal address,
One of the output signals of the AND gate and the OR gate based on the comparison result of the comparator such that the beginning of the valid period corresponds to the internal address of the start cell and the end of the valid period corresponds to the internal address of the end cell. And an or-or selector for selecting the above signal and using the selected signal as the data enable signal.
【0009】[0009]
【発明の実施の形態】図1は、本発明の実施形態を示す
イメージメモリ読み出し回路の構成図であり、図3中の
要素に共通する要素には共通の符号を付してある。本実
施形態のイメージメモリ読み出し回路が従来のイメージ
メモリ読み出し回路と異なる点は、アドレスカウンタ2
には、第1に下位nビットのアドレスを0hを入力する
ようにしたことである。第2に、読み出し制御回路31
中のシフトレジスタが2n 〜2n +2n クロックシフト
した信号をそれぞれ出力するようにしたことである。第
3に、読み出し制御回路31中にスタートシフトセレク
タ、エンドシフトセレクタ、コンパレータ、ANDゲー
ト、ORゲート、及びアンド・オアセレクタをさらに設
けて、スタートセルアドレス、及びエンドセルアドレス
の下位nビットのアドレスが任意のアドレスの場合に
も、1:1で対応したリードデータを得ることができる
ようにしたことである。FIG. 1 is a block diagram of an image memory readout circuit showing an embodiment of the present invention. Elements common to those in FIG. 3 are denoted by common reference numerals. The difference between the image memory readout circuit of the present embodiment and the conventional image memory readout circuit is that the address counter 2
First, the address of the lower n bits is input as 0h. Second, the read control circuit 31
The shift register in the middle outputs a signal shifted by 2 n to 2 n +2 n clocks. Third, a start shift selector, an end shift selector, a comparator, an AND gate, an OR gate, and an OR selector are further provided in the read control circuit 31 so that the lower n bits of the start cell address and the end cell address are used. That is, even in the case of an arbitrary address, read data corresponding to 1: 1 can be obtained.
【0010】図1に示すように、本実施形態のイメージ
メモリ読み出し回路は、読み出し制御回路31、アドレ
スカウンタ2、DRAM(Dynamic Random Access Memo
ry)などのイメージメモリ3、ラッチ4、1画素セレク
タ5、FIFO(First In First Out) などのバッファ
6より構成されている。読み出し制御回路31は、スタ
ートアドレスS1、エンドアドレスS2、リードスター
ト信号S3、及びクロックCLKを入力して、カウンタ
イネーブル信号S8をアドレスカウンタ2に、セルラッ
チ信号S10をラッチ4に、データイネーブル信号S3
3をバッファ6に、それぞれ出力する。アドレスカウン
タ2は、スタートアドレスS1、リードスタート信号S
3、クロックCLK、下位nビットアドレス0hを入力
して、メモリセルアドレスS11をイメージメモリ3
に、メモリセル内部アドレスS12を1画素セレクタ5
に、それぞれ出力する。イメージメモリ3は、メモリセ
ルアドレスS11を入力して、ラッチ4にセルデータS
13を出力する。ラッチ4は、セルデータS13、及び
セルラッチ信号S10を入力して、1画素セレクタ5に
ラッチ後セルデータS14を出力する。1画素セレクタ
5は、ラッチ後セルデータS14、及びメモリセル内部
アドレスS12を入力し、1画素セレクト後データS1
5をバッファ6に出力する。バッファS16は、リード
データS16を出力する。As shown in FIG. 1, the image memory read circuit of the present embodiment comprises a read control circuit 31, an address counter 2, a DRAM (Dynamic Random Access Memory).
ry), a latch 4, a one- pixel selector 5, and a buffer 6 such as a FIFO (First In First Out). The read control circuit 31 receives a start address S1, an end address S2, a read start signal S3, and a clock CLK, inputs a counter enable signal S8 to the address counter 2, a cell latch signal S10 to the latch 4, and a data enable signal S3.
3 are output to the buffer 6 respectively. Address counter 2, the start address S1, rie de start signal S
3, the clock CLK and the lower n-bit address 0h are input, and the memory cell address S11 is stored in the image memory 3.
In addition, the memory cell internal address S12 is
Respectively. The image memory 3 inputs the memory cell address S11 and stores the cell data S
13 is output. The latch 4 receives the cell data S13 and the cell latch signal S10, and outputs the latched cell data S14 to the one-pixel selector 5. The one-pixel selector 5 receives the latched cell data S14 and the memory cell internal address S12, and receives the one-pixel selected data S1.
5 is output to the buffer 6. The buffer S16 outputs the read data S16.
【0011】図9は、図1中の読み出し制御回路31の
構成図である。図9に示すように、この読み出し制御回
路31は、カウンタ11、アドレス減算回路12、ダウ
ンカウンタ13、イネーブル生成回路14、シフトレジ
スタ41、ANDゲート16、スタートシフトセレクタ
42、エンドシフトセレクタ43、コンパレータ44、
ANDゲート45、ORゲート46、及びアンド・オア
セレクタ47により構成されている。カウンタ11は、
クロックCLKを入力して、セルラッチ信号S10をラ
ッチ4に出力する。アドレス減算回路12は、スタート
アドレスS1中のスタートセルアドレスS1a、及びエ
ンドアドレスS2中のエンドセルアドレスS2aを入力
し、アドレス差をダウンカウンタ13に出力する。ダウ
ンカウンタ13は、ボロー信号S4をイネーブル生成回
路14に出力する。イネーブル生成回路14は、リード
スタート信号S3、ボロー信号S4、及びクロックCL
Kを入力し、イネーブル信号S5をシフトレジスタ41
に出力する。シフトレジスタ41は、イネーブル信号S
5、及びクロックCLKを入力して、イネーブル信号S
5を2n +2n クロックシフトしたイネーブル2セルサ
イクルシフト信号S6をANDゲート16に、イネーブ
ル信号S5を2n 〜2n +2n −1クロックシフトした
信号をスタートシフトセレクタ42に、イネーブル信号
S5を2n +1〜2n +2n クロックシフトした信号を
エンドシフトセレクタ43に出力する。FIG. 9 is a configuration diagram of the read control circuit 31 in FIG. As shown in FIG. 9, the read control circuit 31 includes a counter 11, an address subtraction circuit 12, a down counter 13, an enable generation circuit 14, a shift register 41, an AND gate 16, a start shift selector 42, an end shift selector 43, and a comparator. 44,
It comprises an AND gate 45, an OR gate 46, and an AND or selector 47. The counter 11
The clock CLK is input, and the cell latch signal S10 is output to the latch 4. The address subtraction circuit 12 inputs the start cell address S1a in the start address S1 and the end cell address S2a in the end address S2, and outputs an address difference to the down counter 13. The down counter 13 outputs the borrow signal S4 to the enable generation circuit 14. The enable generation circuit 14 includes a read start signal S3, a borrow signal S4, and a clock CL.
K, and input the enable signal S5 to the shift register 41.
Output to The shift register 41 has an enable signal S
5 and the clock CLK, and the enable signal S
5 is shifted by 2 n +2 n clocks, the enable 2 cell cycle shift signal S 6 is shifted to the AND gate 16, the enable signal S 5 is shifted by 2 n to 2 n +2 n -1 clocks to the start shift selector 42, and the enable signal S 5 is shifted to the start shift selector 42. A signal shifted by 2 n +1 to 2 n +2 n clocks is output to the end shift selector 43.
【0012】スタートシフトセレクタ42は、イネーブ
ル信号S5を2n 〜2n +2n −1クロックシフトした
信号を入力して、2n +スタートセル内部アドレスS1
bの値だけクロックシフトしたイネーブルスタートシフ
ト信号S31をANDゲート45、及びORゲート46
に出力する。エンドシフトセレクタ43は、イネーブル
信号S5を2n +1〜2n +2n クロックシフトした信
号を入力して、2n +エンドセル内部アドレスS2bの
値+1だけクロックシフトしたイネーブルエンドシフト
信号S32をANDゲート45、及びORゲート46に
出力する。ANDゲート45、及びORゲート46は、
イネーブルスタートシフト信号S31、及びイネーブル
エンドシフト信号S32を入力して、アンド・オアセレ
クタ47にそれぞれ出力し、さらに、アンド・オアセレ
クタ47は、データイネーブル信号S33をバッファ6
に出力する。図10〜図13は、n=3、スタートアド
レス=2h、エンドアドレス=2Chのときの図1のタ
イミング図である。The start shift selector 42 receives a signal obtained by shifting the enable signal S5 by 2 n 22 n +2 n -1 clocks, and receives a 2 n + start cell internal address S1.
The enable start shift signal S31 clock-shifted by the value of b is supplied to the AND gate 45 and the OR gate 46.
Output to The end shift selector 43 inputs a signal obtained by shifting the enable signal S5 by 2 n +1 to 2 n +2 n clocks, and converts the enable end shift signal S32 obtained by clock shifting by 2 n + the value of the end cell internal address S2b + 1 to the AND gate 45. , And OR gate 46 . AND gate 45 and OR gate 46
The enable start shift signal S31 and the enable end shift signal S32 are input and output to the AND-OR selector 47, respectively.
Output to 10 to 13 are timing diagrams of FIG. 1 when n = 3, start address = 2h, and end address = 2Ch.
【0013】以下、図10〜図13を参照しつつ、図1
及び図9の動作の説明をする。スタートアドレスS1と
エンドアドレスS2をセットし、読み出し開始を示す1
クロックCLK分のリードスタート信号S3を与える
と、アドレスカウンタ2の下位nビットには、0hが、
下位nビットを除いたアドレスには、スタートアドレス
S1から下位nビットを除いたアドレスがロードされ
る。一方、読み出し制御回路31において、スタートア
ドレスS1のスタートセルアドレスS1aとエンドアド
レスS2のエンドセルアドレスS2aとでアドレス減算
回路12よりアドレス値の差を求め、ダウンカウンタ1
3にロードする。ダウンカウンタ13は、クロックCL
K毎にダウンし、アドレス値の差だけダウンカウントす
るとボロー信号S4をイネーブル生成回路14に出力す
る。イネーブル生成回路14は、リードスタート信号S
3をトリガとして、このリードスタート信号S3とボロ
ー信号S4とでイネーブル信号S5を生成する。本例で
は、スタートセルアドレスS1aが0h、エンドセルア
ドレスS2aが28hであるので、イネーブル信号S5
の有効期間は、リードスタート信号S3の立ち上がりか
ら、28hクロックCLK分の期間である。Hereinafter, FIG. 1 will be described with reference to FIGS.
The operation of FIG. 9 will be described. A start address S1 and an end address S2 are set to indicate 1 to start reading.
When the read start signal S3 for the clock CLK is given, 0h is set to the lower n bits of the address counter 2;
An address obtained by removing the lower n bits from the start address S1 is loaded into the address excluding the lower n bits. On the other hand, in the read control circuit 31, the address difference between the start cell address S1a of the start address S1 and the end cell address S2a of the end address S2 is obtained from the address subtraction circuit 12, and the down counter 1
Load 3 The down counter 13 receives the clock CL
It goes down every K and counts down by the difference of the address value, and outputs a borrow signal S4 to the enable generation circuit 14. The enable generation circuit 14 generates the read start signal S
3, the enable signal S5 is generated by the read start signal S3 and the borrow signal S4. In this example, since the start cell address S1a is 0h and the end cell address S2a is 28h, the enable signal S5
Is a period of 28h clock CLK from the rise of the read start signal S3.
【0014】イネーブル信号S5をシフトレジスタ41
により(2n 〜2n +2n )クロックCLKシフトさせ
て、(2n +2n )クロックシフトさせたイネーブル2
セルサイクルシフト信号S16に、(2n 〜2n +2n
−1)クロックCLKシフトさせた信号をスタートシフ
トセレクタ42に、(2n +1〜2n +2n )クロック
CLKシフトさせた信号をエンドシフトセレクタ43
に、それぞれ出力する。ANDゲート16により、イネ
ーブル信号S5とイネーブル2セルサイクルシフト信号
S6とのANDを取って、カウンタイネーブル信号S8
を生成する。このカウンタイネーブル信号S8が有効と
なる期間は、リードスタート信号S3の立上がりから
(エンドセルアドレス−スタートセルアドレス+2n +
2n )クロック分の期間であり、本例では、28h+2
3 +23 クロック期間である。スタートシフトレジスタ
42は、スタートセル内部アドレスS1bをデコードし
て、デコードした信号を選択信号として、スタートアド
レスS1の下位nビットのスタートセル内部アドレスS
1bが示す値+2n クロックCLK分シフトさせた信号
をシフトレジスタ41の出力信号の中から選択して、イ
ネーブルスタートシフト信号S31を出力する。The enable signal S5 is supplied to the shift register 41.
Enable (2 n 22 n +2 n ) clock CLK shift and (2 n +2 n ) clock shift enable 2
(2 n to 2 n +2 n) is added to the cell cycle shift signal S16.
-1) The signal shifted by the clock CLK is sent to the start shift selector 42, and the signal shifted by (2 n +1 to 2 n +2 n ) clock CLK is sent to the end shift selector 43.
Respectively. The AND gate 16 performs an AND operation between the enable signal S5 and the enable 2 cell cycle shift signal S6 to generate a counter enable signal S8.
Generate The period during which the counter enable signal S8 is valid is from the rise of the read start signal S3 to (end cell address−start cell address + 2 n +
2 n ) clock period, and in this example, 28h + 2
3 + 2 3 clock periods. The start shift register 42 decodes the start cell internal address S1b, uses the decoded signal as a selection signal, and sets the lower n bits of the start cell internal address S1 of the start address S1.
A signal shifted by the value indicated by 1b + 2 n clocks CLK is selected from the output signals of the shift register 41, and an enable start shift signal S31 is output.
【0015】本例では、図12に示すようにスタートセ
ル内部アドレスS1bが2hであるので、(23 +2)
クロック分シフトした信号がイネーブルスタートシフト
信号S31となる。エンドシフトセレクタ43は、エン
ドセル内部アドレスS2bをデコードして、そのデコー
ドした信号を選択信号として、エンドセル内部アドレス
S2bが示す値+2n +1クロックCLK分シフトさせ
た信号をシフトレジスタ41の出力信号の中から選択し
て、イネーブルエンドシフト信号S32を出力する。本
例では、図12に示すようにエンドセル内部アドレスS
2bが4hであるので、(23 +5)クロック分シフト
した信号がイネーブルエンドシフト信号S32となる。
ANDゲート45により、イネーブルスタートシフト信
号S31とイネーブルエンドシフト信号S32とのAN
Dを取り、アンド・オアセレクタ47に出力する。スタ
ートセル内部アドレスS1bの値≦エンドセル内部アド
レスS2bの値の場合には、このANDゲート45の出
力信号の有効期間の始まりは、イネーブルスタートシフ
ト信号S31の有効期間の始まりで、ANDゲート45
の出力信号の有効期間の終りは、イネーブルエンドシフ
ト信号S32の有効期間の終りとなる。In this example, since the start cell internal address S1b is 2h as shown in FIG. 12, (2 3 +2)
The signal shifted by the clock becomes the enable start shift signal S31. The end shift selector 43 decodes the end cell internal address S2b and uses the decoded signal as a selection signal to shift the signal shifted by the value +2 n +1 clock CLK indicated by the end cell internal address S2b into the output signal of the shift register 41. And outputs the enable end shift signal S32. In this example, as shown in FIG.
Since 2b is 4h, a signal shifted by (2 3 +5) clocks becomes the enable end shift signal S32.
An AND operation between the enable start shift signal S31 and the enable end shift signal S32 is performed by the AND gate 45.
D is taken and output to the AND or selector 47. When the value of the start cell internal address S1b ≦ the value of the end cell internal address S2b, the valid period of the output signal of the AND gate 45 starts at the beginning of the valid period of the enable start shift signal S31.
The end of the valid period of the output signal is the end of the valid period of the enable end shift signal S32.
【0016】ORゲート46により、イネーブルスター
トシフト信号S31とイネーブルエンドシフト信号S3
2とのORを取り、アンド・オアセレクタ47に出力す
る。スタートセル内部アドレスS1bの値>エンドセル
内部アドレスS2bの値の場合には、このORゲート4
6の出力信号の有効期間の始まりは、イネーブルスター
トシフト信号S31の有効期間の始まりで、ORゲート
46の出力信号の有効期間の終りは、イネーブルエンド
シフト信号S32の有効期間の終りとなる。コンパレー
タ44は、スタートセル内部アドレスS1bとエンドセ
ル内部アドレスS2bの値を比較して、比較結果をアン
ド・オア・セレクタ47に出力する。アンド・オアセレ
クタ47は、コンパレータ44の比較結果を選択信号と
して、スタートセル内部アドレスS1bの値≦エンドセ
ル内部アドレスS2bの値であれば、ANDゲート45
の出力信号を選択して、データイネーブル信号S33と
し、スタートセル内部アドレスS1bの値>エンドセル
内部アドレスS2bの値であれば、ORゲート46の出
力信号を選択して、データイネーブル信号S33とす
る。これにより、データイネーブル信号S33の有効期
間の始まりは、スタートセル内部アドレスS1bに対応
し、有効期間の終りは、エンドセル内部アドレスS2b
に対応する。The OR gate 46 enables the enable start shift signal S31 and the enable end shift signal S3.
2 and outputs the result to the AND OR selector 47. When the value of the start cell internal address S1b> the value of the end cell internal address S2b, this OR gate 4
The start of the valid period of the enable start shift signal S31 starts at the beginning of the valid period of the output signal of No. 6, and the end of the valid period of the output signal of the OR gate 46 ends at the end of the valid period of the enable end shift signal S32. The comparator 44 compares the value of the start cell internal address S1b with the value of the end cell internal address S2b, and outputs the comparison result to the AND OR selector 47. When the value of the start cell internal address S1b ≦ the value of the end cell internal address S2b is used as a selection signal based on the comparison result of the comparator 44, the AND OR selector 47 outputs an AND gate 45.
Is selected as the data enable signal S33. If the value of the start cell internal address S1b > the value of the end cell internal address S2b, the output signal of the OR gate 46 is selected and set as the data enable signal S33. Thus, the beginning of the valid period of the data enable signal S33 corresponds to the start cell internal address S1b, and the end of the valid period is the end cell internal address S2b.
Corresponding to
【0017】本例では、図12に示すように、このデー
タイネーブル信号S33の有効期間の始まりは、セルサ
イクルの2クロックCLK後の立上がりとなり、スター
トセル内部アドレス1b(=2h)に対応し、また、図
13に示すように、有効期間の終りは、セルサイクルの
5クロックCLK後の立上がりとなり、エンドセル内部
アドレスS2bの値+1(=4+1)に対応する。カウ
ンタ11は、カウンタイネーブル信号S8が有効な期
間、2n クロック毎にセルラッチ信号S10として、セ
ルサイクルの最後の1クロックでキャリー信号を出力す
る。アドレスカウンタ2は、カウンタイネーブル信号S
8が有効な期間、メモリセルアドレスS11、及びメモ
リセル内部アドレスS12をそれぞれ2n クロック毎、
1クロック毎にカウントアップを続ける。イメージメモ
リ3には、メモリセルアドレスS11が入力され、メモ
リセルアドレスS11が保持される1セルサイクル(2
n クロック)の最後のクロックCLKで、1セル分(2
n 画素)のセルデータS13を出力する。本例では、n
=3であるので、図12及び図13に示すように、セル
データS13として、8画素が1度に出力される。イメ
ージメモリ3から出力されたセルデータS13は、ラッ
チ4において、セルラッチ信号S10によりラッチされ
る。ラッチ4でラッチされたラッチ後セルデータS14
は、1画素セレクタ5において、0〜2n −1(本例で
は、0〜7)までカウントアップするメモリセル内部ア
ドレスS12により1画素ずつセレクトされ、1画素セ
レクト後データS15が得られる。In this example, as shown in FIG. 12, the valid period of the data enable signal S33 starts at the rising edge of two cell clocks CLK and corresponds to the start cell internal address 1b (= 2h). In addition, as shown in FIG. 13, the end of the valid period is the rising edge of the cell cycle after five clocks CLK, and corresponds to the value of the end cell internal address S2b + 1 (= 4 + 1). The counter 11 outputs the carry signal as the cell latch signal S10 every 2 n clocks in the last one clock of the cell cycle while the counter enable signal S8 is valid. The address counter 2 has a counter enable signal S
8 is valid, the memory cell address S11 and the memory cell internal address S12 are changed every 2 n clocks,
Continue counting up every clock. The memory cell address S11 is input to the image memory 3, and the memory cell address S11 is held in one cell cycle (2
In the last clock CLK of ( n clocks), one cell (2 clocks)
(n pixels) of cell data S13. In this example, n
Therefore, eight pixels are output at one time as the cell data S13, as shown in FIGS. Cell data S13 output from image memory 3 is latched in latch 4 by cell latch signal S10. Latched cell data S14 latched by latch 4
Is selected one pixel at a time by the memory cell internal address S12 which counts up from 0 to 2 n -1 (0 to 7 in this example) in the one-pixel selector 5, and data S15 after one-pixel selection is obtained.
【0018】最後にバッファ6において、スタートアド
レスS1からエンドアドレスS2までに1:1に対応す
る期間が有効期間となるデータイネーブル信号S33に
より、スタートアドレスS1、及びエンドアドレスS2
で指定された分のリードデータS16を得る。本例で
は、スタートアドレスS1は2h、エンドアドレスS2
は2Chであるので、バッファ6には、アドレスが02
hのデータからアドレスが2Chのデータまでが出力さ
れる。このバッファ6に出力されたデータは、スタート
アドレスS1により示されるデータからエンドアドレス
S2により示されるデータまで、FIFOにより、リー
ドデータS16として、順次に取り出されることにな
る。[0018] Finally, in the buffer 6, from the start address S1 to the end address S2 1: the data enable signal S33 that period becomes effective period corresponding to 1, the start address S1 and end address S2,
The read data S16 for the amount specified by is obtained. In this example, the start address S1 is 2h and the end address S2
Is 2 Ch, the address in the buffer 6 is 02
Data from address h to data at address 2Ch are output. The data output to the buffer 6 is sequentially extracted as read data S16 by FIFO from the data indicated by the start address S1 to the data indicated by the end address S2.
【0019】以上説明したように、本実施形態によれ
ば、以下の利点がある。 (a) スタートアドレスS1の下位nビットの値に関
わらず、強制的に下nビットに0hをロードするアドレ
スカウンタ2を設けたことにより、メモリセルアドレス
S11を常に1セルサイクル分保持でき、イメージメモ
リ3からの出力データが保証されるので、スタートアド
レスS1の値を自由にセットできるという利点がある。
(b) データイネーブル信号S33の生成のために、
イネーブル信号S5を(2n 〜2n +2n −1)クロッ
クシフトさせるシフトレジスタ41と、スタートアドレ
スS1のセル内部アドレスであるスタートセル内部アド
レスS1bの値により、シフトレジスタ41の出力をセ
レクトするスタートシフトセレクタ42を設けたことに
より、セットするスタートアドレスS1の下位nビット
の値に制限なく、スタートアドレスS1で指定した画素
(指定した画素を含む)からのリードデータS16を得
ることができる。As described above, the present embodiment has the following advantages. (A) Regardless of the value of the lower n bits of the start address S1, the address counter 2 that forcibly loads 0h to the lower n bits is provided, so that the memory cell address S11 can be always held for one cell cycle. since the output data from the memory 3 is ensured, there is an advantage that can freely set the value of the start address S1.
(B) To generate the data enable signal S33,
A shift register 41 for shifting the enable signal S5 by (2 n to 2 n +2 n -1) clocks and a start for selecting an output of the shift register 41 based on a value of a start cell internal address S1b which is a cell internal address of the start address S1. By providing the shift selector 42, the read data S16 from the pixel specified by the start address S1 (including the specified pixel) can be obtained without limitation to the value of the lower n bits of the start address S1 to be set.
【0020】(c) データイネーブル信号S33の生
成のために、イネーブル信号S5を(2n +1〜2n +
2n )クロックシフトさせるシフトレジスタ41と、エ
ンドアドレスS2のセル内部アドレスであるエンドセル
内部アドレスS2bの値により、シフトレジスタ41の
出力をセレクトするエンドシフトセレクタ43を設けた
ことにより、セットするエンドアドレスS2の下位nビ
ットの値に制限なく、エンドアドレスS1で指定した画
素(指定した画素を含む)までのリードデータS16を
得ることができる。 (d) データイネーブル信号S33の生成のために、
イネーブル信号S5を(2n 〜2n +2n )クロックシ
フトさせるシフトレジスタ41と、スタートアドレスS
1のセル内部アドレスであるスタートセル内部アドレス
S1bの値により、シフトレジスタ41の出力をセレク
トするスタートシフトセレクタ42と、エンドアドレス
S1のセル内部アドレスであるエンドセル内部アドレス
S2bの値により、シフトレジスタ41の出力をセレク
トするエンドシフトセレクタ43と、スタートセル内部
アドレスS1bの値とエンドセル内部アドレスS2bの
値とを比較するコンパレータ44と、スタートシフトセ
レクタ42の出力のイネーブルスタートシフト信号S3
1とエンドシフトセレクタ43の出力のイネーブルエン
ドシフト信号S32のANDをとるかORをとるかセレ
クトするアンド・オアセレクタ47を設けたことによ
り、セットするスタートアドレスS1の下位nビットの
値、セットするエンドアドレスS2の下位ビットの値に
制限なく、スタートアドレスS1で指定した画素からエ
ンドアドレスS2で指定した画素までの(それぞれ指定
した画素を含む)までのリードデータS16を得ること
ができる。(C) To generate the data enable signal S33, the enable signal S5 is changed to (2 n +1 to 2 n +
2 n ) An end address to be set is provided by providing a shift register 41 for performing a clock shift and an end shift selector 43 for selecting an output of the shift register 41 based on a value of an end cell internal address S2b which is a cell internal address of the end address S2. without limitation of the value of the lower n bits of S2, it is possible to obtain the read data S16 in up to the specified pixel (including a specified pixel) in the end address S1. (D) To generate the data enable signal S33,
A shift register 41 for clock-shifting the enable signal S5 by (2 n to 2 n +2 n );
The start shift selector 42 selects the output of the shift register 41 in accordance with the value of the start cell internal address S1b which is the cell internal address of 1 and the shift register 41 in accordance with the value of the end cell internal address S2b which is the cell internal address of the end address S1. , An comparator 44 for comparing the value of the start cell internal address S1b with the value of the end cell internal address S2b, and an enable start shift signal S3 of the output of the start shift selector 42.
1 and the enable end shift signal S32 output from the end shift selector 43 An AND OR selector 47 for selecting whether to take an AND or an OR is provided, so that the value of the lower n bits of the start address S1 to be set and the end to be set without limitation to the lower bits of the address S2, it is possible to obtain the read data S16 in the pixel specified by the start address S1 to up to pixel specified by the end address S2 (each containing the specified pixel).
【0021】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 (1) 実施形態では、イメージメモリ3上で垂直方向
のアドレスを固定し、水平方向のアドレスをセットする
水平方向の読み出しに適用した例を説明したが、水平方
向のアドレスを固定し、垂直方向のアドレスをセットす
ることにより垂直方向の読み出しにも適用可能である。 (2) スタートアドレスS1とエンドアドレスS2を
セットする例を説明したが、エンドアドレスS2の代わ
りに読み出し画素数をセットすることもできる。この場
合、スタートアドレスS1と読み出し画素数からエンド
アドレスS2を生成する回路が追加になる。Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications. (1) In implementation form, to secure the image memory 3 vertical address on has been described an example of applying the horizontal direction of the read-out to set the horizontal direction address, to secure the horizontal address, a vertical By setting the address in the direction, it is also applicable to reading in the vertical direction. (2) The example in which the start address S1 and the end address S2 are set has been described, but the number of pixels to be read can be set instead of the end address S2 . In this case, a circuit for generating the end address S2 from the start address S1 and the number of pixels to be read is added.
【0022】[0022]
【発明の効果】以上詳細に説明したように、第1の発明
によれば、0hをロードするアドレスカウンタを設けた
ので、スタートアドレスの下位アドレスを任意にセット
できる。第2及び第4の発明によれば、イネーブル信号
を(2n 〜2n +2n −1)クロックシフトさせるシフ
トレジスタと、スタートシフトセレクタを設けたので、
スタートアドレスの下位nビットの値に制限なく、スタ
ートアドレスで指定した画素(指定した画素を含む)か
らのリードデータを得ることができる。第3の発明によ
れば、イネーブル信号を(2n +1〜2n +2n )クロ
ックシフトさせるシフトレジスタと、エンドシフトセレ
クタを設けたので、エンドアドレスの下位nビットの値
に制限なく、エンドアドレスで指定した画素(指定した
画素を含む)までのリードデータを得ることができる。
第4の発明によれば、イネーブル信号を(2n 〜2n +
2n )クロックシフトさせるシフトレジスタと、スター
トシフトレジスタ、コンパレータ、エンドシフトセレク
タ、ANDゲート、ORゲート、アンド・オアセレクタ
を設けたので、スタートアドレスの下位nビット及びエ
ンドアドレスの下位nビットの値に制限なく、スタート
アドレスで指定した画素からエンドアドレスで指定した
画素(それぞれ指定した画素を含む)までのリードデー
タを得ることができる。As described above in detail, according to the first aspect, since the address counter for loading 0h is provided, the lower address of the start address can be set arbitrarily. According to the second and fourth inventions, the shift register for shifting the enable signal by (2 n to 2 n +2 n -1) clocks and the start shift selector are provided.
The read data from the pixel specified by the start address (including the specified pixel) can be obtained without limitation to the value of the lower n bits of the start address. According to the third aspect, since the shift register for shifting the enable signal by (2 n +1 to 2 n +2 n ) clocks and the end shift selector are provided, the end address is not limited to the lower n bits of the end address. The read data up to the pixel specified (including the specified pixel) can be obtained.
According to the fourth aspect, the enable signal is set to (2 n to 2 n +
2 n ) Since a shift register for performing clock shift, a start shift register, a comparator, an end shift selector, an AND gate, an OR gate, and an OR selector are provided, the lower n bits of the start address and the lower n bits of the end address can be used. Without limitation, read data from the pixel specified by the start address to the pixel specified by the end address (including the specified pixel) can be obtained.
【図1】本発明の実施形態のイメージメモリ読み出し回
路の構成図である。FIG. 1 is a configuration diagram of an image memory read circuit according to an embodiment of the present invention.
【図2】セルの説明図である。FIG. 2 is an explanatory diagram of a cell.
【図3】従来のイメージメモリ読み出し回路の構成図で
ある。FIG. 3 is a configuration diagram of a conventional image memory reading circuit.
【図4】図3中の読み出し制御回路の構成図である。FIG. 4 is a configuration diagram of a read control circuit in FIG. 3;
【図5】n=3、スタートアドレス=0h、エンドアド
レス=2Fhのときの図3のタイミング図である。5 is a timing chart of FIG. 3 when n = 3, start address = 0h, and end address = 2Fh.
【図6】n=3、スタートアドレス=0h、エンドアド
レス=2Fhのときの図3のタイミング図である。FIG. 6 is a timing chart of FIG. 3 when n = 3, start address = 0h, and end address = 2Fh.
【図7】n=3、スタートアドレス=0h、エンドアド
レス=2Fhのときの図3のタイミング図である。FIG. 7 is a timing chart of FIG. 3 when n = 3, start address = 0h, and end address = 2Fh.
【図8】n=3、スタートアドレス=0h、エンドアド
レス=2Fhのときの図3のタイミング図である。FIG. 8 is a timing chart of FIG. 3 when n = 3, start address = 0h, and end address = 2Fh.
【図9】図1中の読み出し制御回路の構成図である。FIG. 9 is a configuration diagram of a read control circuit in FIG. 1;
【図10】n=3、スタートアドレス=2h、エンドア
ドレス=2Chのときの図1のタイミング図である。FIG. 10 is a timing chart of FIG. 1 when n = 3, start address = 2h, and end address = 2Ch.
【図11】n=3、スタートアドレス=2h、エンドア
ドレス=2Chのときの図1のタイミング図である。11 is a timing chart of FIG. 1 when n = 3, start address = 2h, and end address = 2Ch.
【図12】n=3、スタートアドレス=2h、エンドア
ドレス=2Chのときの図1のタイミング図である。FIG. 12 is a timing chart of FIG. 1 when n = 3, start address = 2h, and end address = 2Ch.
【図13】n=3、スタートアドレス=2h、エンドア
ドレス=2Chのときの図1のタイミング図である。FIG. 13 is a timing chart of FIG. 1 when n = 3, start address = 2h, and end address = 2Ch.
2 アドレスカウンタ 3 イメージメモリ 4 ラッチ 5 1画素セレクタ 6 バッファ 11 カウンタ 12 アドレス減算回路 13 ダウンカウンタ 14 イネーブル生成回路 15 シフトレジスタ 16 ANDゲート 31 読み出し制御回路 41 シフトレジスタ 42 スタートシフトセレクタ 43 エンドシフトセレクタ 44 コンパレータ 45 ANDゲート 46 ORゲート 47 アンド・オアセレクタ2 Address counter 3 Image memory 4 Latch 5 1 pixel selector 6 Buffer 11 Counter 12 Address subtraction circuit 13 Down counter 14 Enable generation circuit 15 Shift register 16 AND gate 31 Read control circuit 41 Shift register 42 Start shift selector 43 End shift selector 44 Comparator 45 AND gate 46 OR gate 47 AND or selector
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平8−123952(JP,A) 特開 平2−68672(JP,A) 特開 平1−217528(JP,A) 特開 昭62−160573(JP,A) 特開 昭61−120260(JP,A) (58)調査した分野(Int.Cl.7,DB名) G06T 1/60 450 G06F 12/00 580 特許ファイル(PATOLIS) JICSTファイル(JOIS)──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-8-129552 (JP, A) JP-A-2-68672 (JP, A) JP-A-1-217528 (JP, A) JP-A-62-162 160573 (JP, A) JP-A-61-120260 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G06T 1/60 450 G06F 12/00 580 Patent file (PATOLIS) JICST file (JOIS)
Claims (4)
号、読み出し画素の最初のアドレスを示すスタートアド
レス、読み出し画素の最終のアドレスに関するエンドア
ドレス情報、及びクロックを入力して、カウンタイネー
ブル信号、セルラッチ信号、及びデータイネーブル信号
を生成する読み出し制御回路と、 前記リードスタート信号、前記スタートアドレス、及び
前記カウンタイネーブル信号を入力して、メモリセルア
ドレス、及びメモリセル内部アドレスを生成すアドレス
カウンタと、 前記メモリセルアドレスに従って、2n (n≧1の整
数)個の画素のセルデータを1度に出力するイメージメ
モリと、 前記セルラッチ信号に基づいて、前記セルデータをラッ
チするラッチと、 前記メモリセル内部アドレスが示すデータを前記セルデ
ータから選択して、1画素セレクト後データを出力する
1画素セレクタと、 前記データイネーブル信号に従って、前記1画素セレク
ト後データを保持するバッファとを、備えたイメージメ
モリ読み出し回路において、 前記アドレスカウンタの下位nビットに“0h”をロー
ドする構成にしたことを特徴とするイメージメモリ読み
出し回路。1. A read start signal indicating the start of reading, a start address indicating a first address of a read pixel, end address information relating to a final address of a read pixel, and a clock, and a counter enable signal, a cell latch signal, And a read control circuit for generating a data enable signal; an address counter for receiving the read start signal, the start address, and the counter enable signal to generate a memory cell address and a memory cell internal address; An image memory that outputs cell data of 2 n (n ≧ 1) pixels at one time according to an address; a latch that latches the cell data based on the cell latch signal; Data shown above An image memory readout circuit, comprising: a one-pixel selector for selecting one of the address counters and outputting one-pixel selected data; and a buffer for holding the one-pixel selected data in accordance with the data enable signal. An image memory read circuit, wherein "0h" is loaded into lower n bits.
号、読み出し画素の最初のアドレスを示すスタートアド
レス、読み出し画素の最終のアドレスに関するエンドア
ドレス情報、及びクロックを入力して、カウンタイネー
ブル信号、セルラッチ信号、及びデータイネーブル信号
を生成する読み出し制御回路と、 前記リードスタート信号、前記スタートアドレス、及び
前記カウンタイネーブル信号を入力して、メモリセルア
ドレス、及びメモリセル内部アドレスを生成するアドレ
スカウンタと、 前記メモリセルアドレスに従って、2n (n≧1の整
数)個の画素のセルデータを1度に出力するイメージメ
モリと、 前記セルラッチ信号に基づいて、前記セルデータをラッ
チするラッチと、 前記メモリセル内部アドレスが示すデータを前記セルデ
ータから選択して、1画素セレクト後データを出力する
1画素セレクタと、 前記データイネーブル信号に従って、前記1画素セレク
ト後データを保持するバッファとを、備えたイメージメ
モリ読み出し回路において、 前記読み出し制御回路は、 前記リードスタート信号の有効期間の始まりから、(前
記スタートアドレスが示す先頭のセルから前記エンドア
ドレス情報から得られるエンドアドレスが示す最終のセ
ルまでの読み出し対象のセルの個数−1)×2n クロッ
ク分の期間有効となるイネーブル信号を2n から2n +
2n −1までクロックシフトさせるシフトレジスタと、 前記クロックシフトされた信号の中から(2n +(前記
スタートアドレスが示す先頭のセルの先頭の画素から前
記スタートアドレスが示す画素までのその先頭のセルに
含まれる読み出し対象でない画素の個数−1)であるス
タートセル内部アドレス)クロックシフトさせた信号を
セレクトするスタートシフトセレクタとを、 設けたことを特徴とするイメージメモリ読み出し回路。2. A counter enable signal, a cell latch signal, a read start signal indicating a start of reading, a start address indicating a first address of a read pixel, end address information on a final address of the read pixel, and a clock are input. And a read control circuit that generates a data enable signal; an address counter that receives the read start signal, the start address, and the counter enable signal to generate a memory cell address and a memory cell internal address; An image memory that outputs cell data of 2 n (n ≧ 1) pixels at one time according to an address; a latch that latches the cell data based on the cell latch signal; Showing data in the cell An image memory readout circuit comprising: a one-pixel selector for selecting one of the data from the data selector and outputting data after one-pixel selection; and a buffer for holding the one-pixel-selected data in accordance with the data enable signal. From the beginning of the valid period of the read start signal, the circuit includes (the number of cells to be read from the first cell indicated by the start address to the last cell indicated by the end address obtained from the end address information-1) × 2 periods of 2 n clocks the enable signal is valid from the 2 n n +
A shift register for clock-shifting to 2 n -1; and (2 n + (from the head pixel of the head cell indicated by the start address to the head pixel from the head cell indicated by the start address) among the clock-shifted signals. A start shift selector for selecting a clock-shifted signal that is a start cell internal address which is the number of pixels not to be read contained in the cell minus 1).
号、読み出し画素の最初のアドレスを示すスタートアド
レス、読み出し画素の最終のアドレスに関するエンドア
ドレス情報、及びクロックを入力して、カウンタイネー
ブル信号、セルラッチ信号、及びデータイネーブル信号
を生成する読み出し制御回路と、 前記リードスタート信号、前記スタートアドレス、及び
前記カウンタイネーブル信号を入力して、メモリセルア
ドレス、及びメモリセル内部アドレスを生成するアドレ
スカウンタと、 前記メモリセルアドレスに従って、2n (n≧1の整
数)個の画素のセルデータを1度に出力するイメージメ
モリと、 前記セルラッチ信号に基づいて、前記セルデータをラッ
チするラッチと、 前記メモリセル内部アドレスが示すデータを前記セルデ
ータから選択して、1画素セレクト後データを出力する
1画素セレクタと、 前記データイネーブル信号に従って、前記1画素セレク
ト後データを保持するバッファとを、備えたイメージメ
モリ読み出し回路において、 前記読み出し制御回路は、 前記リードスタート信号の有効期間の始まりから、(前
記スタートアドレスが示す先頭のセルから前記エンドア
ドレス情報から得られるエンドアドレスが示す最終のセ
ルまでの読み出し対象のセルの個数−1)×2n クロッ
ク分の期間有効となるイネーブル信号を2n +1から2
n +2n までクロックシフトさせるシフトレジスタと、 前記クロックシフトされた信号の中から(2n +1+
(前記エンドアドレスが示す最終のセルの先頭の画素か
ら前記エンドアドレスが示す画素までのその最終のセル
に含まれる読み出し対象の画素の個数−1)であるエン
ドセル内部アドレス)クロックシフトさせた信号をセレ
クトするエンドシフトセレクタとを、 設けたことを特徴とするイメージメモリ読み出し回路。3. A counter enable signal, a cell latch signal, a read start signal indicating a start of reading, a start address indicating a first address of a read pixel, end address information regarding a final address of the read pixel, and a clock. And a read control circuit that generates a data enable signal; an address counter that receives the read start signal, the start address, and the counter enable signal to generate a memory cell address and a memory cell internal address; An image memory that outputs cell data of 2 n (n ≧ 1) pixels at one time according to an address; a latch that latches the cell data based on the cell latch signal; Showing data in the cell An image memory readout circuit comprising: a one-pixel selector for selecting one of the data from the data selector and outputting data after one-pixel selection; and a buffer for holding the one-pixel-selected data in accordance with the data enable signal. From the beginning of the valid period of the read start signal, the circuit includes (the number of cells to be read from the first cell indicated by the start address to the last cell indicated by the end address obtained from the end address information-1) × The enable signal valid for 2 n clocks is changed from 2 n +1 to 2
n and the shift register to the clock shift to +2 n, the clock shifted (2 n + 1 + out of the signal
(End cell internal address which is (the number of pixels to be read included in the last cell from the head pixel of the last cell indicated by the end address to the pixel indicated by the end address -1)) An image memory read circuit, comprising: an end shift selector for selecting.
号、読み出し画素の最初のアドレスを示すスタートアド
レス、読み出し画素の最終のアドレスに関するエンドア
ドレス情報、及びクロックを入力して、カウンタイネー
ブル信号、セルラッチ信号、及びデータイネーブル信号
を生成する読み出し制御回路と、 前記リードスタート信号、前記スタートアドレス、及び
前記カウンタイネーブル信号を入力して、メモリセルア
ドレス、及びメモリセル内部アドレスを生成するアドレ
スカウンタと、 前記メモリセルアドレスに従って、2n (n≧1の整
数)個の画素のセルデータを1度に出力するイメージメ
モリと、 前記セルラッチ信号に基づいて、前記セルデータをラッ
チするラッチと、 前記メモリセル内部アドレスが示すデータを前記セルデ
ータから選択して、1画素セレクト後データを出力する
1画素セレクタと、 前記データイネーブル信号に従って、前記1画素セレク
ト後データを保持するバッファとを、備えたイメージメ
モリ読み出し回路において、 前記読み出し制御回路は、 前記リードスタート信号の有効期間の始まりから、(前
記スタートアドレスが示す先頭のセルから前記エンドア
ドレス情報から得られるエンドアドレスが示す最終のセ
ルまでの読み出し対象のセルの個数−1)×2n クロッ
ク分期間有効となるイネーブル信号を2n から2n +2
n までクロックシフトさせるシフトレジスタと、 前記クロックシフトされた信号の中から(2n +前記ス
タートアドレスが示す先頭のセルの先頭の画素から前記
スタートアドレスが示す画素までのその先頭のセルに含
まれる読み出し対象でない画素の個数−1であるスター
トセル内部アドレス)クロックシフトさせた信号をセレ
クトするスタートシフトセレクタと、 前記クロックシフトされた信号の中から(2n +1+
(前記エンドアドレスが示す最終のセルの先頭の画素か
ら前記エンドアドレスが示す画素までのその最終のセル
に含まれる読み出し対象の画素の個数−1であるエンド
セル内部アドレス))クロックシフトさせた信号をセレ
クトするエンドシフトセレクタと、 前記スタートシフトセレクタと前記エンドシフトセレク
タとによりセレクトされた信号のANDを取るANDゲ
ートと、 前記スタートシフトセレクタと前記エンドシフトセレク
タとによりセレクトされた信号のORを取るORゲート
と、 前記スタートセル内部アドレスと前記エンドセル内部ア
ドレスとを比較するコンパレータと、 前記コンパレータの比較結果に基づいて、有効期間の始
まりが前記スタートセル内部アドレスと対応し、有効期
間の終りが前記エンドセル内部アドレスに対応するよう
に、前記ANDゲートとORゲートの出力信号のいずれ
かの信号を選択して、前記データイネーブル信号とする
アンド・オアセレクタとを、 設けたことを特徴とするイメージメモリ読み出し回路。4. A counter enable signal, a cell latch signal, a read start signal indicating a start of reading, a start address indicating a first address of a read pixel, end address information regarding a final address of the read pixel, and a clock. And a read control circuit that generates a data enable signal; an address counter that receives the read start signal, the start address, and the counter enable signal to generate a memory cell address and a memory cell internal address; An image memory that outputs cell data of 2 n (n ≧ 1) pixels at one time according to an address; a latch that latches the cell data based on the cell latch signal; Showing data in the cell An image memory readout circuit comprising: a one-pixel selector for selecting one of the data from the data selector and outputting data after one-pixel selection; and a buffer for holding the one-pixel-selected data in accordance with the data enable signal. From the beginning of the valid period of the read start signal, the circuit includes (the number of cells to be read from the first cell indicated by the start address to the last cell indicated by the end address obtained from the end address information-1) × an enable signal which becomes 2 n clocks period effective from 2 n 2 n +2
a shift register which is clocked shift to n, included in the first cell from the first pixel of the first cell indicated (2 n + the start address from said clock shifted signal to the pixel indicated by the start address A start shift selector for selecting a signal shifted by a clock (start cell internal address which is the number of pixels not to be read −1); and (2 n +1+) from among the clock-shifted signals.
(The end cell internal address which is the number of pixels to be read included in the last cell from the head pixel of the last cell indicated by the end address to the pixel indicated by the end address minus one) An end shift selector for selecting; an AND gate for ANDing a signal selected by the start shift selector and the end shift selector; and an OR for ORing a signal selected by the start shift selector and the end shift selector. A gate for comparing the start cell internal address with the end cell internal address; based on a comparison result of the comparator, a start of a valid period corresponds to the start cell internal address, and an end of the valid period is the end cell. Internal address And an AND-OR selector for selecting one of the output signals of the AND gate and the OR gate and using the selected signal as the data enable signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26516795A JP3311555B2 (en) | 1995-10-13 | 1995-10-13 | Image memory readout circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26516795A JP3311555B2 (en) | 1995-10-13 | 1995-10-13 | Image memory readout circuit |
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JPH09114968A JPH09114968A (en) | 1997-05-02 |
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ID=17413532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP26516795A Expired - Fee Related JP3311555B2 (en) | 1995-10-13 | 1995-10-13 | Image memory readout circuit |
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Country | Link |
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JP (1) | JP3311555B2 (en) |
-
1995
- 1995-10-13 JP JP26516795A patent/JP3311555B2/en not_active Expired - Fee Related
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JPH09114968A (en) | 1997-05-02 |
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