JP3302368B2 - 多レベルｖｓｂ伝送システムのためのデータレベル選択 - Google Patents
多レベルｖｓｂ伝送システムのためのデータレベル選択Info
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Description
【発明の詳細な説明】 本発明は全体としてデジタル伝送システムに関するも
のであり、特に、記号−バイト変換、インタリーブおよ
び前方誤り訂正などの受信器動作を容易にするために選
択したデータフレーム構造および回路装置と、伝送シス
テムの容量を増大させるために伝送環境の信号対ノイズ
比（S/N比）に関連させられるデータ伝送速度とを有す
る、デジタルデータ伝送システムに関するものである。
のであり、特に、記号−バイト変換、インタリーブおよ
び前方誤り訂正などの受信器動作を容易にするために選
択したデータフレーム構造および回路装置と、伝送シス
テムの容量を増大させるために伝送環境の信号対ノイズ
比（S/N比）に関連させられるデータ伝送速度とを有す
る、デジタルデータ伝送システムに関するものである。
米国特許第5,087,975号は、標準の6MHzテレビジョン
・チャネルによってテレビジョン信号を連続するＭ個の
レベルの記号の形で伝送するための残留側帯波（VSB）
システムを開示している。テレビジョン信号は、たとえ
ば、１つまたは２つの圧縮された高帯域HDTV信号または
いくつかの圧縮されたNTSC信号を含むことがある。記号
を特徴づけるレベルＭの数は状況に応じて変更できる
が、記号の繰り返し率は、684H（約10.76Megasymols/se
c）などのように、固定することが好ましい。ここに、
ＨはNTSC水平走査周波数である。特定の任意の状況で用
いる記号レベルの数は、主として、伝送媒体を特徴づけ
るS/N比の関数であり、S/N比が低い状況で使用する記号
レベルの数は少ない。24、16、８、４、２の記号レベル
を取り扱える性能によって、ほとんどのシステムにおけ
る諸条件を満たす適切な融通性が得られる。Ｍの値が小
さいとS/N比性能が向上するが、その代わり伝送ビット
速度が低下するという犠牲を払うことになる。たとえ
ば、繰り返し率が10.76Msymol/secであると仮定する
と、２レベルのVSB信号（記号当り１ビット）は伝送ビ
ット速度が10.76Megabits/secであり、４レベルのVSB信
号（記号当り２ビット）は伝送ビット速度が21.52Megab
its/secである、等々、伝送ビット速度が約48.43Megabi
ts/secである24レベルのVSB信号に至る。
・チャネルによってテレビジョン信号を連続するＭ個の
レベルの記号の形で伝送するための残留側帯波（VSB）
システムを開示している。テレビジョン信号は、たとえ
ば、１つまたは２つの圧縮された高帯域HDTV信号または
いくつかの圧縮されたNTSC信号を含むことがある。記号
を特徴づけるレベルＭの数は状況に応じて変更できる
が、記号の繰り返し率は、684H（約10.76Megasymols/se
c）などのように、固定することが好ましい。ここに、
ＨはNTSC水平走査周波数である。特定の任意の状況で用
いる記号レベルの数は、主として、伝送媒体を特徴づけ
るS/N比の関数であり、S/N比が低い状況で使用する記号
レベルの数は少ない。24、16、８、４、２の記号レベル
を取り扱える性能によって、ほとんどのシステムにおけ
る諸条件を満たす適切な融通性が得られる。Ｍの値が小
さいとS/N比性能が向上するが、その代わり伝送ビット
速度が低下するという犠牲を払うことになる。たとえ
ば、繰り返し率が10.76Msymol/secであると仮定する
と、２レベルのVSB信号（記号当り１ビット）は伝送ビ
ット速度が10.76Megabits/secであり、４レベルのVSB信
号（記号当り２ビット）は伝送ビット速度が21.52Megab
its/secである、等々、伝送ビット速度が約48.43Megabi
ts/secである24レベルのVSB信号に至る。
一般に、ケーブルテレビジョンシステムのS/N比性能
は、信号（チャネル）周波数が高くなるにつれて低下す
ることが知られている。Ｍレベル伝送システムの前記属
性、すなわち、Ｍが小さくなるにつれて改善されるS/N
比性能は、1994年12月15日出願のPCT/US 94/14394の係
属出願においてクレームされた発明であり、CATV配給シ
ステムのより高い周波数チャネルにおけるS/N比低下を
補償する。すなわち、本発明のこの態様によれば、Ｍの
より大きい値を用いてより低い周波数のチャネルを伝送
し、Ｍのより小さい値を用いてより高い周波数のチャネ
ルを伝送する、VSB伝送をCATVシステムで行う。それに
よってより高い周波数のチャネルのビット伝送速度が低
下するが、受信した信号は低い周波数のチャネルのS/N
比に匹敵するS/N比で再生できる。
は、信号（チャネル）周波数が高くなるにつれて低下す
ることが知られている。Ｍレベル伝送システムの前記属
性、すなわち、Ｍが小さくなるにつれて改善されるS/N
比性能は、1994年12月15日出願のPCT/US 94/14394の係
属出願においてクレームされた発明であり、CATV配給シ
ステムのより高い周波数チャネルにおけるS/N比低下を
補償する。すなわち、本発明のこの態様によれば、Ｍの
より大きい値を用いてより低い周波数のチャネルを伝送
し、Ｍのより小さい値を用いてより高い周波数のチャネ
ルを伝送する、VSB伝送をCATVシステムで行う。それに
よってより高い周波数のチャネルのビット伝送速度が低
下するが、受信した信号は低い周波数のチャネルのS/N
比に匹敵するS/N比で再生できる。
更に、システム効率、とくにデータのインタリーブ解
除、信号−バイト変換および前方誤り訂正などの受信器
動作に関連するシステム効率を、伝送される信号の可変
ＭレベルVSBキャラクタの制約内で、それらの動作を容
易にするデータフレーム構造を選択することによって、
非常に高くできる。
除、信号−バイト変換および前方誤り訂正などの受信器
動作に関連するシステム効率を、伝送される信号の可変
ＭレベルVSBキャラクタの制約内で、それらの動作を容
易にするデータフレーム構造を選択することによって、
非常に高くできる。
したがって、本発明の主な目的は、多値VSBデジタル
データ送信及び受信システムのための新規なデータレベ
ル選択システムを提供することである。
データ送信及び受信システムのための新規なデータレベ
ル選択システムを提供することである。
本発明の別の目的は、可変データ群を有するデジタル
情報の送信及び受信のための簡略化されたレベル選択シ
ステムを提供することである。
情報の送信及び受信のための簡略化されたレベル選択シ
ステムを提供することである。
本発明のさらなる特徴及び効果は、図面を参照して以
下の発明の実施の形態の説明を読むことにより明らかに
なるであろう。
下の発明の実施の形態の説明を読むことにより明らかに
なるであろう。
第１図は本発明に使用されるデータフレーム構造を示
す。
す。
第２図はデータ配列のサイズと本発明の他のパラメー
タとの関係を示す図表である。
タとの関係を示す図表である。
第３図は本発明に使用される送信器の簡略にしたブロ
ック図である。
ック図である。
第３図Ａは第３図の送信器におけるバイト−記号変換
器及びマッパの一部を示す図表である。
器及びマッパの一部を示す図表である。
第３図Ｂはケーブル設備におけるS/N比の周波数によ
る変動と、ケーブル設備の動作を最適にするためのVSB
モードの割当てとを示す図表である。
る変動と、ケーブル設備の動作を最適にするためのVSB
モードの割当てとを示す図表である。
第４図は本発明に従って構成された受信器の簡略にし
た線図である。
た線図である。
第４図Ａは、２つの補数形式における信号レベル範囲
を示す。
を示す。
第５図は第４図の受信器のデータプロセッサ部を示す
より詳細な図である。
より詳細な図である。
第６図は第５図のデータプロセッサの記号−バイト変
換器を示すより詳細な図である。
換器を示すより詳細な図である。
第７図はくりこみインタリーブされているデータ流の
インタリーブを解除するための簡単な直線メモリアレイ
の例の線図である。
インタリーブを解除するための簡単な直線メモリアレイ
の例の線図である。
第８図は第７図に示すようなメモリアレイなどのメモ
リアレイのためのメモリアドレスを発生するための一般
化した回路である。
リアレイのためのメモリアドレスを発生するための一般
化した回路である。
第９図は本発明の実際の実施例に使用するために適当
なROMのメモリアレイである。
なROMのメモリアレイである。
第10図は第９図のROMのための変換回路である。
本発明の新規なデータフレームの構造を第１図に示
す。データフレーム・フォーマットが本発明の主題であ
る。参照番号10で全体的に示すデータフレームはDS0〜D
S312として示す313個のデータセグメントDSを有する。
各データセグメントは、データ用に832個の記号と、デ
ータセグメント同期キャラクタ11を定める４個の記号と
を含む。各データセグメントの同期キャラクタ11は４つ
の２レベル記号を有する。それらの記号は出願番号894,
388号である係属中の出願に開示されている形式をとる
ことが好ましい。第１のデータセグメントDS0は２レベ
ル記号だけを有する。それらの２レベル記号は疑似ラン
ダム順序フレーム同期コードと、データフレームの残り
の312個のデータセグメントのデータフィールドの記号
のレベルＭ（たとえば、24、16、８、４または２）とを
識別する８記号VSBモード、または制御、信号とを含
む。８ビットVSBモード制御バイトの初めの３ビットはV
SBモードを識別し、残りの５ビットはパリティビットを
構成する。それらのパリティビットは誤り検出のために
受信器で使用できる。典型的なCATV配給システムでは、
たとえば、VSBモード信号が低周波チャネルに対する比
較的大きいＭを識別し、より高い周波数のチャネルに対
するより小さいＭを識別する。地上波放送環境では、VS
BモードはＭ＝２、４または８が最も可能性がある。
す。データフレーム・フォーマットが本発明の主題であ
る。参照番号10で全体的に示すデータフレームはDS0〜D
S312として示す313個のデータセグメントDSを有する。
各データセグメントは、データ用に832個の記号と、デ
ータセグメント同期キャラクタ11を定める４個の記号と
を含む。各データセグメントの同期キャラクタ11は４つ
の２レベル記号を有する。それらの記号は出願番号894,
388号である係属中の出願に開示されている形式をとる
ことが好ましい。第１のデータセグメントDS0は２レベ
ル記号だけを有する。それらの２レベル記号は疑似ラン
ダム順序フレーム同期コードと、データフレームの残り
の312個のデータセグメントのデータフィールドの記号
のレベルＭ（たとえば、24、16、８、４または２）とを
識別する８記号VSBモード、または制御、信号とを含
む。８ビットVSBモード制御バイトの初めの３ビットはV
SBモードを識別し、残りの５ビットはパリティビットを
構成する。それらのパリティビットは誤り検出のために
受信器で使用できる。典型的なCATV配給システムでは、
たとえば、VSBモード信号が低周波チャネルに対する比
較的大きいＭを識別し、より高い周波数のチャネルに対
するより小さいＭを識別する。地上波放送環境では、VS
BモードはＭ＝２、４または８が最も可能性がある。
第２図の表を参照して、データセグメントDS1〜DS312
の各データ記号が4.5ビット（Ｍ＝24）、４ビット（Ｍ
＝16）、３ビット（Ｍ＝８）、２ビット（Ｍ＝４）また
は１ビット（Ｍ＝２）を表す。フレーム当り固定した数
のデータバイトの数は図示のように変化する。すなわ
ち、各フレームはVSBモードＭ＝24に対して146,016デー
タバイトを有し、Ｍ＝16に対して129,792データバイト
を有し、Ｍ＝８に対して97,344データバイトを有し、Ｍ
＝４に対して64,896データバイトを有し、Ｍ＝２に対し
て32,448データバイトを有する。しかし、フレーム当り
のデータバイトの数はVSBモードＭに応じて変化するも
のの、Ｍの任意の特定の値（24、16、８、４または２）
に対して、各フレームにおいて整数のバイト（an integ
ral number of bytes）が与えられることが観察され
る。フレーム10の構造のこの特徴が受信機の設計を大幅
に簡単にして、VSBモード（すなわち、24、16、８、４
または２レベルの記号）とは無関係に、整数のデータバ
イトに対応するレートでフレーム同期が行われるように
する。後で更に詳しく説明するように、受信器の前方誤
り訂正回路と、受信器の記号−バイト変換回路と、受信
器のインタリーブ解除器とは伝送される信号とフレーム
同期されることが好ましい。各VSBモードに対して各デ
ータフレーム中に整数のバイトと、前方誤り訂正ブロッ
クと、インタリーブ・ブロックとが存在する限り、それ
らの目的のためにフレーム同期信号を直接使用できる。
の各データ記号が4.5ビット（Ｍ＝24）、４ビット（Ｍ
＝16）、３ビット（Ｍ＝８）、２ビット（Ｍ＝４）また
は１ビット（Ｍ＝２）を表す。フレーム当り固定した数
のデータバイトの数は図示のように変化する。すなわ
ち、各フレームはVSBモードＭ＝24に対して146,016デー
タバイトを有し、Ｍ＝16に対して129,792データバイト
を有し、Ｍ＝８に対して97,344データバイトを有し、Ｍ
＝４に対して64,896データバイトを有し、Ｍ＝２に対し
て32,448データバイトを有する。しかし、フレーム当り
のデータバイトの数はVSBモードＭに応じて変化するも
のの、Ｍの任意の特定の値（24、16、８、４または２）
に対して、各フレームにおいて整数のバイト（an integ
ral number of bytes）が与えられることが観察され
る。フレーム10の構造のこの特徴が受信機の設計を大幅
に簡単にして、VSBモード（すなわち、24、16、８、４
または２レベルの記号）とは無関係に、整数のデータバ
イトに対応するレートでフレーム同期が行われるように
する。後で更に詳しく説明するように、受信器の前方誤
り訂正回路と、受信器の記号−バイト変換回路と、受信
器のインタリーブ解除器とは伝送される信号とフレーム
同期されることが好ましい。各VSBモードに対して各デ
ータフレーム中に整数のバイトと、前方誤り訂正ブロッ
クと、インタリーブ・ブロックとが存在する限り、それ
らの目的のためにフレーム同期信号を直接使用できる。
本発明の受信器ではリード−ソロモン（RS）前方誤り
訂正を使用する。MPEG（Motion Picture Experts Grou
p）委員会によって188バイトの標準トランスポートパケ
ット・サイズが制定されている。そのような各トランス
ポートパケットに20個のパリティ・バイトを付加する
と、208データバイトのRSブロックサイズになって、RS
ブロックごとに10バイトの誤りを訂正できるようにす
る。第２図からわかるように、208バイトのRSブロック
サイズでは、全ての選択したVSBモードに対してフレー
ム当りのRSブロックが整数になり、それによって受信器
のRSデコーダがフレーム同期信号によって同期させられ
るようにする。本発明によってインタリーブ・ブロック
（Ｉブロック）が26個のRSブロックを有するものとして
定義される。その26個のRSブロックを有することの結果
としてまた、選択したVSBモードとは無関係にフレーム
当りのＩブロックの数が整数個になり（第２図参照）、
それによって、ブロック・インタリーブ・アルゴリズム
（データを行フォーマットで保存し、列フォーマットで
読出す）を採用する場合に受信器のインタリーブ解除器
を定期的に同期するためにフレーム同期信号を使用でき
るようにもする。くりこみインタリーブのためには、各
フレームが（VSBモードとは無関係に）整数個のデータ
バイトを有することによって、フレーム同期を行えるよ
うにするように、パラメータＢ（後で定義する）のサイ
ズを選択しなければならない。本発明の記載された実施
例においてはＢ＝26データバイトである。また、VSBモ
ードとは無関係に、フレーム当り整数個のデータバイト
を使用すると、受信器の記号−バイト変換器の直接フレ
ーム同期が可能にされる。
訂正を使用する。MPEG（Motion Picture Experts Grou
p）委員会によって188バイトの標準トランスポートパケ
ット・サイズが制定されている。そのような各トランス
ポートパケットに20個のパリティ・バイトを付加する
と、208データバイトのRSブロックサイズになって、RS
ブロックごとに10バイトの誤りを訂正できるようにす
る。第２図からわかるように、208バイトのRSブロック
サイズでは、全ての選択したVSBモードに対してフレー
ム当りのRSブロックが整数になり、それによって受信器
のRSデコーダがフレーム同期信号によって同期させられ
るようにする。本発明によってインタリーブ・ブロック
（Ｉブロック）が26個のRSブロックを有するものとして
定義される。その26個のRSブロックを有することの結果
としてまた、選択したVSBモードとは無関係にフレーム
当りのＩブロックの数が整数個になり（第２図参照）、
それによって、ブロック・インタリーブ・アルゴリズム
（データを行フォーマットで保存し、列フォーマットで
読出す）を採用する場合に受信器のインタリーブ解除器
を定期的に同期するためにフレーム同期信号を使用でき
るようにもする。くりこみインタリーブのためには、各
フレームが（VSBモードとは無関係に）整数個のデータ
バイトを有することによって、フレーム同期を行えるよ
うにするように、パラメータＢ（後で定義する）のサイ
ズを選択しなければならない。本発明の記載された実施
例においてはＢ＝26データバイトである。また、VSBモ
ードとは無関係に、フレーム当り整数個のデータバイト
を使用すると、受信器の記号−バイト変換器の直接フレ
ーム同期が可能にされる。
第３図は本発明に従って製作した送信器の簡略にした
ブロック図である。テレビジョン信号源12（又は、デジ
タルデータのいくつかの他の信号源）がくりこみインタ
リーバ13に結合される。そのインタリーバーはインタリ
ーブしたデータバイトをバイト−記号変換器及びマッパ
ー14に供給する。信号源12は圧縮されたHDTV信号（また
はVSBモードに応じて２つの圧縮されたHDTV信号）また
はいくつかの圧縮されたNTSC信号を構成できることがわ
かるであろう。変換器（及びマッパー）14の記号出力が
フレーム・フォーマッタ15へ供給される。そのフレーム
・フォーマッタはデータ入力と、データセグメント同期
入力と、フレーム同期入力とを有しVSBモード制御入力
によって変換器14とともに制御される。第１図および第
２図に関連して先に説明した構成に合致するフォーマッ
ト化したフレームが、デジタル−アナログ変換器16に供
給され、そこから、6MHzテレビジョン・チャネルを通じ
て伝送するためにVSB送信器17に供給される。伝送媒体
はケーブルテレビジョン設備または地上波放送環境を含
むことができる。いずれの場合にも、伝送される6MHzチ
ャネルのおのおのにそのような送信器が１台求められ
る。
ブロック図である。テレビジョン信号源12（又は、デジ
タルデータのいくつかの他の信号源）がくりこみインタ
リーバ13に結合される。そのインタリーバーはインタリ
ーブしたデータバイトをバイト−記号変換器及びマッパ
ー14に供給する。信号源12は圧縮されたHDTV信号（また
はVSBモードに応じて２つの圧縮されたHDTV信号）また
はいくつかの圧縮されたNTSC信号を構成できることがわ
かるであろう。変換器（及びマッパー）14の記号出力が
フレーム・フォーマッタ15へ供給される。そのフレーム
・フォーマッタはデータ入力と、データセグメント同期
入力と、フレーム同期入力とを有しVSBモード制御入力
によって変換器14とともに制御される。第１図および第
２図に関連して先に説明した構成に合致するフォーマッ
ト化したフレームが、デジタル−アナログ変換器16に供
給され、そこから、6MHzテレビジョン・チャネルを通じ
て伝送するためにVSB送信器17に供給される。伝送媒体
はケーブルテレビジョン設備または地上波放送環境を含
むことができる。いずれの場合にも、伝送される6MHzチ
ャネルのおのおのにそのような送信器が１台求められ
る。
第３図Ａはバイト−記号変換器及びマッパ14を実現す
る方法を示す図表である。この図表は、各VSBモードＭ
＝16、Ｍ＝８、Ｍ＝４およびＭ＝２に対して１つずつ、
４つの列を含む。変換器14は加えられたVSBモード制御
信号に応じて動作し、入力データバイトを出力データ記
号に変換するために第３図Ａの図表の識別された列を用
いる。この図は、インターリーバ13からのデータバイト
が、VSBモードＭ＝16、８、４及び２について、どのよ
うな、変換器14により多ビット（例えば、10ビット）信
号にマップされるかを示す。図のように、VSBモードＭ
＝16については、入力データバイトの４連続データビッ
ト（0000−1111）の各グループが、−240から＋240（10
進数に相当）の間の範囲のレベルを有する16の10ビット
記号のひとつに相当するようマップされる。VSBモード
Ｍ＝８については、３連続データビット（000−111）の
各グループが、−224から＋224（10進数に相当）の間の
範囲のレベルを有する８つの10ビット記号のひとつに相
当するようマップされ、VSBモードＭ＝４については、
２連続データビット（00−11）の各グループが、−192
から＋192の間の範囲のレベルを有する４つの10ビット
記号のひとつに相当するようマップされる。最後に、VS
BモードＭ＝２については、各データビット（０−１）
が、−128又は＋128のレベルの２つの10ビット記号のひ
とつに相当するようマップされる。さらに加えて、全４
データ群について破線で示されたスライスポイント（即
ち、隣接した記号レベル間の半分の値）は、VSBモード
Ｍ＝16についての選択されたスライスポイントと一致す
ることが分かり、また、各VSBモードの記号レベルは、
全ての高次の（より高密度に一群とされた）データ群の
スライスポイントと一致する。さらに詳細に後述するよ
うに、選択された記号レベルとともにデータ群のこれら
の特徴は、データビットへの受信記号の再変換を大きく
促進する。
る方法を示す図表である。この図表は、各VSBモードＭ
＝16、Ｍ＝８、Ｍ＝４およびＭ＝２に対して１つずつ、
４つの列を含む。変換器14は加えられたVSBモード制御
信号に応じて動作し、入力データバイトを出力データ記
号に変換するために第３図Ａの図表の識別された列を用
いる。この図は、インターリーバ13からのデータバイト
が、VSBモードＭ＝16、８、４及び２について、どのよ
うな、変換器14により多ビット（例えば、10ビット）信
号にマップされるかを示す。図のように、VSBモードＭ
＝16については、入力データバイトの４連続データビッ
ト（0000−1111）の各グループが、−240から＋240（10
進数に相当）の間の範囲のレベルを有する16の10ビット
記号のひとつに相当するようマップされる。VSBモード
Ｍ＝８については、３連続データビット（000−111）の
各グループが、−224から＋224（10進数に相当）の間の
範囲のレベルを有する８つの10ビット記号のひとつに相
当するようマップされ、VSBモードＭ＝４については、
２連続データビット（00−11）の各グループが、−192
から＋192の間の範囲のレベルを有する４つの10ビット
記号のひとつに相当するようマップされる。最後に、VS
BモードＭ＝２については、各データビット（０−１）
が、−128又は＋128のレベルの２つの10ビット記号のひ
とつに相当するようマップされる。さらに加えて、全４
データ群について破線で示されたスライスポイント（即
ち、隣接した記号レベル間の半分の値）は、VSBモード
Ｍ＝16についての選択されたスライスポイントと一致す
ることが分かり、また、各VSBモードの記号レベルは、
全ての高次の（より高密度に一群とされた）データ群の
スライスポイントと一致する。さらに詳細に後述するよ
うに、選択された記号レベルとともにデータ群のこれら
の特徴は、データビットへの受信記号の再変換を大きく
促進する。
たとえば、VSBモードＭ＝16に対しては、入力データ
バイト 11010101が＋176と−80の相対的な振幅を持つ
２つの連続するデータ記号に変換される。VSBモードＭ
＝８に対しては、入力データバイトは＋160、＋96およ
び−32の相対的な振幅（次のデータバイトの最初のビッ
トが１であると仮定）、または＋160、＋96および−96
の相対的な振幅（次のデータバイトの最初のビットが０
であると仮定）を持つ３つの連続するデータ記号に変換
される。VSBモードＭ＝４に対しては、データバイトが
＋192、−64、−64および−64の相対的な振幅を持つ４
つの連続するデータ記号に変換される。最後に、VSBモ
ードＭ＝２に対しては、データバイトは＋128、＋128、
−128、＋128、−128、＋128、−128、および＋128の相
対的な振幅を持つ８つの連続するデータ記号が供給され
る。VSBモードＭ＝24の場合には、変換器およびマッパ
ー14は９つの入力データビットの連続する群を２つの連
続する24レベル出力記号にマッピングするための適切な
メモリおよびルックアップ・テーブルを含む。このよう
にして、各記号は4.5ビット（すなわち、９ビット/2記
号）を表すものということができる。
バイト 11010101が＋176と−80の相対的な振幅を持つ
２つの連続するデータ記号に変換される。VSBモードＭ
＝８に対しては、入力データバイトは＋160、＋96およ
び−32の相対的な振幅（次のデータバイトの最初のビッ
トが１であると仮定）、または＋160、＋96および−96
の相対的な振幅（次のデータバイトの最初のビットが０
であると仮定）を持つ３つの連続するデータ記号に変換
される。VSBモードＭ＝４に対しては、データバイトが
＋192、−64、−64および−64の相対的な振幅を持つ４
つの連続するデータ記号に変換される。最後に、VSBモ
ードＭ＝２に対しては、データバイトは＋128、＋128、
−128、＋128、−128、＋128、−128、および＋128の相
対的な振幅を持つ８つの連続するデータ記号が供給され
る。VSBモードＭ＝24の場合には、変換器およびマッパ
ー14は９つの入力データビットの連続する群を２つの連
続する24レベル出力記号にマッピングするための適切な
メモリおよびルックアップ・テーブルを含む。このよう
にして、各記号は4.5ビット（すなわち、９ビット/2記
号）を表すものということができる。
上記にのように、各VSBモードの相対的なレベルは等
しい間隔にされ、全てのより高いVSBモードの選択され
た記号の相対的なレベルの間の中間にある。たとえば、
VSBモードＭ＝８の相対的なレベル＋224はVSBモードＭ
＝16の相対的なレベル＋240と＋208の間の中間にあり、
VSBモードＭ＝４の相対的なレベル＋192はVSBモードＭ
＝８の相対的なレベル＋224と＋160の間の中間とVSBモ
ードＭ＝16の相対的なレベル＋208と＋176の間の中間に
あり、VSBモードＭ＝２の相対的なレベル＋128はVSBモ
ードＭ＝４の相対的なレベル＋192と＋64の間と、VSBモ
ードＭ＝８の＋160と＋96の間と、VSBモードＭ＝16の相
対的なレベル＋144と＋112の間の中間にある、等であ
る。受信器において搬送波の獲得を容易にするために、
伝送前にマップされた10ビット記号は図示の値から所定
量（たとえば、＋40）だけずらせることが好ましい。そ
して、オフセット10ビット記号は、フレームフォーマッ
タ15を介してD/A16に供給され、VSB送信器17により送信
されるためにアナログ形式に変換される。また、各VSB
モードを特徴づけるデータ伝送速度は、隣の低いVSBモ
ードのデータ伝送速度に対して記号当り１ビットだけ高
くなるが、それのS/N比性能が半分に低下することがわ
かるであろう。いろいろなレベルの数値は、設計的事項
であり、本発明では、限定されない。
しい間隔にされ、全てのより高いVSBモードの選択され
た記号の相対的なレベルの間の中間にある。たとえば、
VSBモードＭ＝８の相対的なレベル＋224はVSBモードＭ
＝16の相対的なレベル＋240と＋208の間の中間にあり、
VSBモードＭ＝４の相対的なレベル＋192はVSBモードＭ
＝８の相対的なレベル＋224と＋160の間の中間とVSBモ
ードＭ＝16の相対的なレベル＋208と＋176の間の中間に
あり、VSBモードＭ＝２の相対的なレベル＋128はVSBモ
ードＭ＝４の相対的なレベル＋192と＋64の間と、VSBモ
ードＭ＝８の＋160と＋96の間と、VSBモードＭ＝16の相
対的なレベル＋144と＋112の間の中間にある、等であ
る。受信器において搬送波の獲得を容易にするために、
伝送前にマップされた10ビット記号は図示の値から所定
量（たとえば、＋40）だけずらせることが好ましい。そ
して、オフセット10ビット記号は、フレームフォーマッ
タ15を介してD/A16に供給され、VSB送信器17により送信
されるためにアナログ形式に変換される。また、各VSB
モードを特徴づけるデータ伝送速度は、隣の低いVSBモ
ードのデータ伝送速度に対して記号当り１ビットだけ高
くなるが、それのS/N比性能が半分に低下することがわ
かるであろう。いろいろなレベルの数値は、設計的事項
であり、本発明では、限定されない。
上記の本発明のうち、チップの形で現在実現している
ケーブル例における状況を表すものであって、その例に
おいては16のVSBが最高のモードである。しかし、24のV
SBモード実現が本発明による教示とは異なる相対レベル
を要することが当業者には明らかであろう。
ケーブル例における状況を表すものであって、その例に
おいては16のVSBが最高のモードである。しかし、24のV
SBモード実現が本発明による教示とは異なる相対レベル
を要することが当業者には明らかであろう。
第３図Ｂは周波数が高くなることによるケーブル設備
の全体的なS/N比の低下を示すものである。本発明で明
確に述べるように、類似の性能に対してより高いVSB伝
送（およびより高いデータ伝送速度）を採用するため
に、より低い周波数のテレビジョン信号についてのより
高いS/N比の伝送特性を使用できるから有利である。ス
ペルトラムの「ノイズがより多い」部分（S/N比が低
い）をより低いVSBモードの信号のために使用できる。
この技術はケーブル設備の利用を最適にすることが明ら
かであろう。
の全体的なS/N比の低下を示すものである。本発明で明
確に述べるように、類似の性能に対してより高いVSB伝
送（およびより高いデータ伝送速度）を採用するため
に、より低い周波数のテレビジョン信号についてのより
高いS/N比の伝送特性を使用できるから有利である。ス
ペルトラムの「ノイズがより多い」部分（S/N比が低
い）をより低いVSBモードの信号のために使用できる。
この技術はケーブル設備の利用を最適にすることが明ら
かであろう。
第４図は本発明に従って製作した受信器の簡略にした
ブロック図である。第３図の送信器から受信したRFテレ
ビジョン信号は、第１図のフレームフォーマットを持つ
ＭレベルVSB信号を含む。受信した信号はチューナー20
によってIF周波数に変換されて、VSB復調器22に供給さ
れる。VSB復調器22は、Ｍレベル記号を含むアナログ・
ベースバンド出力信号を、約10.76Megasymbols/secの伝
送速度で発生する。復調アナログ信号のDC成分（即ち、
パイロット）は、A/D24に供給される前に、大幅に除去
される。A/D24は10ビットから構成されるが、又は、そ
の代わりに、８又は９ビットA/Dがコストを減少するた
めに使用することができる。後者の場合、しかしなが
ら、A/D24は、２つのLSB（least significant bits、最
も重要でないビット）を接地電位（８ビットA/D）とし
て又はLSBを接地電位として（９ビットA/D）、（８又は
９ビット分析であるが）10ビット出力を供給する。A/D2
4による10ビットサンプル記号は、データ捕捉回路及び
チャネルイコライザ34により等化され、そこから位相ト
ラッキングクループ39に供給される。位相トラッキング
ループ39は、上記出願番号第014,889号に詳細が記載さ
れているが、特定の位相及び振幅歪みに受信記号を訂正
し、訂正された10ビット記号を同相（Ｉ）出力信号とし
て供給する。位相トラッキングループ39は、関連する10
ビット直交（Ｑ）出力信号も供給する。位相トラッキン
グループ39のＩ及びＱ成分は、スライサ及びエラー信号
発生回路36に入力される。回路36は、図５で詳細に示さ
れるように、VSBモードデコーダ37から３ビットVSBモー
ド選択信号に応答して、４線バスを経て記号−バイト変
換器38へ供給するために、10ビット記号を相当するデー
タビットへ再変換する（４、３、２又は１データビット
がVSBモードＭ＝16、８、４又は２にそれぞれ対応す
る）。
ブロック図である。第３図の送信器から受信したRFテレ
ビジョン信号は、第１図のフレームフォーマットを持つ
ＭレベルVSB信号を含む。受信した信号はチューナー20
によってIF周波数に変換されて、VSB復調器22に供給さ
れる。VSB復調器22は、Ｍレベル記号を含むアナログ・
ベースバンド出力信号を、約10.76Megasymbols/secの伝
送速度で発生する。復調アナログ信号のDC成分（即ち、
パイロット）は、A/D24に供給される前に、大幅に除去
される。A/D24は10ビットから構成されるが、又は、そ
の代わりに、８又は９ビットA/Dがコストを減少するた
めに使用することができる。後者の場合、しかしなが
ら、A/D24は、２つのLSB（least significant bits、最
も重要でないビット）を接地電位（８ビットA/D）とし
て又はLSBを接地電位として（９ビットA/D）、（８又は
９ビット分析であるが）10ビット出力を供給する。A/D2
4による10ビットサンプル記号は、データ捕捉回路及び
チャネルイコライザ34により等化され、そこから位相ト
ラッキングクループ39に供給される。位相トラッキング
ループ39は、上記出願番号第014,889号に詳細が記載さ
れているが、特定の位相及び振幅歪みに受信記号を訂正
し、訂正された10ビット記号を同相（Ｉ）出力信号とし
て供給する。位相トラッキングループ39は、関連する10
ビット直交（Ｑ）出力信号も供給する。位相トラッキン
グループ39のＩ及びＱ成分は、スライサ及びエラー信号
発生回路36に入力される。回路36は、図５で詳細に示さ
れるように、VSBモードデコーダ37から３ビットVSBモー
ド選択信号に応答して、４線バスを経て記号−バイト変
換器38へ供給するために、10ビット記号を相当するデー
タビットへ再変換する（４、３、２又は１データビット
がVSBモードＭ＝16、８、４又は２にそれぞれ対応す
る）。
図５に示すように、位相トラッキング回路39からのＩ
チャネル10ビット記号は、最初10ビット/9ビットリミッ
タ100に供給され、図4Aに示される記号レベルの範囲に
対応する、２つの補数形式で、９ビット出力が供給され
る。この９ビット信号は、各４つのVSBモードについ
て、図4Aに示される。各９ビット記号の最重要ビット
（MSB）は、MSB反転とともに、VSBモードＭ＝16につい
ては、それぞれの記号に相当する４データビットを表
す。例えば、VSBモードＭ＝16については、値＋96から
＋127の間の全９ビット記号は、0011XXXXXの形式を有す
る。ここで、XXXXXは、レベル＋96で最小値00000であ
り、レベル＋127で最大値11111である。この範囲内の値
を有する９ビット記号の4MSB（反転MSBとともに）は、
それゆえ、全て値1011を有する。
チャネル10ビット記号は、最初10ビット/9ビットリミッ
タ100に供給され、図4Aに示される記号レベルの範囲に
対応する、２つの補数形式で、９ビット出力が供給され
る。この９ビット信号は、各４つのVSBモードについ
て、図4Aに示される。各９ビット記号の最重要ビット
（MSB）は、MSB反転とともに、VSBモードＭ＝16につい
ては、それぞれの記号に相当する４データビットを表
す。例えば、VSBモードＭ＝16については、値＋96から
＋127の間の全９ビット記号は、0011XXXXXの形式を有す
る。ここで、XXXXXは、レベル＋96で最小値00000であ
り、レベル＋127で最大値11111である。この範囲内の値
を有する９ビット記号の4MSB（反転MSBとともに）は、
それゆえ、全て値1011を有する。
図3Aに戻ると、＋96から＋127の範囲内の値は、デー
タビット1011で表される最も近い記号レベル＋112であ
ることがわかる。＋96から＋127の範囲内の全９ビット
記号の4MSB（0011）は、よって、（反転MSBとともに）
正しく相当する４ビットデータパターンを表す。他の９
ビット記号の各々の4MSBが、同様に、（反転MSBととも
に）それぞれの記号の正しい４ビットデータコードを表
すことが理解されうる。
タビット1011で表される最も近い記号レベル＋112であ
ることがわかる。＋96から＋127の範囲内の全９ビット
記号の4MSB（0011）は、よって、（反転MSBとともに）
正しく相当する４ビットデータパターンを表す。他の９
ビット記号の各々の4MSBが、同様に、（反転MSBととも
に）それぞれの記号の正しい４ビットデータコードを表
すことが理解されうる。
VSBコードＭ＝８について、各９ビット記号の３つのM
SBが、同様に（反転MSBとともに）それぞれの記号の正
しい３データビットを表す。例えば、＋64から＋127の
範囲内の全９ビット記号の３つのMSBは、この範囲内の
記号について正しいデータビット101を表す（反転MSBと
ともに）001を有する。同様に、VSBモードＭ＝４及び２
について、各９ビット記号の２つ及び一つのMSBは、そ
れぞれ、（反転MSBとともに）それぞれの記号の正しい
２つ又はひとつのデータビットを表す。
SBが、同様に（反転MSBとともに）それぞれの記号の正
しい３データビットを表す。例えば、＋64から＋127の
範囲内の全９ビット記号の３つのMSBは、この範囲内の
記号について正しいデータビット101を表す（反転MSBと
ともに）001を有する。同様に、VSBモードＭ＝４及び２
について、各９ビット記号の２つ及び一つのMSBは、そ
れぞれ、（反転MSBとともに）それぞれの記号の正しい
２つ又はひとつのデータビットを表す。
９ビット記号のMSBと各それぞれの記号により表され
る相当する4/3/2/1データビットとの上述の関係は、各
９ビット記号を相当する4/3/2/1データビットに変換す
るための比較的簡単な技術の使用を可能とする。このこ
とは、従来技術において、比較的複雑なスライサを使用
して、各９ビット記号を複数のスライスポイントで多数
比較することによりこの機能を達成したことと比較され
る。
る相当する4/3/2/1データビットとの上述の関係は、各
９ビット記号を相当する4/3/2/1データビットに変換す
るための比較的簡単な技術の使用を可能とする。このこ
とは、従来技術において、比較的複雑なスライサを使用
して、各９ビット記号を複数のスライスポイントで多数
比較することによりこの機能を達成したことと比較され
る。
したがって、図５を再び参照すると、リミタ100によ
り供給される各９ビット記号の４つのMSBは、4/3/2/1ビ
ットセレクタ102に供給される。ビットセレクタ102は、
VSB信号モードに応答して、全４つのMSB（VSBモードＭ
＝16について）、最初の３つのMSB（VSBモードＭ＝８に
ついて）、最初の２つのMSB（VSBモードＭ＝４につい
て）又は最初のMSB（VSBモードＭ＝２について）−各場
合とも反転MSBとともに−出力４線データバス104に接続
される。バス104の出力は、リミタ100により供給された
９ビット記号についての適当なデータビットを表すこと
が理解される。また、VSBモード信号が各データフレー
ムのデータセグメントDS0において、２レベル信号の組
みとしてコード化されるので、各９ビット記号のMSB
は、そのデーコードを許容するためにVSBモードディテ
クタ37に供給される。
り供給される各９ビット記号の４つのMSBは、4/3/2/1ビ
ットセレクタ102に供給される。ビットセレクタ102は、
VSB信号モードに応答して、全４つのMSB（VSBモードＭ
＝16について）、最初の３つのMSB（VSBモードＭ＝８に
ついて）、最初の２つのMSB（VSBモードＭ＝４につい
て）又は最初のMSB（VSBモードＭ＝２について）−各場
合とも反転MSBとともに−出力４線データバス104に接続
される。バス104の出力は、リミタ100により供給された
９ビット記号についての適当なデータビットを表すこと
が理解される。また、VSBモード信号が各データフレー
ムのデータセグメントDS0において、２レベル信号の組
みとしてコード化されるので、各９ビット記号のMSB
は、そのデーコードを許容するためにVSBモードディテ
クタ37に供給される。
位相トラッキング回路39は、イコライザ34からの10ビ
ットＩチャネル信号及びそれから“評価された”関連す
るＱチャネル信号からなる複素信号に位相訂正を適用す
るための、複素かけ算器を有する。位相訂正の量は、Ｉ
チャネル及び評価Ｑチャネル信号を特徴化するエラーに
基づく。先に参照された出願において、そのようなエラ
ーは、Ｉチャネルエラー信号が、適正に重みづけできる
ものであるが、受信Ｉチャネル信号のレベルと最も近い
その各有効レベルとの間の差を表し、Ｑチャネル量子化
信号は、IQベクトルが有限である複素変面のＱ軸を分割
する16領域のひとつを表すようなルックアップテーブル
を使用することから得られる。
ットＩチャネル信号及びそれから“評価された”関連す
るＱチャネル信号からなる複素信号に位相訂正を適用す
るための、複素かけ算器を有する。位相訂正の量は、Ｉ
チャネル及び評価Ｑチャネル信号を特徴化するエラーに
基づく。先に参照された出願において、そのようなエラ
ーは、Ｉチャネルエラー信号が、適正に重みづけできる
ものであるが、受信Ｉチャネル信号のレベルと最も近い
その各有効レベルとの間の差を表し、Ｑチャネル量子化
信号は、IQベクトルが有限である複素変面のＱ軸を分割
する16領域のひとつを表すようなルックアップテーブル
を使用することから得られる。
本発明によると、以上のルックアップテーブルは、図
５に示すように非常に簡単化された回路で置き換えられ
る。特に、Ｑチャネル量子信号は、位相トラッキング回
路39により展開された評価10ビットＱ信号を10ビット/0
ビットリミタ106に最初に入力し、それから、ビットセ
レクタ108で制限信号の４つのMSBを選択することにより
得られる。評価された及び制限されたＱ信号の４つのMS
Bは、複素IQ信号が終結するＱ軸を分割した16領域のひ
とつを表すことが理解される。Ｉチャネルエラー信号
は、位相トラッキング回路39により得られた10ビットＩ
信号をビットセレクタ及び重みづけ回路110に入力する
ことにより得られる。図4Aを参照すると、VSBモードＭ
＝16について、各記号の５つのLSBが、（反転MSBととも
に）それぞれの記号及びその最も近接した有効レベルと
の間の差を表すことがわかる。各記号の５つのLSBは、
よって、（適当な重みづけ後）Ｉチャネルエラー信号の
測定として、セレクタ110により（反転MSBとともに）供
給される。Ｉチャネルエラー信号は、VSBモードＭ＝
８、４及び２についても、それぞれ各記号の６、７及び
８つのLSBをのぞき、同様に、異なるVSBモードについて
のエラーの測定として、セレクタ110により選択され
る。このエラー信号は、Ｉチャネルエラー信号を形成す
るリミタ112で６ビット値に制限される。
５に示すように非常に簡単化された回路で置き換えられ
る。特に、Ｑチャネル量子信号は、位相トラッキング回
路39により展開された評価10ビットＱ信号を10ビット/0
ビットリミタ106に最初に入力し、それから、ビットセ
レクタ108で制限信号の４つのMSBを選択することにより
得られる。評価された及び制限されたＱ信号の４つのMS
Bは、複素IQ信号が終結するＱ軸を分割した16領域のひ
とつを表すことが理解される。Ｉチャネルエラー信号
は、位相トラッキング回路39により得られた10ビットＩ
信号をビットセレクタ及び重みづけ回路110に入力する
ことにより得られる。図4Aを参照すると、VSBモードＭ
＝16について、各記号の５つのLSBが、（反転MSBととも
に）それぞれの記号及びその最も近接した有効レベルと
の間の差を表すことがわかる。各記号の５つのLSBは、
よって、（適当な重みづけ後）Ｉチャネルエラー信号の
測定として、セレクタ110により（反転MSBとともに）供
給される。Ｉチャネルエラー信号は、VSBモードＭ＝
８、４及び２についても、それぞれ各記号の６、７及び
８つのLSBをのぞき、同様に、異なるVSBモードについて
のエラーの測定として、セレクタ110により選択され
る。このエラー信号は、Ｉチャネルエラー信号を形成す
るリミタ112で６ビット値に制限される。
前述のように、A/D24からの２進記号はデータ獲得回
路34に加えられる。このデータ獲得回路34は、A/D24を
制御するための帰還信号を発生すること、記号クロック
信号を発生すること、フレーム同期（FSYNC）信号を発
生すること、および８倍記号クロック信号を発生するこ
とを含めたいくつかの機能を実行する。記号クロック信
号の周波数は、全てのVSBモードに対して約10.76MHzの
周波数を有する（周波数が約5.38MHzと半分に低くされ
るVSBモードＭ＝24を除く）。FSYNCは約41Hzである。デ
ータセグメントDS0のフレーム同期コードによって、各
データフレーム10のデータセグメントDS1の最初のデー
タ記号に時間的に一致するFSYNC信号を得ることが可能
にされる。
路34に加えられる。このデータ獲得回路34は、A/D24を
制御するための帰還信号を発生すること、記号クロック
信号を発生すること、フレーム同期（FSYNC）信号を発
生すること、および８倍記号クロック信号を発生するこ
とを含めたいくつかの機能を実行する。記号クロック信
号の周波数は、全てのVSBモードに対して約10.76MHzの
周波数を有する（周波数が約5.38MHzと半分に低くされ
るVSBモードＭ＝24を除く）。FSYNCは約41Hzである。デ
ータセグメントDS0のフレーム同期コードによって、各
データフレーム10のデータセグメントDS1の最初のデー
タ記号に時間的に一致するFSYNC信号を得ることが可能
にされる。
上述のように、スライサ36は、各フレームのデータセ
グメントDS0のVSBモード制御バイトのスライスした値を
VSBモードデコーダ37に結合する。デコーダ37はモード
制御バイトの最初の３ビットを検出して、３ビットモー
ド選択信号を発生する。この信号は受信記号のVSBモー
ド（Ｍ＝24、26、８、４または２）を識別して、それぞ
れのフレームの残りの間にデータ獲得回路34と、スライ
サ36と、記号−バイト変換器38とを制御する。モード制
御バイトの残りの５ビットは誤り検出のためにVSBモー
ドデコーダ37によって用いられる。４線出力バスを含む
スライサ36はVSBモード選択信号に応答して、記号の振
幅を表す、10ビット信号振幅を上述のように対応するビ
ット値に変換する。このようにして、上述のように、各
10ビット進記号振幅信号は、Ｍ＝2VSBモードにおいて
は、４本の出力線の１本における対応する１ビット信号
に変換され、Ｍ＝4VSBモードにおいては、出力線の２本
における対応する２ビット信号に変換され、Ｍ＝8VSBモ
ードにおいては、出力線の３本における対応する３ビッ
ト信号に変換され、Ｍ＝16VSBモードにおいては、出力
線の４本における対応する４ビット信号に変換される。
グメントDS0のVSBモード制御バイトのスライスした値を
VSBモードデコーダ37に結合する。デコーダ37はモード
制御バイトの最初の３ビットを検出して、３ビットモー
ド選択信号を発生する。この信号は受信記号のVSBモー
ド（Ｍ＝24、26、８、４または２）を識別して、それぞ
れのフレームの残りの間にデータ獲得回路34と、スライ
サ36と、記号−バイト変換器38とを制御する。モード制
御バイトの残りの５ビットは誤り検出のためにVSBモー
ドデコーダ37によって用いられる。４線出力バスを含む
スライサ36はVSBモード選択信号に応答して、記号の振
幅を表す、10ビット信号振幅を上述のように対応するビ
ット値に変換する。このようにして、上述のように、各
10ビット進記号振幅信号は、Ｍ＝2VSBモードにおいて
は、４本の出力線の１本における対応する１ビット信号
に変換され、Ｍ＝4VSBモードにおいては、出力線の２本
における対応する２ビット信号に変換され、Ｍ＝8VSBモ
ードにおいては、出力線の３本における対応する３ビッ
ト信号に変換され、Ｍ＝16VSBモードにおいては、出力
線の４本における対応する４ビット信号に変換される。
スライサ36の４線出力は、デコーダ37からの３ビット
VSBモード選択信号およびデータ獲得回路34からのタイ
ミング信号と共に、記号−バイト変換器38に結合され
る。その変換器の出力はインタリーブ解除器40に供給さ
れる。そのインタリーブ解除器はRSデコーダ42に供給す
る。記号−バイト変換器38は、上記出願番号第175,070
の係属中の出願にクレームされているが、受けた記号を
表す入力ビットを各VSBモードに対する一連の８ビット
・データバイトに変換する。インタリーブ解除器40は変
換器38によって供給された、くりこみインタリーブされ
たデータバイトのインタリーブを解除し、RSデコーダ42
はインタリーブを解除されたデータバイトに対して誤り
訂正を行う。
VSBモード選択信号およびデータ獲得回路34からのタイ
ミング信号と共に、記号−バイト変換器38に結合され
る。その変換器の出力はインタリーブ解除器40に供給さ
れる。そのインタリーブ解除器はRSデコーダ42に供給す
る。記号−バイト変換器38は、上記出願番号第175,070
の係属中の出願にクレームされているが、受けた記号を
表す入力ビットを各VSBモードに対する一連の８ビット
・データバイトに変換する。インタリーブ解除器40は変
換器38によって供給された、くりこみインタリーブされ
たデータバイトのインタリーブを解除し、RSデコーダ42
はインタリーブを解除されたデータバイトに対して誤り
訂正を行う。
記号−バイト変換器38の詳細を第６図に示す。スライ
サ36からの４線データ記号バスと、データ獲得回路34か
らの記号クロック信号とが１×４の並列入力、直列出力
レジスタ44に加えられる。３ビットVSBモード信号と、
記号クロック信号と、８倍記号クロック信号とが可変パ
ルス発生器46の入力端子に加えられる。発生器46は、受
けた各記号クロックに応答して８倍記号クロックレート
で一連のパルス（ビットクロック）を発生する。そのパ
ルス列は、VSBモードＭ＝２の場合には１個のパルスを
含み、VSBモードＭ＝４の場合には２個のパルスを含
み、VSBモードＭ＝８の場合には３個のパルスを含み、V
SBモードＭ＝16の場合には４個のパルスを含む。
サ36からの４線データ記号バスと、データ獲得回路34か
らの記号クロック信号とが１×４の並列入力、直列出力
レジスタ44に加えられる。３ビットVSBモード信号と、
記号クロック信号と、８倍記号クロック信号とが可変パ
ルス発生器46の入力端子に加えられる。発生器46は、受
けた各記号クロックに応答して８倍記号クロックレート
で一連のパルス（ビットクロック）を発生する。そのパ
ルス列は、VSBモードＭ＝２の場合には１個のパルスを
含み、VSBモードＭ＝４の場合には２個のパルスを含
み、VSBモードＭ＝８の場合には３個のパルスを含み、V
SBモードＭ＝16の場合には４個のパルスを含む。
たとえば、VSBモードＭ＝８であると仮定すると、ス
ライサ36からの３ビット（受信記号を表す）は、記号ク
ロックに応答して、レジスタ44の上の３つの場所に同時
に書込まれる。同時に、記号クロックがパルス発生器46
を起動させる。そのパルス発生器は３ビットクロックを
（記号クロックレートの８倍で）発生する。それらのク
ロックはレジスタ44の読出し（RD）入力端子と、１×８
直列入力、並列出力レジスタ48の書込み（WR）入力端子
と、８分の１回路除算器50の入力端子とに加えられる。
各データフレーム10の初めに、変換器38を受信データに
同期させるためのFSYNCによって除算器50はリセットさ
れる。その理由は、FSYNCはバイト境界を常に表すから
である。レジスタ44に以前にロードされていた３ビット
が、３ビット・クロックパルスに応答してレジスタ44か
ら直列に読出されレジスタ48に書込まれる。スライサ36
からの次の３ビット記号が同様にして処理されて、レジ
スタ48に保存される６ビットになる。次の（すなわち、
第３の）３ビット記号の初めの２ビットがレジスタ44か
らレジスタ48に書込まれた後で、除算器50が、レジスタ
48に保存されている累積された８ビットデータバイトを
（並列に）読出させる出力（バイト・クロック）を発生
する。第３の記号の残りの１ビットはレジスタ48に保存
され、引き続く３ビット記号の次の７ビットで次のデー
タバイトとして読出される。このようにして、変換器38
は入力３ビット記号（Ｍ＝８の場合）を一連の連続する
８ビット出力データバイトに配置する。それらのデータ
バイトはバイトクロックのレートでインタリーブ解除器
40に供給される。
ライサ36からの３ビット（受信記号を表す）は、記号ク
ロックに応答して、レジスタ44の上の３つの場所に同時
に書込まれる。同時に、記号クロックがパルス発生器46
を起動させる。そのパルス発生器は３ビットクロックを
（記号クロックレートの８倍で）発生する。それらのク
ロックはレジスタ44の読出し（RD）入力端子と、１×８
直列入力、並列出力レジスタ48の書込み（WR）入力端子
と、８分の１回路除算器50の入力端子とに加えられる。
各データフレーム10の初めに、変換器38を受信データに
同期させるためのFSYNCによって除算器50はリセットさ
れる。その理由は、FSYNCはバイト境界を常に表すから
である。レジスタ44に以前にロードされていた３ビット
が、３ビット・クロックパルスに応答してレジスタ44か
ら直列に読出されレジスタ48に書込まれる。スライサ36
からの次の３ビット記号が同様にして処理されて、レジ
スタ48に保存される６ビットになる。次の（すなわち、
第３の）３ビット記号の初めの２ビットがレジスタ44か
らレジスタ48に書込まれた後で、除算器50が、レジスタ
48に保存されている累積された８ビットデータバイトを
（並列に）読出させる出力（バイト・クロック）を発生
する。第３の記号の残りの１ビットはレジスタ48に保存
され、引き続く３ビット記号の次の７ビットで次のデー
タバイトとして読出される。このようにして、変換器38
は入力３ビット記号（Ｍ＝８の場合）を一連の連続する
８ビット出力データバイトに配置する。それらのデータ
バイトはバイトクロックのレートでインタリーブ解除器
40に供給される。
VSBモードＭ＝２、４および16に対してはほぼ類似の
手順が実行される。ただし、VSBモードに応じて、デー
タバイトを構成するためにより長い時間期間またはより
短い時間期間がかかることを除く。たとえば、VSBモー
ドＭ＝２または４においては、記号クロックに応答して
パルス発生器46によって発生されたビットクロックは、
それぞれ１個のパルス、２個のパルスを含むから、それ
ぞれのデータバイトを発生するためには８記号クロック
信号と、４記号クロック信号とが求められる（それらに
対して、VSBモードＭ＝８では２−2/3である）。
手順が実行される。ただし、VSBモードに応じて、デー
タバイトを構成するためにより長い時間期間またはより
短い時間期間がかかることを除く。たとえば、VSBモー
ドＭ＝２または４においては、記号クロックに応答して
パルス発生器46によって発生されたビットクロックは、
それぞれ１個のパルス、２個のパルスを含むから、それ
ぞれのデータバイトを発生するためには８記号クロック
信号と、４記号クロック信号とが求められる（それらに
対して、VSBモードＭ＝８では２−2/3である）。
変換器38は除算器52も含む。この除算器もFSYNCによ
ってリセットされてそれの動作を各データフレーム10の
初めに同期させる。とくに、除算器52は208分の１に分
割する分割カウンタであって、除算器50によって発生さ
れたバイトクロックによってクロックされて、208デー
タバイトの各クロックの初めを各データフレームの初め
のデータバイトと同期して識別する。後で説明するよう
に、この信号を用いてRSデコーダ42の動作を同期させ
る。除算器52は、記号およびバイトクロックに応答して
１記号幅の入力FSYNCを１バイト幅の出力FSYNCに変換す
る。
ってリセットされてそれの動作を各データフレーム10の
初めに同期させる。とくに、除算器52は208分の１に分
割する分割カウンタであって、除算器50によって発生さ
れたバイトクロックによってクロックされて、208デー
タバイトの各クロックの初めを各データフレームの初め
のデータバイトと同期して識別する。後で説明するよう
に、この信号を用いてRSデコーダ42の動作を同期させ
る。除算器52は、記号およびバイトクロックに応答して
１記号幅の入力FSYNCを１バイト幅の出力FSYNCに変換す
る。
先に説明したように、変換器38の出力はインタリーブ
解除器40に加えられる。後で詳しく説明するように、イ
ンタリーブ解除器40は、最小のメモリを用いている変換
器38から受けたくりこみインタリーブされたデータバイ
トのインタリーブを解除する。
解除器40に加えられる。後で詳しく説明するように、イ
ンタリーブ解除器40は、最小のメモリを用いている変換
器38から受けたくりこみインタリーブされたデータバイ
トのインタリーブを解除する。
周知のように、インタリーブは送信器で行われて（第
３図のインタリーバー13参照）、隣接するデータバイト
を相互に引き離して、伝送されるデータがバーストノイ
ズに感じないようにすることを支援する。受信器におい
ては、前方誤り訂正の前に、インタリーブされたバイト
のインタリーブを解除してそれらのバイトの元の関係を
再び設定する。したがって、ある与えられた持続時間の
バーストノイズはインタリーブを解除されたデータのRS
ブロック内の限られた数のバイトのみを乱す。その乱さ
れたバイトはRSデコーダによって訂正できる。使用する
インタリーブ・アルゴリズムは、最も速いバイト・クロ
ックレートにおける最長予測バーストノイズ持続時間を
予測して選択し、乱されたインタリーブされたデータバ
イトの誤りをRSデコーダが確実に訂正できるようにす
る。したがって、最長予測バーストノイズ持続時間が長
くなるにつれて、インタリーブ・アルゴリズムは隣接す
るデータバイトを一層広げなければならない。あるい
は、より強力なRSコードを使用できるが、この手法はよ
り多くのオーバヘッドを使用すること、すなわち、誤り
訂正のためにより多くのバイトを求めること、が欠点で
ある。また、システムを最高バイト・クロックレート
（24VSBに対応する）に関係づけることによって、VSBモ
ードと対応するバイト伝送速度が低下すると、バースト
誤り訂正が向上する。その理由は、インタリーブ・パタ
ーンがVSBモードとは無関係に与えられた数のバイトに
わたって影響を受けるからである。
３図のインタリーバー13参照）、隣接するデータバイト
を相互に引き離して、伝送されるデータがバーストノイ
ズに感じないようにすることを支援する。受信器におい
ては、前方誤り訂正の前に、インタリーブされたバイト
のインタリーブを解除してそれらのバイトの元の関係を
再び設定する。したがって、ある与えられた持続時間の
バーストノイズはインタリーブを解除されたデータのRS
ブロック内の限られた数のバイトのみを乱す。その乱さ
れたバイトはRSデコーダによって訂正できる。使用する
インタリーブ・アルゴリズムは、最も速いバイト・クロ
ックレートにおける最長予測バーストノイズ持続時間を
予測して選択し、乱されたインタリーブされたデータバ
イトの誤りをRSデコーダが確実に訂正できるようにす
る。したがって、最長予測バーストノイズ持続時間が長
くなるにつれて、インタリーブ・アルゴリズムは隣接す
るデータバイトを一層広げなければならない。あるい
は、より強力なRSコードを使用できるが、この手法はよ
り多くのオーバヘッドを使用すること、すなわち、誤り
訂正のためにより多くのバイトを求めること、が欠点で
ある。また、システムを最高バイト・クロックレート
（24VSBに対応する）に関係づけることによって、VSBモ
ードと対応するバイト伝送速度が低下すると、バースト
誤り訂正が向上する。その理由は、インタリーブ・パタ
ーンがVSBモードとは無関係に与えられた数のバイトに
わたって影響を受けるからである。
くりこみインタリーブ・アルゴリズムは、伝送される
データがバーストノイズによって影響を受けないように
するために一般に用いられる。そのようなアルゴリズム
は、引き続くバイト群の個々のバイトを種々の量だけ遅
延させて、データフレームの一部または全てにわたって
バイトを実効的に分散させる。受けたバイトを反対の量
だけ遅延させることによってインタリーブの解除が行わ
れる。そのようなシステムの実現に際しては、３つのパ
ラメータ、すなわち、最長予測バースト長BLと、RSデコ
ーダが訂正できるバイト誤り数Ｔと、RSブロックサイズ
Ｎと、がとくに重要である。前述したように、RSデコー
ダをフレーム同期信号FSYNCによって同期できるように
データフレーム中に整数のデータフレームが存在するこ
とが好ましい。パラメータＢ＝BL/Tおよび種々の遅延に
等しいインタリーブ・ブロックサイズ（それのうち各フ
レームに整数個が存在することが好ましい）を、RSブロ
ックサイズＮの整数倍として選択することによって、RS
デコーダはBLバイトクロックの最長予測持続時間までの
バーストノイズに対して、インタリーブを解除されたデ
ータを訂正できる。
データがバーストノイズによって影響を受けないように
するために一般に用いられる。そのようなアルゴリズム
は、引き続くバイト群の個々のバイトを種々の量だけ遅
延させて、データフレームの一部または全てにわたって
バイトを実効的に分散させる。受けたバイトを反対の量
だけ遅延させることによってインタリーブの解除が行わ
れる。そのようなシステムの実現に際しては、３つのパ
ラメータ、すなわち、最長予測バースト長BLと、RSデコ
ーダが訂正できるバイト誤り数Ｔと、RSブロックサイズ
Ｎと、がとくに重要である。前述したように、RSデコー
ダをフレーム同期信号FSYNCによって同期できるように
データフレーム中に整数のデータフレームが存在するこ
とが好ましい。パラメータＢ＝BL/Tおよび種々の遅延に
等しいインタリーブ・ブロックサイズ（それのうち各フ
レームに整数個が存在することが好ましい）を、RSブロ
ックサイズＮの整数倍として選択することによって、RS
デコーダはBLバイトクロックの最長予測持続時間までの
バーストノイズに対して、インタリーブを解除されたデ
ータを訂正できる。
最長予測バースト長が４データバイト・クロックで、
RSデコーダが８データバイトRSブロックのおのおのにお
ける１つのデータバイト誤りを訂正できるようなシステ
ムの簡単にした例について考える（すなわち、BL＝４、
Ｔ＝１、Ｎ＝８）。インタリーブ・ブロックサイズＢ＝
BL/T＝4/1＝４である。Ｂ＝４データバイトの各群につ
いて、最初のデータバイトが遅延０を受け、第２のデー
タバイトが1N＝８データバイト・クロックの遅延を受
け、第３のデータバイトが2N＝16データバイト・クロッ
クの遅延を受け、第４のデータバイトが3N＝24データバ
イト・クロックの遅延を受けるように、それらのパラメ
ータを用いてくりこみインタリーブを行う。Ｂ＝４のイ
ンタリーブされた受信データバイトの各群に対して、最
初のデータバイトが3N＝24データバイト・クロックだけ
遅延され、第２のデータバイトが2N＝16データバイト・
クロックだけ遅延され、第３のデータバイトが1N＝８デ
ータバイト・クロックだけ遅延され、第４のデータバイ
トが０だけ遅延されるように、遅延を逆にすることによ
ってインタリーブが解除される。
RSデコーダが８データバイトRSブロックのおのおのにお
ける１つのデータバイト誤りを訂正できるようなシステ
ムの簡単にした例について考える（すなわち、BL＝４、
Ｔ＝１、Ｎ＝８）。インタリーブ・ブロックサイズＢ＝
BL/T＝4/1＝４である。Ｂ＝４データバイトの各群につ
いて、最初のデータバイトが遅延０を受け、第２のデー
タバイトが1N＝８データバイト・クロックの遅延を受
け、第３のデータバイトが2N＝16データバイト・クロッ
クの遅延を受け、第４のデータバイトが3N＝24データバ
イト・クロックの遅延を受けるように、それらのパラメ
ータを用いてくりこみインタリーブを行う。Ｂ＝４のイ
ンタリーブされた受信データバイトの各群に対して、最
初のデータバイトが3N＝24データバイト・クロックだけ
遅延され、第２のデータバイトが2N＝16データバイト・
クロックだけ遅延され、第３のデータバイトが1N＝８デ
ータバイト・クロックだけ遅延され、第４のデータバイ
トが０だけ遅延されるように、遅延を逆にすることによ
ってインタリーブが解除される。
上記アルゴリズムを実現する従来のくりこみインタリ
ーブ解除器は、（Ｂ−１）N/2個のメモリ場所を有する
メモリを含む。上記の簡単にした例で用いる値より通常
ははるかに大きい。ＢとＮの現実的な値に対しては、多
数のシフトレジスタを必要とするために、それは非実際
的なアーキテクチャになる。採用できる別のアーキテク
チャは、多数のfifoヘッドとテールポインタをハードウ
ェア中に維持せねばならないような標準的な直線メモリ
アレイを使用する。これは非常に複雑なタスクであるか
ら極めて望ましくない。
ーブ解除器は、（Ｂ−１）N/2個のメモリ場所を有する
メモリを含む。上記の簡単にした例で用いる値より通常
ははるかに大きい。ＢとＮの現実的な値に対しては、多
数のシフトレジスタを必要とするために、それは非実際
的なアーキテクチャになる。採用できる別のアーキテク
チャは、多数のfifoヘッドとテールポインタをハードウ
ェア中に維持せねばならないような標準的な直線メモリ
アレイを使用する。これは非常に複雑なタスクであるか
ら極めて望ましくない。
それらの問題は本発明に従って、受けたデータを正確
にインタリーブ解除することになる読出し−書込みアド
レスの繰り返し列を発生するためのアドレス発生器を有
し、受けたデータを正しくインタリーブ解除することに
なる直線メモリアレイを用いることによって解決され
る。そのメモリアレイは比較的小さいサイズのものであ
って、各群のそれぞれのデータバイトを種々の大きさで
遅延させるために求められる数を超えるただ１つのメモ
リアレイを用いる。以下に、上記の簡単にした例に関連
してこのことを説明し、より現実的なパラメータを用い
る実現に拡張される。
にインタリーブ解除することになる読出し−書込みアド
レスの繰り返し列を発生するためのアドレス発生器を有
し、受けたデータを正しくインタリーブ解除することに
なる直線メモリアレイを用いることによって解決され
る。そのメモリアレイは比較的小さいサイズのものであ
って、各群のそれぞれのデータバイトを種々の大きさで
遅延させるために求められる数を超えるただ１つのメモ
リアレイを用いる。以下に、上記の簡単にした例に関連
してこのことを説明し、より現実的なパラメータを用い
る実現に拡張される。
［（（Ｂ−１）N/2）＋１］個のメモリ場所を有する
直線メモリアレイは、特定の読出し−書込みアドレス列
によってアドレスして、繰り込みインタリーブされてい
るデータ流のインタリーブを正確に解除できる。０から
始まる［（（Ｂ−１）N/2）＋１］個の連続する整数の
列を最初に書込むことによってアドレス列は発生され
る。これが第７図のアドレッシング・マトリックスの最
初の列によって表される。それはＢ＝４およびＮ＝８で
ある簡単にした例についてのものである。次に、（Ｂ−
１）N/B＝（３×２）＝６行だけ下に回転させられるこ
とを除き、最初の列と同じである第２の列を書込む。第
３の列は、第２の列を（Ｂ−２）N/B＝（２×２）＝４
行だけ下に回転させることによって発生され、最後に、
第４の最後の列は、第３の列を（Ｂ−３）N/B＝（１×
２）＝２行だけ下に回転させることによって発生され
る。このマトリックスのサイズはＢ＝４列および
［（（Ｂ−１）N/2）＋１］＝13行である。行の数はイ
ンタリーブ解除直線メモリアレイの求められているサイ
ズである。マトリックス中の数が１度に１行ずつ読出さ
れるとすると、インタリーブ解除メモリに加えるための
読出し−書込みアドレスとしてそれらの数を使用して、
受けたデータを連続してインタリーブ解除できる、すな
わち、アドレスしたメモリ場所における古いデータを読
出し、新しいデータを同じ場所に書込む。
直線メモリアレイは、特定の読出し−書込みアドレス列
によってアドレスして、繰り込みインタリーブされてい
るデータ流のインタリーブを正確に解除できる。０から
始まる［（（Ｂ−１）N/2）＋１］個の連続する整数の
列を最初に書込むことによってアドレス列は発生され
る。これが第７図のアドレッシング・マトリックスの最
初の列によって表される。それはＢ＝４およびＮ＝８で
ある簡単にした例についてのものである。次に、（Ｂ−
１）N/B＝（３×２）＝６行だけ下に回転させられるこ
とを除き、最初の列と同じである第２の列を書込む。第
３の列は、第２の列を（Ｂ−２）N/B＝（２×２）＝４
行だけ下に回転させることによって発生され、最後に、
第４の最後の列は、第３の列を（Ｂ−３）N/B＝（１×
２）＝２行だけ下に回転させることによって発生され
る。このマトリックスのサイズはＢ＝４列および
［（（Ｂ−１）N/2）＋１］＝13行である。行の数はイ
ンタリーブ解除直線メモリアレイの求められているサイ
ズである。マトリックス中の数が１度に１行ずつ読出さ
れるとすると、インタリーブ解除メモリに加えるための
読出し−書込みアドレスとしてそれらの数を使用して、
受けたデータを連続してインタリーブ解除できる、すな
わち、アドレスしたメモリ場所における古いデータを読
出し、新しいデータを同じ場所に書込む。
第７図のアドレス・マトリックスを発生する回路を第
８図に示す。FSYNCによってリセットされるＢ分の１に
分割するカウンタ60が変換器38からのバイトクロックに
応答して、最小数から最大数まで、たとえば、０から
（Ｂ−１）まで、のカウントの繰り返し列を加えてＢ語
ROM62をバイト・クロックレートでアドレスする。ROM62
はアドレス・マトリックスの最初の行を含むＢ語を記憶
する。除算器60のけた上げ出力（carry output）を用い
て第２の除算器64を、より低いbyte clock/Bでクロッ
クする。除算器64の分割比は（（Ｂ−１）N/2）＋１で
ある。除算器64の出力とROM62の出力は加算器66で加え
合わされて、モジュロ［（（Ｂ−１）N/2）＋１］変換
器を介して加えられて、（（Ｂ−１）N/2）＋１個のメ
モリ場所を有する直線インタリーブ解除メモリアレイ70
をアドレスする。変換器68は、それの入力信号をそれの
出力端子に結合し、または入力が（（Ｂ−１）N/2）＋
１より大きければ、それをその出力端子に結合する前
に、この値を入力信号から差し引く回路を有する。
８図に示す。FSYNCによってリセットされるＢ分の１に
分割するカウンタ60が変換器38からのバイトクロックに
応答して、最小数から最大数まで、たとえば、０から
（Ｂ−１）まで、のカウントの繰り返し列を加えてＢ語
ROM62をバイト・クロックレートでアドレスする。ROM62
はアドレス・マトリックスの最初の行を含むＢ語を記憶
する。除算器60のけた上げ出力（carry output）を用い
て第２の除算器64を、より低いbyte clock/Bでクロッ
クする。除算器64の分割比は（（Ｂ−１）N/2）＋１で
ある。除算器64の出力とROM62の出力は加算器66で加え
合わされて、モジュロ［（（Ｂ−１）N/2）＋１］変換
器を介して加えられて、（（Ｂ−１）N/2）＋１個のメ
モリ場所を有する直線インタリーブ解除メモリアレイ70
をアドレスする。変換器68は、それの入力信号をそれの
出力端子に結合し、または入力が（（Ｂ−１）N/2）＋
１より大きければ、それをその出力端子に結合する前
に、この値を入力信号から差し引く回路を有する。
上記の簡単にした例、すなわち、Ｂ＝４およびＮ＝
８、に対しては、除算器60（÷４）は、ROM62に記憶さ
れている４つの語０、７、３、１をアドレッシングおよ
び読出するために、出力カウント列０、１、２、３をバ
イト・クロックレートで繰り返し発生する。除算器64
（÷13）は、出力カウント列０、１、2...12をバイト・
クロックレートの1/4で繰り返し発生する。したがっ
て、連続する４つのバイトクロックの各群に対して、RO
M62から読出された４つの語０、７、３、１が加算器66
で除算器64の出力におのおの加え合わされて、モジュロ
13変換器68によって処理した後で、第７図のアドレス・
マトリックスの行を発生する。たとえば、マトリックス
の最初の行０、７、３、１は最初の４バイトクロック中
に発生される。ここに、０（除算器64からの）はROM62
の出力０、７、３、１に加え合わされる。次の４バイト
クロック中に、値１（除算器64からの）がROM62によっ
て発生された語０、７、３、１に加え合わされて、アド
レス・マトリックスの第２の行１、８、４、２を発生
し、このようにして、最後に、12を４つの語０、７、
３、１のおのおのに加えることによって最後の行が発生
されて最後の行12、６（＝19モジュロ13）、２（＝15モ
ジュロ13）、０（＝０モジュロ13）を発生するまでこの
操作を続ける。
８、に対しては、除算器60（÷４）は、ROM62に記憶さ
れている４つの語０、７、３、１をアドレッシングおよ
び読出するために、出力カウント列０、１、２、３をバ
イト・クロックレートで繰り返し発生する。除算器64
（÷13）は、出力カウント列０、１、2...12をバイト・
クロックレートの1/4で繰り返し発生する。したがっ
て、連続する４つのバイトクロックの各群に対して、RO
M62から読出された４つの語０、７、３、１が加算器66
で除算器64の出力におのおの加え合わされて、モジュロ
13変換器68によって処理した後で、第７図のアドレス・
マトリックスの行を発生する。たとえば、マトリックス
の最初の行０、７、３、１は最初の４バイトクロック中
に発生される。ここに、０（除算器64からの）はROM62
の出力０、７、３、１に加え合わされる。次の４バイト
クロック中に、値１（除算器64からの）がROM62によっ
て発生された語０、７、３、１に加え合わされて、アド
レス・マトリックスの第２の行１、８、４、２を発生
し、このようにして、最後に、12を４つの語０、７、
３、１のおのおのに加えることによって最後の行が発生
されて最後の行12、６（＝19モジュロ13）、２（＝15モ
ジュロ13）、０（＝０モジュロ13）を発生するまでこの
操作を続ける。
モジュロ13変換器68の出力端子に発生された各アドレ
ス信号はRAM70の読出し−書込み動作を開始させる。す
なわち、各アドレスは、アドレスされたメモリ場所に記
憶されているデータバイトをバス72に最初に読出させ、
その後で新しくインタリーブされたデータバイトを同じ
メモリ場所に書込ませる。ここで開示しているアドレッ
シング手法に従うことによって、RAM70から読出された
データバイトはインタリーブを正しく解除されたフォー
マットになっている。入力データバイトが正しくインタ
リーブを解除された事実は、第７図のマトリックスを詳
しく調べることから分かることができる。とくに、最初
のデータバイトを０だけ遅延させ、第２のデータバイト
を８バイトクロックだけ遅延させ、第３のデータバイト
を16バイトクロックだけ遅延させ、第４のデータバイト
を24バイトクロックだけ遅延させることによって、繰り
込みインタリーブが４データバイトの各群に対して行わ
れることを思い出されるであろう。理論的には、その後
で、最初に受けたデータバイトを24バイトクロックだけ
遅延させ、２番目に受けたデータバイトを16バイトクロ
ックだけ遅延させ、３番目に受けたデータバイトを８バ
イトクロックだけ遅延させ、４番目に受けたデータバイ
トを０バイトクロックだけ遅延させることによって、イ
ンタリーブの解除が行われる。受けた各データバイトに
１バイトクロック遅延を加えてもインタリーブ解除プロ
セスは影響を受けないから、25、17、９、１データバイ
トの遅延は24、16、８、０データバイトのインタリーブ
解除遅延に等しい。第７図のマトリックスを参照して、
最初に受けたデータバイトがRAM70のメモリ場所０に書
込まれ、25バイトクロックの後で列２、行７に読出され
（すなわち、25バイトクロックの遅延の後で）、２つ目
はメモリ場所７に書込まれ、17バイトクロックの後で列
３、行５に読出され、（すなわち、17バイトクロックの
遅延の後で）、３つ目はメモリ場所３に書込まれ、９バ
イトクロックの後で列４、行３に読出され（すなわち、
９バイトクロックの遅延の後で）、４つ目はメモリ場所
１に書込まれ、１バイトクロックの後でそこから列１、
列２に読出される（すなわち、１バイトクロックの遅延
の後で）。この解析から、インタリーブ解除アルゴリズ
ムが正しく実行されたことが明らかであろう。
ス信号はRAM70の読出し−書込み動作を開始させる。す
なわち、各アドレスは、アドレスされたメモリ場所に記
憶されているデータバイトをバス72に最初に読出させ、
その後で新しくインタリーブされたデータバイトを同じ
メモリ場所に書込ませる。ここで開示しているアドレッ
シング手法に従うことによって、RAM70から読出された
データバイトはインタリーブを正しく解除されたフォー
マットになっている。入力データバイトが正しくインタ
リーブを解除された事実は、第７図のマトリックスを詳
しく調べることから分かることができる。とくに、最初
のデータバイトを０だけ遅延させ、第２のデータバイト
を８バイトクロックだけ遅延させ、第３のデータバイト
を16バイトクロックだけ遅延させ、第４のデータバイト
を24バイトクロックだけ遅延させることによって、繰り
込みインタリーブが４データバイトの各群に対して行わ
れることを思い出されるであろう。理論的には、その後
で、最初に受けたデータバイトを24バイトクロックだけ
遅延させ、２番目に受けたデータバイトを16バイトクロ
ックだけ遅延させ、３番目に受けたデータバイトを８バ
イトクロックだけ遅延させ、４番目に受けたデータバイ
トを０バイトクロックだけ遅延させることによって、イ
ンタリーブの解除が行われる。受けた各データバイトに
１バイトクロック遅延を加えてもインタリーブ解除プロ
セスは影響を受けないから、25、17、９、１データバイ
トの遅延は24、16、８、０データバイトのインタリーブ
解除遅延に等しい。第７図のマトリックスを参照して、
最初に受けたデータバイトがRAM70のメモリ場所０に書
込まれ、25バイトクロックの後で列２、行７に読出され
（すなわち、25バイトクロックの遅延の後で）、２つ目
はメモリ場所７に書込まれ、17バイトクロックの後で列
３、行５に読出され、（すなわち、17バイトクロックの
遅延の後で）、３つ目はメモリ場所３に書込まれ、９バ
イトクロックの後で列４、行３に読出され（すなわち、
９バイトクロックの遅延の後で）、４つ目はメモリ場所
１に書込まれ、１バイトクロックの後でそこから列１、
列２に読出される（すなわち、１バイトクロックの遅延
の後で）。この解析から、インタリーブ解除アルゴリズ
ムが正しく実行されたことが明らかであろう。
実際に製作された本発明の実施例は、BL＝260バイ
ト、Ｔ＝10およびＮ＝208である。したがって、Ｂ＝BL/
T＝26バイトである。これは全てのVSBモードに対するフ
レームサイズに全体的に関連させられる。第８図の回路
では、除算器60は26分の１に分割する除算器であって
（FSYNCによって定期的にリセットされる）、第９図に
示すアドレス・マトリックス（０、2401、...1）の最初
の行を構成するROM62の26語を順次アドレスする。除算
器64は2601分の１に分割する除算器であり、変換器68は
モジュロ2601変換器である。回路のこの実施例の動作は
簡単にした例について説明した動作と同じである。
ト、Ｔ＝10およびＮ＝208である。したがって、Ｂ＝BL/
T＝26バイトである。これは全てのVSBモードに対するフ
レームサイズに全体的に関連させられる。第８図の回路
では、除算器60は26分の１に分割する除算器であって
（FSYNCによって定期的にリセットされる）、第９図に
示すアドレス・マトリックス（０、2401、...1）の最初
の行を構成するROM62の26語を順次アドレスする。除算
器64は2601分の１に分割する除算器であり、変換器68は
モジュロ2601変換器である。回路のこの実施例の動作は
簡単にした例について説明した動作と同じである。
第８図の回路は種々の受けたVSBモードに自動的に適
合することに気がつくであろう。その回路は、VSBモー
ドが変化するにつれてバイトクロックに応答して高くさ
れたレートまたは低くされたレートで単に動作する。バ
ス72におけるインタリーブを解除されたデータは、変換
器からのFSYNC信号およびRSブロック開始信号とともにR
Sデコーダ42に加えられる。そのデコーダはインタリー
ブを解除されたデータバイトの誤りを訂正する。RSデコ
ーダ42の動作は、各データフレームの初めにFSYNCによ
る同期によって、および前記したようにVSBモードとは
無関係にフレームごとに整数のRSブロックを提供するこ
とによって容易にされる。
合することに気がつくであろう。その回路は、VSBモー
ドが変化するにつれてバイトクロックに応答して高くさ
れたレートまたは低くされたレートで単に動作する。バ
ス72におけるインタリーブを解除されたデータは、変換
器からのFSYNC信号およびRSブロック開始信号とともにR
Sデコーダ42に加えられる。そのデコーダはインタリー
ブを解除されたデータバイトの誤りを訂正する。RSデコ
ーダ42の動作は、各データフレームの初めにFSYNCによ
る同期によって、および前記したようにVSBモードとは
無関係にフレームごとに整数のRSブロックを提供するこ
とによって容易にされる。
第10図は、第８図のROM62の代わりに使用してマトリ
ックス・アドレスの最初の行を発生できる回路を示す。
この回路はアドレスＣ（Ｘ）の最初の行を発生するため
に下記の等式を実現する。
ックス・アドレスの最初の行を発生できる回路を示す。
この回路はアドレスＣ（Ｘ）の最初の行を発生するため
に下記の等式を実現する。
Ｃ（０）＝０ Ｃ（Ｘ）＝［Ｃ（Ｘ−１）＝（Ｂ−Ｘ）N/B］mod［（Ｂ−１）N/2＋１］ ここに、Ｘ＝1,...（Ｂ−１）である。
簡単にした例（すなわち、Ｂ＝４およびＮ＝８）で
は、項Ｃ（Ｘ）は、Ｃ（Ｘ）＝［Ｃ（Ｘ−１）−（４−
Ｘ）２］mod13になる。したがって、たとえば、Ｘ＝１
であるとすると、Ｃ（Ｘ）＝（０−６）mod13＝−6mod1
3＝７である。同様に、Ｘ＝２であれば、Ｃ（Ｘ）＝
（７−４）mod13＝３である。および最後に、Ｘ＝３で
あれば、Ｃ（Ｘ）＝（３−２）mod13＝１である。第９
図と第10図のより大きいマトリックスに対する最初の行
はそれらの関係を用いて同様に得ることができる。この
回路は入力をＢで割るカウントダウン除算器80を有す
る。この除算器はFSYNCによってリセットされ、バイト
クロックによってクロックされる。リセットされたこと
に応答して、除算器80の出力がラッチ82をクリヤする。
除算器80の出力が逆の順序（Ｂ−1,B−2,...0）で供給
されて、加算器84でそれが（１）だけ増加させられた時
に、結果が（Ｂ−Ｘ）であるようにする。乗算器86で変
数（Ｂ−Ｘ）にN/Bを乗じて式（Ｂ−Ｘ）N/Bを得る。こ
れは減算器88でラッチ82の出力Ｃ（Ｘ−１）から差し引
かれる。最後に、バイトクロックに応答してラッチ82に
一時的に記憶するために、減算器の出力がモジュロ
［（（Ｂ−１）N/2）＋１］によって結合される。
は、項Ｃ（Ｘ）は、Ｃ（Ｘ）＝［Ｃ（Ｘ−１）−（４−
Ｘ）２］mod13になる。したがって、たとえば、Ｘ＝１
であるとすると、Ｃ（Ｘ）＝（０−６）mod13＝−6mod1
3＝７である。同様に、Ｘ＝２であれば、Ｃ（Ｘ）＝
（７−４）mod13＝３である。および最後に、Ｘ＝３で
あれば、Ｃ（Ｘ）＝（３−２）mod13＝１である。第９
図と第10図のより大きいマトリックスに対する最初の行
はそれらの関係を用いて同様に得ることができる。この
回路は入力をＢで割るカウントダウン除算器80を有す
る。この除算器はFSYNCによってリセットされ、バイト
クロックによってクロックされる。リセットされたこと
に応答して、除算器80の出力がラッチ82をクリヤする。
除算器80の出力が逆の順序（Ｂ−1,B−2,...0）で供給
されて、加算器84でそれが（１）だけ増加させられた時
に、結果が（Ｂ−Ｘ）であるようにする。乗算器86で変
数（Ｂ−Ｘ）にN/Bを乗じて式（Ｂ−Ｘ）N/Bを得る。こ
れは減算器88でラッチ82の出力Ｃ（Ｘ−１）から差し引
かれる。最後に、バイトクロックに応答してラッチ82に
一時的に記憶するために、減算器の出力がモジュロ
［（（Ｂ−１）N/2）＋１］によって結合される。
本発明は請求の範囲において定められているようにの
み限定すべきであることが明らかであろう。
み限定すべきであることが明らかであろう。
フロントページの続き (72)発明者 ラウド，ティモシイ ジー. アメリカ合衆国イリノイ州、マンダライ ン、バッキンガム、ロード、1937 (56)参考文献 特開 平３−254256（ＪＰ，Ａ)
Claims (4)
- 【請求項１】所定範囲内の値の異なる密度を各々が有す
るデータ配列であって、前記データ配列の各々のスライ
スポイント及びデータレベルが、前記データ配列の次に
高い密度のものの選択されたスライスポイントと一致す
る前記データ配列のファミリから選択された前記データ
配列に各々が属するシンボルであって、複数の規則的に
離散した多レベルの前記シンボルを含む情報信号を展開
するための手段と、 各々の前記シンボルを相当する２の補数形式の多ビット
値に変換する手段と、 それぞれのシンボルにより表されるデータビットを供給
するために、前記選択されたデータ配列に相当する各々
の前記多ビット値の最重要ビット数を選択するための手
段であって、各々の前記選択されたビット数の最重要ビ
ットを反転するための手段を含む手段と、 を備えたデジタルデータプロセッサ。 - 【請求項２】前記多ビット値は、少なくとも９ビット値
を含むことを特徴とする請求項１に記載のデータプロセ
ッサ。 - 【請求項３】前記データ配列の各々のシンボルはデータ
ビットの予め定められた数を表し、かつ、前記予め定め
られた数の各々は異なる整数を含むことを特徴とする請
求項１又は２に記載のデータプロセッサ。 - 【請求項４】前記予め定められた数は、少なくとも整数
４、３、２又は１を含むことを特徴とする請求項３に記
載のデータプロセッサ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/225,201 US5508748A (en) | 1993-02-08 | 1994-04-08 | Data level selection for multilevel VSB transmission system |
| US08/225,201 | 1994-04-08 | ||
| PCT/US1995/003653 WO1995028050A1 (en) | 1994-04-08 | 1995-03-22 | Data level selection for multilevel vsb transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09511881A JPH09511881A (ja) | 1997-11-25 |
| JP3302368B2 true JP3302368B2 (ja) | 2002-07-15 |
Family
ID=22843947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52635495A Expired - Lifetime JP3302368B2 (ja) | 1994-04-08 | 1995-03-22 | 多レベルｖｓｂ伝送システムのためのデータレベル選択 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5508748A (ja) |
| JP (1) | JP3302368B2 (ja) |
| KR (1) | KR100257954B1 (ja) |
| CN (1) | CN1097373C (ja) |
| CA (1) | CA2186348C (ja) |
| TW (1) | TW274171B (ja) |
| WO (1) | WO1995028050A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1699201A1 (en) * | 1995-07-12 | 2006-09-06 | NEC Corporation | Method and apparatus for multi-level quadrature amplitude modulation |
| US5745528A (en) * | 1995-07-13 | 1998-04-28 | Zenith Electronics Corporation | VSB mode selection system |
| US5764309A (en) * | 1996-10-07 | 1998-06-09 | Zenith Electronics Corporation | Sync compensated AGC system for VSB receiver |
| US6084642A (en) * | 1996-10-07 | 2000-07-04 | Zenith Electronics Corporation | Receiver for adjusting sync levels in VSB systems |
| US5912898A (en) * | 1997-02-27 | 1999-06-15 | Integrated Device Technology, Inc. | Convolutional interleaver/de-interleaver |
| JP2000115263A (ja) * | 1998-09-30 | 2000-04-21 | Matsushita Electric Ind Co Ltd | ディジタル放送復調装置 |
| KR100459760B1 (ko) * | 1998-12-30 | 2005-05-24 | 주식회사 대우일렉트로닉스 | 디지털텔레비젼수신장치의자동이득제어회로및방법 |
| KR100304889B1 (ko) * | 1998-12-31 | 2001-09-24 | 구자홍 | 디지털텔레비전의잔류측파대모드검출장치 |
| KR20010026751A (ko) * | 1999-09-08 | 2001-04-06 | 서평원 | 디지털 송수신기의 잔류 측파대 모드 자동 변경 방법 |
| US6958781B2 (en) * | 2000-04-18 | 2005-10-25 | Zenith Electronics Corporation | Mapping arrangement for digital communication system |
| US7675994B2 (en) * | 2001-04-02 | 2010-03-09 | Koninklijke Philips Electronics N.V. | Packet identification mechanism at the transmitter and receiver for an enhanced ATSC 8-VSB system |
| US7206352B2 (en) * | 2001-04-02 | 2007-04-17 | Koninklijke Philips Electronics N.V. | ATSC digital television system |
| CA2507620C (en) * | 2002-12-16 | 2014-04-15 | Telecom Italia S.P.A. | Addresses generation for interleavers in turbo encoders and decoders |
| EP1467559A1 (en) * | 2003-04-11 | 2004-10-13 | Thomson Licensing S.A. | Video receiver |
| KR100657819B1 (ko) | 2004-04-01 | 2006-12-14 | 한국전자통신연구원 | 혼합 이중 스트림 구조의 디지털 텔레비전 송수신장치 및그 방법 |
| US7856590B2 (en) * | 2004-04-01 | 2010-12-21 | Electronics And Telecommunications Research Institute | Digital television transmitter and receiver for using 16 state trellis coding |
| CN101406063B (zh) * | 2006-04-06 | 2011-08-03 | 三星电子株式会社 | 处理数字广播信号的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3060229B2 (ja) * | 1989-08-11 | 2000-07-10 | ソニー株式会社 | 信号処理装置及び信号処理方法 |
| US5105442A (en) * | 1990-11-07 | 1992-04-14 | At&T Bell Laboratories | Coded modulation with unequal error protection |
| US5087975A (en) * | 1990-11-09 | 1992-02-11 | Zenith Electronics Corporation | VSB HDTV transmission system with reduced NTSC co-channel interference |
| EP0577672B1 (en) * | 1991-03-28 | 1998-07-22 | BRITISH TELECOMMUNICATIONS public limited company | Tcm scheme with fractional bit rates, framing signals and constellation shaping |
| GB9217819D0 (en) * | 1992-08-21 | 1992-10-07 | Philips Electronics Uk Ltd | Data coding system |
| US5410368A (en) * | 1993-12-29 | 1995-04-25 | Zenith Electronics Corp. | Carrier acquisition by applying substitute pilot to a synchronous demodulator during a start up interval |
-
1994
- 1994-04-08 US US08/225,201 patent/US5508748A/en not_active Expired - Lifetime
- 1994-12-20 TW TW083111958A patent/TW274171B/zh not_active IP Right Cessation
-
1995
- 1995-03-22 CA CA002186348A patent/CA2186348C/en not_active Expired - Lifetime
- 1995-03-22 CN CN95192478A patent/CN1097373C/zh not_active Expired - Lifetime
- 1995-03-22 JP JP52635495A patent/JP3302368B2/ja not_active Expired - Lifetime
- 1995-03-22 WO PCT/US1995/003653 patent/WO1995028050A1/en active Application Filing
- 1995-03-22 KR KR1019960705610A patent/KR100257954B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO1995028050A1 (en) | 1995-10-19 |
| CN1097373C (zh) | 2002-12-25 |
| MX9604630A (es) | 1997-11-29 |
| JPH09511881A (ja) | 1997-11-25 |
| KR100257954B1 (ko) | 2000-06-01 |
| KR970702646A (ko) | 1997-05-13 |
| CA2186348A1 (en) | 1995-10-19 |
| CA2186348C (en) | 2000-05-30 |
| TW274171B (ja) | 1996-04-11 |
| CN1145149A (zh) | 1997-03-12 |
| US5508748A (en) | 1996-04-16 |
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