JP3301063B2 - 複数レジスタ更新方法、複数レジスタ・システムおよび複数クロック・システム - Google Patents

複数レジスタ更新方法、複数レジスタ・システムおよび複数クロック・システム

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JP3301063B2 JP07558099A JP7558099A JP3301063B2 JP 3301063 B2 JP3301063 B2 JP 3301063B2 JP 07558099 A JP07558099 A JP 07558099A JP 7558099 A JP7558099 A JP 7558099A JP 3301063 B2 JP3301063 B2 JP 3301063B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、全般的には伸長お
よび再生中のオーディオ・ディジタル・データおよびビ
デオ・ディジタル・データの同期に関し、具体的には、
ＭＰＥＧ復号システムのビデオ復号ユニットとオーディ
オ復号ユニットの独立のシステム・タイム・クロックの
選択的な同期化の技法に関する。
【０００２】
【従来の技術】複数のオーディオ、ビデオ、および補助
データ・ソースからのビットストリームを多重化するた
めの共通の標準規格の開発が継続されている。この標準
規格は、ISOのMoving Picture Experts Group（MPEG）
によって開発されたものであるが、草案の形で表題「Co
ding of Moving Pictures and Associated Audio」（IS
O/IEC 13818 published by the ISO/IEC Copyright Off
ice, Geneva, Switzerland）に記載されており、参照に
よって本明細書に組み込まれる。ＭＰＥＧ規格では、デ
ィジタル・データを複数のパケットに分割することによ
る、複数の信号ソースからのディジタル情報の伝送が規
定されている。パケットは、単一のデータ・チャネルに
多重化され、比較的多数のユーザが共通のデータ・チャ
ネルを介してデータを伝送できるようになっている。
【０００３】共通のトランスポート・ストリーム構文
が、ＭＰＥＧ−２オーディオ・ビデオ符号化規格で要求
されている。所与のデータ・チャネル内で搬送されるオ
ーディオ情報、ビデオ情報および補助情報のすべてが、
１８８バイト長のトランスポート・パケットに分割され
る。各トランスポート・パケットは、ヘッダとペイロー
ドに分割される。ヘッダには、ペイロード内で搬送され
るデータの種類を識別するための情報と、トランスポー
ト・パケット・ストリームの復号に必要な情報が含まれ
る。本発明にとって重要なものが、プログラム時刻基準
参照（ＰＣＲ）値の存在である。ＰＣＲは、ＭＰＥＧ−
２エンコーダ内の相対的なシステム・タイム・クロック
（ＳＴＣ）からの時刻基準を表す４２ビット値である。
４２ビットのうちの上位３３ビットは、「ＰＣＲベー
ス」と称し、９０ｋＨｚタイム・ベース単位でのエンコ
ーダ・システム・タイム・クロックの値を表す。ＰＣＲ
値の残りの９ビットは、「ＰＣＲエクステンション」と
称し、２７ＭＨｚタイム・ベース単位でのシステム・タ
イム・クロックの値を表す。ＭＰＥＧ−２規格では、ト
ランスポート・ストリーム内で１００ｍｓ以内の間隔で
ＰＣＲを提供することが要求されている。
【０００４】ＭＰＥＧ−２トランスポート・ストリーム
内のＰＣＲ値は、ＭＰＥＧ−２デコーダ内でエンコーダ
・クロックを正確に回復するのに使用される。オーディ
オ・データおよびビデオ・データを正しく多重化解除
し、復号するために、データの符号化に使用されるエン
コーダ・クロックとデータの復号に使用されるデコーダ
・クロックの間の正確な速度の一致を維持することが必
要である。個々のオーディオ・ストリームおよびビデオ
・ストリームは、ビデオ・データおよびオーディオ・デ
ータの個々のフレームをユーザに提示する時をＭＰＥＧ
−２デコーダに示すために、ＰＴＳ（Presentation Tim
e-Stamp）と共に供給される。各ＰＴＳの値は、最終的
には、ＭＰＥＧ−２エンコーダ内のシステム・タイム・
クロックを刻時するエンコーダ・クロックの周波数によ
って指示される。データを符号化する時には、ＭＰＥＧ
−２エンコーダは、システム・タイム・クロックのサン
プルに基づいてＰＥＳ（Packetized Elementary Strea
m）ストリームにＰＴＳを挿入する。したがって、デコ
ーダは、データをユーザに正しく提示しなければならな
い場合に、エンコーダ・クロックと同一の周波数で動作
しなければならない。この説明の目的上、エンコーダ・
クロックとデコーダ・クロックの間の速度一致は、これ
らのクロックが同一周波数で動作しているが、これらの
クロックの間に位相オフセットがありえることを意味す
る。
【０００５】エンコーダ・クロックとデコーダ・クロッ
クの差は、フレーム・スキップまたはフレーム・ホール
ドの発生に寄与する。たとえば、エンコーダ・クロック
が２７ＭＨｚよりわずかに低い周波数で動作し、デコー
ダ・クロックが２７ＭＨｚよりわずかに高い周波数で動
作している場合、最終的に、各クロックによって表され
る相対的な時刻が、オーディオ・データまたはビデオ・
データの１フレームの表示に要する時間に等しい時間だ
けずれることになる。ほとんどのビデオ・デコーダで
は、１フレームの時間差は、フレーム・スキップまたは
フレーム・ホールドを引き起こすのに十分な値である。
クロックが互に比較的近い周波数で動作している場合で
あっても、最終的にはフレーム・スキップまたはフレー
ム・ホールドを引き起こすのに十分になり、視聴者にと
って迷惑な状態になる。
【０００６】
【発明が解決しようとする課題】デコーダ・クロックを
エンコーダ・クロックに同期させるために、ＭＥＰＧ−
２規格では、ＰＣＲ値を使用して特定のクロック回復シ
ステムを実施することが提案されている。残念ながら、
提案された回復システムの実施は、達成が困難であるこ
とが判明している。提案されたＭＰＥＧ−２ハードウェ
ア・アーキテクチャの出費を回避するためにさまざまな
試みが行われてきた。たとえば、ソフトウェア・ルーチ
ンだけを使用してエンコーダ・クロックを回復するＭＰ
ＥＧ−２デコーダが開発された。通常のソフトウェア解
決策では、トランスポート・ストリーム・パケットが、
到着時に大きなメモリ・バッファに格納される。その
後、トランスポート・パケット内のＰＣＲをメモリから
呼び戻し、マイクロプロセッサによって維持されている
ＳＴＣと比較する。しかし、エンコーダ・クロックを回
復するためのこのソフトウェア方法は、不成功であるこ
とが判明した。というのは、本来ＰＣＲに関連する時刻
の意味が、通常は、ソフトウェア・ルーチンがＰＣＲを
処理する時までに失われるからである。
【０００７】クロック回復に関するＭＰＥＧ−２の提案
されたハードウェア解決策の実装が困難であり、純粋に
ソフトウェアによる解決策を使用するクロックの回復に
は固有のタイミングの問題があるので、複数のＭＰＥＧ
−２デコーダが、クロック回復なしで済ませることを選
択してきた。これらの解決策は、エンコーダ・クロック
が正確に２７ＭＨｚに保たれることを前提に、デコーダ
内で正確に２７ＭＨｚのクロックを維持することに焦点
を合わせている。しかし、上で述べたように、エンコー
ダ・クロックとデコーダ・クロックの間の差がわずかで
あっても、最終的にはデコーダ・バッファのアンダーフ
ローまたはオーバーフローが発生する。したがって、Ｐ
ＣＲ値との同期化なしで動作しようと試みた解決策は、
バッファリングの誤動作、フレーム・ホールド、フレー
ム・スキップおよび同様の例外に関する問題を有する。
【０００８】本明細書に開示されるクロック回復システ
ムは、独立に更新できる別々のＳＴＣレジスタを提供
し、必要な時には単一の書込アクセスによって複数のＳ
ＴＣレジスタを同時に更新するための便利な手段をも提
供することによって、上述の問題を克服することを目的
とする。さらに、本明細書に提示される概念は、ＭＰＥ
Ｇ復号システムのオーディオ・デコーダおよびビデオ・
デコーダに関して説明されるが、これらの概念は、独立
でありながら同期可能な特性が望まれる場合に、任意の
複数のカウンタの更新に適用可能である。
【０００９】
【課題を解決するための手段】手短に述べると、第１の
態様では、本発明に、第１カウンタ・レジスタに関連す
る第１アドレス・レジスタに第１アドレス値を供給し、
第２カウンタ・レジスタに関連する第２アドレス・レジ
スタに第２アドレス値を供給するステップと、前記第１
アドレス値および前記第２アドレス値が同一であるか異
なるかに応じて、第１カウンタ・レジスタ内の第１カウ
ント値および第２カウンタ・レジスタ内の第２カウント
値の独立更新または同期更新のうちのいずれかを実行す
るステップとを含む、複数のレジスタを更新する方法が
含まれる。
【００１０】もう１つの態様では、本発明に、複数のレ
ジスタを更新する方法が含まれる。この方法には、複数
の書き込みアクセスを使用して複数のレジスタに別々の
更新を周期的に書き込むステップと、複数のレジスタ内
の値を同期化するために、複数のレジスタのそれぞれに
共通更新を選択的に同時に書き込むステップとが含ま
れ、選択的に同時に書き込むステップで、複数のレジス
タへの単一の書込アクセスが使用される。
【００１１】もう１つの態様では、本発明に、第１カウ
ンタ・レジスタおよび関連する第１アドレス・レジスタ
と、第２カウンタ・レジスタおよび関連する第２アドレ
ス・レジスタとを含む複数のレジスタを更新する方法が
含まれる。この方法には、第１カウンタ・レジスタと第
２カウンタ・レジスタが独立に更新されるように、第１
カウンタ・レジスタおよび第２カウンタ・レジスタに更
新を別々に書き込むステップと、第１アドレス・レジス
タおよび第２アドレス・レジスタに共通のアドレスが含
まれるように、第１アドレス・レジスタおよび第２アド
レス・レジスタのうちの少なくとも１つに選択的に書き
込むステップと、その後、第１アドレス・レジスタおよ
び第２アドレス・レジスタに前記共通アドレスが含まれ
る時に、第１カウンタ・レジスタおよび第２カウンタ・
レジスタを同時に更新するステップが含まれ、同時に更
新するステップが、第１カウンタ・レジスタ内の値と第
２カウンタ・レジスタ内の値の同期をもたらす。
【００１２】もう１つの態様では、本発明に、第１カウ
ンタ・レジスタおよび第１カウンタ・レジスタをアドレ
ッシングするための第１アドレス値を有する関連する第
１アドレス・レジスタと、第２カウンタ・レジスタおよ
び第２カウンタ・レジスタをアドレッシングするための
第２アドレス値を有する関連する第２アドレス・レジス
タとを含む複数レジスタ・システムが含まれる。このシ
ステムには、さらに、第１アドレス・レジスタ内の第１
アドレス値および第２アドレス・レジスタ内の第２アド
レス値に応じて、第１カウンタ・レジスタ内の第１カウ
ント値および第２カウンタ・レジスタ内の第２カウント
値の別々の更新または同期更新を実行するためのコント
ローラが含まれる。
【００１３】もう１つの態様では、本発明に、第１カウ
ンタ・レジスタおよび第１カウンタ・レジスタをアドレ
ッシングするための第１更新可能アドレスを有する関連
する第１アドレス・レジスタと、第２カウンタ・レジス
タおよび第２カウンタ・レジスタをアドレッシングする
ための第２更新可能アドレス値を有する関連する第２ア
ドレス・レジスタとを含む複数クロック・システムが含
まれる。このシステムには、さらに、第１更新可能アド
レス値と第２更新可能アドレス値とが異なる時に第１カ
ウンタ・レジスタおよび第２カウンタ・レジスタに更新
を別々に書き込み、第１更新可能アドレス値と第２更新
可能アドレス値とが同一の時に第１カウンタ・レジスタ
および第２カウンタ・レジスタに更新を同期式に書き込
むためのコントローラが含まれる。
【００１４】有利なことに、本発明には、すべての態様
において、異なるオフセット値の別々の書込または同一
の値の共通の書込でコントローラが複数のシステム・タ
イム・クロック（たとえば、ＭＰＥＧ復号システムのオ
ーディオ・デコーダおよびビデオ・デコーダ内に配置さ
れたもの）を選択的に更新できるようにする技法が含ま
れる。ＳＴＣ値が共用される時には、この技法によっ
て、各クロックに同一の値が含まれることが保証され、
ＳＴＣ値が別々に更新される時には、異なるオフセット
を供給することができる。選択性は、更新可能なレジス
タ・フィールドとしてＳＴＣアドレスを定義することに
よって達成される。この原理は、ある状況では独立であ
る必要があり、他の状況では共通の値を有するレジスタ
のグループに拡張することができる。
【００１５】
【発明の実施の形態】ＭＰＥＧモデルでは、オーディオ
・デコーダおよびビデオ・デコーダが使用するＳＴＣ値
が同一でなければならないことが示されているが、たと
えばＳＴＣ／ＰＴＳの比較からユーザが知覚する出力ま
での待ち時間のオフセットを補償するためなど、別々の
ＳＴＣを維持することが望ましい状況がある。理想的に
は、オーディオ・デコーダとビデオ・デコーダのための
１つのＳＴＣレジスタの共通の共用と、別々のオフセッ
トを可能にするためのオーディオ・デコーダ用およびビ
デオ・デコーダ用の独立のＳＴＣレジスタの許容の両方
を可能にするクロック回復システムを提供することが有
利である。ＳＴＣが共用される時には、各デコーダが同
一の値を見ることが保証されるが、オフセットを考慮に
入れるための柔軟性が奪われる。その一方で、独立のＳ
ＴＣレジスタを設ける時には、これらのレジスタが、当
初はソフトウェアによってロードされ、レジスタ更新の
間に予測不能な時間的遅延が存在する可能性があるの
で、これらのレジスタが同一のカウントであるかどうか
に関して不確定性が存在し得る。さらに、共通ライブラ
リで使用するために汎用デコーダを設計する時には、代
替デコーダによってＳＴＣカウンタ値が供給されること
を要求するなど、あるマクロが別のマクロに機能的に依
存してはならない。
【００１６】したがって、一般的に言って、本発明は、
複数のクロック・レジスタを別々に維持できるが、所望
された時に同時に更新することもできる、符号化／復号
システムの統合設計を提供する。たとえば、統合された
復号システム内のオーディオ復号マクロとビデオ復号マ
クロの両方が、ホスト・プロセッサによって独立に更新
できるシステム・タイム・クロック（ＳＴＣ）レジスタ
を有する。本発明によれば、これらのＳＴＣレジスタ
は、レジスタ・フィールド内に関連するアドレスも有
し、これによって各デコーダのＳＴＣレジスタの書込ア
ドレスを変更できるようになっている。より広義には、
この概念を、ある状況では独立である必要があり、他の
状況では同期化を必要とするレジスタのグループに適用
することができる。図１ないし図６は、ＭＰＥＧ圧縮／
伸長動作に適用される、この一般概念の実施例を示す図
である。
【００１７】ＳＴＣレジスタは、単一の実体として参照
することが好ましいが、ＳＴＣ値は、実際には３３ビッ
トであり、したがって、ほとんどのシステムで複数の書
込動作が必要になることに留意されたい。しかし、この
書込動作は、一般に連続的であり、カウンタは最後の書
込動作まで更新されないので、説明を簡単にするため
に、ＳＴＣ書込を単独の事象とみなすことができる。
【００１８】図１では、エンコーダ／デコーダ・システ
ム１００に、ネットワークまたは記憶機能１０５を介し
て復号システム１２０にトランスポート・ストリームを
送信する送信器１１０が含まれる。送信器１１０には、
ディジタル化された非圧縮のビデオおよびオーディオの
複数のストリーム（ビデオ１ないしビデオｎおよびオー
ディオ１ないしオーディオｍ）が含まれ、これらの非圧
縮ストリームは、それぞれＭＰＥＧビデオ・エンコーダ
１３０およびＭＰＥＧオーディオ・エンコーダ１３５で
符号化される。その結果の圧縮データのストリームは、
ネットワークまたは記憶機能１０５を介する伝送のため
に、マルチプレクサ１４０によってトランスポート・ス
トリームに多重化される。バッファ１５０でＰＴＳを追
加して、受信器側で信号を再構成した後に、特定のビデ
オ・フレームまたはオーディオ・フレームを再生する時
を示す。各ストリーム・タイプのＰＴＳ値は、システム
・タイム・クロック（ＳＴＣ）１７０から生成され、結
果として、互いに同期化される。ＳＴＣ１７０は、局所
２７ＭＨｚ信号１６０によって駆動される。プログラム
時刻基準参照（ＰＣＲ）も、マルチプレクサ１４０でト
ランスポート・ストリームに挿入されて、受信器のＳＴ
ＣがＳＴＣ１７０を模倣または再作成できるようにす
る。
【００１９】トランスポート・ストリームを受信する復
号システム１２０には、ビデオ・データ、オーディオ・
データ、システム・クロック情報および他のシステム・
データをＭＰＥＧ規格による処理のために分離する、ト
ランスポート・デマルチプレクサ２００が含まれる。シ
ステム・クロック情報は、ＳＴＣジェネレータ２０５に
送られ、ＳＴＣジェネレータ２０５は、ビデオ・デコー
ダ２１０およびオーディオ・デコーダ２２０にシステム
・タイム・クロックを供給する。ビデオ・デコーダ２１
０には、ビデオ・バッファ２１２、ビデオ復号ユニット
２１４およびＳＴＣ／ＰＴＳ比較論理２１６が含まれ
る。同様に、オーディオ・デコーダ２２０には、オーデ
ィオ・バッファ２２２、オーディオ復号ユニット２２４
およびＳＴＣ／ＰＴＳ比較論理２２６が含まれる。非圧
縮ビデオ・データはビデオ・デコーダ２１０から、非圧
縮オーディオ・データはオーディオ・デコーダ２２０か
ら出力されて、ユーザに表示される。
【００２０】図２は、ＭＰＥＧオーディオ・ビデオ・コ
ード化規格によって要求されるトランスポート・ストリ
ーム構文を示す図である。基本トランスポート・ストリ
ーム３００には、複数のオーディオ・アクセス・ユニッ
トおよびビデオ・アクセス・ユニット３１０が含まれ
る。基本ストリームを構成するこれらのアクセス・ユニ
ットは、トランスポート・ストリーム内で送信器から受
信器へ放送される。この符号化されたビデオ・データお
よびオーディオ・データの連続的なストリームの中に、
ＰＥＳ層と称する、複数のＰＥＳパケット３２０からな
る第１層がある。これらのＰＥＳパケットには、ヘッダ
（ＨＤＲ）情報とペイロードが含まれる。ヘッダには、
パケット内で搬送されるデータのタイプを識別する情報
と、トランスポート・パケット・ストリームの復号に必
要な情報が含まれる。ＰＴＳは、送信器によって、図示
のようにＰＥＳヘッダ・レベルで挿入される。これらの
ＰＴＳ値には、下で説明するようにＳＴＣを回復するた
めに復号システムによって使用されるクロック参照基準
が含まれる。
【００２１】ＰＥＳパケット３２０は、さらに、トラン
スポート・パケット３３０に分割され、トランスポート
・パケット３３０は、すでに述べたように通常は１８８
バイト長のパケットである。各トランスポート・パケッ
トに、ヘッダとペイロードが含まれる。ヘッダには、ペ
イロード内で搬送されるデータの種類を識別する情報
と、トランスポート・パケット・ストリームの復号に必
要な情報が含まれる。任意選択の適応フィールドをヘッ
ダ内に設けて、たとえばＰＣＲ値の存在を示す。上で述
べたように、ＰＣＲは、エンコーダ内の相対的なＳＴＣ
からのタイム・スタンプを表す４２ビット値である。
【００２２】ＭＰＥＧ規格ではＳＴＣが単一の実体とみ
なされているが、実装においては、通常は複数のＳＴＣ
が存在する。たとえば、トランスポートＳＴＣと複数の
デコーダＳＴＣがある。これは、たとえば復号クロック
をトランスポートＳＴＣからオフセットさせて、待ち時
間とバッファリングの調節を可能にすることが望ましい
からである。さらに、これは、ＳＴＣ／ＰＴＳ比較論理
からユーザが知覚する出力までの待ち時間のオフセット
を補償するために望ましい。
【００２３】図３は、ＭＰＥＧ受信器の１実施例を詳細
に示す図である。図からわかるように、ＭＰＥＧトラン
スポート・ストリーム（複数のプログラムを含む）は、
トランスポート・デマルチプレクサ２００で受け取ら
れ、トランスポート・デマルチプレクサ２００は、前に
述べたように、トランスポート・ストリームを分解し、
ビデオ・データ、オーディオ・データおよびＰＣＲ値を
抽出する。このＰＣＲ値は、ＳＴＣジェネレータ２０５
によって、デコーダのＳＴＣカウンタ４３０を調整する
のに使用される。具体的に言うと、トランスポート・ス
トリームは、カウンタの種値として初期カウンタ値を供
給する。その後、電圧制御水晶発振器（ＶＣＸＯ）４２
０が、ＳＴＣカウンタ４３０を駆動する周波数を生成す
る。ＳＴＣカウンタ４３０の値は、差分信号を生成する
ために、受信したＰＣＲ情報と比較するため比較論理４
００に返される。この差分信号は、ジッタを除去するた
めにフィルタ４１０を介して供給されるが、ＶＣＸＯ４
２０の駆動に使用される。ＳＴＣカウンタ４３０がＰＣ
Ｒより高速で動作している場合、ＶＣＸＯ周波数が減ら
される。逆に、ＳＴＣカウンタがＰＣＲより遅い場合に
は、ＶＣＸＯ周波数が増やされる。
【００２４】ＳＴＣジェネレータ２０５と共に、受信器
には、前に述べたようにビデオ・バッファ２１２、ビデ
オ復号ユニット２１４およびＳＴＣ／ＰＴＳ比較論理２
１６を有するビデオ・デコーダ２１０が含まれる。オー
ディオ・デコーダ２２０には、上で述べたオーディオ・
バッファ２２２、オーディオ復号ユニット２２４および
ＳＴＣ／ＰＴＳ比較論理２２６が含まれる。ホスト・コ
ントローラ４５０は、ＳＴＣカウンタ４３０を読み取
り、上で述べたようにＳＴＣ／ＰＴＳ比較論理２１６お
よびＳＴＣ／ＰＴＳ比較論理２２６にＳＴＣ値を書き込
む。通常、ビデオ・デコーダおよびオーディオ・デコー
ダへのＳＴＣの書込は、完全に同期式であるか完全に独
立であるかのいずれかになる。同期式の場合、同一のＳ
ＴＣ値（およびオフセット）が、ビデオ・デコーダとオ
ーディオ・デコーダの両方に書き込まれ、独立の場合に
は、異なる値が２つのデコーダに書き込まれる。有利な
ことに、本発明は、ホスト・コントローラ４５０が両方
のデコーダに共通のＳＴＣ値を書き込むかデコーダに独
立のＳＴＣ値を書き込むかを選択できる設計を提供す
る。ＳＴＣが共用される場合、コントローラは、各デコ
ーダが同一の値を見ることを保証する。
【００２５】本発明によれば、２つのクロック関連レジ
スタが各デコーダ内に設けられる。図４からわかるよう
に、ビデオ・デコーダ２１０には、ＳＴＣ＿ＮＥＷデー
タとしてホスト・コントローラから受け取る、現在のＳ
ＴＣ値を保持するＳＴＣ＿ＶＩＤレジスタが含まれる。
ＳＴＣ＿ＶＩＤレジスタ５００は、第２のレジスタであ
るＡＤＤＲ＿ＶＩＤレジスタ５０１内の関連アドレス値
に関してアクセスされる。ＡＤＤＲ＿ＶＩＤレジスタ５
０１は、たとえばホスト・コントローラによって、更新
可能である。したがって、ＳＴＣ＿ＮＥＷクロック値が
ＳＴＣ＿ＶＩＤレジスタ５００に書き込まれるかどうか
は、ＡＤＤＲ＿ＶＩＤレジスタ５０１内のアドレス値に
関して決定される。同様に、オーディオ・デコーダ２２
０には、ＳＴＣ＿ＡＵＤレジスタ５１０と、関連する更
新可能なアドレス・レジスタであるＡＤＤＲ＿ＡＵＤレ
ジスタ５１１が含まれる。
【００２６】ＡＤＤＲ＿ＶＩＤレジスタ５０１およびＡ
ＤＤＲ＿ＡＵＤレジスタ５１１のアドレス値が異なる時
には、ホスト・コントローラは、ＳＴＣ＿ＶＩＤレジス
タおよびＳＴＣ＿ＡＵＤレジスタに更新を別々に書き込
むことができる。その一方で、まずＡＤＤＲ＿ＶＩＤレ
ジスタ５０１およびＡＤＤＲ＿ＡＵＤレジスタ５１１の
アドレス値を同一にすることによって、ホスト・コント
ローラは、その後、ＳＴＣ＿ＶＩＤレジスタ５００とＳ
ＴＣ＿ＡＵＤレジスタ５１０の両方に１つのＳＴＣ値を
同時に書き込むことができる。さらに、ＳＴＣ＿ＶＩＤ
レジスタ５００とＳＴＣ＿ＡＵＤレジスタ５１０が同期
化された後に、ホスト・コントローラは、ＡＤＤＲ＿Ｖ
ＩＤレジスタ５０１とＡＤＤＲ＿ＡＵＤレジスタ５１１
のうちの一方に異なるアドレス値を書き込むことによっ
て、カウンタの独立性を回復することができる。ホスト
書込サイクルが所与のマクロによって肯定応答されるか
否かを制御するために、標識を使用することができる。
【００２７】更新の可能性は、以下のように要約でき
る。
【００２８】追加の制御情報をオーディオ・アドレス・
レジスタおよびビデオ・アドレス・レジスタに追加し
て、複数のレジスタの同時更新のための正しいハンドシ
ェーキングを提供できることに留意されたい。１例とし
て、どのデコーダがホスト・コントローラに共通の肯定
応答を返すかを制御する必要があるシステムで、そのた
めの標識を追加することができる。
【００２９】言い換えると、本発明によれば、アプリケ
ーション・プロセッサが、ＳＴＣカウンタからＳＴＣの
値を読み取り、その値をデコーダ内のＳＴＣレジスタに
独立にまたは同時に書き込むことができる。したがっ
て、カウンタの独立の更新と同期化の両方が、２つのカ
ウンタのうちの少なくとも１つに割り当てられた更新可
能なアドレス・フィールドを使用することによって選択
的に可能になる。
【００３０】図５は、本発明によるＳＴＣレジスタの独
立の更新の流れ図である。この処理は、ビデオＳＴＣの
ＡＤＤＲ＿ＶＩＤに格納されたアドレスが、オーディオ
ＳＴＣのＡＤＤＲ＿ＡＵＤに格納されたアドレスと異な
る時に可能になる。この前提の下で、ホスト・コントロ
ーラは、ステップ６００でＳＴＣカウンタを読み取り、
ステップ６１０でビデオ・オフセットを加算してビデオ
・カウンタのＳＴＣ＿ＮＥＷを確立する。同様に、ステ
ップ６２０で、読み取ったＳＴＣ値にオーディオ・オフ
セットを加算して、オーディオ・カウンタのＳＴＣ＿Ｎ
ＥＷを確立する。ＳＴＣ＿ＶＩＤレジスタ５００（図
４）は、その後、ステップ６３０でビデオのＳＴＣ＿Ｎ
ＥＷ値を受け取り、ＳＴＣ＿ＡＵＤレジスタ５１０（図
４）は、オーディオＳＴＣ＿ＮＥＷ値を受け取る。本発
明によれば、他のカウンタのそれぞれに更新可能なアド
レスが格納されて、複数のカウンタに関して同一アドレ
スまたは異なるアドレスを確立できる限り、複数のカウ
ンタのうちの１つに関連する１つのアドレスに、固定ア
ドレスを含めることができることに留意されたい。
【００３１】図６は、ホスト・コントローラがビデオＳ
ＴＣレジスタとオーディオＳＴＣレジスタの両方を同時
に更新する場合のシナリオを示す図である。これを達成
するためには、ビデオＳＴＣレジスタに関連するアドレ
ス・レジスタ（ＡＤＤＲ＿ＶＩＤ）とオーディオＳＴＣ
レジスタに関連するアドレス・レジスタ（ＡＤＤＲ＿Ａ
ＵＤ）のうちの少なくとも１つが書き込まれ、その結
果、アドレス・レジスタのそれぞれに共通の値が存在す
るようにする。具体的に言うと、ホスト・コントローラ
は、ステップ７００でＳＴＣカウンタを読み取り、ステ
ップ７１０で、（この実施例では）ビデオＳＴＣアドレ
スをオーディオＳＴＣアドレスと同一の値に変更する。
ステップ７２０で所望のオフセットをＳＴＣ値に加算
し、その結果のＳＴＣ＿ＮＥＷを、単一の書込アクセス
でＳＴＣ＿ＶＩＤレジスタとＳＴＣ＿ＡＵＤレジスタの
両方に共通して書き込む。
【００３２】当業者は、上の説明から、異なる値の別々
の書込または同一の値の共通の書込で、複数のシステム
・タイム・クロック（たとえば、ＭＰＥＧ復号システム
のオーディオ・デコーダ内とビデオ・デコーダ内に配置
されたもの）をコントローラが選択的に更新できるよう
にする技法が本明細書で提供されることに気付くであろ
う。ＳＴＣ値が共用される時には、この技法は、各クロ
ックが同一の値であることを保証し、ＳＴＣが別々に更
新される時には、異なるオフセットを提供できる。選択
性は、更新可能なレジスタ・フィールドとしてＳＴＣア
ドレスをセットアップすることによって達成される。こ
の原理は、ある状況では独立であることが必要であり、
他の状況では共通の値を有するレジスタのグループに拡
張することができる。
【００３３】たとえば、本発明は、たとえばコンピュー
タ使用可能媒体を有する製造品（たとえば１つまたは複
数のコンピュータ・プログラム製品）に含めることがで
きる。この媒体は、その中に、たとえば、本発明の機能
を提供し、容易にするためのコンピュータ可読プログラ
ム・コード手段を埋め込まれる。製造品は、コンピュー
タ・システムの一部として含めるか、別々に販売するこ
とができる。
【００３４】本明細書で示された流れ図は、例として提
供される。本発明の趣旨から逸脱することなく、本明細
書に記載の図面、ステップまたは動作に対する変更を行
うことができる。たとえば、場合によっては、ステップ
を異なる順序で実行することができ、ステップの追加、
削除または変更が可能である。これらの変形のすべて
が、請求の範囲に記載の本発明の一部を構成するとみな
される。
【００３５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３６】（１）第１カウンタ・レジスタに関連する
第１アドレス・レジスタに第１アドレス値を供給し、第
２カウンタ・レジスタに関連する第２アドレス・レジス
タに第２アドレスを供給するステップと、 前記第１ア
ドレス・レジスタに供給された前記第１アドレス値およ
び前記第２アドレス・レジスタに供給された前記第２ア
ドレス値それぞれに応じて、前記第１カウンタ・レジス
タ内の第１カウント値および前記第２カウンタ・レジス
タ内の第２カウント値の独立更新または同期更新のうち
の１つを実行するステップとを含む、複数のレジスタを
更新する方法。 （２）前記供給するステップが、前記第１アドレス値と
して前記第１アドレス・レジスタへ、前記第２アドレス
値として前記第２アドレス・レジスタへ、共通アドレス
を供給するステップを含み、前記実行するステップが、
前記第１アドレス・レジスタおよび前記第２アドレス・
レジスタの前記共通アドレスに関して、前記第１カウン
タ・レジスタ内の前記第１カウント値および前記第２カ
ウンタ・レジスタ内の前記第２カウント値の同期更新を
実行するステップを含む、上記（１）の方法。 （３）前記複数のレジスタが、ＭＰＥＧシステム内に配
置され、前記同期更新を実行するステップが、カウント
更新を書き込むために前記第１カウンタ・レジスタおよ
び前記第２カウンタ・レジスタへの単一の書込アクセス
を同時に実行するステップを含む、上記（２）の方法。 （４）前記供給するステップが、前記第１アドレス・レ
ジスタおよび前記第２アドレス・レジスタに、それぞれ
異なる第１アドレス値および第２アドレス値を供給する
ステップを含み、前記実行するステップが、前記第１カ
ウンタ・レジスタ内の前記第１カウント値および前記第
２カウンタ・レジスタ内の前記第２カウント値の独立更
新を実行するステップを含む、上記（１）の方法。 （５）前記複数のレジスタがＭＰＥＧシステム内に配置
され、前記実行するステップが、前記第１カウンタ・レ
ジスタ内の前記第１カウント値および前記第２カウンタ
・レジスタ内の前記第２カウント値を独立に更新するた
めに複数の書込アクセスを使用するステップを含み、前
記複数の書込アクセス中に、前記第１カウンタ・レジス
タおよび前記第２カウンタ・レジスタに異なる更新カウ
ントが書き込まれる、上記（４）の方法。 （６）（ｉ）複数の書込アクセスを使用して複数のレジ
スタに別々の更新を周期的に書き込むステップと、 （ｉｉ）前記複数のレジスタ内の値を同期化するため
に、前記複数のレジスタのそれぞれに共通更新を選択的
に同時に書き込むステップとを含み、前記選択的に同時
に書き込むステップが、前記複数のレジスタへの単一の
書込アクセスを使用する、前記複数のレジスタを更新す
るための方法。 （７）前記複数のレジスタが、複数のシステム・クロッ
クを含み、前記周期的に書き込むステップ（ｉ）が、前
記複数の書込アクセスを使用して、前記複数のレジスタ
の各レジスタに異なるオフセットを有するクロック更新
を書き込むステップを含む、上記（６）の方法。 （８）（ｉ）第１カウンタ・レジスタおよび第２カウン
タ・レジスタが独立に更新されるように、そのアドレッ
シング用の関連する第１アドレス・レジスタを有する前
記第１カウンタ・レジスタと、そのアドレッシング用の
関連する第２アドレス・レジスタを有する前記第２カウ
ンタ・レジスタとに更新を別々に書き込むステップと、 （ｉｉ）前記第１アドレス・レジスタおよび前記第２ア
ドレス・レジスタが共通のアドレスを含むように、前記
第１アドレス・レジスタおよび前記第２アドレス・レジ
スタのうちの少なくとも１つに書き込むステップと、 （ｉｉｉ）前記第１アドレス・レジスタおよび前記第２
アドレス・レジスタが前記共通アドレスを含む時に、共
通の値を用いて前記第１カウンタ・レジスタおよび前記
第２カウンタ・レジスタを同時に更新するステップとを
含み、前記同時に更新するステップが、前記第１カウン
タ・レジスタ内の値と前記第２カウンタ・レジスタ内の
値とを同期化する、複数のレジスタを更新する方法。 （９）前記第１カウンタ・レジスタが、第１システム・
タイム・クロック（ＳＴＣ）値を含み、前記第２カウン
タ・レジスタが、第２システム・タイム・クロック（Ｓ
ＴＣ）値を含み、前記別々に書き込むステップ（ｉ）
が、前記第１アドレス・レジスタを介してアドレッシン
グし、前記第１ＳＴＣ値に対する第１更新を書き込み、
前記第２アドレス・レジスタを介してアドレッシング
し、前記第２ＳＴＣ値に対する第２更新を書き込むステ
ップを含む、上記（８）の方法。 （１０）さらに、システム・タイム・クロック（ＳＴ
Ｃ）カウンタを有する復号システムと組み合わされ、前
記方法がさらに、前記ＳＴＣカウンタからＳＴＣカウン
トを周期的に読み取るステップを含み、前記別々に書き
込むステップ（ｉ）が、第１オフセットと共に前記第１
カウンタ・レジスタに前記ＳＴＣカウントを書き込み、
これとは別に、第２オフセットと共に前記第２カウンタ
・レジスタに前記ＳＴＣカウントを書き込むステップを
含む、上記（８）の方法。 （１１）前記復号システムが、ディジタル・ビデオ復号
システムを含み、前記第１カウンタ・レジスタが、ビデ
オＳＴＣレジスタを含み、前記第２カウンタ・レジスタ
が、オーディオＳＴＣレジスタを含む、上記（１０）の
方法。 （１２）さらに、前記同時に更新するステップ（ｉｉ
ｉ）の後に、前記第１アドレス・レジスタおよび前記第
２アドレス・レジスタが異なるアドレス値を含むように
前記第１アドレス・レジスタおよび前記第２アドレス・
レジスタのうちの少なくとも１つにアドレス値を書き込
むステップと、その後、前記第１アドレス・レジスタお
よび前記第２アドレス・レジスタの前記異なるアドレス
に関して前記第１カウンタ・レジスタおよび前記第２カ
ウンタ・レジスタを別々にアドレッシングするステップ
を含む、上記（８）の方法。 （１３）第１カウンタ・レジスタおよび前記第１カウン
タ・レジスタのアドレッシングに使用するための第１ア
ドレス値を有する関連する第１アドレス・レジスタと、
第２カウンタ・レジスタおよび前記第２カウンタ・レジ
スタのアドレッシングに使用するための第２アドレス値
を有する関連する第２アドレス・レジスタと、前記第１
アドレス・レジスタ内の前記第１アドレス値および前記
第２アドレス・レジスタ内の前記第２アドレス値に基づ
いて、前記第１カウンタ・レジスタ内の第１カウント値
および前記第２カウンタ・レジスタ内の第２カウント値
の別々の更新または同期更新を実行するためのコントロ
ーラとを含む、複数レジスタ・システム。 （１４）前記第１アドレス値および前記第２アドレス値
が、共通アドレス値を含み、前記コントローラが、前記
第１カウンタ・レジスタおよび前記第２カウンタ・レジ
スタの同時更新のために、前記第１アドレス・レジスタ
および前記第２アドレス・レジスタ内の前記共通アドレ
ス値を介して前記第１カウンタ・レジスタおよび前記第
２カウンタ・レジスタを同時にアドレッシングするため
の手段を含む、上記（１３）のシステム。 （１５）前記複数レジスタ・システムが、ＭＰＥＧシス
テムを含み、前記第１カウンタ・レジスタが、第１シス
テム・タイム・クロック（ＳＴＣ）レジスタを含み、前
記第２カウンタ・レジスタが、第２システム・タイム・
クロック（ＳＴＣ）レジスタを含む、上記（１４）のシ
ステム。 （１６）前記ＭＰＥＧシステムが、ディジタル・ビデオ
復号システムを含み、前記第１ＳＴＣレジスタが、ビデ
オＳＴＣレジスタを含み、前記第２ＳＴＣレジスタが、
オーディオＳＴＣレジスタを含む、上記（１５）のシス
テム。 （１７）前記第１アドレス値および前記第２アドレス値
が、異なるアドレス値を含み、前記コントローラが、前
記第１カウンタ・レジスタおよび前記第２カウンタ・レ
ジスタの別々の更新のために、前記第１アドレス・レジ
スタ内および前記第２アドレス・レジスタ内の前記異な
るアドレス値をそれぞれ使用して、前記第１カウンタ・
レジスタおよび前記第２カウンタ・レジスタを別々にア
ドレッシングするための手段を含む、上記（１３）のシ
ステム。 （１８）前記コントローラがさらに、前記第１アドレス
値および前記第２アドレス値が共通アドレス値を含むよ
うに、前記第１アドレス・レジスタおよび前記第２アド
レス・レジスタのうちの少なくとも１つにアドレス値を
書き込むための手段を含み、前記コントローラが、前記
第１カウンタ・レジスタおよび前記第２カウンタ・レジ
スタの同期更新のために、前記共通アドレスを介して前
記第１カウンタ・レジスタおよび前記第２カウンタ・レ
ジスタを同時にアドレッシングするための手段を含む、
上記（１３）のシステム。 （１９）前記コントローラがさらに、前記第１アドレス
値および前記第２アドレス値が異なるアドレス値を含む
ように、前記第１アドレス・レジスタおよび前記第２ア
ドレス・レジスタのうちの少なくとも１つにアドレス値
を書き込むための手段を含み、前記コントローラが、前
記第１カウンタ・レジスタおよび前記第２カウンタ・レ
ジスタの別々の更新のために、前記第１アドレス・レジ
スタおよび前記第２アドレス・レジスタ内の前記異なる
値を介して、前記第１カウンタ・レジスタおよび前記第
２カウンタ・レジスタを別々にアドレッシングするため
の手段を含む、上記（１３）のシステム。 （２０）第１カウンタ・レジスタおよび前記第１カウン
タ・レジスタのアドレッシングに使用するための第１更
新可能アドレス値を有する関連する第１アドレス・レジ
スタと、第２カウンタ・レジスタおよび前記第２カウン
タ・レジスタのアドレッシングに使用するための第２更
新可能アドレス値を有する関連する第２アドレス・レジ
スタと、 （ｉ）前記第１アドレス・レジスタ内の前記第１更新可
能アドレス値が、前記第２アドレス・レジスタ内の前記
第２更新可能アドレス値と異なる時の、前記第１カウン
タ・レジスタおよび前記第２カウンタ・レジスタへの更
新の別々の書込と、 （ｉｉ）前記第１アドレス・レジスタ内の前記第１更新
可能アドレス値が、前記第２アドレス・レジスタ内の前
記第２更新可能アドレス値と同一である時の、前記第１
カウンタ・レジスタおよび前記第２カウンタ・レジスタ
への更新の同期書込とのためのコントローラとを含む、
複数クロック・システム。 （２１）前記コントローラが、前記第１更新可能アドレ
ス値を、選択的に前記第２更新可能アドレス値と異なる
値または同一の値にするために、前記第１アドレス・レ
ジスタ内の前記第１更新可能アドレス値および前記第２
アドレス・レジスタ内の前記第２更新可能アドレス値の
うちの少なくとも１つを更新するための手段を含み、こ
れによって、前記第１カウンタ・レジスタおよび前記第
２カウンタ・レジスタへの更新の前記別々の書込（ｉ）
と、前記第１カウンタ・レジスタおよび前記第２カウン
タ・レジスタへの更新の前記同期書込（ｉｉ）とを可能
にする、上記（２０）のシステム。 （２２）前記システムが、ＭＰＥＧ復号システムを含
み、前記第１カウンタ・レジスタが、第１システム・タ
イム・クロック（ＳＴＣ）レジスタを含み、前記第２カ
ウンタ・レジスタが、第２システム・タイム・クロック
（ＳＴＣ）レジスタを含み、前記第１ＳＴＣレジスタ
が、ビデオ復号ＳＴＣレジスタを含み、前記第２ＳＴＣ
レジスタが、オーディオ復号ＳＴＣレジスタを含む、上
記（２０）の複数クロック・システム。 （２３）前記システムがさらに、システム・タイム・ク
ロック（ＳＴＣ）カウントを有するＳＴＣカウンタを含
み、前記コントローラがさらに、前記ＳＴＣカウントを
周期的に読み取り、これに基づいて前記第１カウンタ・
レジスタおよび前記第２カウンタ・レジスタを更新する
ための手段を含む、上記（２２）のシステム。 （２４）前記更新の別々の書込（ｉ）が、前記第１カウ
ンタ・レジスタへの第１オフセットを伴う更新の供給
と、前記第２カウンタ・レジスタへの第２オフセットを
伴う更新の供給とを含み、前記更新の別々の書込が、あ
る書込アクセスでの前記第１カウンタ・レジスタへの前
記第１オフセットを伴う前記更新の書込と、もう１つの
書込アクセスでの前記第２カウンタ・レジスタへの前記
第２オフセットを伴う前記更新の書込とを含む、上記
（２０）のシステム。 （２５）前記更新の同期書込（ｉｉ）がさらに、更新カ
ウントに対する共通オフセットの供給と、前記第１カウ
ンタ・レジスタおよび前記第２カウンタ・レジスタの両
方への前記共通オフセットを伴う前記更新カウントの単
一書込アクセスでの書込とを含む、上記（２０）のシス
テム。 （２６）第１カウンタ・レジスタに関連する第１アドレ
ス・レジスタへの第１アドレス値の供給と、第２カウン
タ・レジスタに関連する第２アドレス・レジスタへの第
２アドレス値の供給とをコンピュータに行わせるための
コンピュータ可読プログラム・コード手段と、前記第１
アドレス・レジスタに供給された前記第１アドレス値お
よび前記第２アドレス・レジスタに供給された前記第２
アドレス値それぞれに応じて、前記第１カウンタ・レジ
スタ内のカウント値および前記第２カウンタ・レジスタ
内のカウント値の独立更新または同期更新のうちの１つ
の実行をコンピュータに行わせるためのコンピュータ可
読プログラム・コード手段とを含む、複数のレジスタの
更新に使用するためのコンピュータ可読プログラム・コ
ード手段をその中に有するコンピュータ使用可能媒体を
含むコンピュータ・プログラム製品。 （２７）複数の書込アクセスを使用する、複数のレジス
タへの別々の更新の周期的な書込をコンピュータに行わ
せるためのコンピュータ可読プログラム・コード手段
と、前記複数のレジスタ内の値を同期化するための、前
記複数のレジスタへの単一の書込アクセスを使用する、
前記複数のレジスタのそれぞれへの共通の更新の選択的
な同時書込をコンピュータに行わせるためのコンピュー
タ可読プログラム・コード手段とを含む、前記複数のレ
ジスタの更新に使用するためのコンピュータ可読プログ
ラム・コード手段をその中に有するコンピュータ使用可
能媒体を含むコンピュータ・プログラム製品。
【図面の簡単な説明】
【図１】本発明の概念を使用するためのディジタル符号
化／復号システムを示す図である。
【図２】埋め込まれたＰＣＲ値およびＰＴＳ値を示す、
ＭＰＥＧ−２トランスポート・ストリーム構文を示す図
である。
【図３】本発明に従ってクロック回復を実施するため
の、ＭＰＥＧ復号システムの１実施例のブロック図であ
る。
【図４】図３のビデオ・デコーダおよびオーディオ・デ
コーダの、本発明による複数のＳＴＣレジスタおよび関
連する更新可能なアドレス・レジスタのハードウェアを
示す図である。
【図５】本発明の原理に従って、ＳＴＣレジスタを独立
に更新する処理の実施例を示す流れ図である。
【図６】本発明の原理に従って、ＳＴＣレジスタを同時
に更新する処理の実施例を示す流れ図である。
【符号の説明】
１００ エンコーダ／デコーダ・システム １０５ ネットワークまたは記憶機能 １１０ 送信器 １２０ 復号システム １３０ ＭＰＥＧビデオ・エンコーダ １３５ ＭＰＥＧオーディオ・エンコーダ １４０ マルチプレクサ １５０ バッファ １６０ 局所２７ＭＨｚ信号 １７０ システム・タイム・クロック（ＳＴＣ） ２００ トランスポート・デマルチプレクサ ２０５ ＳＴＣジェネレータ ２１０ ビデオ・デコーダ ２１２ ビデオ・バッファ ２１４ ビデオ復号ユニット ２１６ ＳＴＣ／ＰＴＳ比較論理 ２２０ オーディオ・デコーダ ２２２ オーディオ・バッファ ２２４ オーディオ復号ユニット ２２６ ＳＴＣ／ＰＴＳ比較論理
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・アール・リー アメリカ合衆国27502 ノースカロライ ナ州アペックス ティーベリー・コート 1224 (72)発明者 ロナルド・エス・スヴェック アメリカ合衆国13736 ニューヨーク州 バークシャー ルート38 12493 (56)参考文献 特開 平９−205618（ＪＰ，Ａ) 特開 平８−214296（ＪＰ，Ａ) 特開 平９−219859（ＪＰ，Ａ) 特開 平10−31876（ＪＰ，Ａ) 特開 平９−93577（ＪＰ，Ａ) 国際公開96／19078（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/24 - 7/68

Claims (27)

    (57)【特許請求の範囲】
  1. 【請求項１】第１カウンタ・レジスタに関連する第１ア
    ドレス・レジスタに第１アドレス値を供給し、第２カウ
    ンタ・レジスタに関連する第２アドレス・レジスタに第
    ２アドレスを供給するステップと、 前記第１アドレス・レジスタに供給された前記第１アド
    レス値および前記第２アドレス・レジスタに供給された
    前記第２アドレス値それぞれに応じて、前記第１カウン
    タ・レジスタ内の第１カウント値および前記第２カウン
    タ・レジスタ内の第２カウント値の独立更新または同期
    更新のうちの１つを実行するステップとを含み、前記更新ステップは、両方のデコーダに共通のＳＴＣ値
    を書き込むか、または独立のＳＴＣ値を書き込むかを選
    択する、 複数のレジスタを更新する方法。
  2. 【請求項２】前記供給するステップが、前記第１アドレ
    ス値として前記第１アドレス・レジスタへ、前記第２ア
    ドレス値として前記第２アドレス・レジスタへ、共通ア
    ドレスを供給するステップを含み、前記実行するステッ
    プが、前記第１アドレス・レジスタおよび前記第２アド
    レス・レジスタの前記共通アドレスに関して、前記第１
    カウンタ・レジスタ内の前記第１カウント値および前記
    第２カウンタ・レジスタ内の前記第２カウント値の同期
    更新を実行するステップを含む、請求項１の方法。
  3. 【請求項３】前記複数のレジスタが、ＭＰＥＧシステム
    内に配置され、前記同期更新を実行するステップが、カ
    ウント更新を書き込むために前記第１カウンタ・レジス
    タおよび前記第２カウンタ・レジスタへの単一の書込ア
    クセスを同時に実行するステップを含む、請求項２の方
    法。
  4. 【請求項４】前記供給するステップが、前記第１アドレ
    ス・レジスタおよび前記第２アドレス・レジスタに、そ
    れぞれ異なる第１アドレス値および第２アドレス値を供
    給するステップを含み、前記実行するステップが、前記
    第１カウンタ・レジスタ内の前記第１カウント値および
    前記第２カウンタ・レジスタ内の前記第２カウント値の
    独立更新を実行するステップを含む、請求項１の方法。
  5. 【請求項５】前記複数のレジスタがＭＰＥＧシステム内
    に配置され、前記実行するステップが、前記第１カウン
    タ・レジスタ内の前記第１カウント値および前記第２カ
    ウンタ・レジスタ内の前記第２カウント値を独立に更新
    するために複数の書込アクセスを使用するステップを含
    み、前記複数の書込アクセス中に、前記第１カウンタ・
    レジスタおよび前記第２カウンタ・レジスタに異なる更
    新カウントが書き込まれる、請求項４の方法。
  6. 【請求項６】（ｉ）複数の書込アクセスを使用して複数
    のレジスタに別々の更新を周期的に書き込むステップ
    と、 （ｉｉ）前記複数のレジスタ内の値を同期化するため
    に、前記複数のレジスタのそれぞれに共通更新を、両方
    のデコーダに共通のＳＴＣ値を書き込むか、または独立
    のＳＴＣ値を書き込むかを選択して同時に書き込むステ
    ップとを含み、前記選択的に同時に書き込むステップ
    が、前記複数のレジスタへの単一の書込アクセスを使用
    する、前記複数のレジスタを更新するための方法。
  7. 【請求項７】前記複数のレジスタが、複数のシステム・
    クロックを含み、前記周期的に書き込むステップ（ｉ）
    が、前記複数の書込アクセスを使用して、前記複数のレ
    ジスタの各レジスタに異なるオフセットを有するクロッ
    ク更新を書き込むステップを含む、請求項６の方法。
  8. 【請求項８】（ｉ）第１カウンタ・レジスタおよび第２
    カウンタ・レジスタが独立に更新されるように、そのア
    ドレッシング用の関連する第１アドレス・レジスタを有
    する前記第１カウンタ・レジスタと、そのアドレッシン
    グ用の関連する第２アドレス・レジスタを有する前記第
    ２カウンタ・レジスタとに更新を別々に書き込むステッ
    プと、 （ｉｉ）前記第１アドレス・レジスタおよび前記第２ア
    ドレス・レジスタが共通のアドレスを含むように、前記
    第１アドレス・レジスタおよび前記第２アドレス・レジ
    スタのうちの少なくとも１つに書き込むステップと、 （ｉｉｉ）前記第１アドレス・レジスタおよび前記第２
    アドレス・レジスタが前記共通アドレスを含む時に、共
    通の値を用いて前記第１カウンタ・レジスタおよび前記
    第２カウンタ・レジスタを同時に更新するステップとを
    含み、前記同時に更新するステップが、両方のデコーダ
    に共通のＳＴＣ値を書き込むか、または独立のＳＴＣ値
    を書き込むかを選択することにより前記第１カウンタ・
    レジスタ内の値と前記第２カウンタ・レジスタ内の値と
    を同期化する、複数のレジスタを更新する方法。
  9. 【請求項９】前記第１カウンタ・レジスタが、第１シス
    テム・タイム・クロック（ＳＴＣ）値を含み、前記第２
    カウンタ・レジスタが、第２システム・タイム・クロッ
    ク（ＳＴＣ）値を含み、前記別々に書き込むステップ
    （ｉ）が、前記第１アドレス・レジスタを介してアドレ
    ッシングし、前記第１ＳＴＣ値に対する第１更新を書き
    込み、前記第２アドレス・レジスタを介してアドレッシ
    ングし、前記第２ＳＴＣ値に対する第２更新を書き込む
    ステップを含む、請求項８の方法。
  10. 【請求項１０】さらに、システム・タイム・クロック
    （ＳＴＣ）カウンタを有する復号システムと組み合わさ
    れ、前記方法がさらに、前記ＳＴＣカウンタからＳＴＣ
    カウントを周期的に読み取るステップを含み、前記別々
    に書き込むステップ（ｉ）が、第１オフセットと共に前
    記第１カウンタ・レジスタに前記ＳＴＣカウントを書き
    込み、これとは別に、第２オフセットと共に前記第２カ
    ウンタ・レジスタに前記ＳＴＣカウントを書き込むステ
    ップを含む、請求項８の方法。
  11. 【請求項１１】前記復号システムが、ディジタル・ビデ
    オ復号システムを含み、前記第１カウンタ・レジスタ
    が、ビデオＳＴＣレジスタを含み、前記第２カウンタ・
    レジスタが、オーディオＳＴＣレジスタを含む、請求項
    １０の方法。
  12. 【請求項１２】さらに、前記同時に更新するステップ
    （ｉｉｉ）の後に、前記第１アドレス・レジスタおよび
    前記第２アドレス・レジスタが異なるアドレス値を含む
    ように前記第１アドレス・レジスタおよび前記第２アド
    レス・レジスタのうちの少なくとも１つにアドレス値を
    書き込むステップと、その後、前記第１アドレス・レジ
    スタおよび前記第２アドレス・レジスタの前記異なるア
    ドレスに関して前記第１カウンタ・レジスタおよび前記
    第２カウンタ・レジスタを別々にアドレッシングするス
    テップを含む、請求項８の方法。
  13. 【請求項１３】第１カウンタ・レジスタおよび前記第１
    カウンタ・レジスタのアドレッシングに使用するための
    第１アドレス値を有する関連する第１アドレス・レジス
    タと、第２カウンタ・レジスタおよび前記第２カウンタ
    ・レジスタのアドレッシングに使用するための第２アド
    レス値を有する関連する第２アドレス・レジスタと、前
    記第１アドレス・レジスタ内の前記第１アドレス値およ
    び前記第２アドレス・レジスタ内の前記第２アドレス値
    に基づいて、前記第１カウンタ・レジスタ内の第１カウ
    ント値および前記第２カウンタ・レジスタ内の第２カウ
    ント値の別々の更新または同期更新を実行するためのコ
    ントローラであって、該コントローラは、両方のデコー
    ダに共通のＳＴＣ値を書き込むか、または独立のＳＴＣ
    値を書き込むかを選択することにより前記更新を実行す
    る、複数レジスタ・システム。
  14. 【請求項１４】前記第１アドレス値および前記第２アド
    レス値が、共通アドレス値を含み、前記コントローラ
    が、前記第１カウンタ・レジスタおよび前記第２カウン
    タ・レジスタの同時更新のために、前記第１アドレス・
    レジスタおよび前記第２アドレス・レジスタ内の前記共
    通アドレス値を介して前記第１カウンタ・レジスタおよ
    び前記第２カウンタ・レジスタを同時にアドレッシング
    するための手段を含む、請求項１３のシステム。
  15. 【請求項１５】前記複数レジスタ・システムが、ＭＰＥ
    Ｇシステムを含み、前記第１カウンタ・レジスタが、第
    １システム・タイム・クロック（ＳＴＣ）レジスタを含
    み、前記第２カウンタ・レジスタが、第２システム・タ
    イム・クロック（ＳＴＣ）レジスタを含む、請求項１４
    のシステム。
  16. 【請求項１６】前記ＭＰＥＧシステムが、ディジタル・
    ビデオ復号システムを含み、前記第１ＳＴＣレジスタ
    が、ビデオＳＴＣレジスタを含み、前記第２ＳＴＣレジ
    スタが、オーディオＳＴＣレジスタを含む、請求項１５
    のシステム。
  17. 【請求項１７】前記第１アドレス値および前記第２アド
    レス値が、異なるアドレス値を含み、前記コントローラ
    が、前記第１カウンタ・レジスタおよび前記第２カウン
    タ・レジスタの別々の更新のために、前記第１アドレス
    ・レジスタ内および前記第２アドレス・レジスタ内の前
    記異なるアドレス値をそれぞれ使用して、前記第１カウ
    ンタ・レジスタおよび前記第２カウンタ・レジスタを別
    々にアドレッシングするための手段を含む、請求項１３
    のシステム。
  18. 【請求項１８】前記コントローラがさらに、前記第１ア
    ドレス値および前記第２アドレス値が共通アドレス値を
    含むように、前記第１アドレス・レジスタおよび前記第
    ２アドレス・レジスタのうちの少なくとも１つにアドレ
    ス値を書き込むための手段を含み、前記コントローラ
    が、前記第１カウンタ・レジスタおよび前記第２カウン
    タ・レジスタの同期更新のために、前記共通アドレスを
    介して前記第１カウンタ・レジスタおよび前記第２カウ
    ンタ・レジスタを同時にアドレッシングするための手段
    を含む、請求項１３のシステム。
  19. 【請求項１９】前記コントローラがさらに、前記第１ア
    ドレス値および前記第２アドレス値が異なるアドレス値
    を含むように、前記第１アドレス・レジスタおよび前記
    第２アドレス・レジスタのうちの少なくとも１つにアド
    レス値を書き込むための手段を含み、前記コントローラ
    が、前記第１カウンタ・レジスタおよび前記第２カウン
    タ・レジスタの別々の更新のために、前記第１アドレス
    ・レジスタおよび前記第２アドレス・レジスタ内の前記
    異なる値を介して、前記第１カウンタ・レジスタおよび
    前記第２カウンタ・レジスタを別々にアドレッシングす
    るための手段を含む、請求項１３のシステム。
  20. 【請求項２０】第１カウンタ・レジスタおよび前記第１
    カウンタ・レジスタのアドレッシングに使用するための
    第１更新可能アドレス値を有する関連する第１アドレス
    ・レジスタと、 第２カウンタ・レジスタおよび前記第２カウンタ・レジ
    スタのアドレッシングに使用するための第２更新可能ア
    ドレス値を有する関連する第２アドレス・レジスタと、 （ｉ）前記第１アドレス・レジスタ内の前記第１更新可
    能アドレス値が、前記第２アドレス・レジスタ内の前記
    第２更新可能アドレス値と異なる時の、前記第１カウン
    タ・レジスタおよび前記第２カウンタ・レジスタへの更
    新の別々の書込と、 （ｉｉ）前記第１アドレス・レジスタ内の前記第１更新
    可能アドレス値が、前記第２アドレス・レジスタ内の前
    記第２更新可能アドレス値と同一である時の、前記第１
    カウンタ・レジスタおよび前記第２カウンタ・レジスタ
    への更新の同期書込とのためのコントローラとを含み、
    前記コントローラは、前記更新を両方のデコーダに共通
    のＳＴＣ値を書き込むか、または独立のＳＴＣ値を書き
    込むかを選択する、複数クロック・システム。
  21. 【請求項２１】前記コントローラが、前記第１更新可能
    アドレス値を、選択的に前記第２更新可能アドレス値と
    異なる値または同一の値にするために、前記第１アドレ
    ス・レジスタ内の前記第１更新可能アドレス値および前
    記第２アドレス・レジスタ内の前記第２更新可能アドレ
    ス値のうちの少なくとも１つを更新するための手段を含
    み、これによって、前記第１カウンタ・レジスタおよび
    前記第２カウンタ・レジスタへの更新の前記別々の書込
    （ｉ）と、前記第１カウンタ・レジスタおよび前記第２
    カウンタ・レジスタへの更新の前記同期書込（ｉｉ）と
    を可能にする、請求項２０のシステム。
  22. 【請求項２２】前記システムが、ＭＰＥＧ復号システム
    を含み、前記第１カウンタ・レジスタが、第１システム
    ・タイム・クロック（ＳＴＣ）レジスタを含み、前記第
    ２カウンタ・レジスタが、第２システム・タイム・クロ
    ック（ＳＴＣ）レジスタを含み、前記第１ＳＴＣレジス
    タが、ビデオ復号ＳＴＣレジスタを含み、前記第２ＳＴ
    Ｃレジスタが、オーディオ復号ＳＴＣレジスタを含む、
    請求項２０の複数クロック・システム。
  23. 【請求項２３】前記システムがさらに、システム・タイ
    ム・クロック（ＳＴＣ）カウントを有するＳＴＣカウン
    タを含み、前記コントローラがさらに、前記ＳＴＣカウ
    ントを周期的に読み取り、これに基づいて前記第１カウ
    ンタ・レジスタおよび前記第２カウンタ・レジスタを更
    新するための手段を含む、請求項２２のシステム。
  24. 【請求項２４】前記更新の別々の書込（ｉ）が、前記第
    １カウンタ・レジスタへの第１オフセットを伴う更新の
    供給と、前記第２カウンタ・レジスタへの第２オフセッ
    トを伴う更新の供給とを含み、前記更新の別々の書込
    が、ある書込アクセスでの前記第１カウンタ・レジスタ
    への前記第１オフセットを伴う前記更新の書込と、もう
    １つの書込アクセスでの前記第２カウンタ・レジスタへ
    の前記第２オフセットを伴う前記更新の書込とを含む、
    請求項２０のシステム。
  25. 【請求項２５】前記更新の同期書込（ｉｉ）がさらに、
    更新カウントに対する共通オフセットの供給と、前記第
    １カウンタ・レジスタおよび前記第２カウンタ・レジス
    タの両方への前記共通オフセットを伴う前記更新カウン
    トの単一書込アクセスでの書込とを含む、請求項２０の
    システム。
  26. 【請求項２６】第１カウンタ・レジスタに関連する第１
    アドレス・レジスタへの第１アドレス値の供給と、第２
    カウンタ・レジスタに関連する第２アドレス・レジスタ
    への第２アドレス値の供給とをコンピュータに行わせる
    ためのコンピュータ可読プログラム・コード手段と、 前記第１アドレス・レジスタに供給された前記第１アド
    レス値および前記第２アドレス・レジスタに供給された
    前記第２アドレス値それぞれに応じて、前記第１カウン
    タ・レジスタ内のカウント値および前記第２カウンタ・
    レジスタ内のカウント値の独立更新または同期更新のう
    ちの１つを、両方のデコーダに共通のＳＴＣ値を書き込
    むか、または独立のＳＴＣ値を書き込むかを選択してコ
    ンピュータに実行させるためのコンピュータ可読プログ
    ラム・コード手段とを含む、複数のレジスタの更新に使
    用するためのコンピュータ可読プログラム・コード手段
    をその中に有するコンピュータ使用可能媒体。
  27. 【請求項２７】複数の書込アクセスを使用する、複数の
    レジスタへの別々の更新の周期的な書込をコンピュータ
    に行わせるためのコンピュータ可読プログラム・コード
    手段と、 前記複数のレジスタ内の値を同期化するための、前記複
    数のレジスタへの単一の書込アクセスを使用する、前記
    複数のレジスタのそれぞれへの共通の更新の選択的な同
    時書込を両方のデコーダに共通のＳＴＣ値を書き込む
    か、または独立のＳＴＣ値を書き込むかを選択してコン
    ピュータに実行させるためのコンピュータ可読プログラ
    ム・コード手段とを含む、前記複数のレジスタの更新に
    使用するためのコンピュータ可読プログラム・コード手
    段ををその中に有するコンピュータ使用可能媒体。
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