JP3291786B2 - ブロック変換符号化データの伝送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタル画像信号
を小ブロックに分割し、ブロック毎に処理することによ
ってデータ量を圧縮するブロック変換符号の符号化デー
タを例えばディジタルＶＴＲによって記録／再生するの
に適用される伝送装置に関する。

【０００２】

【従来の技術】ディジタルビデオ信号を磁気テープ等の
記録媒体に記録する時には、その情報量が多いので、記
録／再生できる程度の伝送レイトを達成するために、高
能率符号化によって、ディジタルビデオ信号を圧縮する
のが普通である。高能率符号化としては、ディジタルビ
デオ信号を多数の小ブロックに分割し、ブロック毎に符
号化処理を行うＡＤＲＣ、ＤＣＴ（Discrete Cosine Tr
ansform)等が知られている。

【０００３】ＡＤＲＣは、例えば特開昭６１−１４４９
８９号公報に記載されているような、２次元ブロック内
に含まれる複数画素の最大値及び最小値により規定され
るダイナミックレンジを求め、このダイナミックレンジ
に適応した符号化を行う高能率符号化である。ＤＣＴ
は、ブロックの画素をコサイン変換し、変換で得られた
係数データを再量子化し、さらに、可変長符号化するも
のである。さらに、ブロック毎の平均値と、ブロック内
の画素の平均値に対する差をベクトル量子化する符号化
方法も提案されている。

【０００４】ブロック変換符号化で得られる符号化出力
は、同等の重要度を有していない。ＡＤＲＣでは、ダイ
ナミックレンジ情報が再生側で分からないと、そのブロ
ックの全ての画素にエラーが伝搬するので、ブロック毎
に検出されるダイナミックレンジ情報は、画素毎のコー
ド信号に比して重要度が高い。ＡＤＲＣの一つのタイプ
として、ダイナミックレンジに適応して量子化ビット数
を可変するものでは、ダイナミックレンジがエラーであ
ると、そのブロックの量子化ビット数が受信側で分から
なくなる。その結果、そのブロックと他のブロックとの
データの境界が不明となり、エラーが他のブロックにま
で伝搬する。ＤＣＴの場合では、ＤＣＴで発生した係数
データ中で、直流分は、交流分に比して重要度が高い。
さらに、ＤＰＣＭの場合のリフレッシュデータも重要語
の一つである。

【０００５】

【発明が解決しようとする課題】ブロック符号化の出力
を例えばディジタルＶＴＲで記録／再生する時に、エラ
ー訂正符号によって、記録／再生時のエラーに対して保
護を行っている。エラー訂正符号の能力で訂正できない
エラーが重要語に関して発生すると、そのブロックの全
体にエラーが伝搬していた。その対策として、同じ重要
語を２回、バーストエラーの影響を受けない程度、離れ
た位置に記録することも行われているが、冗長度が増大
し、圧縮効率が下がってしまう。

【０００６】重要語がエラーのブロックに関しては、重
要語のエラーを周辺ブロックと注目ブロックとの空間的
な相関に基づいて、統計的な手法によって推定してい
る。より具体的には、そのブロックの符号化値と周辺ブ
ロックの境界の復号値とを使用した最小自乗法でエラー
ブロックの重要語を推定したり、周辺ブロックの境界デ
ータの最大値および最小値でこれを推定する。そして、
推定された重要語を使用して復号を行っている。この重
要語の推定は、精度が高いとしても、完全に元の重要語
を復元できるわけではない。然も、重要語の推定の前提
として、データのブロック毎の切出しが正しくされるこ
とが必要で、ブロック間に及ぶ伝搬エラーの発生に対し
て、重要語を推定することができない。

【０００７】従って、この発明の目的は、冗長度の増大
を抑えながら、重要語あるいは量子化データのエラーを
訂正することができるブロック変換符号化データの伝送
装置を提供することにある。

【０００８】

【課題を解決するための手段】請求項１の発明は、複数
の画素からなるブロック毎にブロック符号化を行うこと
で得られた符号化データであって、復号のための重要度
が高い重要語を含む符号化データを含む伝送データを伝
送するブロック変換符号化データの伝送装置において、
複数のブロックからなるマクロブロックを設定するマク
ロブロック化手段と、 マクロブロック内の複数のブロッ
クの夫々の重要語と、他のマクロブロック内の少なくと
も一つのブロックの重要語との合成値をマクロブロック
毎に算出する合成値算出手段とを有し、 伝送データが上
記ブロックの夫々の重要語と上記合成値とを含むと共
に、合成値算出手段で用いた重要語と異なる上記チャネ
ルに上記合成値が配置されることを特徴とするブロック
変換符号化データの伝送装置である。

【０００９】請求項２の発明は、マクロブロックがｎ個
のブロックからなり、マクロブロック内の第１番目から
第ｎ番目の重要語に対して、他のマクロブロック内の第
１番目から第ｎ番目の中で選択されたものが合成され、
選択されるものを規則的に変化させることを特徴とする
ものである。

【００１０】請求項３の発明は、複数の画素からなるブ
ロック毎にブロック符号化を行うことで得られた符号化
データであって、複数のデータを含む符号化データが生
成され、更に複数のデータの合成値が算出され、符号化
データと合成値とを含む伝送データを受信するブロック
変換符号化データの伝送装置において、エラーであるデ
ータを示すエラー指示手段と、合成値からエラーでない
データを減算した減算データを算出する手段と、複数の
データに基づいて、エラーと示されたデータに対応する
データ補間値を算出する補間手段と、複数のデータ補間
値と減算データとに基づいて、補正値を算出する補正手
段とを有し、エラーであるデータが一つである場合は、
演算データをエラーであるデータの正しい値とし、エラ
ーであるデータが複数ある場合は、複数の補正値の夫々
をエラーであるデータの正しい値とすることを特徴とす
るブロック変換符号化データの伝送装置である。

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【作用】ＡＤＲＣの場合の重要語は、ダイナミックレン
ジＤＲおよび最小値ＭＩＮである。ｎ個のダイナミック
レンジＤＲの加算値、ｎ個の最小値ＭＩＮの加算値を伝
送データ中に挿入する。これらのＤＲ、ＭＩＮの一つが
エラーであって、加算値および他の重要語がエラーでな
いときには、受信側で正しい重要語を再生できる。同じ
重要語を複数回、記録するのに比して冗長度を下げるこ
とができる。

【００１６】

【実施例】以下、この発明によるの一実施例について説
明する。図１は、この一実施例、すなわち、ディジタル
ＶＴＲの信号処理の概略的構成を示す。１で示す入力端
子からディジタルビデオ信号が供給される。この入力信
号は、１画素が例えば８ビットデータのものである。入
力ディジタルビデオ信号がブロック化回路２に供給され
る。この実施例では、ブロック化回路２では、１フレー
ムの有効領域が（４×４）画素、（８×８）画素等の大
きさのブロックに分割される。

【００１７】ブロック化回路２からのブロックの順序に
走査変換されたディジタルビデオ信号がＡＤＲＣエンコ
ーダ３に供給される。ＡＤＲＣエンコーダ３は、ブロッ
ク毎に画素データを圧縮符号化する。ＡＤＲＣエンコー
ダ３の符号化出力がマクロブロック化回路４に供給され
る。ブロック化回路２で構成されるＡＤＲＣブロックの
複数個を集めたものがマクロブロックである。

【００１８】ＡＤＲＣエンコーダ３では、各ブロックの
ダイナミックレンジＤＲと最小値ＭＩＮとが検出され、
最小値ＭＩＮが除去されたビデオデータが量子化ステッ
プで再量子化される。４ビット固定長のＡＤＲＣの場合
では、ダイナミックレンジＤＲを1/16とすることによっ
て、量子化ステップΔが得られる。この量子化ステップ
Δで、最小値が除去されたビデオデータが除算され、商
を切り捨てにより整数化した値が量子化データＤＴとさ
れる。ダイナミックレンジＤＲ、最小値ＭＩＮおよび量
子化データがＡＤＲＣエンコーダ３の出力データであ
る。各ブロックに重要語として、ダイナミックレンジＤ
Ｒおよび最小値ＭＩＮが発生する。

【００１９】マクロブロック化回路４からは、マクロブ
ロックの符号化データが発生する。マクロブロックの量
子化データＤＴがエラー訂正エンコーダ５に供給され
る。マクロブロックのダイナミックレンジＤＲおよび最
小値ＭＩＮが加算回路６に供給される。加算回路６は、
マクロブロック内の複数個のダイナミックレンジＤＲの
加算値ＤＲΣとＭＩＮΣとを発生する。

【００２０】これらの加算値がメモリ７および８をそれ
ぞれ介して混合回路９、１０に供給される。混合回路
９、１０は、加算回路６を単に通過した元の重要語（Ｄ
Ｒ、ＭＩＮ）が供給される。混合回路９、１０の出力が
エラー訂正エンコーダ５に供給される。

【００２１】ＡＤＲＣエンコーダ３の出力データがエラ
ー訂正エンコーダ５に供給される。エラー訂正エンコー
ダ５は、エラー訂正符号のパリティを発生する。エラー
訂正符号としては、例えばデータのマトリクス状配列の
水平方向および垂直方向のそれぞれに対してエラー訂正
符号化を行う積符号を採用することができる。符号化デ
ータおよびパリティに対して、シンク（ＳＹＮＣ）ブロ
ック同期信号およびＩＤ信号が付加される。シンクブロ
ックが連続する記録データがチャンネルエンコーダ１１
に供給され、直流分を低減させるためのチャンネル符号
化の処理を受ける。

【００２２】チャンネルエンコーダ１１の出力データが
ヘッドインターリーブ回路１２に供給される。ヘッドイ
ンターリーブ回路１２の出力には、６チャンネルの記録
データが発生する。ヘッドインターリーブ回路１２の各
チャンネルの記録データが記録アンプ１３を介して回転
ヘッドＨ１〜Ｈ６に供給される。ヘッドインターリーブ
回路１２は、チャンネル間で記録データのインターリー
ブを行う。回転ヘッドＨ１〜Ｈ６により磁気テープＴ上
に、同時に６本のトラックが形成される。

【００２３】図２は、磁気テープＴ上に形成される記録
パターンである。ヘッドＨ１〜Ｈ６のそれぞれと対応す
る斜めのトラックに対して、チャンネル１（ＣＨ１）〜
ＣＨ６の符号が付されている。

【００２４】この一実施例では、図３に示すように、一
つのＡＤＲＣブロックが（４×８）画素の大きさとされ
る。１フィールドの画像の有効領域が（２４０ライン×
７２０画素）とすると、図４に示すように、１フィール
ド内で、（６０×９０）ＡＤＲＣブロックが形成され
る。ここで、マクロブロックの大きさを（2 ×２＝４）
ＡＤＲＣブロックとすると、加算回路６は、次の加算を
行い、加算値ＤＲΣ、ＭＩＮΣを発生する。

【００２５】 ＤＲΣ＝ＤＲ１＋ＤＲ２＋ＤＲ３＋ＤＲ４ ＭＩＮΣ＝ＭＩＮ１＋ＭＩＮ２＋ＭＩＮ３＋ＭＩＮ４ 各重要語が８ビットの場合では、１０ビットの加算値が
発生する。

【００２６】ヘッドインターリーブ回路１２では、図４
に示すように、４個の重要語とその加算値とが別々のチ
ャンネルに分配される。例えば図４の左上コーナのある
一つのマクロブロックの４個のＡＤＲＣブロックの各符
号化出力がＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４に記録され
る場合に、これらのＡＤＲＣブロックの重要語を上述の
ように加算して得られる加算値ＤＲΣ、ＭＩＮΣが次の
マクロブロック（右側のマクロブロック）の最初のチャ
ンネル（ＣＨ６）に記録する。

【００２７】このようにすると、４個の重要語とその加
算値とが別個のチャンネルに記録され、あるチャンネル
例えば第１チャンネルの全体がヘッドクロッグで再生で
きなくなっても、次のようにして、第１チャンネルの重
要語を訂正することができる。 ＤＲ１＝ＤＲΣ−ＤＲ２−ＤＲ３−ＤＲ４ ＭＩＮ１＝ＭＩＮΣ−ＭＩＮ２−ＭＩＮ３−ＭＩＮ４

【００２８】従来の各ブロックの重要語を２回、記録す
る時には、１ＡＤＲＣブロック当りで１６ビットの付加
が必要である。一方、この発明は、１マクロブロック当
りで２０ビットの付加が必要であるから、１ＡＤＲＣブ
ロックでは、５ビットの付加で良く、然も、完全に基に
戻すことができる。

【００２９】次に、図５を参照して図１の記録回路と対
応する再生回路について説明する。磁気テープＴから６
個の回転ヘッドＨ１〜Ｈ６により再生された各チャンネ
ルの再生データは、再生アンプ１４を介してヘッドディ
インターリーブ回路１５に供給される。この回路１５に
おいて、記録側のヘッドインターリーブ回路１２による
インターリーブ処理が戻される。

【００３０】ヘッドディインターリーブ回路１５の出力
データがチャンネルデコーダ１６に供給され、チャンネ
ル符号化の復号がなされる。チャンネルデコーダ１６の
出力データがエラー訂正回路１７に供給され、積符号の
復号がされる。エラー訂正回路１７から発生する出力デ
ータには、再生データの他にエラー訂正した後のエラー
の有無を示すエラーフラグが含まれる。

【００３１】エラー訂正回路１７の出力データ中の重要
語ＤＲ、ＭＩＮが上述のアルゴリズムによって訂正され
る。マクロブロックのダイナミックレンジＤＲが分離回
路１８に供給される。分離回路１８は、加算値ＤＲΣと
ＤＲｉとを分離する。分離回路１８からの加算値ＤＲΣ
およびエラーフラグがラッチ１９にラッチされ、ＤＲｉ
およびエラーフラグがメモリ２０に取り込まれる。

【００３２】ラッチ１９からの加算値ＤＲΣがゲート回
路２１を介して演算回路２５に供給され、エラーフラグ
が検出回路２２に供給され、検出回路２２の出力がゲー
ト回路２１および演算回路２５に供給される。メモリ２
０からのＤＲｉおよびエラーフラグも、同様に、ゲート
回路２３および検出回路２４に供給され、ゲート回路２
３が検出回路２４からの検出信号で制御され、ゲート回
路２３および検出回路２４の出力信号が演算回路２５に
供給される。

【００３３】上述のダイナミックレンジＤＲに関する訂
正を行うための構成と、同様の構成が最小値ＭＩＮに関
する訂正のために設けられている。最小値ＭＩＮに関す
る回路ブロックに対しては、ダイナミックレンジＤＲに
関する回路ブロックの参照数字に１０加えた参照数字を
付して、その説明を省略する。

【００３４】演算回路２５からの訂正後のダイナミック
レンジと、演算回路３５からの訂正後の最小値ＭＩＮ
と、エラー訂正回路１７からのコード信号ＤＴとがマク
ロブロック分解回路２６に供給される。マクロブロック
分解回路２６によりＡＤＲＣブロック毎の再生データに
分解される。各ＡＤＲＣブロックの再生データがＡＤＲ
Ｃデコーダ２７に供給され、ＡＤＲＣの復号処理を受け
る。

【００３５】ＡＤＲＣ復号の場合、量子化コードのビッ
ト数を４ビットとする時に、各画素の復号値Ｌｉを発生
する。この復号値Ｌｉは次式で表される。 Ｌｉ＝〔（ＤＲ／２⁴ ）×ｘｉ＋ＭＩＮ＋０．５〕 ＝〔Δ×ｘｉ＋ＭＩＮ＋０．５〕

【００３６】但し、ｘｉはコード信号の値、Δは量子化
ステップ、〔 〕はガウス記号である。上式の〔 〕内
の演算を例えばＲＯＭで実現し、最小値ＭＩＮの加算を
行う構成をＡＤＲＣデコーダ２７が有している。

【００３７】ＡＤＲＣデコーダ２７の出力データがブロ
ック分解回路２８に供給される。ブロック分解回路２８
によって、データの順序がブロックの順序からラスター
走査の順序へ戻される。ブロック分解回路２８の出力端
子２９に再生データが得られる。必要に応じて、この出
力端子２９には、エラー修整回路が設けられている。こ
のエラー修整回路は、画素単位でエラーであるデータを
周辺の画素データで補間する。

【００３８】図６は、ゲート回路２１、２３と演算回路
２５の一例を示す。入力端子４１には、ＤＲｉが供給さ
れ、入力端子４２に検出回路２４からの検出信号が供給
され、入力端子４３に加算値ＤＲΣが供給され、入力端
子４４に検出回路２２からの検出信号が供給される。ゲ
ート回路２３からのＤＲｉが累算回路４７および配列制
御回路４８に供給され、累算回路４７の累算出力および
ゲート回路２１の出力が減算回路４９に供給される。こ
の減算回路４９の出力が配列制御回路４８に供給され
る。配列制御回路４８の出力端子５０に訂正後の重要語
（ダイナミックレンジＤＲ）が取り出される。

【００３９】一例として、ＤＲ１〜ＤＲ４の中でＤＲ３
がエラーの場合には、図７に示すように、ゲート回路２
３にＤＲ３の位置でハイレベルとなる検出信号が供給さ
れる。ゲート回路２３は、制御信号がハイレベルの時
に、オフとなり、累算回路４７および配列制御回路４８
には、ＤＲ３以外のＤＲｉが供給される。ここでは、Ｄ
ＲΣにエラーがないものとしているので、ＤＲΣは、ゲ
ート回路２１を通過する。

【００４０】累算回路４７は、累算出力（ＤＲ１＋ＤＲ
２＋ＤＲ４）を発生する。従って、減算回路４９は、Ｄ
ＲΣ１からこの累算出力を減算し、その出力に正しいＤ
Ｒ３を発生する。配列制御回路４８は、元のＤＲｉ中の
ＤＲ３を訂正後のものにすげ替えて出力する。最小値Ｍ
ＩＮに関しても、演算回路３５において、エラーである
ＭＩＮが上述と同様に訂正される。訂正できる場合は、
加算値が正しく、この加算値を形成するための複数の重
要語の中で一つのみがエラーの場合である。

【００４１】上述の一実施例では、マクロブロックの大
きさが（２×２）の４個のＡＤＲＣブロックとされてい
る。このマクロブロックの大きさを適宜、変えることが
可能である。また、加算値とそれを構成する複数の重要
語を複数のチャンネル内で、離れた位置に記録して、同
一チャンネル内のバーストエラーに対する訂正能力を高
くすることもできる。例えばマクロブロックが１６ＡＤ
ＲＣブロックで構成し、６チャンネル並列記録の例であ
れば、次のように、１２ビットの加算値を生成する。 ＤＲΣ＝ＤＲ１＋ＤＲ２＋・・・・＋ＤＲ１６ ＭＩＮΣ＝ＭＩＮ１＋ＭＩＮ２＋・・・＋ＭＩＮ１６

【００４２】そして、ＤＲ１〜ＤＲ６、ＭＩＮ１〜ＭＩ
Ｎ６をチャンネル（ＣＨ１）〜ＣＨ６にそれぞれ記録
し、次に、ＤＲ７〜ＤＲ１２、ＭＩＮ７〜ＭＩＮ１２を
チャンネル（ＣＨ１）〜ＣＨ６にそれぞれ記録し、ＤＲ
１３〜ＤＲ１６をＣＨ１〜ＣＨ４にそれぞれ記録し、加
算値をＣＨ５に記録する。１ＡＤＲＣブロック当りで、
１．５ビットの増加ですむ。このように、マクロブロッ
クを大きくすると、テープの傷等のバーストエラーの場
合に、冗長度の増加を抑えながら、重要語を完全に元の
値に戻すことが可能である。

【００４３】上述のように、単純加算で発生した合成値
を記録する時には、ビット数が８ビットから１０ビット
のように増大する。この問題を避けるための一つの方法
は、加算値の平均値（８ビット）を記録することであ
る。平均値の場合には、端数を丸めることによる誤差が
発生する。誤差の問題を解決するのに、平均値を形成す
る時に、複数の重要語を重み付け加算した値の平均値を
形成する。

【００４４】マクロブロックが４個のＡＤＲＣブロック
で構成される時には、次式で合成値が生成される。最小
値ＭＩＮも同様である。 ＤＲΣ＝（ＤＲ１×2 ＋ＤＲ２×１＋ＤＲ３×１＋ＤＲ４×１）／５

【００４５】図８は、この演算を行うための構成の一例
である。入力端子５１にＤＲｉが供給され、２倍にする
ための回路５２および１倍の回路５３（単に、バッファ
機能を有する）にこのＤＲｉが供給される。回路５２お
よび５３の出力がスイッチング回路５４の二つの入力端
子に供給され、スイッチング回路５４が端子５５からの
制御信号で制御される。

【００４６】スイッチング回路５４は、図９に示すよう
に、ＤＲ１のタイミングでは、回路５２の出力を選択
し、それ以外では、回路５３の出力を選択する。スイッ
チング回路５４の出力が累算回路５６に供給され、出力
端子５７に上述の重み付け加算された合成値が得られ
る。累算回路５６の出力に図示せずも、累算結果を１／
５にする回路が接続される。

【００４７】重み付け加算値の平均値を形成する時に、
重み付け係数が大きくされる重要語は、他の重要語と比
してより重要なものである。例えば４個のＡＤＲＣブロ
ックを形成する時に、第１のＡＤＲＣブロックは、フレ
ーム内の画素データからなり、第２のＡＤＲＣブロック
は、第１および第２のＡＤＲＣブロックに含まれる画素
値の差分で構成され、第３および第４のＡＤＲＣブロッ
クも、同様に差分値で構成される時には、もとの画素値
を有する画素で構成される第１のＡＤＲＣブロックから
発生した重要語ＤＲ１、ＭＩＮ１が重視される。

【００４８】さらに、重要語の複数の加算値を形成する
時に、加算値を構成する重要語が一部、重複するように
しても良い。図１０および図１１は、そのような例を示
す。図１１に示すように、上下に隣接する二つのマクロ
ブロックを考える。各ＡＤＲＣブロックから発生した重
要語を同一番号で表すと、次のように合成値が形成され
る。

【００４９】 ＤＲΣ＝ＤＲ１＋ＤＲ２＋ＤＲ３＋ＤＲ４＋ＤＲ１´ ＤＲΣ´＝ＤＲ１´＋ＤＲ２´＋ＤＲ３´＋ＤＲ４´＋ＤＲ１ 最小値ＭＩＮについても同様である。このようにする
と、ＤＲ１とＤＲ２とがエラーとなっても、他のデータ
が正しければこれを訂正できる。ここでは、ＤＲ１およ
びＤＲ１´が重複しているが、重複させるＤＲを規則的
に異ならせるようにしても良い。

【００５０】図１０を参照して、上述の合成値を生成す
るための回路構成の一例を説明する。ＡＤＲＣデコーダ
からの符号化出力がマクロブロック化回路４に供給され
る。マクロブロック毎に、ダイナミックレンジＤＲ、最
小値ＭＩＮ、量子化データＤＴが回路４から出力され
る。ダイナミックレンジＤＲおよび最小値ＭＩＮが合成
値生成回路６０ａおよび６０ｂにそれぞれ供給される。

【００５１】合成値生成回路６０ａについて説明する
と、同時化回路６５によって、図１１のように、上下に
隣接する二つのマクロブロックのタイミングが揃えられ
る。すなわち、同時化回路６５の一方の出力端子には、
１〜４のＡＤＲＣブロックからなるマクロブロックのダ
イナミックレンジＤＲが出力され、その他方の出力端子
には、１´〜４´のＡＤＲＣブロックからなるマクロブ
ロックのダイナミックレンジＤＲ´が出力される。同時
化回路６５は、４ラインメモリで構成される。

【００５２】一方のマクロブロックのＤＲが加算回路６
６およびゲート回路７０に供給され、他方のマクロブロ
ックのＤＲ´が加算回路６９およびゲート回路６７に供
給される。ゲート回路６７および７０には、端子６８お
よび７１からそれぞれ制御信号が供給される。ゲート回
路７０には、図１２に示すように、ＤＲ１のみを通過さ
せる制御信号が供給される。ゲート回路６７には、図示
しないが、ＤＲ１´のみを通過させる制御信号が供給さ
れる。

【００５３】従って、加算回路６６は、（ＤＲ１＋ＤＲ
２＋ＤＲ３＋ＤＲ４＋ＤＲ１´）の加算結果を発生し、
加算回路６９は、（ＤＲ１´＋ＤＲ２´＋ＤＲ３´＋Ｄ
Ｒ４´＋ＤＲ１）の加算結果を発生する。加算回路６６
の出力が１マクロブロックの遅延量の遅延回路７２を介
して混合回路７３に供給され、混合回路７３によって、
非遅延信号と混合される。同様に、加算回路６９の出力
が遅延回路７４および混合回路７５によって、次のマク
ロブロックの最初のＡＤＲＣブロックのタイミングに合
成値が混合される。

【００５４】混合回路７３の出力が再配列回路７６に供
給され、混合回路７５の出力が遅延回路７７を介して再
配列回路７６に供給される。遅延回路７７は、２ライン
の遅延量である。そして、再配列回路７６の出力端子６
２には、重要語とその合成値とからなる出力データが発
生する。

【００５５】最小値ＭＩＮに関しても、上述と同様の合
成値生成回路６０ｂが設けられている。そして、出力端
子６３に最小値ＭＩＮとその合成値とが取り出される。
量子化コードＤＴは、時間合わせ用の遅延回路６１を介
して出力端子６４に導かれる。

【００５６】さらに、重要語の上位の複数ビットを集め
て加算値とすることで、画質の劣化がなしに、加算値の
ビット数の増加を抑えられる。例えばマクロブロックが
１６ＡＤＲＣブロックの例では、単純加算の場合には、
加算値が８ビットから１２ビットに増加する。ここで、
１６個の直流分の上位４ビットを集めると、加算値が８
ビットのままとすることができる。ＭＳＢから下位側に
向かって選択するビット数を少なくすると、精度が低下
するが、正しい値に近い値を復元できる。

【００５７】図１３および図１４は、上位４ビットから
加算値を形成するための説明に用いるものである。図１
３は、ダイナミックレンジＤＲについての構成のみを示
している。マクロブロック化回路４からのダイナミック
レンジＤＲがゲート回路８１に供給される。ゲート回路
８１は、入力端子８２からの制御信号で制御される。ゲ
ート回路８１の出力が累算回路８３に供給される。

【００５８】図１４は、ゲート回路８１を制御するため
に、入力端子８２からの制御信号である。ＤＲ１、ＤＲ
２、ＤＲ３、ＤＲ４、・・・がビットシリアルで、ゲー
ト回路８１に供給され、制御信号がその上位４ビットの
期間で、ハイレベルとなる。この期間でのみ、ゲート回
路８１がオンし、累算回路８３は、上位４ビットの加算
値を発生する。

【００５９】さらに、重要語に限らず、ある画像データ
の画素データの加算値を形成するようにしても良い。図
１５は、（４×４）のＡＤＲＣブロックの構成を示し、
各画素の量子化データＤＴ（４ビット）に対する参照番
号が付されている。すなわち、 ＤＴΣ＝ＤＴ１＋ＤＴ２＋ＤＴ３・・・・ＤＴ１５＋Ｄ
Ｔ１６ によって、加算値が形成され、この量子化データの加算
値ＤＴΣも伝送される。

【００６０】この方法によると、一つのＡＤＲＣブロッ
クで発生した、ＤＲ、ＭＩＮ、ＤＴΣ、量子化データを
伝送することによって、量子化データの一つのエラーを
訂正することができる。さらに、２個の量子化データの
エラーは、補間することができる。例えばＤＴ７´およ
びＤＴ１０´がエラーである時には、まず、周囲の画素
データからの補間値を形成する。すなわち、 ＤＴ７＊＝（ＤＴ３＋ＤＴ６＋ＤＴ８＋ＤＴ１１）／４ ＤＴ１０＊＝（ＤＴ６＋ＤＴ７＋ＤＴ１１＋ＤＴ１４）／４ （＊が補間値を意味する。）そして、これらの補間値の
比例関係を求め、加算値ＤＴΣをこの比例関係で配分す
る。このようにすれば、良好な補間を行うことができ
る。

【００６１】

【発明の効果】この発明は、複数の重要語の加算値を記
録しているので、加算値を記録することにより、冗長度
がやや増大するが、同一の重要語を複数回、記録するの
と比べれば、冗長度が低い利点がある。

【図面の簡単な説明】

【図１】この発明を適用することができるディジタルＶ
ＴＲの記録回路の一例のブロック図である。

【図２】この発明の一実施例における記録パターンの一
例を示す略線図である。

【図３】この発明の一実施例におけるＡＤＲＣブロック
の構成の一例を示す略線図である。

【図４】この発明の一実施例におけるマクロブロックの
構成の一例を示す略線図である。

【図５】この発明を適用することができるディジタルＶ
ＴＲの再生回路の一例のブロック図である。

【図６】この発明の一実施例における加算値生成回路の
一例のブロック図である。

【図７】この発明の一実施例における合成値生成回路の
一例の説明のためのタイミング図である。

【図８】合成値生成回路の他の例のブロック図である。

【図９】合成値生成回路の他の例の説明のためのタイミ
ング図である。

【図１０】合成値生成回路のさらに他の例のブロック図
である。

【図１１】合成値生成回路のさらに他の例の説明のため
の略線図である。

【図１２】合成値生成回路のさらに他の例の説明のため
のタイミング図である。

【図１３】合成値生成回路のよりさらに他の例のブロッ
ク図である。

【図１４】合成値生成回路のよりさらに他の例の説明の
ためのタイミング図である。

【図１５】量子化データに適用される合成値生成回路の
説明のための略線図である。

【符号の説明】

３ ＡＤＲＣエンコーダ ４ マクロブロック化回路 ６ 加算回路 １２ ヘッドインターリーブ回路

フロントページの続き (56)参考文献 特開 昭63−256080（ＪＰ，Ａ) 特開 平１−125186（ＪＰ，Ａ) 特開 平２−264531（ＪＰ，Ａ) 特開 昭60−93679（ＪＰ，Ａ) 特開 平２−219387（ＪＰ，Ａ) 特開 平２−290380（ＪＰ，Ａ) 特開 昭62−163432（ＪＰ，Ａ) 特開 平３−49384（ＪＰ，Ａ) 特開 平３−179922（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 7/24 - 7/68

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数の画素からなるブロック毎にブロッ
   ク符号化を行うことで得られた符号化データであって、
   復号のための重要度が高い重要語を含む上記符号化デー
   タを含む伝送データを複数のチャンネルによって伝送す
   るブロック変換符号化データの伝送装置において、複数の上記ブロックからなるマクロブロックを設定する
   マクロブロック化手段と、 上記マクロブロック内の複数の上記ブロックの夫々の上
   記重要語と、他の上記マクロブロック内の少なくとも一
   つの上記ブロックの上記重要語との合成値を上記マクロ
   ブロック毎に算出する合成値算出手段とを有し、 上記伝送データが上記ブロックの夫々の上記重要語と上
   記合成値とを含むと共に、上記合成値算出手段で用いた
   重要語と異なる上記チャネルに上記合成値が配置される
   ことを 特徴とするブロック変換符号化データの伝送装
   置。
2. 【請求項２】 上記マクロブロックがｎ個の上記ブロッ
   クからなり、上記マクロブロック内の第１番目から第ｎ
   番目の上記重要語に対して、上記他のマクロブロック内
   の上記第１番目から第ｎ番目の中で選択されたものが合
   成され、上記選択されるものを規則的に変化させること
   を特徴とする請求項１記載のブロック変換符号化データ
   の伝送装置。
3. 【請求項３】 複数の画素からなるブロック毎にブロッ
   ク符号化を行うことで得られた符号化データであって、
   複数のデータを含む上記符号化データが生成され、更に
   複数の上記データの合成値が算出され、上記符号化デー
   タと上記合成値とを含む伝送データを受信するブロック
   変換符号化データの伝送装置において、 エラーであるデータを示すエラー指示手段と、 上記合成値からエラーでない上記データを減算した減算
   データを算出する手段と、 複数のデータに基づいて、エラーと示された上記データ
   に対応するデータ補間値を算出する補間手段と、 複数の上記データ補間値と上記減算データとに基づい
   て、補正値を算出する補正手段とを有し、 エラーであるデータが一つである場合は、上記演算デー
   タを上記エラーであるデータの正しい値とし、 エラーであるデータが複数ある場合は、複数の上記補正
   値の夫々を上記エラーであるデータの正しい値とするこ
   とを特徴とするブロック変換符号化データの伝送装置。