JP3280405B2 - 論理レベル制御回路 - Google Patents
論理レベル制御回路Info
- Publication number
- JP3280405B2 JP3280405B2 JP30089091A JP30089091A JP3280405B2 JP 3280405 B2 JP3280405 B2 JP 3280405B2 JP 30089091 A JP30089091 A JP 30089091A JP 30089091 A JP30089091 A JP 30089091A JP 3280405 B2 JP3280405 B2 JP 3280405B2
- Authority
- JP
- Japan
- Prior art keywords
- logic level
- control circuit
- transistor device
- level control
- bias voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、大略、相補的金属酸化
物半導体（ＣＭＯＳ）装置に関するものであって、更に
詳細には、供給電圧レベルを一層高くし従ってダイナミ
ックレンジを一層大きくすることを可能とするために、
高密度ＣＭＯＳ回路形態における衝撃イオン化を除去す
る技術に関するものである。
物半導体（ＣＭＯＳ）装置に関するものであって、更に
詳細には、供給電圧レベルを一層高くし従ってダイナミ
ックレンジを一層大きくすることを可能とするために、
高密度ＣＭＯＳ回路形態における衝撃イオン化を除去す
る技術に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ技術が進化して高密度プロセス
となると、その技術に関する主要な制限事項は、Ｎ型Ｍ
ＯＳトランジスタに対する許容可能なドレイン対ソース
電圧（Ｖds）となっている。この制限は、接合が浅く／
シャープであり且つゲート酸化膜が薄く、そのために衝
撃イオン化を発生させるという原因により、典型的に５
Ｖである。従って、＋５Ｖと−５Ｖとの間のスイッチン
グ過渡状態期間中に発生する衝撃イオン化のために、サ
ブミクロンプロセスにおいては信頼性の問題が発生す
る。
となると、その技術に関する主要な制限事項は、Ｎ型Ｍ
ＯＳトランジスタに対する許容可能なドレイン対ソース
電圧（Ｖds）となっている。この制限は、接合が浅く／
シャープであり且つゲート酸化膜が薄く、そのために衝
撃イオン化を発生させるという原因により、典型的に５
Ｖである。従って、＋５Ｖと−５Ｖとの間のスイッチン
グ過渡状態期間中に発生する衝撃イオン化のために、サ
ブミクロンプロセスにおいては信頼性の問題が発生す
る。
【０００３】多くの混合型アナログ／デジタル集積回路
は、インターフェースの目的のために、０Ｖと−５Ｖの
両方の論理低レベルを必要とする。従って、この条件を
充足させるための論理構成は、サブミクロンプロセスに
対し衝撃イオン化問題を発生させる。衝撃イオン化は、
主にＮチャンネルＭＯＳ装置において発生する現象であ
る。供給電圧が５Ｖを超えてその装置の許容可能なＶds
を超える点まで増加されると、電子の移動度は、ドレイ
ンにおいて衝突が発生するようなものとなる。この様な
衝突は、半導体結晶をイオン化させ且つ電子／ホール対
を発生させる。図１（Ａ）及び（Ｃ）に示した如く、こ
の現象が発生すると、ドレイン対基板電流は、通常のリ
ーク電流を超えて増加し、全体的なドレイン電流に貢献
することとなる。このことは、装置に損傷を与えるばか
りか、飽和された装置適用に対し出力インピーダンスを
減少させる。
は、インターフェースの目的のために、０Ｖと−５Ｖの
両方の論理低レベルを必要とする。従って、この条件を
充足させるための論理構成は、サブミクロンプロセスに
対し衝撃イオン化問題を発生させる。衝撃イオン化は、
主にＮチャンネルＭＯＳ装置において発生する現象であ
る。供給電圧が５Ｖを超えてその装置の許容可能なＶds
を超える点まで増加されると、電子の移動度は、ドレイ
ンにおいて衝突が発生するようなものとなる。この様な
衝突は、半導体結晶をイオン化させ且つ電子／ホール対
を発生させる。図１（Ａ）及び（Ｃ）に示した如く、こ
の現象が発生すると、ドレイン対基板電流は、通常のリ
ーク電流を超えて増加し、全体的なドレイン電流に貢献
することとなる。このことは、装置に損傷を与えるばか
りか、飽和された装置適用に対し出力インピーダンスを
減少させる。
【０００４】軽度にドープした拡散（ＬＤＤ）又は増加
させた接合深さは従来公知である。これらの両方の技術
は、酸化物における電界を減少させ、ホットキャリア効
果を取除いている。しかしながら、これらの技術は、両
方とも、製造プロセスを複雑化させ且つＮチャンネル装
置の寸法を増加させる。別の技術としては、カスケード
技術を使用するものである。しかしながら、これらの技
術は、特別のバイアス回路を必要とする。
させた接合深さは従来公知である。これらの両方の技術
は、酸化物における電界を減少させ、ホットキャリア効
果を取除いている。しかしながら、これらの技術は、両
方とも、製造プロセスを複雑化させ且つＮチャンネル装
置の寸法を増加させる。別の技術としては、カスケード
技術を使用するものである。しかしながら、これらの技
術は、特別のバイアス回路を必要とする。
【０００５】上述した問題は、供給電圧を５Ｖへ制限し
ており、従ってＣＭＯＳアナログ回路に対する最大ダイ
ナミックレンジを減少させている。この効果が除去され
る場合には、より高いダイナミックレンジを得ることが
可能である。このことは、デジタル適用に対して必要と
される一層高い密度のＣＭＯＳプロセスを、高いダイナ
ミックレンジのＣＭＯＳアナログ回路と集積化させるこ
とを可能とし、技術における進歩を完全に利用すること
を可能とする。
ており、従ってＣＭＯＳアナログ回路に対する最大ダイ
ナミックレンジを減少させている。この効果が除去され
る場合には、より高いダイナミックレンジを得ることが
可能である。このことは、デジタル適用に対して必要と
される一層高い密度のＣＭＯＳプロセスを、高いダイナ
ミックレンジのＣＭＯＳアナログ回路と集積化させるこ
とを可能とし、技術における進歩を完全に利用すること
を可能とする。
【０００６】上述した如き問題を、装置の寸法を増加さ
せるような複雑な処理ステップを使用することにより解
決することが従来知られている。更に、特別のカスコー
ド回路を必要とするカスケードタイプの回路技術を使用
することも知られている。更に、Ｖdsが二つのデバイス
即ち装置を横断して等しく分割されるようにＭＯＳ装置
と直列して固定したゲート電圧を有する第二ＭＯＳ装置
を提供することは従来公知である。このことは、電圧の
振れを一層高いものとし且つ高い出力インピーダンスを
維持することを可能とし、その際に増幅器に対する利得
を高くし又電流源に対するインピーダンスを高くするこ
とを可能としている。ダイナミックレンジを２倍とする
ことが可能である。なぜならば、これら二つの装置がそ
れらの間で電圧を分割するからである。この方法は、１
９８８年４月５日に発行された米国特許第４，７３６，
１１７号（Ｗｉｅｓｅｒ）に開示されている。しかしな
がら、この特許に開示される結合型装置は、０Ｖと−５
Ｖの両方の基板バイアス電圧を使用する適用に対して使
用することは不可能である。
せるような複雑な処理ステップを使用することにより解
決することが従来知られている。更に、特別のカスコー
ド回路を必要とするカスケードタイプの回路技術を使用
することも知られている。更に、Ｖdsが二つのデバイス
即ち装置を横断して等しく分割されるようにＭＯＳ装置
と直列して固定したゲート電圧を有する第二ＭＯＳ装置
を提供することは従来公知である。このことは、電圧の
振れを一層高いものとし且つ高い出力インピーダンスを
維持することを可能とし、その際に増幅器に対する利得
を高くし又電流源に対するインピーダンスを高くするこ
とを可能としている。ダイナミックレンジを２倍とする
ことが可能である。なぜならば、これら二つの装置がそ
れらの間で電圧を分割するからである。この方法は、１
９８８年４月５日に発行された米国特許第４，７３６，
１１７号（Ｗｉｅｓｅｒ）に開示されている。しかしな
がら、この特許に開示される結合型装置は、０Ｖと−５
Ｖの両方の基板バイアス電圧を使用する適用に対して使
用することは不可能である。
【０００７】
【発明が解決しようとする課題】本発明は、上述した如
き従来技術の欠点を解消し、衝撃イオン化の影響を低下
させたＮチャンネルＣＭＯＳ装置を提供することを目的
とする。本発明の別の目的とするところは、衝撃イオン
化の影響を受けることを低下させ且つ装置寸法を増加さ
せるような複雑な処理ステップを必要とすることのない
ＮチャンネルＣＭＯＳ装置を提供することである。本発
明の更に別の目的とするところは、特別のバイアス技術
を必要とすることのないＮチャンネルＣＭＯＳ装置を提
供することである。本発明の更に別の目的とするところ
は、衝撃イオン化を減少させ、ＬＤＤの制限なしで０又
は−５Ｖの何れかの低レベルでバイアスさせることが可
能なＮチャンネルＣＭＯＳ装置を提供することである。
き従来技術の欠点を解消し、衝撃イオン化の影響を低下
させたＮチャンネルＣＭＯＳ装置を提供することを目的
とする。本発明の別の目的とするところは、衝撃イオン
化の影響を受けることを低下させ且つ装置寸法を増加さ
せるような複雑な処理ステップを必要とすることのない
ＮチャンネルＣＭＯＳ装置を提供することである。本発
明の更に別の目的とするところは、特別のバイアス技術
を必要とすることのないＮチャンネルＣＭＯＳ装置を提
供することである。本発明の更に別の目的とするところ
は、衝撃イオン化を減少させ、ＬＤＤの制限なしで０又
は−５Ｖの何れかの低レベルでバイアスさせることが可
能なＮチャンネルＣＭＯＳ装置を提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、論理レ
ベル制御回路が、ＣＭＯＳ集積回路におけるインパクト
イオン化即ち衝撃イオン化を防止している。このＣＭＯ
Ｓ集積回路の基板バイアス電圧は、この制御回路により
検知され、且つ検知されたバイアス電圧に応答して制御
信号が供給される。このバイアス電圧は、０Ｖ又は−５
Ｖの何れかとすることが可能である。このバイアス電圧
が０Ｖである場合には、制御信号は論理レベル１であ
る。一方、そのバイアス電圧が−５Ｖである場合には、
その制御信号は論理レベル０である。この制御信号は、
集積回路上の少なくとも１個の被制御装置のゲートへ印
加され、その被制御装置をターンオン又はオフさせて、
バイアス電圧に従って電圧レベルを選択的に分割乃至は
分圧する。
ベル制御回路が、ＣＭＯＳ集積回路におけるインパクト
イオン化即ち衝撃イオン化を防止している。このＣＭＯ
Ｓ集積回路の基板バイアス電圧は、この制御回路により
検知され、且つ検知されたバイアス電圧に応答して制御
信号が供給される。このバイアス電圧は、０Ｖ又は−５
Ｖの何れかとすることが可能である。このバイアス電圧
が０Ｖである場合には、制御信号は論理レベル１であ
る。一方、そのバイアス電圧が−５Ｖである場合には、
その制御信号は論理レベル０である。この制御信号は、
集積回路上の少なくとも１個の被制御装置のゲートへ印
加され、その被制御装置をターンオン又はオフさせて、
バイアス電圧に従って電圧レベルを選択的に分割乃至は
分圧する。
【０００９】
【実施例】図２を参照すると、本発明の一実施例に基づ
いて構成された論理レベル制御回路１０が示されてい
る。本発明の論理レベル制御回路１０は、衝撃イオン化
感受性プロセスにおける基板バイアス電圧（ＶBB）を検
知し且つその検知した基板バイアス電圧に応答して制御
信号を供給し、ＮチャンネルＣＭＯＳ装置における衝撃
イオン化を除去する。論理レベル制御回路１０における
制御信号を供給するために検知される基板バイアス電圧
レベルは０Ｖ及び−５Ｖである。
いて構成された論理レベル制御回路１０が示されてい
る。本発明の論理レベル制御回路１０は、衝撃イオン化
感受性プロセスにおける基板バイアス電圧（ＶBB）を検
知し且つその検知した基板バイアス電圧に応答して制御
信号を供給し、ＮチャンネルＣＭＯＳ装置における衝撃
イオン化を除去する。論理レベル制御回路１０における
制御信号を供給するために検知される基板バイアス電圧
レベルは０Ｖ及び−５Ｖである。
【００１０】論理レベル制御回路１０の基板バイアス電
圧ＶBBが０Ｖであると、制御回路１０の出力制御ライン
２４上に供給される制御信号は論理レベル１である。論
理レベル制御回路１０内の基板バイアス電圧ＶBBが−５
Ｖであると、出力制御ライン２４上の制御信号は論理レ
ベル０である。論理レベル制御回路１０の検知された基
板バイアス電圧ＶBBに応答して１又は０の何れかの論理
値を有する出力制御ライン２４上の制御信号は、論理レ
ベル制御回路１０を包含する集積回路上の任意のランダ
ムロジックを制御するために使用することが可能であ
る。
圧ＶBBが０Ｖであると、制御回路１０の出力制御ライン
２４上に供給される制御信号は論理レベル１である。論
理レベル制御回路１０内の基板バイアス電圧ＶBBが−５
Ｖであると、出力制御ライン２４上の制御信号は論理レ
ベル０である。論理レベル制御回路１０の検知された基
板バイアス電圧ＶBBに応答して１又は０の何れかの論理
値を有する出力制御ライン２４上の制御信号は、論理レ
ベル制御回路１０を包含する集積回路上の任意のランダ
ムロジックを制御するために使用することが可能であ
る。
【００１１】論理レベル制御回路１０によって検知され
たＶBBが０Ｖである場合には、トランジスタ装置１２は
常にオンである。なぜならば、トランジスタ装置１２の
ゲート２６は０ＶであるＶssへ接続されているからであ
る。更に、ＶBBが０Ｖである場合には、トランジスタ装
置１４及びトランジスタ装置１６の両方がターンオフす
る。なぜならば、ＶTは１Ｖの７／１０にほぼ等しく、
且つＶgBは０Ｖに等しいからである。トランジスタ装置
１４及びトランジスタ装置１６の両方がオフである場合
には、ターンオンされたトランジスタ装置１２によって
ライン２２は高状態へプルされる。従って、トランジス
タ装置１２によってライン２２が高状態へプルされる
と、高レベルがインバータ１８へ印加され、そのことは
その出力端にバイアスレベルを与える。インバータ１８
へ印加された高レベルは反転され、次いでインバータ２
０によって２度目の反転が行なわれ、出力ライン２４に
おいて高論理レベル出力が与えられる。
たＶBBが０Ｖである場合には、トランジスタ装置１２は
常にオンである。なぜならば、トランジスタ装置１２の
ゲート２６は０ＶであるＶssへ接続されているからであ
る。更に、ＶBBが０Ｖである場合には、トランジスタ装
置１４及びトランジスタ装置１６の両方がターンオフす
る。なぜならば、ＶTは１Ｖの７／１０にほぼ等しく、
且つＶgBは０Ｖに等しいからである。トランジスタ装置
１４及びトランジスタ装置１６の両方がオフである場合
には、ターンオンされたトランジスタ装置１２によって
ライン２２は高状態へプルされる。従って、トランジス
タ装置１２によってライン２２が高状態へプルされる
と、高レベルがインバータ１８へ印加され、そのことは
その出力端にバイアスレベルを与える。インバータ１８
へ印加された高レベルは反転され、次いでインバータ２
０によって２度目の反転が行なわれ、出力ライン２４に
おいて高論理レベル出力が与えられる。
【００１２】論理レベル制御回路１０によって検知され
るＶBBが−５Ｖである場合には、トランジスタ装置１２
はターンオンされる。なぜならば、ＶgBは０Ｖであり、
それはトランジスタ装置１２の負のＶTよりも大きいか
らである。従って、トランジスタ装置１４及びトランジ
スタ装置１６はターンオンされる。なぜならば、Ｖ
gBは、Ｎチャンネル装置に対するスレッシュホールド電
圧よりもかなり高いからである。これらの二つの装置、
即ちトランジスタ装置１４及びトランジスタ装置１６
は、Ｐチャンネルトランジスタ装置１２よりも一層強い
ものである。従って、トランジスタ装置１４及びトラン
ジスタ装置１６はライン２２を低状態へプルする。ライ
ン２２は、前述した如く、インバータ１８及びインバー
タ２０により２度反転されて、出力制御ライン２４を低
状態へ移行させる。
るＶBBが−５Ｖである場合には、トランジスタ装置１２
はターンオンされる。なぜならば、ＶgBは０Ｖであり、
それはトランジスタ装置１２の負のＶTよりも大きいか
らである。従って、トランジスタ装置１４及びトランジ
スタ装置１６はターンオンされる。なぜならば、Ｖ
gBは、Ｎチャンネル装置に対するスレッシュホールド電
圧よりもかなり高いからである。これらの二つの装置、
即ちトランジスタ装置１４及びトランジスタ装置１６
は、Ｐチャンネルトランジスタ装置１２よりも一層強い
ものである。従って、トランジスタ装置１４及びトラン
ジスタ装置１６はライン２２を低状態へプルする。ライ
ン２２は、前述した如く、インバータ１８及びインバー
タ２０により２度反転されて、出力制御ライン２４を低
状態へ移行させる。
【００１３】トランジスタ装置１４及びトランジスタ装
置１６は互いに直列であるので、ライン２２と接地との
間の電圧差に起因するホットキャリア効果は防止され
る。トランジスタ装置１４及びトランジスタ装置１６は
分圧器として作用し、ライン２２と接地との間の全電圧
をそれらの間で分割させる。
置１６は互いに直列であるので、ライン２２と接地との
間の電圧差に起因するホットキャリア効果は防止され
る。トランジスタ装置１４及びトランジスタ装置１６は
分圧器として作用し、ライン２２と接地との間の全電圧
をそれらの間で分割させる。
【００１４】図３を参照すると、インバータ回路４０が
示されている。インバータ回路４０は、論理レベル制御
回路１０によって検知される基板バイアス電圧に従って
論理レベル制御回路１０の出力制御ライン２４により制
御される。出力制御ライン２４の制御信号は、トランジ
スタ装置５４のゲート５２においてインバータ回路４０
へ印加される。従来のインバータ回路においては、トラ
ンジスタ装置５４に対応するＮチャンネル装置は、例え
ばトランジスタ装置４８とトランジスタ装置５６などの
二つの装置の間に存在することはない。しかしながら、
本発明の論理レベル制御回路１０によるインバータ回路
４０の制御を可能とするために、インバータ回路４０内
にトランジスタ装置５４が設けられている。
示されている。インバータ回路４０は、論理レベル制御
回路１０によって検知される基板バイアス電圧に従って
論理レベル制御回路１０の出力制御ライン２４により制
御される。出力制御ライン２４の制御信号は、トランジ
スタ装置５４のゲート５２においてインバータ回路４０
へ印加される。従来のインバータ回路においては、トラ
ンジスタ装置５４に対応するＮチャンネル装置は、例え
ばトランジスタ装置４８とトランジスタ装置５６などの
二つの装置の間に存在することはない。しかしながら、
本発明の論理レベル制御回路１０によるインバータ回路
４０の制御を可能とするために、インバータ回路４０内
にトランジスタ装置５４が設けられている。
【００１５】論理レベル制御回路１０によって検知され
たＶBBが０Ｖであり、論理レベル制御回路１０からライ
ン２４によってトランジスタ装置５４のゲート５２へ高
論理レベル制御信号が印加される場合には、インバータ
回路４０は以下の如くに動作する。インバータ回路４０
の装置５４がターンオンする。なぜならば、トランジス
タ装置５４のゲート５２におけるレベルは５Ｖだからで
ある。従って、Ｐチャンネルトランジスタ装置４８及び
Ｎチャンネルトランジスタ装置５６は、インバータ回路
４０内にあたかも装置５４が存在しないかのように、実
質的に従来のインバータ回路として機能する。従って、
入力ライン４２によってゲート４４及びゲート４６へ印
加される高論理レベルは、インバータ回路４０の出力端
５０において低論理レベルを発生させる。逆に、インバ
ータ回路４０の入力端４２へ低レベルが印加されると、
インバータ回路４０の出力端５０において高レベルが表
われる。
たＶBBが０Ｖであり、論理レベル制御回路１０からライ
ン２４によってトランジスタ装置５４のゲート５２へ高
論理レベル制御信号が印加される場合には、インバータ
回路４０は以下の如くに動作する。インバータ回路４０
の装置５４がターンオンする。なぜならば、トランジス
タ装置５４のゲート５２におけるレベルは５Ｖだからで
ある。従って、Ｐチャンネルトランジスタ装置４８及び
Ｎチャンネルトランジスタ装置５６は、インバータ回路
４０内にあたかも装置５４が存在しないかのように、実
質的に従来のインバータ回路として機能する。従って、
入力ライン４２によってゲート４４及びゲート４６へ印
加される高論理レベルは、インバータ回路４０の出力端
５０において低論理レベルを発生させる。逆に、インバ
ータ回路４０の入力端４２へ低レベルが印加されると、
インバータ回路４０の出力端５０において高レベルが表
われる。
【００１６】論理レベル制御回路１０によって検知され
るＶBBが−５Ｖであり、制御ライン２４によりトランジ
スタ装置５４のゲート５２へ０Ｖの制御信号が印加され
る場合には、インバータ回路４０は次の如くに機能す
る。入力ライン４２によって印加される如くインバータ
回路４０への電圧入力が−５Ｖである場合には、Ｐチャ
ンネル装置４８がターンオンし且つＮチャンネル装置５
６がターンオフする。このことは、出力ライン５０にお
ける電圧レベルを高状態へプルする。ホットキャリア注
入は除去される。なぜならば、典型的に１個のＮチャン
ネル装置を横断して存在する１０Ｖが、この場合には、
二つの直列したＮチャンネル装置、即ちＮチャンネル装
置５４及びＮチャンネル装置５６を横断して降下される
からである。更に、Ｎチャンネル装置５４及びＮチャン
ネル装置５６は従来の装置であり、且つ動作のために特
別のバイアスを必要とすることはなく又製造上特別の処
理ステップを必要とするものでもない。
るＶBBが−５Ｖであり、制御ライン２４によりトランジ
スタ装置５４のゲート５２へ０Ｖの制御信号が印加され
る場合には、インバータ回路４０は次の如くに機能す
る。入力ライン４２によって印加される如くインバータ
回路４０への電圧入力が−５Ｖである場合には、Ｐチャ
ンネル装置４８がターンオンし且つＮチャンネル装置５
６がターンオフする。このことは、出力ライン５０にお
ける電圧レベルを高状態へプルする。ホットキャリア注
入は除去される。なぜならば、典型的に１個のＮチャン
ネル装置を横断して存在する１０Ｖが、この場合には、
二つの直列したＮチャンネル装置、即ちＮチャンネル装
置５４及びＮチャンネル装置５６を横断して降下される
からである。更に、Ｎチャンネル装置５４及びＮチャン
ネル装置５６は従来の装置であり、且つ動作のために特
別のバイアスを必要とすることはなく又製造上特別の処
理ステップを必要とするものでもない。
【００１７】入力ライン４２によって印加されるインバ
ータ回路４０の入力電圧が＋５Ｖである場合には、Ｐチ
ャンネル装置４８がターンオフする。装置５６は強くタ
ーンオンし、ノード５８を−５Ｖへ近くへプルする。こ
の電圧レベルは、典型的に、−５Ｖレベルの１０-8Ｖの
範囲内である。論理レベル制御回路１０からの出力制御
ライン２４が低状態であり、装置５４のゲート５２へ低
レベルを印加しているので、装置５４はターンオンする
ことが許容される。トランジスタ装置５６に対して前述
した態様において、トランジスタ装置５４が強くターン
オンし、その際に出力ライン５０における出力レベルを
−５Ｖの非常に近くにプルする。
ータ回路４０の入力電圧が＋５Ｖである場合には、Ｐチ
ャンネル装置４８がターンオフする。装置５６は強くタ
ーンオンし、ノード５８を−５Ｖへ近くへプルする。こ
の電圧レベルは、典型的に、−５Ｖレベルの１０-8Ｖの
範囲内である。論理レベル制御回路１０からの出力制御
ライン２４が低状態であり、装置５４のゲート５２へ低
レベルを印加しているので、装置５４はターンオンする
ことが許容される。トランジスタ装置５６に対して前述
した態様において、トランジスタ装置５４が強くターン
オンし、その際に出力ライン５０における出力レベルを
−５Ｖの非常に近くにプルする。
【００１８】従って、トランジスタ装置５４は、論理レ
ベル制御回路１０によって検知される基板バイアス電圧
ＶBBに従って、（１）効果的にインバータ４０から除去
されるか、又は（２）インバータ４０内における分圧器
として作用する。このことは、インバータ４０を、０又
は−５Ｖの何れの基板電圧とも動作することを可能とし
ている。
ベル制御回路１０によって検知される基板バイアス電圧
ＶBBに従って、（１）効果的にインバータ４０から除去
されるか、又は（２）インバータ４０内における分圧器
として作用する。このことは、インバータ４０を、０又
は−５Ｖの何れの基板電圧とも動作することを可能とし
ている。
【００１９】図４を参照すると、ＮＡＮＤゲート６０が
示されている。ＮＡＮＤゲート６０は、論理レベル制御
回路１０の出力制御ライン２４によって制御される。論
理レベル制御回路１０の出力制御ライン２４は、ＮＡＮ
Ｄゲート６０のＮＡＮＤゲート制御ライン６２へ結合さ
れており、且つトランジスタ装置７４のゲートへ印加さ
れている。ＶBBが０Ｖであると、論理レベル制御回路１
０の出力制御ライン２４は高状態にある。ＮＡＮＤゲー
ト入力ライン６４及び６６の両方が高状態にあると、Ｎ
ＡＮＤゲート出力ライン７２は、ＮＡＮＤゲートの従来
の真理値表に従って低状態にある。ＮＡＮＤゲート入力
ライン６４，６６が両方とも高状態であると、トランジ
スタ装置７８及びトランジスタ装置８２の両方がターン
オンされ、その際にノード７６を実質的にＶBB近くへプ
ルする。ＶBBが０Ｖであると、論理レベル制御回路１０
の出力制御ライン２４は高状態にあるので、トランジス
タ装置７４はターンオンし、その際にＮＡＮＤゲート出
力ライン７２をＶBBへプルダウンさせる。何れかの入力
ライン６４又は６６が低状態にあると、少なくとも一方
のトランジスタ装置７８又は８２がターンオフされ、ノ
ード７６をトライステート状態とさせ、一方ＮＡＮＤゲ
ート入力ライン６４及び６６はＮＡＮＤゲート出力ライ
ン７２を、トランジスタ装置６８又はトランジスタ装置
７０の何れかによって、論理１へプルする。
示されている。ＮＡＮＤゲート６０は、論理レベル制御
回路１０の出力制御ライン２４によって制御される。論
理レベル制御回路１０の出力制御ライン２４は、ＮＡＮ
Ｄゲート６０のＮＡＮＤゲート制御ライン６２へ結合さ
れており、且つトランジスタ装置７４のゲートへ印加さ
れている。ＶBBが０Ｖであると、論理レベル制御回路１
０の出力制御ライン２４は高状態にある。ＮＡＮＤゲー
ト入力ライン６４及び６６の両方が高状態にあると、Ｎ
ＡＮＤゲート出力ライン７２は、ＮＡＮＤゲートの従来
の真理値表に従って低状態にある。ＮＡＮＤゲート入力
ライン６４，６６が両方とも高状態であると、トランジ
スタ装置７８及びトランジスタ装置８２の両方がターン
オンされ、その際にノード７６を実質的にＶBB近くへプ
ルする。ＶBBが０Ｖであると、論理レベル制御回路１０
の出力制御ライン２４は高状態にあるので、トランジス
タ装置７４はターンオンし、その際にＮＡＮＤゲート出
力ライン７２をＶBBへプルダウンさせる。何れかの入力
ライン６４又は６６が低状態にあると、少なくとも一方
のトランジスタ装置７８又は８２がターンオフされ、ノ
ード７６をトライステート状態とさせ、一方ＮＡＮＤゲ
ート入力ライン６４及び６６はＮＡＮＤゲート出力ライ
ン７２を、トランジスタ装置６８又はトランジスタ装置
７０の何れかによって、論理１へプルする。
【００２０】ＶBBが−５Ｖであると、論理レベル制御回
路１０の出力制御ライン２４は低状態にある。ＮＡＮＤ
ゲート入力ライン６４及び６６の両方が高状態にある
と、ノード７６は−５ＶであるＶBBへプルされる。この
ことは、トランジスタ装置７４のゲート対ドレイン電圧
を上昇させ、従ってＮＡＮＤゲート出力ライン７２は低
状態ヘプルされる。ＮＡＮＤゲート入力ライン６４及び
／又はＮＡＮＤゲート入力ライン６６が低状態にある
と、ノード７６はフロートし、一方トランジスタ装置６
８又はトランジスタ装置７０はＮＡＮＤゲート出力ライ
ン７２を論理レベル１へプルアップする。従って、ＮＡ
ＮＤゲート６０は、ＶBBが０Ｖであるか又は−５Ｖであ
るかに拘らず、従来のＮＡＮＤゲートの機能を実施す
る。
路１０の出力制御ライン２４は低状態にある。ＮＡＮＤ
ゲート入力ライン６４及び６６の両方が高状態にある
と、ノード７６は−５ＶであるＶBBへプルされる。この
ことは、トランジスタ装置７４のゲート対ドレイン電圧
を上昇させ、従ってＮＡＮＤゲート出力ライン７２は低
状態ヘプルされる。ＮＡＮＤゲート入力ライン６４及び
／又はＮＡＮＤゲート入力ライン６６が低状態にある
と、ノード７６はフロートし、一方トランジスタ装置６
８又はトランジスタ装置７０はＮＡＮＤゲート出力ライ
ン７２を論理レベル１へプルアップする。従って、ＮＡ
ＮＤゲート６０は、ＶBBが０Ｖであるか又は−５Ｖであ
るかに拘らず、従来のＮＡＮＤゲートの機能を実施す
る。
【００２１】図５を参照すると、ＮＯＲゲート９０が示
されている。ＮＯＲゲート９０は、論理レベル制御回路
１０の出力制御ライン２４によって制御される。論理レ
ベル制御回路１０の出力制御ライン２４は、ＮＯＲゲー
ト９０のＮＯＲ制御ライン９２へ結合されており、且つ
トランジスタ装置１０４のゲートへ印加される。ＮＯＲ
ゲート９０は、論理レベル制御回路１０の出力制御ライ
ン２４へ結合されると、ＶBBが０Ｖであるか又は−５Ｖ
であるかに拘らず、等しく良好に機能する。ＶBBが０Ｖ
である場合には、論理レベル制御回路１０の出力制御ラ
イン２４は高状態にあり、且つＮＯＲゲート９０のトラ
ンジスタ装置１０４はターンオンされる。ＮＯＲゲート
入力ライン９４及び／又はＮＯＲゲート入力ライン９６
が高状態にあり一方トランジスタ装置１０４がオンであ
る場合には、ノード１１０はトランジスタ装置１０６及
び／又はトランジスタ装置１０８によって低状態へプル
される。トランジスタ装置１０４のゲートが高状態であ
り且つトランジスタ装置１０４がオンしているので、Ｎ
ＯＲゲート出力ライン１０２は約０Ｖへプルダウンされ
る。ＮＯＲゲート入力ライン９４及びＮＯＲゲート入力
ライン９６が両方とも低状態であると、トランジスタ１
０６及び１０８は両方ともオフである。同時に、ＮＯＲ
ゲート入力ライン９４及び９６が０であるので、トラン
ジスタ装置９８及び１００はオンであり、その際にＮＯ
Ｒゲート出力ライン１０２を高状態へプルする。
されている。ＮＯＲゲート９０は、論理レベル制御回路
１０の出力制御ライン２４によって制御される。論理レ
ベル制御回路１０の出力制御ライン２４は、ＮＯＲゲー
ト９０のＮＯＲ制御ライン９２へ結合されており、且つ
トランジスタ装置１０４のゲートへ印加される。ＮＯＲ
ゲート９０は、論理レベル制御回路１０の出力制御ライ
ン２４へ結合されると、ＶBBが０Ｖであるか又は−５Ｖ
であるかに拘らず、等しく良好に機能する。ＶBBが０Ｖ
である場合には、論理レベル制御回路１０の出力制御ラ
イン２４は高状態にあり、且つＮＯＲゲート９０のトラ
ンジスタ装置１０４はターンオンされる。ＮＯＲゲート
入力ライン９４及び／又はＮＯＲゲート入力ライン９６
が高状態にあり一方トランジスタ装置１０４がオンであ
る場合には、ノード１１０はトランジスタ装置１０６及
び／又はトランジスタ装置１０８によって低状態へプル
される。トランジスタ装置１０４のゲートが高状態であ
り且つトランジスタ装置１０４がオンしているので、Ｎ
ＯＲゲート出力ライン１０２は約０Ｖへプルダウンされ
る。ＮＯＲゲート入力ライン９４及びＮＯＲゲート入力
ライン９６が両方とも低状態であると、トランジスタ１
０６及び１０８は両方ともオフである。同時に、ＮＯＲ
ゲート入力ライン９４及び９６が０であるので、トラン
ジスタ装置９８及び１００はオンであり、その際にＮＯ
Ｒゲート出力ライン１０２を高状態へプルする。
【００２２】ＶBBが−５Ｖであり且つ出力制御ライン２
４が０である場合には、ＮＯＲゲート９０は以下の如く
に動作する。ＮＯＲゲート入力ライン９４及び／又はＮ
ＯＲゲート入力ライン９０が高状態であると、トランジ
スタ装置１０６及び／又はトランジスタ装置１０８がタ
ーンオンし、ノード１１０を−５Ｖへプルする。トラン
ジスタ１０４がターンオンし且つＮＯＲゲート出力ライ
ン１０２は低状態へプルされる。トランジスタ装置１０
４はトランジスタ装置１０６及びトランジスタ装置１０
８と直列状態にあるので、１０Ｖはこれら二つの間で分
割される。従って、ＮＯＲゲート９０において衝撃イオ
ン化が発生することはない。二つのＮＯＲゲート入力ラ
イン９４及びＮＯＲゲート入力ライン９６が両方とも０
Ｖである場合には、トランジスタ装置１０６及びトラン
ジスタ装置１０８は両方ともオフである。従って、トラ
ンジスタ装置９８及びトランジスタ装置１００はターン
オンされ、その際にＮＯＲゲート出力ライン１０２を高
状態へプルする。
４が０である場合には、ＮＯＲゲート９０は以下の如く
に動作する。ＮＯＲゲート入力ライン９４及び／又はＮ
ＯＲゲート入力ライン９０が高状態であると、トランジ
スタ装置１０６及び／又はトランジスタ装置１０８がタ
ーンオンし、ノード１１０を−５Ｖへプルする。トラン
ジスタ１０４がターンオンし且つＮＯＲゲート出力ライ
ン１０２は低状態へプルされる。トランジスタ装置１０
４はトランジスタ装置１０６及びトランジスタ装置１０
８と直列状態にあるので、１０Ｖはこれら二つの間で分
割される。従って、ＮＯＲゲート９０において衝撃イオ
ン化が発生することはない。二つのＮＯＲゲート入力ラ
イン９４及びＮＯＲゲート入力ライン９６が両方とも０
Ｖである場合には、トランジスタ装置１０６及びトラン
ジスタ装置１０８は両方ともオフである。従って、トラ
ンジスタ装置９８及びトランジスタ装置１００はターン
オンされ、その際にＮＯＲゲート出力ライン１０２を高
状態へプルする。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 （Ａ）は１０Ｖ供給電圧を持った従来のＮチ
ャンネル装置を示した概略図、（Ｂ）は供給電圧の関数
として（Ａ）に示した従来のＮチャンネル装置のドレイ
ン対ソース電流を示したグラフ図、（Ｃ）は従来のＮチ
ャンネル装置に対する出力インピーダンスとドレイン対
ソース電圧の間の関係を示したグラフ図。
ャンネル装置を示した概略図、（Ｂ）は供給電圧の関数
として（Ａ）に示した従来のＮチャンネル装置のドレイ
ン対ソース電流を示したグラフ図、（Ｃ）は従来のＮチ
ャンネル装置に対する出力インピーダンスとドレイン対
ソース電圧の間の関係を示したグラフ図。
【図２】 本発明の一実施例に基づく衝撃イオン化感受
性プロセス用論理レベル制御を示した概略回路図。
性プロセス用論理レベル制御を示した概略回路図。
【図３】 図２の論理レベル制御回路によって制御され
るインバータ回路を示した概略回路図。
るインバータ回路を示した概略回路図。
【図４】 図２の論理レベル制御回路によって制御され
るＮＡＮＤ回路を示した概略回路図。
るＮＡＮＤ回路を示した概略回路図。
【図５】 図２の論理レベル制御回路によって制御され
るＮＯＲ回路を示した概略回路図。
るＮＯＲ回路を示した概略回路図。
１０ 論理レベル制御回路 １２，１４，１６ トランジスタ装置 ２６，２８，３０ ゲート １８，２０ インバータ ２４ 出力制御ライン ＶBB 基板バイアス電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−149448（ＪＰ，Ａ) 特開 平３−73565（ＪＰ，Ａ) 特開 昭61−71658（ＪＰ，Ａ) 特開 昭53−91649（ＪＰ，Ａ) 特開 昭63−307771（ＪＰ，Ａ) 特表 昭62−501043（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 H01L 27/04
Claims (4)
- 【請求項１】 複数個の基板バイアス電圧レベルで動作
可能なＣＭＯＳ集積回路用の論理レベル制御回路におい
て、前記複数個の基板バイアス電圧レベルのうちの単一
の基板バイアス電圧レベルを決定する手段が設けられて
おり、前記決定された単一の基板バイアス電圧レベルに
対応する論理レベルを有する制御信号を供給する手段が
設けられており、前記制御信号によりＣＭＯＳ集積回路
における衝撃イオン化を防止することを特徴とする論理
レベル制御回路。 - 【請求項２】 請求項１において、前記制御信号が被制
御装置へ印加されて、前記決定された基板バイアス電圧
レベルに従って前記被制御装置をオン又はオフさせて衝
撃イオン化の防止を行うことを特徴とする論理レベル制
御回路。 - 【請求項３】 請求項２において、前記被制御装置がオ
ン又はオフされた場合に前記被制御装置が分圧回路の一
部を構成することを特徴とする論理レベル制御回路。 - 【請求項４】 請求項３において、前記決定された基
板バイアス電圧が０Ｖよりも実質的に大きい場合には、
前記被制御装置に分圧機能を実施させ、一方前記決定さ
れた基板バイアス電圧が０Ｖと実質的に等しい場合に
は、前記被制御装置に分圧機能を実施させないことを特
徴とする論理レベル制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US615071 | 1990-11-19 | ||
| US07/615,071 US5117125A (en) | 1990-11-19 | 1990-11-19 | Logic level control for impact ionization sensitive processes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04302213A JPH04302213A (ja) | 1992-10-26 |
| JP3280405B2 true JP3280405B2 (ja) | 2002-05-13 |
Family
ID=24463877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30089091A Expired - Lifetime JP3280405B2 (ja) | 1990-11-19 | 1991-11-16 | 論理レベル制御回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5117125A (ja) |
| EP (1) | EP0486879A3 (ja) |
| JP (1) | JP3280405B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5999017A (en) * | 1997-07-03 | 1999-12-07 | Motorola, Inc. | CMOS implemented output buffer circuit for providing ECL level signals |
| EP1304794A1 (de) | 2001-10-22 | 2003-04-23 | Alcatel | Schaltungsanordnung zur Regelung eines elektrischen Verbrauchers |
| US20110298280A1 (en) | 2010-06-07 | 2011-12-08 | Skyworks Solutions, Inc | Apparatus and method for variable voltage distribution |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930340B2 (ja) * | 1977-01-24 | 1984-07-26 | 株式会社東芝 | バイアス電圧発生装置 |
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
| JPS62501043A (ja) * | 1984-12-10 | 1987-04-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | 高信頼度相補論理回路 |
| NL8701278A (nl) * | 1987-05-29 | 1988-12-16 | Philips Nv | Geintegreerde cmos-schakeling met een substraatvoorspanningsgenerator. |
| NL8702630A (nl) * | 1987-11-04 | 1989-06-01 | Philips Nv | Geintegreerde digitale schakeling. |
| JP2780365B2 (ja) * | 1989-08-14 | 1998-07-30 | 日本電気株式会社 | 基板電位発生回路 |
-
1990
- 1990-11-19 US US07/615,071 patent/US5117125A/en not_active Expired - Lifetime
-
1991
- 1991-11-06 EP EP19910118941 patent/EP0486879A3/en not_active Withdrawn
- 1991-11-16 JP JP30089091A patent/JP3280405B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0486879A2 (en) | 1992-05-27 |
| EP0486879A3 (en) | 1993-01-13 |
| JPH04302213A (ja) | 1992-10-26 |
| US5117125A (en) | 1992-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3775693A (en) | Mosfet logic inverter for integrated circuits | |
| US5151619A (en) | Cmos off chip driver circuit | |
| US4782250A (en) | CMOS off-chip driver circuits | |
| US6433586B2 (en) | Semiconductor logic circuit device of low current consumption | |
| CA1195433A (en) | High performance driver for vlsi implementation | |
| EP0608489A2 (en) | Low-to-high voltage translator with latch-up immunity | |
| JPH04355298A (ja) | 高い出力利得を得るデータ出力ドライバー | |
| US4612461A (en) | High speed input buffer having substrate biasing to increase the transistor threshold voltage for level shifting | |
| US5200921A (en) | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages | |
| US5546022A (en) | Static logic circuit with improved output signal levels | |
| JPH07183786A (ja) | 多段電圧に適合可能な双方向バッファ | |
| US4743782A (en) | GaAs level-shift logic interface circuit | |
| US3676700A (en) | Interface circuit for coupling bipolar to field effect transistors | |
| JP3080830B2 (ja) | 半導体集積回路 | |
| US4956691A (en) | NMOS driver circuit for CMOS circuitry | |
| US4092548A (en) | Substrate bias modulation to improve mosfet circuit performance | |
| US4417162A (en) | Tri-state logic buffer circuit | |
| US4490632A (en) | Noninverting amplifier circuit for one propagation delay complex logic gates | |
| US3678293A (en) | Self-biasing inverter | |
| US4071784A (en) | MOS input buffer with hysteresis | |
| JP3280405B2 (ja) | 論理レベル制御回路 | |
| US4380709A (en) | Switched-supply three-state circuit | |
| US3601630A (en) | Mos circuit with bipolar emitter-follower output | |
| US4004170A (en) | MOSFET latching driver | |
| JP2872058B2 (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090222 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100222 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110222 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120222 Year of fee payment: 10 |