JP3277807B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

Info

Publication number
JP3277807B2
JP3277807B2 JP10797896A JP10797896A JP3277807B2 JP 3277807 B2 JP3277807 B2 JP 3277807B2 JP 10797896 A JP10797896 A JP 10797896A JP 10797896 A JP10797896 A JP 10797896A JP 3277807 B2 JP3277807 B2 JP 3277807B2
Authority
JP
Japan
Prior art keywords
electrode
oxide film
silicon oxide
impurity region
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10797896A
Other languages
Japanese (ja)
Other versions
JPH09293885A (en
Inventor
義幸 杉浦
和志 富井
英雄 長浜
洋右 萩原
將有 鎌倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP10797896A priority Critical patent/JP3277807B2/en
Publication of JPH09293885A publication Critical patent/JPH09293885A/en
Application granted granted Critical
Publication of JP3277807B2 publication Critical patent/JP3277807B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Local Oxidation Of Silicon (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものである。
The present invention relates to a semiconductor device and a method for manufacturing the same.

【0002】[0002]

【従来の技術】図2は、従来例に係る半導体装置の横型
ダイオードの製造工程を示す略断面図である。n型単結
晶シリコン基板1上にプラズマCVD法等によりシリコ
ン酸化膜2及び電極としてのポリシリコン層6aを形成
し、ポリシリコン層6a上にフォトレジストを塗布した
後、露光,現像を行うことにより所定形状にパターニン
グし、パターニングされたフォトレジストをマスクとし
てポリシリコン層6aのエッチングを行うことにより、
ポリシリコン層6aを所定形状にパターニングし、プラ
ズマアッシング等によりフォトレジストを除去する(図
2(a))。
2. Description of the Related Art FIG. 2 is a schematic sectional view showing a manufacturing process of a lateral diode of a conventional semiconductor device. A silicon oxide film 2 and a polysilicon layer 6a as an electrode are formed on the n-type single crystal silicon substrate 1 by a plasma CVD method or the like, and a photoresist is applied on the polysilicon layer 6a, and then exposed and developed. By patterning into a predetermined shape and etching the polysilicon layer 6a using the patterned photoresist as a mask,
The polysilicon layer 6a is patterned into a predetermined shape, and the photoresist is removed by plasma ashing or the like (FIG. 2A).

【0003】次に、n型単結晶シリコン基板1のポリシ
リコン層6aが形成された面全面にプラズマCVD法等
によりシリコン酸化膜2bを形成し、シリコン酸化膜2
b上にフォトレジスト(図示せず)を塗布した後、露
光,現像を行うことにより所定形状にパターニングし、
パターニングされたフォトレジストをマスクとしてシリ
コン酸化膜2bのエッチングを行うことにより、シリコ
ン酸化膜2bを所定形状にパターニングし、プラズマア
ッシング等によりフォトレジストを除去する(図2
(b))。
Next, a silicon oxide film 2b is formed on the entire surface of the n-type single crystal silicon substrate 1 on which the polysilicon layer 6a is formed by a plasma CVD method or the like.
b, after applying a photoresist (not shown), patterning into a predetermined shape by performing exposure and development,
The silicon oxide film 2b is etched into a predetermined shape by etching the silicon oxide film 2b using the patterned photoresist as a mask, and the photoresist is removed by plasma ashing or the like (FIG. 2).
(B)).

【0004】続いて、プラズマCVD法等により電極と
してのポリシリコン層6bを形成し、ポリシリコン層6
b上に塗布された所定形状にパターニングされたフォト
レジスト(図示せず)をマスクとしてエッチングを行う
ことにより、ポリシリコン層6bを所定形状にパターニ
ングし、フォトレジストを除去する(図2(c))。
Subsequently, a polysilicon layer 6b as an electrode is formed by a plasma CVD method or the like.
The polysilicon layer 6b is patterned into a predetermined shape by performing etching using a photoresist (not shown) patterned into a predetermined shape applied on the mask b, and the photoresist is removed (FIG. 2C). ).

【0005】続いて、n型単結晶シリコン基板1のポリ
シリコン層6bが形成された面全面にプラズマCVD法
等によりシリコン酸化膜8を形成し(図2(d))、所
定形状にパターニングされたフォトレジスト(図示せ
ず)をマスクとしてシリコン酸化膜8のエッチングを行
うことにより開口部9aを形成し、フォトレジストを除
去した後、再びフォトレジスト(図示せず)を塗布し、
露光,現像を行うことにより所定形状にパターニング
し、パターニングされたフォトレジストをマスクとして
ポリシリコン層6b及びシリコン酸化膜2のエッチング
を行うことにより開口部9b,9cを形成し、フォトレ
ジストを除去する(図2(e))。
Subsequently, a silicon oxide film 8 is formed on the entire surface of the n-type single-crystal silicon substrate 1 on which the polysilicon layer 6b is formed by a plasma CVD method or the like (FIG. 2D), and is patterned into a predetermined shape. An opening 9a is formed by etching the silicon oxide film 8 using the photoresist (not shown) as a mask, the photoresist is removed, and then a photoresist (not shown) is applied again.
Exposure and development are performed to pattern into a predetermined shape, and the patterned photoresist is used as a mask to etch the polysilicon layer 6b and the silicon oxide film 2, thereby forming openings 9b and 9c, and removing the photoresist. (FIG. 2 (e)).

【0006】最後に、開口部9a〜9cを埋め込むよう
に金属配線10を形成することにより横型ダイオードを
製造する。
Finally, a horizontal diode is manufactured by forming a metal wiring 10 so as to fill the openings 9a to 9c.

【0007】この横型ダイオードにおいては、2つの金
属配線10間に高電圧を印加した場合、対向する電極と
してのポリシリコン層6a,6bの容量結合の働きによ
り、ドリフト領域のポテンシャル分布が均等化され、素
子の高耐圧に貢献していた。
In this lateral diode, when a high voltage is applied between the two metal wirings 10, the potential distribution of the drift region is equalized by the capacitive coupling of the polysilicon layers 6a and 6b as opposing electrodes. And contributed to the high breakdown voltage of the device.

【0008】[0008]

【発明が解決しようとする課題】ところが、上述のよう
な構成の横型ダイオードの製造工程においては、一般的
な横型ダイオードの製造工程に比べて2層目の電極のポ
リシリコン層6bを形成する工程と、1層目の電極と2
層目の電極との間の層間膜であるシリコン酸化膜2bを
形成する工程が追加され、工程時間が長くなるととも
に、マスク枚数が増加するという問題があった。
However, in the manufacturing process of the lateral diode having the above-described structure, a process of forming the polysilicon layer 6b of the second layer electrode is required as compared with a general manufacturing process of the lateral diode. And the first layer electrode and 2
A step of forming a silicon oxide film 2b, which is an interlayer film between the electrodes of the layer, is added, so that there is a problem that the process time becomes longer and the number of masks increases.

【0009】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、容量結合を有する電
極を容易に形成でき、かつ、素子の高耐圧化を実現する
ことのできる半導体装置及びその製造方法を提供するこ
とにある。
The present invention has been made in view of the above points, and an object of the present invention is to make it possible to easily form an electrode having capacitive coupling and to realize a high withstand voltage of an element. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same.

【0010】[0010]

【課題を解決するための手段】請求項1記載の発明は、
一主表面に凸部を有して成る第一導電型シリコン基板
と、該第一導電型シリコン基板の一主表面に形成された
第一導電型高濃度不純物領域及び第二導電型不純物領域
と、前記第一導電型シリコン基板の一主表面上に形成さ
れた第一シリコン酸化膜と、前記凸部近傍において突起
部を有するように前記第一シリコン酸化膜上の前記凸部
上を除いた箇所に形成された電極と、前記凸部上及び前
記電極上に形成された第二シリコン酸化膜と、前記第一
導電型高濃度不純物領域及び第二導電型不純物領域上の
前記第一シリコン酸化膜,電極及び第二シリコン酸化膜
に形成された開口部と、該開口部を埋め込むように形成
された金属配線とを有して成り、該金属配線を介して前
記第一導電型高濃度不純物領域と前記電極,前記第二導
電型不純物領域と前記電極とが接続され、前記凸部を介
して前記突起部が容量結合するようにしたことを特徴と
するものである。
According to the first aspect of the present invention,
A first conductivity type silicon substrate having a convex portion on one main surface, a first conductivity type high concentration impurity region and a second conductivity type impurity region formed on one main surface of the first conductivity type silicon substrate; And removing the first silicon oxide film formed on one main surface of the first conductivity type silicon substrate and the protrusion on the first silicon oxide film so as to have a protrusion near the protrusion. An electrode formed at the location, a second silicon oxide film formed on the protrusion and on the electrode, and the first silicon oxide film on the first conductivity type high concentration impurity region and the second conductivity type impurity region. An opening formed in the film, the electrode, and the second silicon oxide film; and a metal wiring formed so as to fill the opening, and the first conductive type high-concentration impurity is formed through the metal wiring. Region and said electrode, said second conductivity type impurity region and And electrodes are connected, the protrusion through the convex portion is characterized in that it has to be capacitively coupled.

【0011】請求項2記載の発明は、第一導電型シリコ
ン基板表面の所望の位置にイオン注入及び熱拡散を行う
ことにより第一導電型高濃度不純物領域及び第二導電型
不純物領域を形成し、フォトレジストをマスクとして前
記第一導電型半導体基板の一主表面のエッチングを行う
ことにより、複数の凸部を形成した後、前記フォトレジ
ストを除去し、第一シリコン酸化膜及び電極を形成し、
フォトレジストをマスクとして前記凸部上の前記電極を
エッチングにより除去した後、前記フォトレジストを除
去し、前記第一導電型シリコン基板の前記電極が形成さ
れた面全面に第二シリコン酸化膜を形成し、フォトレジ
ストをマスクとして前記第一導電型高濃度不純物領域及
び第二導電型不純物領域上の前記第一シリコン酸化膜,
電極及び第二シリコン酸化膜に開口部を形成した後、フ
ォトレジストを除去し、該開口部を埋め込むように金属
配線を形成し、該金属配線を介して前記第一導電型高濃
度不純物領域と前記電極,前記第二導電型不純物領域と
前記電極とが接続され、前記凸部近傍において前記電極
は突起部を有し、前記凸部を介して前記突起部が容量結
合するようにしたことを特徴とするものである。
According to a second aspect of the present invention, the first conductivity type high concentration impurity region and the second conductivity type impurity region are formed by performing ion implantation and thermal diffusion at desired positions on the surface of the first conductivity type silicon substrate. By etching a main surface of the first conductivity type semiconductor substrate using a photoresist as a mask to form a plurality of protrusions, the photoresist is removed, and a first silicon oxide film and an electrode are formed. ,
After removing the electrode on the convex portion by etching using a photoresist as a mask, the photoresist is removed, and a second silicon oxide film is formed on the entire surface of the first conductivity type silicon substrate on which the electrode is formed. Using the photoresist as a mask, the first silicon oxide film on the first conductivity type high concentration impurity region and the second conductivity type impurity region,
After forming an opening in the electrode and the second silicon oxide film, the photoresist is removed, a metal wiring is formed so as to fill the opening, and the first conductive type high concentration impurity region is formed through the metal wiring. The electrode, the second conductivity type impurity region, and the electrode are connected to each other, and the electrode has a protrusion near the protrusion, and the protrusion is capacitively coupled via the protrusion. It is a feature.

【0012】請求項3記載の発明は、第一導電型シリコ
ン基板表面の所望の位置にイオン注入及び熱拡散を行う
ことにより第一導電型高濃度不純物領域及び第二導電型
不純物領域を形成した後、前記第一導電型シリコン基板
の一主表面にシリコン酸化膜及び窒化シリコン膜を形成
し、フォトレジストをマスクとして前記シリコン酸化膜
の所望の位置に開口部を形成した後、フォトレジストを
除去し、前記開口部が形成された前記窒化シリコン膜を
マスクとしてLOCOS酸化を行うことによりシリコン
酸化膜より成る凸部を形成した後、前記窒化シリコン膜
を除去し、前記シリコン酸化膜及び凸部をエッチングに
より除去することにより前記第一導電型シリコン基板の
一主表面に複数の凸部を形成し、該凸部が形成されて成
る前記第一導電型シリコン基板の一主表面に第一シリコ
ン酸化膜及び電極を形成し、フォトレジストをマスクと
して前記凸部上に形成された前記電極をエッチングによ
り除去した後、フォトレジストを除去し、前記第一導電
型シリコン基板の前記電極が形成された面全面に第二シ
リコン酸化膜を形成し、フォトレジストをマスクとして
前記第一導電型高濃度不純物領域及び第二導電型不純物
領域上の前記第一シリコン酸化膜,電極及び第二シリコ
ン酸化膜に開口部を形成し、該開口部を埋め込むように
金属配線を形成し、該金属配線を介して前記第一導電型
高濃度不純物領域と前記電極,前記第二導電型不純物領
域と前記電極とが接続され、前記凸部近傍において前記
電極は突起部を有し、前記凸部を介して前記突起部が容
量結合するようにしたことを特徴とするものである。
According to the third aspect of the present invention, the first conductivity type high concentration impurity region and the second conductivity type impurity region are formed by performing ion implantation and thermal diffusion at desired positions on the surface of the first conductivity type silicon substrate. Thereafter, a silicon oxide film and a silicon nitride film are formed on one main surface of the first conductivity type silicon substrate, an opening is formed at a desired position of the silicon oxide film using a photoresist as a mask, and then the photoresist is removed. LOCOS oxidation is performed using the silicon nitride film in which the opening is formed as a mask to form a projection made of a silicon oxide film. Then, the silicon nitride film is removed, and the silicon oxide film and the projection are removed. A plurality of protrusions are formed on one main surface of the silicon substrate of the first conductivity type by being removed by etching, and the first conductivity type formed with the protrusions is formed. Forming a first silicon oxide film and an electrode on one main surface of the silicon substrate, removing the electrode formed on the convex portion by etching using a photoresist as a mask, removing the photoresist, and removing the first conductive film; Forming a second silicon oxide film on the entire surface of the type silicon substrate on which the electrodes are formed, and using the photoresist as a mask to form the first silicon oxide film on the first conductive type high concentration impurity region and the second conductive type impurity region. An opening is formed in the film, the electrode, and the second silicon oxide film, a metal wiring is formed so as to fill the opening, and the first conductivity type high-concentration impurity region, the electrode, and the second electrode are formed through the metal wiring. The two-conductivity-type impurity region and the electrode are connected, and the electrode has a protrusion near the protrusion, and the protrusion is capacitively coupled via the protrusion. Is shall.

【0013】請求項4記載の発明は、請求項2または請
求項3記載の半導体装置の製造方法において、前記凸部
上に形成された前記電極のエッチングを行う際に、同時
に前記開口部を形成するようにしたことを特徴とするも
のである。
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the second or third aspect, when the electrode formed on the convex portion is etched, the opening is formed at the same time. It is characterized by doing so.

【0014】[0014]

【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図1は、本発明の一実施形態
に係る半導体装置の横型ダイオードの製造工程を示す略
断面図である。先ず、n型単結晶シリコン基板1上にフ
ォトレジスト(図示せず)を塗布した後、露光,現像を
行うことにより開口部を形成し、開口部が形成されたフ
ォトレジストをマスクとしてボロン(B+)等のp型不
純物をイオン注入及び熱拡散を行うことによりp型不純
物拡散領域1aを形成し、プラズマアッシング等により
フォトレジストを除去する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic sectional view showing a manufacturing process of a lateral diode of a semiconductor device according to one embodiment of the present invention. First, after applying a photoresist (not shown) on the n-type single-crystal silicon substrate 1, an opening is formed by performing exposure and development, and boron (B) is formed using the photoresist in which the opening is formed as a mask. The p-type impurity such as + ) is ion-implanted and thermally diffused to form a p-type impurity diffusion region 1a, and the photoresist is removed by plasma ashing or the like.

【0015】続いて、n型単結晶シリコン基板1上にフ
ォトレジスト(図示せず)を塗布した後、露光,現像を
行うことにより開口部を形成し、開口部が形成されたフ
ォトレジストをマスクとして高濃度のリン(P+)等の
n型高濃度不純物拡散領域1bを形成し、フォトレジス
トを除去する。
Subsequently, after applying a photoresist (not shown) on the n-type single crystal silicon substrate 1, an opening is formed by performing exposure and development, and the photoresist having the opening formed is masked. Then, an n-type high-concentration impurity diffusion region 1b such as high-concentration phosphorus (P + ) is formed, and the photoresist is removed.

【0016】次に、n型単結晶シリコン基板1上に、シ
リコン酸化膜2及び窒化シリコン膜3を形成し(図1
(a))、窒化シリコン膜3上にフォトレジスト4を塗
布した後、露光,現像を行うことによりフォトレジスト
4を所定形状にパターニングし、パターニングされたフ
ォトレジスト4をマスクとして窒化シリコン膜3のエッ
チングを行うことにより窒化シリコン膜3から成る凸部
3aを形成し(図1(b))、プラズマアッシング等に
よりフォトレジストを除去する。ここで、シリコン酸化
膜2の形成方法の一例としては、シラン(SiH4)を
原料ガスとしてプラズマCVD法により形成することが
でき、窒化シリコン膜3の形成方法の一例としては、シ
ラン(SiH4)とアンモニア(NH3)を原料ガスとし
てプラズマCVD法により形成できる。また、窒化シリ
コン膜3のエッチング方法の一例としては、CF4のガ
スプラズマ中で、フッ素ラジカルでエッチングを行う方
法である。
Next, a silicon oxide film 2 and a silicon nitride film 3 are formed on an n-type single crystal silicon substrate 1.
(A)) After applying a photoresist 4 on the silicon nitride film 3, the photoresist 4 is patterned into a predetermined shape by performing exposure and development, and the silicon nitride film 3 is patterned using the patterned photoresist 4 as a mask. The projections 3a made of the silicon nitride film 3 are formed by etching (FIG. 1B), and the photoresist is removed by plasma ashing or the like. Here, an example of a method of forming the silicon oxide film 2 can be formed by a plasma CVD method using silane (SiH 4 ) as a source gas, and an example of a method of forming the silicon nitride film 3 is silane (SiH 4). ) And ammonia (NH 3 ) as source gases by a plasma CVD method. An example of the method for etching the silicon nitride film 3 is a method for etching with fluorine radicals in CF 4 gas plasma.

【0017】そして、窒化シリコン膜3から成る凸部3
aをマスクとしてLOCOS(Local Oxidation of
Silicon)酸化を行うことにより、シリコン酸化膜から
成る凸部2aを形成し(図1(c))、凸部3aを除去
した後、シリコン酸化膜2及び凸部2aをエッチングに
より除去することにより凸部1cを形成する(図1
(d))。ここで、シリコン酸化膜2及び凸部2aのエ
ッチングの一例としては、HF水溶液が用いられる。
The projection 3 made of the silicon nitride film 3
LOCOS (Local Oxidation of
Silicon) oxidation is performed to form a convex portion 2a made of a silicon oxide film (FIG. 1C). After removing the convex portion 3a, the silicon oxide film 2 and the convex portion 2a are removed by etching. Forming the convex portion 1c (FIG. 1)
(D)). Here, as an example of the etching of the silicon oxide film 2 and the protrusion 2a, an HF aqueous solution is used.

【0018】なお、本実施形態においては、LOCOS
酸化を行うことによりn型単結晶シリコン基板1の表面
に凸部1cを形成するようにしたが、これに限定される
必要はなく、n型単結晶シリコン基板1の一主表面を、
フォトレジストをマスクとしてエッチングを行うことに
より凸部1cを形成するようにしても良い。
In this embodiment, the LOCOS
Although the projections 1c are formed on the surface of the n-type single-crystal silicon substrate 1 by performing oxidation, the present invention is not limited to this.
The protrusion 1c may be formed by performing etching using a photoresist as a mask.

【0019】続いて、n型単結晶シリコン基板1の凸部
1cが形成された面全面にシリコン酸化膜5及び電極と
してのポリシリコン層6を形成し、ポリシリコン層6上
にフォトレジスト7を塗布した後、露光,現像を行うこ
とにより所定形状にパターニングし、パターニングされ
たフォトレジスト7をマスクとしてエッチングを行うこ
とにより凸部1c上に形成されたポリシリコン層6を除
去(図1(f))した後、プラズマアッシング等により
フォトレジスト7を除去する。ここで、ポリシリコン層
6の形成方法の一例としては、シラン(SiH4)を原
料ガスとしてプラズマCVD法により形成することがで
き、本実施形態においては、抵抗値調整のために三塩化
ホスホリル(POCl3)のイオン注入及び熱拡散を行
っている。また、ポリシリコン層5のエッチャントの一
例としては、フッ化水素(HF)と硝酸(HNO3)の
混合液が用いられる。
Subsequently, a silicon oxide film 5 and a polysilicon layer 6 as an electrode are formed on the entire surface of the n-type single-crystal silicon substrate 1 on which the projections 1c are formed, and a photoresist 7 is formed on the polysilicon layer 6. After the application, patterning into a predetermined shape is performed by performing exposure and development, and etching is performed using the patterned photoresist 7 as a mask to remove the polysilicon layer 6 formed on the projection 1c (FIG. 1 (f) After that, the photoresist 7 is removed by plasma ashing or the like. Here, as an example of a method for forming the polysilicon layer 6, it can be formed by a plasma CVD method using silane (SiH 4 ) as a source gas. In the present embodiment, phosphoryl trichloride ( POCl 3 ) ion implantation and thermal diffusion are performed. As an example of the etchant for the polysilicon layer 5, a mixed solution of hydrogen fluoride (HF) and nitric acid (HNO 3 ) is used.

【0020】続いて、n型単結晶シリコン基板1の凸部
1cが形成された面全面にプラズマCVD法等によりシ
リコン酸化膜8を形成し、シリコン酸化膜8上にフォト
レジスト(図示せず)を塗布した後、露光,現像を行う
ことにより所定形状にパターニングし、パターニングさ
れたフォトレジストをマスクとしてシリコン酸化膜8の
エッチングを行うことにより開口部9aを形成し、フォ
トレジストを除去した後、再びフォトレジスト(図示せ
ず)を塗布して露光,現像を行うことにより所定形状に
パターニングし、パターニングされたフォトレジストを
マスクとしてポリシリコン層6及びシリコン酸化膜5の
エッチングを行うことにより開口部9b,9cを形成
し、フォトレジストを除去する(図1(g))。
Subsequently, a silicon oxide film 8 is formed on the entire surface of the n-type single crystal silicon substrate 1 on which the projections 1c are formed by a plasma CVD method or the like, and a photoresist (not shown) is formed on the silicon oxide film 8. Is applied, patterning is performed to a predetermined shape by performing exposure and development, an opening 9a is formed by etching the silicon oxide film 8 using the patterned photoresist as a mask, and after removing the photoresist, A photoresist (not shown) is applied again, exposed and developed to be patterned into a predetermined shape, and the polysilicon layer 6 and the silicon oxide film 5 are etched using the patterned photoresist as a mask to form an opening. 9b and 9c are formed, and the photoresist is removed (FIG. 1 (g)).

【0021】なお、本実施形態においては、シリコン酸
化膜8を形成した後に、エッチングにより開口部9a〜
9cを形成するようにしたが、これに限定される必要は
なく、凸部1c上に形成されたポリシリコン層6のエッ
チングを行う際に、同時に開口部9bを形成するように
すれば、マスクの回数を減らすことができる。
In this embodiment, after the silicon oxide film 8 is formed, the openings 9a to 9a are formed by etching.
Although the opening 9b is formed at the same time when the polysilicon layer 6 formed on the projection 1c is etched, the mask is not limited to this. Can be reduced.

【0022】最後に、開口部9a〜9cを埋め込むよう
にアルミニウム等の金属配線10を形成することにより
横型ダイオードを製造することができる。ここで、金属
配線10の形成方法の一例としては、ターゲットにアル
ミニウムを用いてスパッタリングを行うことによりアル
ミニウム層を形成し、フォトリソグラフィ技術及びエッ
チング技術を用いて所定形状にパターニングすることに
より形成できる。
Finally, a lateral diode can be manufactured by forming a metal wiring 10 of aluminum or the like so as to fill the openings 9a to 9c. Here, as an example of a method for forming the metal wiring 10, the metal wiring 10 can be formed by forming an aluminum layer by performing sputtering using aluminum as a target and patterning the aluminum layer into a predetermined shape by using a photolithography technique and an etching technique.

【0023】従って、本実施形態においては、凸部1c
を形成することで、1層の電極であるポリシリコン層6
を形成することにより容量結合構造を実現することがで
き、工程時間を短縮することができる。また、n型単結
晶シリコン基板1の一主表面に凸部1cを形成するよう
にしたので、所望のシリコン酸化膜5の膜厚を得る場合
に、熱酸化によりシリコン酸化膜6を形成するようにし
ても凸部1cの段差が減少することがない。更に、凸部
1cをLOCOS酸化により形成するようにしたので、
凸部1cの形状が曲面上になり、フォトレジストを塗布
する際に塗布し易くなり、塗りむらの発生を防ぐことが
できる。
Accordingly, in the present embodiment, the convex portion 1c
Is formed, the polysilicon layer 6 serving as a single-layer electrode is formed.
Is formed, a capacitive coupling structure can be realized, and the process time can be reduced. In addition, since the convex portion 1c is formed on one main surface of the n-type single crystal silicon substrate 1, when obtaining a desired thickness of the silicon oxide film 5, the silicon oxide film 6 is formed by thermal oxidation. Even so, the step of the convex portion 1c does not decrease. Furthermore, since the convex portion 1c is formed by LOCOS oxidation,
The shape of the convex portion 1c is on a curved surface, which makes it easier to apply the photoresist when applying the photoresist, thereby preventing the occurrence of uneven coating.

【0024】[0024]

【発明の効果】請求項1乃至請求項3記載の発明は、一
主表面に凸部を有して成る第一導電型シリコン基板と、
第一導電型シリコン基板の一主表面に形成された第一導
電型高濃度不純物領域及び第二導電型不純物領域と、第
一導電型シリコン基板の一主表面上に形成された第一シ
リコン酸化膜と、凸部近傍において突起部を有するよう
に第一シリコン酸化膜上の凸部上を除いた箇所に形成さ
れた電極と、凸部上及び電極上に形成された第二シリコ
ン酸化膜と、第一導電型高濃度不純物領域及び第二導電
型不純物領域上の第一シリコン酸化膜,電極及び第二シ
リコン酸化膜に形成された開口部と、開口部を埋め込む
ように形成された金属配線とを有して成り、金属配線を
介して第一導電型高濃度不純物領域と電極,第二導電型
不純物領域と電極とが接続され、凸部を介して突起部が
容量結合するようにしたので、1層の電極の形成により
容量結合構造を実現することができ、容量結合を有する
電極を容易に形成でき、かつ、素子の高耐圧化を実現す
ることのできる半導体装置及びその製造方法を提供する
ことができた。
According to the first to third aspects of the present invention, a first conductivity type silicon substrate having a convex portion on one main surface;
A first-conductivity-type high-concentration impurity region and a second-conductivity-type impurity region formed on one main surface of the first-conductivity-type silicon substrate; and a first-silicon oxide formed on one main surface of the first-conductivity-type silicon substrate. A film, an electrode formed on a portion of the first silicon oxide film excluding the protrusion so as to have a protrusion near the protrusion, and a second silicon oxide film formed on the protrusion and the electrode. An opening formed in the first silicon oxide film, the electrode and the second silicon oxide film on the first conductivity type high concentration impurity region and the second conductivity type impurity region, and a metal wiring formed so as to fill the opening. And the first conductive type high-concentration impurity region and the electrode, the second conductive type impurity region and the electrode are connected via the metal wiring, and the protrusion is capacitively coupled via the protrusion. Therefore, a capacitive coupling structure is realized by forming one layer of electrodes. They are possible to, an electrode having a capacitive coupling can be easily formed, and it is possible to provide a semiconductor device and a manufacturing method thereof capable of realizing a high breakdown voltage of the device.

【0025】請求項4記載の発明は、請求項2または請
求項3記載の半導体装置の製造方法において、凸部上に
形成された電極のエッチングを行う際に、同時に開口部
を形成するようにしたので、マスク枚数を減らすことが
でき、工程時間の短縮及びコストの低減を図ることがで
きる。
According to a fourth aspect of the present invention, in the method of manufacturing a semiconductor device according to the second or third aspect, the opening is formed at the same time as etching the electrode formed on the projection. Therefore, the number of masks can be reduced, and the process time and cost can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態に係る半導体装置の横型ダ
イオードの製造工程を示す略断面図である。
FIG. 1 is a schematic cross-sectional view showing a manufacturing process of a lateral diode of a semiconductor device according to an embodiment of the present invention.

【図2】従来例に係る半導体装置の横型ダイオードの製
造工程を示す略断面図である。
FIG. 2 is a schematic cross-sectional view showing a manufacturing process of a lateral diode of a semiconductor device according to a conventional example.

【符号の説明】[Explanation of symbols]

1 n型単結晶シリコン基板 1a p型不純物拡散領域 1b n型高濃度不純物拡散領域 1c 凸部 2 シリコン酸化膜 2a 凸部 2b シリコン酸化膜 3 窒化シリコン膜 3a 凸部 4 フォトレジスト 5 シリコン酸化膜 6 ポリシリコン層 7 フォトレジスト 8 シリコン酸化膜 9a〜9c 開口部 10 金属配線 REFERENCE SIGNS LIST 1 n-type single-crystal silicon substrate 1 a p-type impurity diffusion region 1 b n-type high-concentration impurity diffusion region 1 c convex portion 2 silicon oxide film 2 a convex portion 2 b silicon oxide film 3 silicon nitride film 3 a convex portion 4 photoresist 5 silicon oxide film 6 Polysilicon layer 7 Photoresist 8 Silicon oxide film 9a-9c Opening 10 Metal wiring

───────────────────────────────────────────────────── フロントページの続き (72)発明者 萩原 洋右 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 鎌倉 將有 大阪府門真市大字門真1048番地松下電工 株式会社内 (58)調査した分野(Int.Cl.7,DB名) H01L 29/861 H01L 29/06 H01L 21/28 H01L 21/768 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Yosuke Hagiwara 1048 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Works, Ltd. ) Surveyed field (Int.Cl. 7 , DB name) H01L 29/861 H01L 29/06 H01L 21/28 H01L 21/768

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 一主表面に凸部を有して成る第一導電型
シリコン基板と、該第一導電型シリコン基板の一主表面
に形成された第一導電型高濃度不純物領域及び第二導電
型不純物領域と、前記第一導電型シリコン基板の一主表
面上に形成された第一シリコン酸化膜と、前記凸部近傍
において突起部を有するように前記第一シリコン酸化膜
上の前記凸部上を除いた箇所に形成された電極と、前記
凸部上及び前記電極上に形成された第二シリコン酸化膜
と、前記第一導電型高濃度不純物領域及び第二導電型不
純物領域上の前記第一シリコン酸化膜,電極及び第二シ
リコン酸化膜に形成された開口部と、該開口部を埋め込
むように形成された金属配線とを有して成り、該金属配
線を介して前記第一導電型高濃度不純物領域と前記電
極,前記第二導電型不純物領域と前記電極とが接続さ
れ、前記凸部を介して前記突起部が容量結合するように
したことを特徴とする半導体装置。
A first conductive type silicon substrate having a convex portion on one main surface; a first conductive type high-concentration impurity region formed on one main surface of the first conductive type silicon substrate; A conductive type impurity region, a first silicon oxide film formed on one main surface of the first conductive type silicon substrate, and the protrusion on the first silicon oxide film having a protrusion near the protrusion. An electrode formed at a position except on the portion, a second silicon oxide film formed on the protrusion and on the electrode, and a first conductive type high-concentration impurity region and a second conductive type impurity region. An opening formed in the first silicon oxide film, the electrode and the second silicon oxide film; and a metal wiring formed so as to fill the opening, and the first wiring is formed through the metal wiring. The conductive type high-concentration impurity region, the electrode, and the second conductive type A semiconductor device, wherein a pure region and the electrode are connected, and the protrusion is capacitively coupled via the protrusion.
【請求項2】 第一導電型シリコン基板表面の所望の位
置にイオン注入及び熱拡散を行うことにより第一導電型
高濃度不純物領域及び第二導電型不純物領域を形成し、
フォトレジストをマスクとして前記第一導電型半導体基
板の一主表面のエッチングを行うことにより、複数の凸
部を形成した後、前記フォトレジストを除去し、第一シ
リコン酸化膜及び電極を形成し、フォトレジストをマス
クとして前記凸部上の前記電極をエッチングにより除去
した後、前記フォトレジストを除去し、前記第一導電型
シリコン基板の前記電極が形成された面全面に第二シリ
コン酸化膜を形成し、フォトレジストをマスクとして前
記第一導電型高濃度不純物領域及び第二導電型不純物領
域上の前記第一シリコン酸化膜,電極及び第二シリコン
酸化膜に開口部を形成した後、フォトレジストを除去
し、該開口部を埋め込むように金属配線を形成し、該金
属配線を介して前記第一導電型高濃度不純物領域と前記
電極,前記第二導電型不純物領域と前記電極とが接続さ
れ、前記凸部近傍において前記電極は突起部を有し、前
記凸部を介して前記突起部が容量結合するようにしたこ
とを特徴とする半導体装置の製造方法。
2. A first conductivity type high concentration impurity region and a second conductivity type impurity region are formed by performing ion implantation and thermal diffusion at desired positions on a surface of the first conductivity type silicon substrate,
By performing etching on one main surface of the first conductivity type semiconductor substrate using a photoresist as a mask, after forming a plurality of protrusions, removing the photoresist, forming a first silicon oxide film and an electrode, After removing the electrode on the convex portion by etching using a photoresist as a mask, the photoresist is removed, and a second silicon oxide film is formed on the entire surface of the first conductivity type silicon substrate on which the electrode is formed. After forming openings in the first silicon oxide film, the electrode and the second silicon oxide film on the first conductivity type high concentration impurity region and the second conductivity type impurity region using a photoresist as a mask, the photoresist is removed. Removing, forming a metal wiring so as to fill the opening, and through the metal wiring, the first conductivity type high concentration impurity region, the electrode, and the second conductive type. A method of manufacturing a semiconductor device, wherein an impurity region is connected to the electrode, and the electrode has a protrusion near the protrusion, and the protrusion is capacitively coupled via the protrusion. .
【請求項3】 第一導電型シリコン基板表面の所望の位
置にイオン注入及び熱拡散を行うことにより第一導電型
高濃度不純物領域及び第二導電型不純物領域を形成した
後、前記第一導電型シリコン基板の一主表面にシリコン
酸化膜及び窒化シリコン膜を形成し、フォトレジストを
マスクとして前記シリコン酸化膜の所望の位置に開口部
を形成した後、フォトレジストを除去し、前記開口部が
形成された前記窒化シリコン膜をマスクとしてLOCO
S酸化を行うことによりシリコン酸化膜より成る凸部を
形成した後、前記窒化シリコン膜を除去し、前記シリコ
ン酸化膜及び凸部をエッチングにより除去することによ
り前記第一導電型シリコン基板の一主表面に複数の凸部
を形成し、該凸部が形成されて成る前記第一導電型シリ
コン基板の一主表面に第一シリコン酸化膜及び電極を形
成し、フォトレジストをマスクとして前記凸部上に形成
された前記電極をエッチングにより除去した後、フォト
レジストを除去し、前記第一導電型シリコン基板の前記
電極が形成された面全面に第二シリコン酸化膜を形成
し、フォトレジストをマスクとして前記第一導電型高濃
度不純物領域及び第二導電型不純物領域上の前記第一シ
リコン酸化膜,電極及び第二シリコン酸化膜に開口部を
形成し、該開口部を埋め込むように金属配線を形成し、
該金属配線を介して前記第一導電型高濃度不純物領域と
前記電極,前記第二導電型不純物領域と前記電極とが接
続され、前記凸部近傍において前記電極は突起部を有
し、前記凸部を介して前記突起部が容量結合するように
したことを特徴とする半導体装置の製造方法。
3. After forming a first conductive type high concentration impurity region and a second conductive type impurity region by performing ion implantation and thermal diffusion at a desired position on the surface of the first conductive type silicon substrate, Forming a silicon oxide film and a silicon nitride film on one main surface of a mold type silicon substrate, forming an opening at a desired position of the silicon oxide film using a photoresist as a mask, removing the photoresist, and removing the opening; LOCO is performed using the formed silicon nitride film as a mask.
After forming a convex portion made of a silicon oxide film by performing S oxidation, the silicon nitride film is removed, and the silicon oxide film and the convex portion are removed by etching, thereby forming one of the first conductivity type silicon substrates. Forming a plurality of convex portions on the surface, forming a first silicon oxide film and an electrode on one main surface of the first conductivity type silicon substrate having the convex portions formed thereon, and forming the first silicon oxide film and the electrode on the convex portion using a photoresist as a mask. After removing the electrode formed by etching, the photoresist is removed, a second silicon oxide film is formed on the entire surface of the first conductivity type silicon substrate on which the electrode is formed, and the photoresist is used as a mask. An opening is formed in the first silicon oxide film, the electrode, and the second silicon oxide film on the first conductivity type high concentration impurity region and the second conductivity type impurity region, and the opening is formed. A metal wiring formed to writing because,
The first conductive type high-concentration impurity region and the electrode, and the second conductive type impurity region and the electrode are connected through the metal wiring, and the electrode has a protrusion near the protrusion, and the electrode has a protrusion. A method of manufacturing a semiconductor device, wherein the protrusion is capacitively coupled via a portion.
【請求項4】 前記凸部上に形成された前記電極のエッ
チングを行う際に、同時に前記開口部を形成するように
したことを特徴とする請求項2または請求項3記載の半
導体装置の製造方法。
4. The manufacturing of the semiconductor device according to claim 2, wherein the opening is formed at the same time as the etching of the electrode formed on the projection is performed. Method.
JP10797896A 1996-04-26 1996-04-26 Semiconductor device and manufacturing method thereof Expired - Fee Related JP3277807B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10797896A JP3277807B2 (en) 1996-04-26 1996-04-26 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10797896A JP3277807B2 (en) 1996-04-26 1996-04-26 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JPH09293885A JPH09293885A (en) 1997-11-11
JP3277807B2 true JP3277807B2 (en) 2002-04-22

Family

ID=14472890

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10797896A Expired - Fee Related JP3277807B2 (en) 1996-04-26 1996-04-26 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3277807B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11525453B2 (en) 2017-03-08 2022-12-13 Robert Bosch Gmbh Bearing arrangement for a drive shaft of a turbo-machine, and a turbo-machine including such a bearing arrangement

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11525453B2 (en) 2017-03-08 2022-12-13 Robert Bosch Gmbh Bearing arrangement for a drive shaft of a turbo-machine, and a turbo-machine including such a bearing arrangement

Also Published As

Publication number Publication date
JPH09293885A (en) 1997-11-11

Similar Documents

Publication Publication Date Title
JPS6072268A (en) Method of producing bipolar transistor structure
JPH0461326A (en) Manufacturing of semiconductor device
JPH09289323A (en) Manufacture of semiconductor device
JP3277807B2 (en) Semiconductor device and manufacturing method thereof
JP3275699B2 (en) Semiconductor device and manufacturing method thereof
JP3277806B2 (en) Semiconductor device and manufacturing method thereof
JPH09293883A (en) Semiconductor device and manufacture thereof
JPS5929136B2 (en) Manufacturing method of semiconductor device
JPH0729971A (en) Manufacture of semiconductor device
JP3419956B2 (en) Method for manufacturing semiconductor device
JPS58213444A (en) Manufacture of semiconductor device
KR100223825B1 (en) Method of forming an element isolation region in a semiconductor device
KR0134858B1 (en) Fabrication method of contact hole in semiconductor device
JP2817226B2 (en) Method for manufacturing semiconductor device
KR19980054746A (en) Pattern Separation Method of Semiconductor Device
JPS6320383B2 (en)
JPH10242275A (en) Manufacture of semiconductor device
JPS639156A (en) Manufacture of thin film transistor
JPH0272632A (en) Manufacture of semiconductor device
KR100204911B1 (en) Manufacturing method of plug in semiconductor device
JPH09260664A (en) Manufacture of semiconductor device
JPS61102062A (en) Manufacture of semiconductor device
JPH09252060A (en) Manufacturing method of semiconductor nonvolatile memory device
JPH06338516A (en) Manufacture of mos type semiconductor device
JPH02125625A (en) Manufacture of semiconductor device

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020115

LAPS Cancellation because of no payment of annual fees