JP3272276B2 - Ｓｉ／ＳｉＧｅを用いた高温超電導構造 - Google Patents
Ｓｉ／ＳｉＧｅを用いた高温超電導構造Info
- Publication number
- JP3272276B2 JP3272276B2 JP22490897A JP22490897A JP3272276B2 JP 3272276 B2 JP3272276 B2 JP 3272276B2 JP 22490897 A JP22490897 A JP 22490897A JP 22490897 A JP22490897 A JP 22490897A JP 3272276 B2 JP3272276 B2 JP 3272276B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- epitaxial
- substrate
- electron
- electrons
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 229910000577 Silicon-germanium Inorganic materials 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 34
- 230000004888 barrier function Effects 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000006798 recombination Effects 0.000 claims abstract description 15
- 238000005215 recombination Methods 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 15
- 239000010703 silicon Substances 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 11
- 230000001939 inductive effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 4
- 108091006146 Channels Proteins 0.000 description 31
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 8
- 239000002887 superconductor Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000012360 testing method Methods 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 4
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 230000005428 wave function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/20—Permanent superconducting devices
- H10N60/205—Permanent superconducting devices having three or more electrodes, e.g. transistor-like structures
- H10N60/207—Field effect devices
Landscapes
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Superconductors And Manufacturing Methods Therefor (AREA)
- Containers, Films, And Cooling For Superconductive Devices (AREA)
- Junction Field-Effect Transistors (AREA)
- Ceramic Products (AREA)
- Inorganic Compounds Of Heavy Metals (AREA)
- Glass Compositions (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は高温超電導半導体構
造に関するものであり、詳細には、薄いＳｉＧｅバリア
層により分離された、ひずみを持たせたＳｉ／ＳｉＧｅ
層を有する半導体構造に関するものである。
造に関するものであり、詳細には、薄いＳｉＧｅバリア
層により分離された、ひずみを持たせたＳｉ／ＳｉＧｅ
層を有する半導体構造に関するものである。
【０００２】
【従来の技術】超電導体は、特に、散逸のない伝送と、
磁気検出器への利用が注目されている。しかし、いくつ
かの欠点、たとえば超低温が必要なこと、標準のシリコ
ン（Ｓｉ）技術との適合性がないことなどにより、超電
導体の広範囲の利用が阻害されている。従来の超電導体
は、超電導性となるためには超低温を必要とし、これに
より商業的利用が制限されている。
磁気検出器への利用が注目されている。しかし、いくつ
かの欠点、たとえば超低温が必要なこと、標準のシリコ
ン（Ｓｉ）技術との適合性がないことなどにより、超電
導体の広範囲の利用が阻害されている。従来の超電導体
は、超電導性となるためには超低温を必要とし、これに
より商業的利用が制限されている。
【０００３】超電導における進歩は、超格子またはひず
み層を適用することにより、電子の易動度／伝導度が改
善されたことである。しかし、比較的高温で作動し、シ
リコン技術との適合性がある超電導体はまだ得られてい
ない。高温超電導体が実現していても、このような従来
の高温超電導体は、半導体工業の主流である標準のＳｉ
技術と完全な適合性がない。
み層を適用することにより、電子の易動度／伝導度が改
善されたことである。しかし、比較的高温で作動し、シ
リコン技術との適合性がある超電導体はまだ得られてい
ない。高温超電導体が実現していても、このような従来
の高温超電導体は、半導体工業の主流である標準のＳｉ
技術と完全な適合性がない。
【０００４】したがって、従来のＳｉ技術と適合する高
温超電導体が必要とされている。
温超電導体が必要とされている。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
の超電導体の問題を解決した超電導性半導体構造を提供
することにある。
の超電導体の問題を解決した超電導性半導体構造を提供
することにある。
【０００６】本発明の他の目的は、比較的高温で超電導
性を有する構造を提供することにある。
性を有する構造を提供することにある。
【０００７】本発明の他の目的は、従来のシリコン技術
と適合性のある構造を提供することにある。
と適合性のある構造を提供することにある。
【０００８】本発明のさらに他の目的は、光によって超
電導が誘導される超電導構造を提供することにある。
電導が誘導される超電導構造を提供することにある。
【０００９】本発明のさらに他の目的は、ゲート電圧を
変化させることにより、電子とホールとの比を変更し
て、超電導状態を形成または破壊することを特徴とす
る、ゲート付超電導構造を提供することにある。
変化させることにより、電子とホールとの比を変更し
て、超電導状態を形成または破壊することを特徴とす
る、ゲート付超電導構造を提供することにある。
【００１０】
【課題を解決するための手段】本発明のこれらおよび他
の目的は、基板と、ホールを移送するための第１のエピ
タキシャルＰ型半導体層と、第１層の上に位置する第２
のエピタキシャル・バリア層と、電子を移送するための
第３のエピタキシャルＮ型半導体層とを備える超電導電
流を通す構造により達成される。
の目的は、基板と、ホールを移送するための第１のエピ
タキシャルＰ型半導体層と、第１層の上に位置する第２
のエピタキシャル・バリア層と、電子を移送するための
第３のエピタキシャルＮ型半導体層とを備える超電導電
流を通す構造により達成される。
【００１１】バリア層は、電子およびホールの再結合を
制限するが、電子とホールの間のクーロン力による引力
により電子・ホール対を形成できるようにする。電子・
ホール対の形成は、薄いバリア層の厚さ、たとえば約５
〜３０Åの厚さにより増強される。
制限するが、電子とホールの間のクーロン力による引力
により電子・ホール対を形成できるようにする。電子・
ホール対の形成は、薄いバリア層の厚さ、たとえば約５
〜３０Åの厚さにより増強される。
【００１２】本発明の構造は、高温超電導を有するひず
みを有するＳｉ／ＳｉＧｅ界面に基づくものである。第
１層はＳｉＧｅ、たとえばＳｉ1-xＧｅxからなり、ｘは
約０．６〜約０．８の範囲である。第２層もＳｉＧｅ、
たとえばＳｉ1-xＧｅxからなり、ｘは約０．３〜約０．
４の範囲である。第３層はＳｉからなる。例示すると、
第１層は圧縮ひずみを受け、第３層は引張りひずみを受
けるようにする。
みを有するＳｉ／ＳｉＧｅ界面に基づくものである。第
１層はＳｉＧｅ、たとえばＳｉ1-xＧｅxからなり、ｘは
約０．６〜約０．８の範囲である。第２層もＳｉＧｅ、
たとえばＳｉ1-xＧｅxからなり、ｘは約０．３〜約０．
４の範囲である。第３層はＳｉからなる。例示すると、
第１層は圧縮ひずみを受け、第３層は引張りひずみを受
けるようにする。
【００１３】これらの層は、完全に従来のＳｉ／ＳｉＧ
ｅ ＣＭＯＳ構造に適合する。したがって、ＣＭＯＳ構
造を、超電導性相互接続として機能する本発明の構造と
組み合わせることができる。本発明の構造では、Ｓｉ層
とＳｉＧｅ層を隣接して成長させ、再結合することなく
Ｓｉ層に電子が、ＳｉＧｅ層にホールが存在するように
する。電子が存在するＳｉチャネルである第３層に電流
が供給され、ホールが存在するＳｉＧｅチャネルである
第１層を通って反対方向に戻る。電子とホールはドーピ
ング、あるいはモジュレーション・ドーピングによっ
て、または、光学的に、あるいは上部ゲートまたは底部
ゲートあるいはその両方からの電界効果を利用して導入
することができる。これにより、電子とホールが同方向
に移動し、クーロン引力のため互いに牽引して超流体を
形成する。本発明の構造は、電気的接続をも含む。
ｅ ＣＭＯＳ構造に適合する。したがって、ＣＭＯＳ構
造を、超電導性相互接続として機能する本発明の構造と
組み合わせることができる。本発明の構造では、Ｓｉ層
とＳｉＧｅ層を隣接して成長させ、再結合することなく
Ｓｉ層に電子が、ＳｉＧｅ層にホールが存在するように
する。電子が存在するＳｉチャネルである第３層に電流
が供給され、ホールが存在するＳｉＧｅチャネルである
第１層を通って反対方向に戻る。電子とホールはドーピ
ング、あるいはモジュレーション・ドーピングによっ
て、または、光学的に、あるいは上部ゲートまたは底部
ゲートあるいはその両方からの電界効果を利用して導入
することができる。これにより、電子とホールが同方向
に移動し、クーロン引力のため互いに牽引して超流体を
形成する。本発明の構造は、電気的接続をも含む。
【００１４】本発明によれば、同一構造中で再結合する
ことなく電子・ホール対を形成することにより、高温超
電導が達成される。本発明の構造における超電導は、ひ
ずみを持たせたＳｉ／ＳｉＧｅ積層構造中の電子とホー
ルとの牽引力（electron-hole drag）によって得られ
る。本発明の構造の導電性は、半導体材料で通常可能な
温度より高い温度で超電導を示すように、十分に強化さ
れていると考えられる。
ことなく電子・ホール対を形成することにより、高温超
電導が達成される。本発明の構造における超電導は、ひ
ずみを持たせたＳｉ／ＳｉＧｅ積層構造中の電子とホー
ルとの牽引力（electron-hole drag）によって得られ
る。本発明の構造の導電性は、半導体材料で通常可能な
温度より高い温度で超電導を示すように、十分に強化さ
れていると考えられる。
【００１５】超電導は、隣接するチャネル中に同一密度
の電子とホールが存在する場合に誘導される。電子とホ
ールの密度比が一対一から変化すると、超電導が破壊さ
れる。
の電子とホールが存在する場合に誘導される。電子とホ
ールの密度比が一対一から変化すると、超電導が破壊さ
れる。
【００１６】
【発明の実施の形態】図１は、本発明の１実施例による
高温超電導構造１０を示す断面図である。構造１０は、
超電導電流を通し、基板１２を有する。説明のため、基
板１２はシリコン（Ｓｉ）で、ｐ−にドーピングされて
いるとする。
高温超電導構造１０を示す断面図である。構造１０は、
超電導電流を通し、基板１２を有する。説明のため、基
板１２はシリコン（Ｓｉ）で、ｐ−にドーピングされて
いるとする。
【００１７】シリコンゲルマニウム（ＳｉＧｅ）の層１
４を、基板１２の上に形成する。このＳｉ1-yＧｅy層１
４は勾配をつけられており（graded）、基板１２と勾配
層１４との界面１６では、ｙ＝０である。反対側の界面
１８、すなわち基板と勾配層との界面１６と反対側の界
面１８では、ｙはたとえば０．３である。
４を、基板１２の上に形成する。このＳｉ1-yＧｅy層１
４は勾配をつけられており（graded）、基板１２と勾配
層１４との界面１６では、ｙ＝０である。反対側の界面
１８、すなわち基板と勾配層との界面１６と反対側の界
面１８では、ｙはたとえば０．３である。
【００１８】緩和した（relaxed）ＳｉＧｅ層２０、た
とえばＳｉ0.7Ｇｅ0.3を、勾配層１４の上に形成する。
緩和層２０はバッファ層として機能する。例示すると、
勾配層１４と緩和層２０の厚さはそれぞれ約１０００ｎ
ｍである。
とえばＳｉ0.7Ｇｅ0.3を、勾配層１４の上に形成する。
緩和層２０はバッファ層として機能する。例示すると、
勾配層１４と緩和層２０の厚さはそれぞれ約１０００ｎ
ｍである。
【００１９】高温超電導チャネル２２が緩和層２０の上
に形成される。この超電導チャネル２２は、３層のエピ
タキシャル層、すなわちバリア層で分離された、種類の
異なるドーパントでドーピングした２層の半導体層から
なる。例示すると、バッファ層２０の上に、厚さが約１
０ｎｍのシリコンのチャネル２４を形成する。このシリ
コン・チャネル２４は、電子２５を移送（輸送）するの
に使用される。１対の、たとえばＮ型の材料でドーピン
グされたシリコンの接点２６、２８を、シリコン・チャ
ネル２４の両端に形成する。下側の基板が緩和されたＳ
ｉＧｅバッファであるため、シリコン・チャネル２４は
引張りひずみ（tensile strain）を受ける。このこと
は、シリコン・チャネル２４の引張りひずみを受けたＳ
ｉが電子の量子井戸を形成し、これが電子を拘束するた
めに有利である。
に形成される。この超電導チャネル２２は、３層のエピ
タキシャル層、すなわちバリア層で分離された、種類の
異なるドーパントでドーピングした２層の半導体層から
なる。例示すると、バッファ層２０の上に、厚さが約１
０ｎｍのシリコンのチャネル２４を形成する。このシリ
コン・チャネル２４は、電子２５を移送（輸送）するの
に使用される。１対の、たとえばＮ型の材料でドーピン
グされたシリコンの接点２６、２８を、シリコン・チャ
ネル２４の両端に形成する。下側の基板が緩和されたＳ
ｉＧｅバッファであるため、シリコン・チャネル２４は
引張りひずみ（tensile strain）を受ける。このこと
は、シリコン・チャネル２４の引張りひずみを受けたＳ
ｉが電子の量子井戸を形成し、これが電子を拘束するた
めに有利である。
【００２０】薄いバリア層３０をシリコン・チャネル２
４の上に形成する。このバリア層はＳｉ1-xＧｅxからな
り、ｘは約０．３〜約０．４の範囲である。
４の上に形成する。このバリア層はＳｉ1-xＧｅxからな
り、ｘは約０．３〜約０．４の範囲である。
【００２１】次に、Ｓｉ1-xＧｅxの層３２をバリア層３
０の上に形成し、ホール３３を移送するのに使用する。
例示すると、Ｐ型チャネル３２の厚さは約１０ｎｍ、ｘ
は約０．６〜約０．８の範囲である。下側の基板がＧｅ
含有量の低い緩和されたＳｉＧｅバッファ層２０である
ため、このＳｉＧｅのＰ型チャネル３２は、圧縮ひずみ
（compressive strain）を受ける。このことは、Ｇｅ含
有量の高いチャネル３２がホールの量子井戸を形成し、
これがホールを拘束するために有利である。Ｓｉチャネ
ル２４とＳｉＧｅチャネル３２を、タイプＩＩ（スタガ
−staggered）整合層という。
０の上に形成し、ホール３３を移送するのに使用する。
例示すると、Ｐ型チャネル３２の厚さは約１０ｎｍ、ｘ
は約０．６〜約０．８の範囲である。下側の基板がＧｅ
含有量の低い緩和されたＳｉＧｅバッファ層２０である
ため、このＳｉＧｅのＰ型チャネル３２は、圧縮ひずみ
（compressive strain）を受ける。このことは、Ｇｅ含
有量の高いチャネル３２がホールの量子井戸を形成し、
これがホールを拘束するために有利である。Ｓｉチャネ
ル２４とＳｉＧｅチャネル３２を、タイプＩＩ（スタガ
−staggered）整合層という。
【００２２】Ｐ型チャネル３２とＮ型チャネル２４は逆
にしてもよく、この場合は、Ｐ型チャネル３２を緩和さ
れたＳｉＧｅバッファ層２０の上に形成し、Ｎ型チャネ
ル２４を薄いバリア層３０の上に形成する。
にしてもよく、この場合は、Ｐ型チャネル３２を緩和さ
れたＳｉＧｅバッファ層２０の上に形成し、Ｎ型チャネ
ル２４を薄いバリア層３０の上に形成する。
【００２３】バリア層３０は、Ｎチャネル２４を流れる
電子２５と、Ｐチャネル３２を流れるホール３３の再結
合を制限するのに十分な厚さがあり、しかもこれらの電
子２５とホール３３との間の、クーロン力による引力に
よって電子・ホール対を形成するのに十分な薄さであ
る。例示すると、バリア層の厚さは約５〜約３０Åであ
る。
電子２５と、Ｐチャネル３２を流れるホール３３の再結
合を制限するのに十分な厚さがあり、しかもこれらの電
子２５とホール３３との間の、クーロン力による引力に
よって電子・ホール対を形成するのに十分な薄さであ
る。例示すると、バリア層の厚さは約５〜約３０Åであ
る。
【００２４】Ｐ型電極または接点として機能する１対の
Ｐ型領域３４、３６をＰ型チャネル３２の縁部に形成す
る。上部シリコン層３８を、Ｐ型チャネル３２の上に形
成する。
Ｐ型領域３４、３６をＰ型チャネル３２の縁部に形成す
る。上部シリコン層３８を、Ｐ型チャネル３２の上に形
成する。
【００２５】チャネル２２の片側にあるＰ接点３４とＮ
接点２６に、たとえば電池４０を用いてＤＣバイアスを
印加する。バイアスされた接点３４、２６の反対側にあ
るＰ接点３６とＮ接点２８は、線４２により短絡する。
これらの接続により、図２を参照して説明するように、
電流がチャネル２２を流れる。
接点２６に、たとえば電池４０を用いてＤＣバイアスを
印加する。バイアスされた接点３４、２６の反対側にあ
るＰ接点３６とＮ接点２８は、線４２により短絡する。
これらの接続により、図２を参照して説明するように、
電流がチャネル２２を流れる。
【００２６】本発明によれば、本発明のＳｉ／ＳｉＧｅ
チャネル２４、３２を有する構造１０中で電子・ホール
対が形成されることにより、超電導が生じる。超電導
は、隣接するチャネル２４、３２中に同密度の電子２５
とホール３３が存在する場合に誘起される。電子とホー
ルの密度比が一対一から変化すると、超電導が破壊され
る。
チャネル２４、３２を有する構造１０中で電子・ホール
対が形成されることにより、超電導が生じる。超電導
は、隣接するチャネル２４、３２中に同密度の電子２５
とホール３３が存在する場合に誘起される。電子とホー
ルの密度比が一対一から変化すると、超電導が破壊され
る。
【００２７】本発明の構造１０は、半導体製造、特に、
下記の文献中で論じられている、最近提案されたＳｉ／
ＳｉＧｅ ＣＭＯＳ製造プロセスに完全に適合する単一
の結晶材料中で超電導を達成する。
下記の文献中で論じられている、最近提案されたＳｉ／
ＳｉＧｅ ＣＭＯＳ製造プロセスに完全に適合する単一
の結晶材料中で超電導を達成する。
【００２８】（１）米国特許第５５３４７１３号明細書
「CMOS Transistor Logic Strained Si/Ge Heterostruc
ture Layers」 電子・ホール対の形成および超流体形成の可能性は、下
記の文献中に示唆されている。
「CMOS Transistor Logic Strained Si/Ge Heterostruc
ture Layers」 電子・ホール対の形成および超流体形成の可能性は、下
記の文献中に示唆されている。
【００２９】（２）ユー．Ｅ．ロゾビック（Yu. E. Loz
ovik）、Ｖ．Ｉ．ユドソン（V. I. Yudson）、「A New
Mechanism for Superconductivity」、Ｓｏｖ．Ｐｈｙ
ｓ．ＪＥＴＰ、Ｖｏｌ．４４、Ｎｏ．２、ｐ．３８９〜
３９７、１９７６年
ovik）、Ｖ．Ｉ．ユドソン（V. I. Yudson）、「A New
Mechanism for Superconductivity」、Ｓｏｖ．Ｐｈｙ
ｓ．ＪＥＴＰ、Ｖｏｌ．４４、Ｎｏ．２、ｐ．３８９〜
３９７、１９７６年
【００３０】このような超流体を形成するための主要な
必要条件は、（１）電子とホールが同様の質量（mass）
および濃度（concentration）を有すること、（２）こ
れらが再結合することなく共存すること、（３）電子と
ホールとの間に、クーロン力による引力が顕著に作用す
るほど十分接近していること、および（４）これらが同
一方向に移動し、Ｎチャネル２４とＰチャネル３２中の
電流が反対方向に流れることである。
必要条件は、（１）電子とホールが同様の質量（mass）
および濃度（concentration）を有すること、（２）こ
れらが再結合することなく共存すること、（３）電子と
ホールとの間に、クーロン力による引力が顕著に作用す
るほど十分接近していること、および（４）これらが同
一方向に移動し、Ｎチャネル２４とＰチャネル３２中の
電流が反対方向に流れることである。
【００３１】超電導構造１０のひずみを持たせたＳｉ／
ＳｉＧｅチャネル２４、３２は、電子２５がＳｉ層２４
中に拘束され、ホール３３がＳｉＧｅ層３２中に拘束さ
れるように成長させる。ひずみにより、成長軸に垂直な
面における電子とホールの質量が、成長軸に平行な面に
おける電子とホールの質量と異なる。上記文献（１）の
ＣＭＯＳの構造では、有効な電子の質量は、電子の質量
をｍｅとしたとき、成長軸に垂直な面では０．２ｍeで
あり、この面に垂直な面では０．９６ｍeである。ホー
ル３３については、対応する質量はそれぞれ０．１５ｍ
eおよび０．５ｍeである。
ＳｉＧｅチャネル２４、３２は、電子２５がＳｉ層２４
中に拘束され、ホール３３がＳｉＧｅ層３２中に拘束さ
れるように成長させる。ひずみにより、成長軸に垂直な
面における電子とホールの質量が、成長軸に平行な面に
おける電子とホールの質量と異なる。上記文献（１）の
ＣＭＯＳの構造では、有効な電子の質量は、電子の質量
をｍｅとしたとき、成長軸に垂直な面では０．２ｍeで
あり、この面に垂直な面では０．９６ｍeである。ホー
ル３３については、対応する質量はそれぞれ０．１５ｍ
eおよび０．５ｍeである。
【００３２】本発明の超電導構造１０は、従来の超電導
構造と比較して、電子とホールの対を形成するのに大い
に有利である。第１に、Ｓｉ層２４およびＳｉＧｅ層３
２のタイプＩＩ（スタガ）バンド整合が、電子２５とホ
ール３３を拘束し、空間的に分離することを可能にす
る。第２に、電子とホールの垂直方向での大きな質量
が、非常に薄いバリア３０による両粒子（すなわち電子
２５とホール３３）の波動関数の分離を容易する。
構造と比較して、電子とホールの対を形成するのに大い
に有利である。第１に、Ｓｉ層２４およびＳｉＧｅ層３
２のタイプＩＩ（スタガ）バンド整合が、電子２５とホ
ール３３を拘束し、空間的に分離することを可能にす
る。第２に、電子とホールの垂直方向での大きな質量
が、非常に薄いバリア３０による両粒子（すなわち電子
２５とホール３３）の波動関数の分離を容易する。
【００３３】ＩｎＡｓ／ＧａＳｂなどのタイプＩＩバン
ド整合を示す従来の材料システムでは、電子の質量はき
わめて小さく、そのため厚いバリアを必要とする。電子
とホールとの間のクーロン引力を増大して対を形成する
ためには、バリアを薄くすることが有利である。Ｓｉ／
ＳｉＧｅチャネル２４、３２では、電子２５とホール３
３の面内の質量および易動度は非常に類似しており、超
流体状態を形成するのを助けている。本発明の構造１０
はＳｉ基板上に成長させたもので、現在参照文献（１）
に提案されているＣＭＯＳ製造工程、および従来の半導
体製造に適合する。
ド整合を示す従来の材料システムでは、電子の質量はき
わめて小さく、そのため厚いバリアを必要とする。電子
とホールとの間のクーロン引力を増大して対を形成する
ためには、バリアを薄くすることが有利である。Ｓｉ／
ＳｉＧｅチャネル２４、３２では、電子２５とホール３
３の面内の質量および易動度は非常に類似しており、超
流体状態を形成するのを助けている。本発明の構造１０
はＳｉ基板上に成長させたもので、現在参照文献（１）
に提案されているＣＭＯＳ製造工程、および従来の半導
体製造に適合する。
【００３４】図２に示すように、電子・ホール対を形成
するためには、電子２５とホール３３は矢印４４で示す
ように同一方向に移動しなければならない。２種類の電
流が、矢印４６、４８で示すように反対方向に流れる。
するためには、電子２５とホール３３は矢印４４で示す
ように同一方向に移動しなければならない。２種類の電
流が、矢印４６、４８で示すように反対方向に流れる。
【００３５】図２は、電子とホールの牽引力を試験する
テスト・パターンすなわち構造５０で、電流５２はＮ型
接点２６へ、チャネル２２をＮ型接点２８方向４６へ、
線４２を通ってＰ型接点３６へ、チャネル２２を戻って
Ｐ型接点３４の方向４８へ流れ、次にＰ型接点３４から
出る。図１のＮ型チャネル２４に相当するチャネル２２
の下部では、電流は４６の方向に流れる。これは、電子
２５が電流方向４６に反対の方向に流れるためである。
同様に、図１のＰ型チャネル３２に相当するチャネル２
２の上部では、電流は４８の方向に流れる。これは、ホ
ール３３が電流方向４８と同じ方向に流れるためであ
る。
テスト・パターンすなわち構造５０で、電流５２はＮ型
接点２６へ、チャネル２２をＮ型接点２８方向４６へ、
線４２を通ってＰ型接点３６へ、チャネル２２を戻って
Ｐ型接点３４の方向４８へ流れ、次にＰ型接点３４から
出る。図１のＮ型チャネル２４に相当するチャネル２２
の下部では、電流は４６の方向に流れる。これは、電子
２５が電流方向４６に反対の方向に流れるためである。
同様に、図１のＰ型チャネル３２に相当するチャネル２
２の上部では、電流は４８の方向に流れる。これは、ホ
ール３３が電流方向４８と同じ方向に流れるためであ
る。
【００３６】試験構造５０は、電流を流し、電子および
ホールのチャネルの長さ方向および横方向の磁気抵抗を
測定するのに使用される。電子およびホールは、同一方
向に、たとえば接点２８、３６から接点２６、３４の方
向に流される。試験構造５０は下記のように使用する。
正の電圧をＮ型接点２６に供給し、接点２８、３６を線
４２で短絡させ、Ｐ型接点３４を接地する。
ホールのチャネルの長さ方向および横方向の磁気抵抗を
測定するのに使用される。電子およびホールは、同一方
向に、たとえば接点２８、３６から接点２６、３４の方
向に流される。試験構造５０は下記のように使用する。
正の電圧をＮ型接点２６に供給し、接点２８、３６を線
４２で短絡させ、Ｐ型接点３４を接地する。
【００３７】チャネル２４、３２が電子２５およびホー
ル３３に占められるのは、サンプルの上部シリコン層３
８に、波長が約１．０〜１．５μｍの範囲の光を照射す
ることによって誘導することができる。この波長は、層
３２のひずみを持たせた合金ＳｉＧｅのバンド・ギャッ
プに相当する。キャリア密度は、上部ゲート４３または
底部ゲート４４のバイアスを使用して制御することもで
きる。このように、本発明の装置１０は、３端子または
４端子構成のトランジスタとして作動させることもでき
る。３端子構成では、Ｐ型およびＮ型接点３６、２８を
短絡させ、４端子構成では、４個の端子は４個の接点２
６、３４、２８、３６である。本発明の装置は、低導電
性状態から、超電導状態に切り替えることが可能で、し
かも供給バイアス４０をきわめて低くすることができ
る。
ル３３に占められるのは、サンプルの上部シリコン層３
８に、波長が約１．０〜１．５μｍの範囲の光を照射す
ることによって誘導することができる。この波長は、層
３２のひずみを持たせた合金ＳｉＧｅのバンド・ギャッ
プに相当する。キャリア密度は、上部ゲート４３または
底部ゲート４４のバイアスを使用して制御することもで
きる。このように、本発明の装置１０は、３端子または
４端子構成のトランジスタとして作動させることもでき
る。３端子構成では、Ｐ型およびＮ型接点３６、２８を
短絡させ、４端子構成では、４個の端子は４個の接点２
６、３４、２８、３６である。本発明の装置は、低導電
性状態から、超電導状態に切り替えることが可能で、し
かも供給バイアス４０をきわめて低くすることができ
る。
【００３８】本発明の装置は、回路中の相互接続に、ジ
ョセフソン接合装置および回路の形成に、また、磁気検
出器として使用することができる。この装置はまた、効
率の非常に高い赤外線の光検出器、および低電力の電界
効果トランジスタとして使用することもできる。
ョセフソン接合装置および回路の形成に、また、磁気検
出器として使用することができる。この装置はまた、効
率の非常に高い赤外線の光検出器、および低電力の電界
効果トランジスタとして使用することもできる。
【００３９】さらに、本発明の装置１０は、ゲート電圧
により電流が単調ではなく増加することに基づいて、周
波数逓倍器、または多レベルのロジックとしても使用す
ることができる。図３は、本発明の超電導装置１０をＯ
Ｎにした場合に、電流６０がほぼ瞬間的に増加すること
を示す。このことは、代表的な導体の単調な電流増加６
２と対照的である。
により電流が単調ではなく増加することに基づいて、周
波数逓倍器、または多レベルのロジックとしても使用す
ることができる。図３は、本発明の超電導装置１０をＯ
Ｎにした場合に、電流６０がほぼ瞬間的に増加すること
を示す。このことは、代表的な導体の単調な電流増加６
２と対照的である。
【００４０】さらに、本発明の半導体装置は、底部ゲー
ト４４と上部ゲート４３の電圧比較器としても使用でき
る。超電導、およびこれにともなう大電流が、特定のゲ
ート電圧の組み合わせによってのみ達成できる。このこ
とを図４に示す。図４では、超電導を示す大電流７０
が、特定の上部ゲート電圧Ｖｇ１と、底部ゲート電圧Ｖ
ｇ２とによって生じる。
ト４４と上部ゲート４３の電圧比較器としても使用でき
る。超電導、およびこれにともなう大電流が、特定のゲ
ート電圧の組み合わせによってのみ達成できる。このこ
とを図４に示す。図４では、超電導を示す大電流７０
が、特定の上部ゲート電圧Ｖｇ１と、底部ゲート電圧Ｖ
ｇ２とによって生じる。
【００４１】本発明は、Ｓｉ／ＳｉＧｅヘテロ構造の層
２４、３２を成長させることによって実施することがで
き、電子２５が引張りひずみを受けるＳｉ層２４中に存
在し、ホールが圧縮ひずみを受けるＳｉＧｅ層３２中に
存在する。これらの層は、Ｇｅ含有量がＰ型チャネル３
４のＧｅ含有量の約半分である薄いＳｉＧｅバリア層３
０（厚さ約１ｎｍ）により分離されている。すなわち、
バリア層３０のＳｉ1- xＧｅx材料のｘの値が、Ｐ型チャ
ネル３４のＳｉ1-xＧｅx材料のｘの値の約半分である。
電流は、たとえば外部接点２６、２８、３６、３４を順
次通過させることにより、これらのチャネル２４、３２
を反対方向に流れる。
２４、３２を成長させることによって実施することがで
き、電子２５が引張りひずみを受けるＳｉ層２４中に存
在し、ホールが圧縮ひずみを受けるＳｉＧｅ層３２中に
存在する。これらの層は、Ｇｅ含有量がＰ型チャネル３
４のＧｅ含有量の約半分である薄いＳｉＧｅバリア層３
０（厚さ約１ｎｍ）により分離されている。すなわち、
バリア層３０のＳｉ1- xＧｅx材料のｘの値が、Ｐ型チャ
ネル３４のＳｉ1-xＧｅx材料のｘの値の約半分である。
電流は、たとえば外部接点２６、２８、３６、３４を順
次通過させることにより、これらのチャネル２４、３２
を反対方向に流れる。
【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４３】（１）基板と、ホールを移送するための第
１のエピタキシャルＰ型半導体層と、上記第１層の上に
位置する、電子の再結合を制限するが、電子と上記ホー
ルの間のクーロン力による引力により電子・ホール対を
形成できるようにする第２のエピタキシャル・バリア層
と、上記電子を移送するための第３のエピタキシャルＮ
型半導体層とを備える、超電導電流を通す構造。 （２）上記第１層がＳｉＧｅを有し、上記第１層が圧縮
ひずみを受けていることを特徴とする、上記（１）に記
載の構造。 （３）上記第２層が厚さ約５〜３０Åの範囲のＳｉＧｅ
を有することを特徴とする、上記（１）に記載の構造。 （４）上記第３層がＳｉを有し、引張りひずみを受けて
いることを特徴とする、上記（１）に記載の構造。 （５）上記第１層がＳｉ1-xＧｅxを有し、ｘが約０．６
〜約０．８の範囲にあることを特徴とする、上記（１）
に記載の構造。 （６）上記第２層がＳｉ1-xＧｅxを有し、ｘが約０．３
〜約０．４の範囲にあることを特徴とする、上記（１）
に記載の構造。 （７）上記基板が、勾配層と、上記勾配層と上記第３の
層との間に形成したバッファ層を有することを特徴とす
る、上記（１）に記載の構造。 （８）上記勾配層がＳｉ1-yＧｅyを有し、ｙが約０〜約
０．３の範囲にあることを特徴とする、上記（７）に記
載の構造。 （９）上記バッファ層がＳｉ0.7Ｇｅ0.3を有することを
特徴とする、上記（７）に記載の構造。 （１０）さらに第４のエピタキシャル・バリア層を有
し、上記第１層から第４層までが反復することを特徴と
する、上記（１）に記載の構造。 （１１）さらに上記基板の下に位置する底部ゲートを有
し、上記第３のエピタキシャルＮ型半導体層の上に位置
する上部ゲートを有することを特徴とする、上記（１）
に記載の構造。 （１２）上記上部ゲートおよび底部ゲート上の電圧が超
電導を誘導することを特徴とする、上記（１０）に記載
の構造。 （１３）上記上部ゲートと上記第３のエピタキシャルＮ
型半導体層の間に、さらに上部シリコン層を有すること
を特徴とする、上記（１０）に記載の構造。 （１４）超電導を誘導する所定の波長の光を発光するた
めの光源をさらに有することを特徴とする、上記（１）
に記載の構造。 （１５）上記所定の波長が、約１．０〜約１．５μｍの
範囲であることを特徴とする、上記（１３）に記載の構
造。 （１６）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す電界効果トランジスタ。 （１７）さらに上記第１層の近傍に位置するゲート電極
を有することを特徴とする、上記（１６）に記載の電界
効果トランジスタ。 （１８）さらに上記第３層の近傍に位置するゲート電極
を有することを特徴とする、上記（１６）に記載の電界
効果トランジスタ。 （１９）さらに上記第１層と第３層のいずれかに隣接し
て位置するゲート電極を有し、上記第１層と第３層が、
上記ゲート電極の片側で結合されていることを特徴とす
る、上記（１６）に記載の電界効果トランジスタ。 （２０）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す構造を有する比較器。 （２１）さらに上記第１層および第３層の近傍にそれぞ
れ位置する第１および第２のゲート電極を有することを
特徴とする、上記（２０）に記載の比較器。 （２２）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を阻止し、電子と上記ホールの間のクーロ
ン力による引力により電子・ホール対を形成する第２の
エピタキシャル・バリア層と、上記電子を移送するため
の第３のエピタキシャルＮ型半導体層とを備える、超電
導電流を通す構造を有する磁気検出器。 （２３）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す構造を有する光検出器。 （２４）さらに放射エネルギー源と、上記放射エネルギ
ー源から上記第１層および第３層へ放射エネルギーを向
ける光路を有することを特徴とする、上記（２３）に記
載の光検出器。 （２５）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す構造を有する周波数逓倍
器。
１のエピタキシャルＰ型半導体層と、上記第１層の上に
位置する、電子の再結合を制限するが、電子と上記ホー
ルの間のクーロン力による引力により電子・ホール対を
形成できるようにする第２のエピタキシャル・バリア層
と、上記電子を移送するための第３のエピタキシャルＮ
型半導体層とを備える、超電導電流を通す構造。 （２）上記第１層がＳｉＧｅを有し、上記第１層が圧縮
ひずみを受けていることを特徴とする、上記（１）に記
載の構造。 （３）上記第２層が厚さ約５〜３０Åの範囲のＳｉＧｅ
を有することを特徴とする、上記（１）に記載の構造。 （４）上記第３層がＳｉを有し、引張りひずみを受けて
いることを特徴とする、上記（１）に記載の構造。 （５）上記第１層がＳｉ1-xＧｅxを有し、ｘが約０．６
〜約０．８の範囲にあることを特徴とする、上記（１）
に記載の構造。 （６）上記第２層がＳｉ1-xＧｅxを有し、ｘが約０．３
〜約０．４の範囲にあることを特徴とする、上記（１）
に記載の構造。 （７）上記基板が、勾配層と、上記勾配層と上記第３の
層との間に形成したバッファ層を有することを特徴とす
る、上記（１）に記載の構造。 （８）上記勾配層がＳｉ1-yＧｅyを有し、ｙが約０〜約
０．３の範囲にあることを特徴とする、上記（７）に記
載の構造。 （９）上記バッファ層がＳｉ0.7Ｇｅ0.3を有することを
特徴とする、上記（７）に記載の構造。 （１０）さらに第４のエピタキシャル・バリア層を有
し、上記第１層から第４層までが反復することを特徴と
する、上記（１）に記載の構造。 （１１）さらに上記基板の下に位置する底部ゲートを有
し、上記第３のエピタキシャルＮ型半導体層の上に位置
する上部ゲートを有することを特徴とする、上記（１）
に記載の構造。 （１２）上記上部ゲートおよび底部ゲート上の電圧が超
電導を誘導することを特徴とする、上記（１０）に記載
の構造。 （１３）上記上部ゲートと上記第３のエピタキシャルＮ
型半導体層の間に、さらに上部シリコン層を有すること
を特徴とする、上記（１０）に記載の構造。 （１４）超電導を誘導する所定の波長の光を発光するた
めの光源をさらに有することを特徴とする、上記（１）
に記載の構造。 （１５）上記所定の波長が、約１．０〜約１．５μｍの
範囲であることを特徴とする、上記（１３）に記載の構
造。 （１６）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す電界効果トランジスタ。 （１７）さらに上記第１層の近傍に位置するゲート電極
を有することを特徴とする、上記（１６）に記載の電界
効果トランジスタ。 （１８）さらに上記第３層の近傍に位置するゲート電極
を有することを特徴とする、上記（１６）に記載の電界
効果トランジスタ。 （１９）さらに上記第１層と第３層のいずれかに隣接し
て位置するゲート電極を有し、上記第１層と第３層が、
上記ゲート電極の片側で結合されていることを特徴とす
る、上記（１６）に記載の電界効果トランジスタ。 （２０）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す構造を有する比較器。 （２１）さらに上記第１層および第３層の近傍にそれぞ
れ位置する第１および第２のゲート電極を有することを
特徴とする、上記（２０）に記載の比較器。 （２２）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を阻止し、電子と上記ホールの間のクーロ
ン力による引力により電子・ホール対を形成する第２の
エピタキシャル・バリア層と、上記電子を移送するため
の第３のエピタキシャルＮ型半導体層とを備える、超電
導電流を通す構造を有する磁気検出器。 （２３）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す構造を有する光検出器。 （２４）さらに放射エネルギー源と、上記放射エネルギ
ー源から上記第１層および第３層へ放射エネルギーを向
ける光路を有することを特徴とする、上記（２３）に記
載の光検出器。 （２５）基板と、ホールを移送するための第１のエピタ
キシャルＰ型半導体層と、上記第１層の上に位置する、
電子の再結合を制限するが、電子と上記ホールの間のク
ーロン力による引力により電子・ホール対を形成できる
ようにする第２のエピタキシャル・バリア層と、上記電
子を移送するための第３のエピタキシャルＮ型半導体層
とを備える、超電導電流を通す構造を有する周波数逓倍
器。
【図１】本発明による隣接する電子およびホール・チャ
ネルを有する高温超電導構造を示す断面図である。
ネルを有する高温超電導構造を示す断面図である。
【図２】本発明による、電流を流し、長さ方向および横
方向の磁気抵抗を測定する試験構造を示す図である。
方向の磁気抵抗を測定する試験構造を示す図である。
【図３】本発明により、図１の超電導構造をＯＮにした
時、ほぼ瞬間的に電流が大幅に増大することを示すグラ
フである。
時、ほぼ瞬間的に電流が大幅に増大することを示すグラ
フである。
【図４】本発明により、図１の超電導構造をＯＮにした
時、上部および底部のゲート・バイアスの関数として、
ほぼ瞬間的に電流が大幅に増大することを示すグラフで
ある。
時、上部および底部のゲート・バイアスの関数として、
ほぼ瞬間的に電流が大幅に増大することを示すグラフで
ある。
１０ 高温超電導構造 １２ 基板 １４ シリコン・ゲルマニウム層 １６ 界面 １８ 界面 ２０ ＳｉＧｅバッファ層 ２２ 高温超電導チャネル ２４ Ｎ型チャネル ２６ 電極 ２８ 電極 ３０ バリア層 ３２ シリコン・ゲルマニウム層 ３４ Ｐ型領域 ３６ Ｐ型領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハリード・エッゼッディーン・イスマイ ル アメリカ合衆国10603 ニューヨーク州 ホワイト・プレーンズ ウッドランド・ ヒルズ・ロード 105 (72)発明者 キム・ヤン・リー アメリカ合衆国10549 ニューヨーク州 マウント・キスコ ケンシントン・ウェ イ202 (56)参考文献 特開 昭63−9983（ＪＰ，Ａ) 特開 平７−131081（ＪＰ，Ａ) 特開 昭63−173（ＪＰ，Ａ) 特開 昭63−305571（ＪＰ，Ａ) 特開 昭63−177573（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 39/22 - 39/24 H01L 39/00 H01L 29/775 - 29/778
Claims (17)
- 【請求項１】基板と、 ホールを移送するための第１のエピタキシャルＰ型半導
体層と、 上記第１の層に隣接する、電子の再結合を制限するが、
電子と上記ホールの間のクーロン力による引力により電
子・ホール対を形成できるようにする第２のエピタキシ
ャル・バリア層と、上記第２の層に隣接する、 上記電子を移送するための第
３のエピタキシャルＮ型半導体層とを備え、 上記第１の層がＳｉＧｅを有し、上記第１の層が圧縮ひ
ずみを受けている、 超電導電流を通す構造。 - 【請求項２】上記第２の層が厚さ約５〜３０Åの範囲の
ＳｉＧｅを有することを特徴とする、請求項１に記載の
構造。 - 【請求項３】上記第３の層がＳｉを有し、引張りひずみ
を受けていることを特徴とする、請求項１または２に記
載の構造。 - 【請求項４】上記第１の層がＳｉ1-xＧｅxを有し、ｘが
約０．６〜約０．８の範囲にあることを特徴とする、請
求項１〜３のいずれか１項に記載の構造。 - 【請求項５】上記第２の層がＳｉ1-xＧｅxを有し、ｘが
約０．３〜約０．４の範囲にあることを特徴とする、請
求項１〜４のいずれか１項に記載の構造。 - 【請求項６】上記基板が、勾配層と、上記勾配層と上記
第３の層との間に形成したバッファ層を有することを特
徴とする、請求項５に記載の構造。 - 【請求項７】上記勾配層がＳｉ1-yＧｅyを有し、ｙが約
０〜約０．３の範囲にあることを特徴とする、請求項６
に記載の構造。 - 【請求項８】上記バッファ層がＳｉ0.7Ｇｅ0.3を有する
ことを特徴とする、請求項６または７に記載の構造。 - 【請求項９】上記基板と反対側に上部ゲート電極を有す
ることを特徴とする、請求項１〜８のいずれか１項に記
載の構造。 - 【請求項１０】上記上部ゲート電極が、シリコン層を介
して上記基板と反対側に設けられていることを特徴とす
る請求項９に記載の構造。 - 【請求項１１】超電導を誘導する所定の波長の光を発光
するための光源をさらに有することを特徴とする、請求
項１に記載の構造。 - 【請求項１２】上記所定の波長が、約１．０〜約１．５
μｍの範囲であることを特徴とする、請求項１１に記載
の構造。 - 【請求項１３】基板と、 ホールを移送するための第１のエピタキシャルＰ型半導
体層と、 上記第１の層に隣接する、電子の再結合を制限するが、
電子と上記ホールの間のクーロン力による引力により電
子・ホール対を形成できるようにする第２のエピタキシ
ャル・バリア層と、上記第２の層に隣接する、 上記電子を移送するための第
３のエピタキシャルＮ型半導体層と、 上記基板の側および上記基板と反対側の少なくとも一方
の側に位置するゲート電極とを有を備え、 上記第１の層がＳｉＧｅを有し、上記第１の層が圧縮ひ
ずみを受けている、 超電導電流を通す電界効果トランジ
スタ。 - 【請求項１４】上記第２の層が厚さ約５〜３０Åの範囲
のＳｉＧｅを有することを特徴とする、請求項１３に記
載の電界効果トランジスタ。 - 【請求項１５】上記第３の層がＳｉを有し、引張りひず
みを受けていることを特徴とする、請求項１３または１
４に記載の電界効果トランジスタ。 - 【請求項１６】上記ゲート電極に関して同じ側に位置す
る、上記第１の層の一端部と上記第３の層の一端部とが
短絡されており、上記第１の層の他端部と上記第３の層
の他端部との間で電流が流れるように構成されている、
請求項１３〜１５のいずれか１項に記載の電界効果トラ
ンジスタ。 - 【請求項１７】基板と、 ホールを移送するための第１のエピタキシャルＰ型半導
体層と、 上記第１の層に隣接する、電子の再結合を制限するが、
電子と上記ホールの間のクーロン力による引力により電
子・ホール対を形成できるようにする第２のエピタキシ
ャル・バリア層と、上記第２の層に隣接する、 上記電子を移送するための第
３のエピタキシャルＮ型半導体層と、上記基板の側および上記基板と反対側の少なくとも一方
の側に位置するゲート電極とを有し、 上記ゲート電極に関して同じ側に位置する、上記第１の
層の一端部と上記第３の層の一端部とが短絡されてお
り、上記第１の層の他端部と上記第３の層の他端部との
間で電流が流れるように構成されている、超電導電流を
通す構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70734896A | 1996-09-03 | 1996-09-03 | |
| US08/707348 | 1996-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093151A JPH1093151A (ja) | 1998-04-10 |
| JP3272276B2 true JP3272276B2 (ja) | 2002-04-08 |
Family
ID=24841342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22490897A Expired - Fee Related JP3272276B2 (ja) | 1996-09-03 | 1997-08-21 | Ｓｉ／ＳｉＧｅを用いた高温超電導構造 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0828296B1 (ja) |
| JP (1) | JP3272276B2 (ja) |
| KR (1) | KR100293400B1 (ja) |
| AT (1) | ATE297055T1 (ja) |
| DE (1) | DE69733389T2 (ja) |
| IL (1) | IL121535A0 (ja) |
| TW (1) | TW335558B (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6689211B1 (en) | 1999-04-09 | 2004-02-10 | Massachusetts Institute Of Technology | Etch stop layer system |
| CA2327421A1 (en) | 1998-04-10 | 1999-10-21 | Jeffrey T. Borenstein | Silicon-germanium etch stop layer system |
| US6750130B1 (en) | 2000-01-20 | 2004-06-15 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
| US6602613B1 (en) | 2000-01-20 | 2003-08-05 | Amberwave Systems Corporation | Heterointegration of materials using deposition and bonding |
| JP2003536273A (ja) * | 2000-06-22 | 2003-12-02 | マサチューセッツ インスティテュート オブ テクノロジー | エッチング阻止層システム |
| WO2002015244A2 (en) | 2000-08-16 | 2002-02-21 | Massachusetts Institute Of Technology | Process for producing semiconductor article using graded expitaxial growth |
| US6649480B2 (en) | 2000-12-04 | 2003-11-18 | Amberwave Systems Corporation | Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6724008B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6703688B1 (en) | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US6723661B2 (en) | 2001-03-02 | 2004-04-20 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| US7301180B2 (en) | 2001-06-18 | 2007-11-27 | Massachusetts Institute Of Technology | Structure and method for a high-speed semiconductor device having a Ge channel layer |
| US6974735B2 (en) | 2001-08-09 | 2005-12-13 | Amberwave Systems Corporation | Dual layer Semiconductor Devices |
| WO2003025984A2 (en) | 2001-09-21 | 2003-03-27 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| WO2003028106A2 (en) | 2001-09-24 | 2003-04-03 | Amberwave Systems Corporation | Rf circuits including transistors having strained material layers |
| WO2003105204A2 (en) * | 2002-06-07 | 2003-12-18 | Amberwave Systems Corporation | Semiconductor devices having strained dual channel layers |
| US20030227057A1 (en) | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US6995430B2 (en) | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| AU2003274922A1 (en) | 2002-08-23 | 2004-03-11 | Amberwave Systems Corporation | Semiconductor heterostructures having reduced dislocation pile-ups and related methods |
| US6900502B2 (en) | 2003-04-03 | 2005-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel on insulator device |
| US6882025B2 (en) | 2003-04-25 | 2005-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel transistor and methods of manufacture |
| US7078742B2 (en) | 2003-07-25 | 2006-07-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel semiconductor structure and method of fabricating the same |
| US6936881B2 (en) | 2003-07-25 | 2005-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitor that includes high permittivity capacitor dielectric |
| US7101742B2 (en) | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
| US7112495B2 (en) | 2003-08-15 | 2006-09-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit |
| US7071052B2 (en) | 2003-08-18 | 2006-07-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistor with reduced leakage |
| US7888201B2 (en) | 2003-11-04 | 2011-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
| US7247534B2 (en) | 2003-11-19 | 2007-07-24 | International Business Machines Corporation | Silicon device on Si:C-OI and SGOI and method of manufacture |
| US7393733B2 (en) | 2004-12-01 | 2008-07-01 | Amberwave Systems Corporation | Methods of forming hybrid fin field-effect transistor structures |
| US8558278B2 (en) | 2007-01-16 | 2013-10-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained transistor with optimized drive current and method of forming |
| US7943961B2 (en) | 2008-03-13 | 2011-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strain bars in stressed layers of MOS devices |
| US7808051B2 (en) | 2008-09-29 | 2010-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Standard cell without OD space effect in Y-direction |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770705B2 (ja) * | 1986-06-19 | 1995-07-31 | 富士通株式会社 | 高速半導体装置 |
| JPH0770706B2 (ja) * | 1986-06-30 | 1995-07-31 | 富士通株式会社 | 高速半導体装置 |
| JPH0691249B2 (ja) * | 1991-01-10 | 1994-11-14 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 変調ドープ形ｍｉｓｆｅｔ及びその製造方法 |
| JPH0831625B2 (ja) * | 1992-10-30 | 1996-03-27 | 株式会社日立製作所 | 超電導三端子素子 |
| JPH0730160A (ja) * | 1993-07-13 | 1995-01-31 | Nec Corp | 超伝導トランジスタ |
| US5534713A (en) * | 1994-05-20 | 1996-07-09 | International Business Machines Corporation | Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers |
-
1997
- 1997-06-06 TW TW086107799A patent/TW335558B/zh not_active IP Right Cessation
- 1997-08-06 AT AT97305987T patent/ATE297055T1/de not_active IP Right Cessation
- 1997-08-06 DE DE69733389T patent/DE69733389T2/de not_active Expired - Lifetime
- 1997-08-06 EP EP97305987A patent/EP0828296B1/en not_active Expired - Lifetime
- 1997-08-12 IL IL12153597A patent/IL121535A0/xx not_active IP Right Cessation
- 1997-08-21 JP JP22490897A patent/JP3272276B2/ja not_active Expired - Fee Related
- 1997-08-30 KR KR1019970045106A patent/KR100293400B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1093151A (ja) | 1998-04-10 |
| EP0828296A2 (en) | 1998-03-11 |
| ATE297055T1 (de) | 2005-06-15 |
| DE69733389T2 (de) | 2006-04-27 |
| EP0828296A3 (en) | 1998-03-18 |
| KR19980024235A (ko) | 1998-07-06 |
| KR100293400B1 (ko) | 2001-07-12 |
| IL121535A0 (en) | 1998-02-08 |
| DE69733389D1 (de) | 2005-07-07 |
| EP0828296B1 (en) | 2005-06-01 |
| TW335558B (en) | 1998-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3272276B2 (ja) | Ｓｉ／ＳｉＧｅを用いた高温超電導構造 | |
| US5455451A (en) | Superconductized semiconductor device using penetrating Cooper pairs | |
| Kleinsasser et al. | Superconducting InGaAs junction field‐effect transistors with Nb electrodes | |
| JPS60142580A (ja) | トランジスタ装置 | |
| CA1276275C (en) | Resonant tunneling transistor | |
| Nguyen et al. | InAs‐AlSb quantum well as superconducting weak link with high critical current density | |
| JP2781021B2 (ja) | 磁界センサ | |
| JPH02292832A (ja) | 共鳴トンネリング半導体デバイス | |
| US5012302A (en) | Enhanced conductivity quantum well having resonant charge coupling | |
| Raissi et al. | Josephson fluxonic diode | |
| Hess | Electron transport in heterojunctions and superlattices | |
| JP2986819B2 (ja) | 超電導デバイス | |
| Kikuoka et al. | Enhancement of room temperature electroluminescence from strained SiGe/Ge (111) multiple quantum wells light emitting diodes | |
| Collins et al. | Experimental observation of large room‐temperature current gains in a Stark effect transistor | |
| JPH04256379A (ja) | 電界効果トランジスタ | |
| US5550389A (en) | Superconducting device | |
| US4994882A (en) | Semiconductor device and method | |
| JP2940503B2 (ja) | 超伝導集積回路 | |
| Hellman et al. | Ba1− xKxBiO3 sandwich-type tunnel junctions grown by molecular beam epitaxy | |
| Cahay | Superconductor-semiconductor hybrid devices | |
| JP2701095B2 (ja) | 半導体結合超伝導素子 | |
| Behet et al. | High-performance InAs quantum well based Corbino magnetoresistive sensors on germanium substrates | |
| JP2740166B2 (ja) | 半導体積層構造 | |
| Okayama et al. | Prospect and status of MITI's quantum functional device project | |
| JPH11274315A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |