JP3270674B2 - Manufacturing method of semiconductor integrated circuit - Google Patents

Manufacturing method of semiconductor integrated circuit

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JP3270674B2
JP3270674B2 JP2327196A JP2327196A JP3270674B2 JP 3270674 B2 JP3270674 B2 JP 3270674B2 JP 2327196 A JP2327196 A JP 2327196A JP 2327196 A JP2327196 A JP 2327196A JP 3270674 B2 JP3270674 B2 JP 3270674B2
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forming
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の利用分野】本発明は、半導体集積回路における
コンタクトホールおよびキャパシタの効果的な形成方法
に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an effective method for forming a contact hole and a capacitor in a semiconductor integrated circuit.

【0002】[0002]

【従来の技術】半導体集積回路においては、多層配線構
造が用いられ、配線間の接続のためのコンタクトホール
や、キャパシタ(コンデンサ)のごとき素子を形成する
必要がある。多層配線構造を得るためには、通常、層間
絶縁物を形成し、配線間の絶縁・容量の低減を図ってい
る。配線間の接続が必要な箇所では層間絶縁物にコンタ
クトホールが形成される。キャパシタの形成に際して
は、誘電体として、層間絶縁物そのものを用いることも
ある。
2. Description of the Related Art In a semiconductor integrated circuit, a multilayer wiring structure is used, and it is necessary to form a contact hole for connection between wirings and an element such as a capacitor. In order to obtain a multilayer wiring structure, an interlayer insulator is usually formed to reduce insulation and capacitance between wirings. Contact holes are formed in the interlayer insulator at locations where interconnections are required. In forming a capacitor, an interlayer insulator itself may be used as a dielectric.

【0003】しかしながら、層間絶縁物が配線間の絶縁
および容量の低減を目的としているために、これをその
ままキャパシタの誘電体に用いると、キャパシタの面積
が非常に大きなものとなり、回路設計上、ロスが大きく
なってしまう。
However, since the interlayer insulator is used for insulation between wirings and reduction of capacitance, if it is used as it is as a dielectric of a capacitor, the area of the capacitor becomes very large, resulting in a loss in circuit design. Becomes large.

【0004】[0004]

【発明が解決しようとする課題】層間絶縁物を薄くする
と、同じ面積でもキャパシタの容量を大きくすることが
できる。従来の多層配線構造においては、コンタクトホ
ールを形成する部分では、層間絶縁物を全て除去し、他
方キャパシタを形成する部分では、層間絶縁物を適度に
(キャパシタを形成するに最適な厚さにまで)エッチン
グすることが必要であるため、実際に量産プロセスに適
用することは不可能である。
When the thickness of the interlayer insulator is reduced, the capacitance of the capacitor can be increased even with the same area. In the conventional multilayer wiring structure, all the interlayer insulating material is removed at the portion where the contact hole is formed, and the interlayer insulating material is appropriately removed (at an optimum thickness for forming the capacitor) at the portion where the capacitor is formed. ) Since etching is required, it is impossible to actually apply it to a mass production process.

【0005】特に、キャパシタとして有効に動作させる
ためには、誘電体として使用する部分の厚さは、初期の
層間絶縁物の厚さの1/5〜1/50まで薄くすること
が必要である。例えば、キャパシタの容量を、通常の配
線の交差部分の容量の1000倍とする場合には、キャ
パシタの部分も通常の配線の交差部分も同じ厚さの層間
絶縁物を用いたとすると、キャパシタの面積が配線の交
差部分の1000倍も必要である。
In particular, in order to effectively operate as a capacitor, the thickness of a portion used as a dielectric must be reduced to 1/5 to 1/50 of the initial thickness of the interlayer insulator. . For example, in the case where the capacitance of the capacitor is set to 1000 times the capacitance of the intersection of the normal wiring, if the interlayer insulating material having the same thickness is used for both the capacitor and the intersection of the normal wiring, the area of the capacitor is Is 1000 times as large as the intersection of the wires.

【0006】これに対して、キャパシタの部分の厚さを
1/10にすると、キャパシタの面積は交差部分の面積
の100倍で十分であり、素子の集積化において有効で
ある。しかしながら、層間絶縁物の厚さの90%をエッ
チングして、10%のみを残すというような微妙な制御
を或る広がりを有する面積の中でおこなうことは実質的
に不可能である。
On the other hand, if the thickness of the capacitor portion is reduced to 1/10, the area of the capacitor is 100 times the area of the intersection, which is sufficient for element integration. However, it is practically impossible to perform a delicate control such as etching 90% of the thickness of the interlayer insulator and leaving only 10% in an area having a certain extent.

【0007】本発明の目的は、上述の目的を解消して、
層間絶縁物を選択的に、かつ正確にエッチングして、コ
ンタクトホール、及び容量の大きなキャパシタを形成す
ることにある。
An object of the present invention is to solve the above-mentioned object,
It is to form a contact hole and a capacitor having a large capacitance by selectively and accurately etching an interlayer insulator.

【0008】[0008]

【課題を解決するための手段】本発明は層間絶縁物を上
層と下層というドライエッチング特性の異なる少なくと
も2つ以上の材料より構成される多層構造とし、上層の
ドライエッチングに際して、下層の材料をエッチングス
トッパーとして用いることにより、下層の厚さを精密に
制御することを可能とせしめるものである。この際、第
1のマスクを用いることにより、上層は特定の領域を選
択的にエッチングできる。
According to the present invention, an interlayer insulator has a multilayer structure composed of at least two materials having different dry etching characteristics, that is, an upper layer and a lower layer, and the lower layer material is etched when the upper layer is dry-etched. By using it as a stopper, it is possible to precisely control the thickness of the lower layer. At this time, by using the first mask, a specific region of the upper layer can be selectively etched.

【0009】かようにして特定の部分の上層をエッチン
グして、除去した後に、コンタクトホールを形成する部
分については、さらに、第2のマスクを用いて、下層の
層間絶縁物を選択的にエッチングする。このときのエッ
チング工程は、ドライエッチングでもウェットエッチン
グでもよい。一方、キャパシタを形成する部分において
は下層はエッチングされないようにマスクで被覆する。
下層のエッチング条件において、上層が十分にエッチン
グされない場合には、第2のマスクは、第1のマスクに
よってエッチングされた部分以外の部分を露出させても
よい。
After the upper portion of the specific portion is etched and removed as described above, the portion where a contact hole is to be formed is further selectively etched using a second mask with the lower interlayer insulator. I do. The etching step at this time may be dry etching or wet etching. On the other hand, in a portion where a capacitor is to be formed, a lower layer is covered with a mask so as not to be etched.
In the case where the upper layer is not sufficiently etched under the etching conditions for the lower layer, the second mask may expose portions other than the portion etched by the first mask.

【0010】特に、本発明において、層間絶縁物は上層
が窒化珪素を主成分とする材料、下層が酸化珪素を主成
分とする材料によって構成された2層構造とすると、ド
ライエッチング特性が大きく異なるため有利である。
In particular, in the present invention, when the interlayer insulator has a two-layer structure in which the upper layer is made of a material mainly containing silicon nitride and the lower layer is made of a material mainly containing silicon oxide, the dry etching characteristics are greatly different. This is advantageous.

【0011】また、上記の構成において、第2のマスク
はITO(インディウム錫酸化物)等の透明導電材料と
してもよい。例えば、アクティブマトリクス型液晶ディ
スプレーのTFTアレーにおける画素電極を第2のマス
クとして用いることも可能であり、その場合には、実施
例において詳述するようにフォトリソグラフィーの工程
を削減することができる。
In the above structure, the second mask may be made of a transparent conductive material such as ITO (indium tin oxide). For example, a pixel electrode in a TFT array of an active matrix type liquid crystal display can be used as the second mask. In that case, the photolithography step can be reduced as described in detail in the embodiment.

【0012】[0012]

【作用】本発明によれば、キャパシタの誘電体の厚さは
下層層間絶縁物の厚さによって決定され、上層のエッチ
ング工程において、下層がエッチングストッパーとして
機能するため、キャパシターの誘電体の厚さは広い面積
にわたって均等にできる。更に、層間絶縁物の下層の厚
さを層間絶縁物全体の厚さの1/5〜1/50とすれ
ば、キャパシタの誘電体の厚さが十分に薄くできるの
で、キャパシタの面積の低減の上で効果がある。ただ
し、上層と下層で誘電率の異なる材料を使用する場合に
は、その効果を考慮しなければならない。以下に実施例
を示し、さらに詳細に本発明を説明する。
According to the present invention, the thickness of the dielectric of the capacitor is determined by the thickness of the lower interlayer insulator, and the lower layer functions as an etching stopper in the upper layer etching step. Can be even over a large area. Further, if the thickness of the lower layer of the interlayer insulator is set to be 1/5 to 1/50 of the total thickness of the interlayer insulator, the thickness of the dielectric of the capacitor can be made sufficiently small, and the area of the capacitor can be reduced. Effective on above. However, when materials having different dielectric constants are used for the upper layer and the lower layer, their effects must be considered. Hereinafter, the present invention will be described in more detail with reference to Examples.

【0013】[0013]

【実施例】【Example】

〔実施例1〕図1に本実施例を示す。本実施例は液晶表
示装置に用いられるアクティブマトリクス回路のTFT
アレーの1画素の作製工程を示す。まず、基板101上
に下地酸化膜として酸化珪素膜102を1000〜50
00Å、例えば、4000Åの厚さに成膜する。
Embodiment 1 FIG. 1 shows this embodiment. This embodiment is a TFT of an active matrix circuit used for a liquid crystal display device.
3 shows a process for manufacturing one pixel of the array. First, a silicon oxide film 102 as a base oxide film is
The film is formed to a thickness of 00 °, for example, 4000 °.

【0014】次に厚さ100〜1500Å、例えば、8
00Åのアモルファスもしくは結晶性の島状シリコン領
域を形成し、さらに、厚さ1200Åの酸化珪素によっ
てゲイト絶縁膜104を成膜する。
Next, a thickness of 100 to 1500 °, for example, 8
An amorphous or crystalline island-shaped silicon region having a thickness of 00 ° is formed, and a gate insulating film 104 is formed with a silicon oxide having a thickness of 1200 °.

【0015】次に、燐を適量混入させて、導電性を良く
した多結晶シリコン膜を3000Åの厚さに減圧CVD
法で成膜し、これをエッチングして、ゲイト電極10
6、下層配線105、107を形成する。その後、イオ
ンドーピング法によって、島状シリコン領域に、ゲイト
電極106をマスクとして自己整合的に不純物(ここで
は燐)を注入し、不純物領域103を形成する。もちろ
ん、ゲイト電極106を形成する前に不純物領域103
を形成してもよい。(図1(A))
Next, an appropriate amount of phosphorus is mixed in to form a polycrystalline silicon film having improved conductivity to a thickness of 3000.degree.
The gate electrode 10 is formed by etching and etching
6. The lower wirings 105 and 107 are formed. After that, an impurity (here, phosphorus) is implanted into the island-shaped silicon region in a self-aligned manner using the gate electrode 106 as a mask by ion doping to form the impurity region 103. Of course, before the gate electrode 106 is formed, the impurity region 103 is formed.
May be formed. (Fig. 1 (A))

【0016】その後、プラズマCVD法により酸化珪素
膜108を200〜1000Å、例えば、500Åの膜
厚で成膜する。引き続き、プラズマCVD法により窒化
珪素膜109を2000〜10000Å、例えば、50
00Åの膜厚で成膜する。このようにして、酸化珪素膜
108、窒化珪素膜109から成る2層の層間絶縁物が
形成される。(図1(B))
Thereafter, a silicon oxide film 108 is formed to a thickness of 200 to 1000 Å, for example, 500 に よ り by a plasma CVD method. Subsequently, the silicon nitride film 109 is formed at 2000 to 10000 °, for example, 50
A film is formed with a thickness of 00 °. In this manner, a two-layer interlayer insulator composed of the silicon oxide film 108 and the silicon nitride film 109 is formed. (FIG. 1 (B))

【0017】そして、第1のマスクを用いて、公知のフ
ォトレジスト法によってパターンを形成し、層間絶縁物
のうち、上層の窒化珪素膜109をドライエッチング法
によりエッチングする。エッチング条件を最適化するこ
とにより、下層の酸化珪素膜108をエッチングストッ
パーとして用いることができる。このようにして、開孔
部110、111および112が形成される。(図1
(C))
Then, using the first mask, a pattern is formed by a known photoresist method, and the upper silicon nitride film 109 of the interlayer insulator is etched by a dry etching method. By optimizing the etching conditions, the lower silicon oxide film 108 can be used as an etching stopper. In this way, the openings 110, 111 and 112 are formed. (Figure 1
(C))

【0018】その後、再び、フォトリソグラフィー法に
よって、開孔パターンを形成する。この際には第2のマ
スクを用いて、開孔部110、111の内側にさらに開
孔パターンを形成する。他方、開孔部112には開孔パ
ターンを形成しない。そして、緩衝フッ酸を用いてエッ
チングをおこない、酸化珪素から成るゲイト絶縁膜10
4、酸化珪素膜108をそれぞれエッチングして、コン
タクトホール113、114を形成する。この際には、
等方的なウェットエッチング法を用いるため、図1
(D)に示すように、コンタクトホール113(11
4)の大きさは先の開孔部110(111)よりも小さ
くすることが必要である。(図1(D))
Thereafter, an opening pattern is formed again by photolithography. At this time, an opening pattern is further formed inside the opening portions 110 and 111 using the second mask. On the other hand, no opening pattern is formed in the opening 112. Then, etching is performed using buffered hydrofluoric acid to form a gate insulating film 10 made of silicon oxide.
4. Contact holes 113 and 114 are formed by etching the silicon oxide film 108, respectively. In this case,
Since an isotropic wet etching method is used, FIG.
As shown in (D), the contact holes 113 (11
The size of 4) needs to be smaller than the opening 110 (111). (Fig. 1 (D))

【0019】その後、厚さ1000ÅのITO膜によっ
て、画素電極115を形成する。その後、アルミニウム
膜を5000Åの厚さにスパッタリング法によって成膜
し、これをエッチングして、上層の金属配線・電極11
6、117を形成する。
After that, the pixel electrode 115 is formed of a 1000 ° thick ITO film. Thereafter, an aluminum film is formed to a thickness of 5000 ° by a sputtering method, and this is etched to form an upper metal wiring / electrode 11.
6, 117 are formed.

【0020】コンタクトホール113、114では、上
層の金属配線116、117とTFTの不純物領域10
3が接続される。また、開孔部112では、層間絶縁物
のうち、下層の酸化珪素膜108を誘電体として、IT
O膜から成る画素電極115と下層配線107との間に
キャパシタ119(アクティブマトリクス回路のTFT
アレー内の保持容量(補助容量ともいう)に相当する)
が形成される。
In the contact holes 113 and 114, the upper metal wirings 116 and 117 and the impurity regions 10 of the TFT are formed.
3 are connected. Further, in the opening 112, the lower silicon oxide film 108 of the interlayer insulator is used as a dielectric,
A capacitor 119 (TFT of an active matrix circuit) is interposed between the pixel electrode 115 made of an O film and the lower wiring 107.
The storage capacity in the array (corresponding to the auxiliary capacity)
Is formed.

【0021】一方、下層配線(アクティブマトリクス回
路のゲイトバスラインに相当する)105上を上層配線
116(アクティブマトリクス回路のソースバスライン
に相当する)が横断する部分118においては、厚さ5
00Åの酸化珪素膜108に加えて、厚さ5000Åの
窒化珪素膜109が存在するため、これら2層の膜が絶
縁体として機能して、十分な絶縁性を得ることができ
る。(図1(E))
On the other hand, at a portion 118 where the upper wiring 116 (corresponding to the source bus line of the active matrix circuit) crosses the lower wiring (corresponding to the gate bus line of the active matrix circuit) 105, the thickness 5
Since there is a 5000 nm thick silicon nitride film 109 in addition to the 00 nm silicon oxide film 108, these two layers function as insulators, and sufficient insulation can be obtained. (FIG. 1 (E))

【0022】本実施例では、キャパシタ119の上部電
極をITO膜から成る画素電極115によって構成した
が、上層配線117を下層配線107上にまで延長させ
て、上部電極としてもよいことは自明である。また、本
実施例では、上層金属配線117を形成する前に、画素
電極115を形成したが、上層金属配線117を形成し
た後に、画素電極115を形成することもできる。
In this embodiment, the upper electrode of the capacitor 119 is constituted by the pixel electrode 115 made of an ITO film. However, it is obvious that the upper layer wiring 117 may be extended to the lower layer wiring 107 to be used as the upper electrode. . In the present embodiment, the pixel electrode 115 is formed before the upper metal wiring 117 is formed. However, the pixel electrode 115 can be formed after the upper metal wiring 117 is formed.

【0023】〔実施例2〕図2に本実施例を示す。本実
施例も液晶表示装置に用いられるアクティブマトリクス
回路の作製工程を示す。まず、実施例1と同様に、基板
201上に下地膜202と島状のシリコン領域を形成
し、酸化珪素から成る厚さ1200Åのゲイト絶縁膜2
04を形成する。さらに、スカンジウムを0.3重量%
混入させたアルミニウム膜を5000Åの厚さにスパッ
タ法で成膜し、これをエッチングして、ゲイト電極20
6、アルミニウムの下層配線205、207をそれぞれ
形成する。
[Embodiment 2] FIG. 2 shows this embodiment. This embodiment also shows a manufacturing process of an active matrix circuit used for a liquid crystal display device. First, as in the first embodiment, a base film 202 and an island-shaped silicon region are formed on a substrate 201, and a gate insulating film 2 made of silicon oxide and having a thickness of 1200 ° is formed.
04 is formed. Furthermore, 0.3% by weight of scandium
A mixed aluminum film is formed to a thickness of 5000 ° by a sputtering method, and this is etched to form a gate electrode 20.
6. The lower wirings 205 and 207 of aluminum are formed respectively.

【0024】本実施例では、特開平5−267667に
示されるように、陽極酸化法によって、このゲイト電極
206、アルミニウム配線205、207を陽極とし
て、電解溶液中で陽極酸化を行い、緻密な陽極酸化物層
を形成する。陽極酸化物層はゲイト電極206、アルミ
ニウム配線205、207の周囲に1000Åの厚さに
形成する。そして、島状シリコン領域には、自己整合的
もしくは非自己整合的に不純物領域203を形成する。
(図2(A))
In this embodiment, as shown in JP-A-5-267667, anodic oxidation is performed in an electrolytic solution using the gate electrode 206 and the aluminum wirings 205 and 207 as anodes by an anodizing method. An oxide layer is formed. The anodic oxide layer is formed to a thickness of 1000 ° around the gate electrode 206 and the aluminum wirings 205 and 207. Then, the impurity region 203 is formed in the island-shaped silicon region in a self-aligned or non-self-aligned manner.
(Fig. 2 (A))

【0025】その後、実施例1と同様に、層間絶縁物と
して、プラズマCVD法によって、厚さ300Åの酸化
珪素膜208、厚さ4700Åの窒化珪素膜209を連
続的に成膜する。そして、第1のマスクを用いて、ドラ
イエッチング法によって窒化珪素膜209に開孔部21
0、211、212を形成する。ここで、実施例1と同
様に酸化珪素膜208はエッチングストッパーとして機
能する。(図2(B))
After that, a silicon oxide film 208 having a thickness of 300.degree. And a silicon nitride film 209 having a thickness of 4700.degree. Then, the opening 21 is formed in the silicon nitride film 209 by dry etching using the first mask.
0, 211 and 212 are formed. Here, as in the first embodiment, the silicon oxide film 208 functions as an etching stopper. (FIG. 2 (B))

【0026】そして、厚さ500ÅのITO膜によって
画素電極213を形成する。この結果、画素電極213
と下層配線207を両電極とし、陽極酸化物と酸化珪素
膜208を誘電体とするキャパシタ219が形成され
る。(図2(C))
Then, the pixel electrode 213 is formed of an ITO film having a thickness of 500 °. As a result, the pixel electrode 213
And a lower layer wiring 207 as both electrodes, and a capacitor 219 using anodic oxide and silicon oxide film 208 as a dielectric material. (Fig. 2 (C))

【0027】その後、公知のRIE法による異方性ドラ
イエッチングによって、酸化珪素のゲイト絶縁膜20
4、酸化珪素膜208をそれぞれエッチングする。図2
(C)から明らかなように、酸化珪素膜208の露出さ
れている部分は開孔部210、211のみであり、この
開口部210、211の酸化珪素膜208がエッチング
される。他方、開孔部212はITO膜から成る画素電
極213によって被覆されているのでエッチングされな
い。
Thereafter, the gate insulating film 20 of silicon oxide is formed by anisotropic dry etching using a known RIE method.
4. Etch the silicon oxide film 208, respectively. FIG.
As is clear from FIG. 4C, the exposed portions of the silicon oxide film 208 are only the openings 210 and 211, and the silicon oxide film 208 in the openings 210 and 211 is etched. On the other hand, the opening 212 is not etched because it is covered with the pixel electrode 213 made of an ITO film.

【0028】すなわち、本実施例では、画素電極213
(あるいはこれを形成するために用いたマスク)が本発
明の第2のマスクとして機能する。また、エッチングは
異方性を有して、基板に垂直な方向に選択的に進行す
る。このようにして、コンタクトホール214、215
を形成する。(図2(D))
That is, in this embodiment, the pixel electrode 213
(Or the mask used to form it) functions as the second mask of the present invention. Etching has anisotropy and proceeds selectively in a direction perpendicular to the substrate. Thus, the contact holes 214, 215
To form (FIG. 2 (D))

【0029】その後、アルミニウム膜を4000Åの厚
さにスパッタリング法によって成膜し、これをエッチン
グして、上層配線・電極216、217を形成する。領
域218において、上層配線216は下層配線215と
交差するが、厚さ300Åの酸化珪素膜208と厚さ4
700Åの窒化珪素膜209によって構成された層間絶
縁物に加え、厚さ1000Åの陽極酸化物が存在してい
るたため、上層配線216と下層配線215とを十分に
上下間で絶縁することできる。また、キャパシタ219
においては、誘電体の厚さは十分に薄く、キャパシタの
面積を低減させる上で効果的であった。(図2(E))
Thereafter, an aluminum film is formed to a thickness of 4000 ° by a sputtering method, and the film is etched to form upper wirings / electrodes 216 and 217. In region 218, upper wiring 216 crosses lower wiring 215, but silicon oxide film 208 having a thickness of 300
Since the anodic oxide having a thickness of 1000 Å exists in addition to the interlayer insulator formed of the silicon nitride film 209 having a thickness of 700 Å, the upper wiring 216 and the lower wiring 215 can be sufficiently insulated vertically. Also, the capacitor 219
In the above, the thickness of the dielectric was sufficiently small, which was effective in reducing the area of the capacitor. (FIG. 2 (E))

【0030】〔実施例3〕図3に本実施例を示す。本実
施例も液晶表示装置に用いられるアクティブマトリクス
回路のTFTアレーの1画素の作製工程を示す。まず、
基板301上に下地酸化膜として酸化珪素膜302を2
000Åの厚さに成膜する。
Embodiment 3 FIG. 3 shows this embodiment. This embodiment also shows a manufacturing process of one pixel of a TFT array of an active matrix circuit used in a liquid crystal display device. First,
A silicon oxide film 302 is formed on a substrate 301 as a base oxide film.
A film is formed to a thickness of 000 mm.

【0031】次に厚さ500Åのアモルファスシリコン
膜を堆積し、これにエキシマーレーザー光を照射して結
晶性のシリコン膜とする。そして、これをエッチングし
て、島状シリコン領域を形成し、さらに、厚さ1200
Åの酸化珪素によってゲイト絶縁膜304を成膜する。
Next, an amorphous silicon film having a thickness of 500 ° is deposited, and is irradiated with excimer laser light to form a crystalline silicon film. Then, this is etched to form an island-shaped silicon region.
A gate insulating film 304 is formed from silicon oxide.

【0032】次に、燐を適量混入させて、導電性を良く
した多結晶シリコン膜を3000Åの厚さに減圧CVD
法で成膜し、これをエッチングして、ゲイト電極30
6、下層配線305を形成する。その後、イオンドーピ
ング法によって、島状シリコン領域に、ゲイト電極30
6をマスクとして自己整合的に不純物(ここでは燐)を
注入し、不純物領域303を形成する。さらに、プラズ
マCVD法により第1の層間絶縁物として、酸化珪素膜
307を2000〜8000Å、例えば、5000Åの
膜厚で成膜する。(図3(A))
Next, a suitable amount of phosphorus is mixed in to form a polycrystalline silicon film having improved conductivity to a thickness of 3000.degree.
The gate electrode 30
6. The lower wiring 305 is formed. Thereafter, the gate electrode 30 is formed on the island-shaped silicon region by ion doping.
Impurity (here, phosphorus) is implanted in a self-aligned manner using mask 6 as a mask to form impurity region 303. Further, a silicon oxide film 307 is formed with a thickness of 2000 to 8000 °, for example, 5000 ° as a first interlayer insulator by a plasma CVD method. (FIG. 3 (A))

【0033】その後、第1の層間絶縁物である酸化珪素
膜307にコンタクトホールを形成し、スパッタ法によ
って厚さ4000Åのアルミニウム膜を堆積する。そし
て、これをエッチングして、上層配線308、309、
310を形成する。(図3(B))
After that, a contact hole is formed in the silicon oxide film 307 which is a first interlayer insulator, and a 4000 ° thick aluminum film is deposited by a sputtering method. Then, this is etched to form upper wirings 308, 309,
Form 310. (FIG. 3 (B))

【0034】次に、プラズマCVD法によって、厚さ1
000Åの酸化珪素膜311と厚さ5000Åの窒化珪
素膜312を連続的に堆積する。酸化珪素膜311と窒
化珪素膜312は第2の層間絶縁物となる。(図3
(C))
Next, the thickness 1 is formed by plasma CVD.
A silicon oxide film 311 having a thickness of 2,000 ° and a silicon nitride film 312 having a thickness of 5000 ° are continuously deposited. The silicon oxide film 311 and the silicon nitride film 312 serve as a second interlayer insulator. (FIG. 3
(C))

【0035】そして、第1のマスクを用いて、公知のフ
ォトレジスト法によってパターンを形成し、第2の層間
絶縁物のうち、上層の窒化珪素膜312をドライエッチ
ング法によりエッチングする。下層の酸化珪素膜311
はエッチングストッパーとして用いる。このようにし
て、開孔部313および314を形成する。(図3
(D))
Then, a pattern is formed by a known photoresist method using the first mask, and the upper silicon nitride film 312 of the second interlayer insulator is etched by a dry etching method. Lower silicon oxide film 311
Is used as an etching stopper. In this way, the openings 313 and 314 are formed. (FIG. 3
(D))

【0036】その後、再び、フォトリソグラフィー法に
よって、開孔パターンを形成する。この際には第2のマ
スクを用いて、開孔部313の内側にさらに開孔パター
ンを形成する。他方、開孔部314には開孔パターンを
形成しない。そして、ドライエッチング法によって、酸
化珪素のエッチングをおこない、開孔部313において
露出されている酸化珪素膜311をエッチングして、コ
ンタクトホールを形成する。
Thereafter, an opening pattern is formed again by photolithography. At this time, an opening pattern is further formed inside the opening 313 using the second mask. On the other hand, no opening pattern is formed in the opening 314. Then, silicon oxide is etched by a dry etching method, and the silicon oxide film 311 exposed at the opening 313 is etched to form a contact hole.

【0037】その後、厚さ1000ÅのITO膜をスパ
ッタ法によって成膜し、これをエッチングして、上層配
線309に接続する画素電極315を形成する。これに
より、開孔部313では、上層の金属配線(TFTのド
レイン電極)309と画素電極315が接続される。更
に、開孔部314では、第2の層間絶縁物のうち、下層
の酸化珪素膜311を誘電体として、上部のITO膜3
15と上層配線310との間にキャパシタ317(アク
ティブマトリクス回路のTFTアレー内の保持容量に相
当する)が形成される。
Thereafter, an ITO film having a thickness of 1000 ° is formed by a sputtering method, and is etched to form a pixel electrode 315 connected to the upper wiring 309. Thus, in the opening 313, the upper metal wiring (the drain electrode of the TFT) 309 is connected to the pixel electrode 315. Further, in the opening 314, of the second interlayer insulator, the lower silicon oxide film 311 is used as a dielectric and the upper ITO film 311 is used.
A capacitor 317 (corresponding to a storage capacitor in the TFT array of the active matrix circuit) is formed between the wiring 15 and the upper wiring 310.

【0038】なお、下層配線305(アクティブマトリ
クス回路のゲイトバスラインに相当する)上を上層配線
308(アクティブマトリクス回路のソースバスライン
に相当する)が横断する部分316においては、厚さ5
000Åの酸化珪素膜(第1の層間絶縁物)307が絶
縁体として機能しているため、十分な絶縁性を得ること
ができる。(図3(E))
The portion 316 where the upper wiring 308 (corresponding to the source bus line of the active matrix circuit) crosses over the lower wiring 305 (corresponding to the gate bus line of the active matrix circuit) has a thickness of 5 mm.
Since the silicon oxide film (first interlayer insulator) 307 of 000 ° functions as an insulator, sufficient insulating properties can be obtained. (FIG. 3 (E))

【0039】〔実施例4〕図4に本実施例を示す。本実
施例も液晶表示装置に用いられるアクティブマトリクス
回路の作製工程を示す。
[Embodiment 4] FIG. 4 shows this embodiment. This embodiment also shows a manufacturing process of an active matrix circuit used for a liquid crystal display device.

【0040】実施例1と同様に、基板401上に下地膜
として酸化珪素膜402と島状のシリコン領域403を
形成し、酸化珪素膜404を厚さ1200Åに形成す
る。さらに、スカンジウムを0.3重量%混入させたア
ルミニウム膜を5000Åの厚さにスパッタ法で成膜す
る。フォトレジストのマスクを形成して、アルミニウム
膜をエッチングして、ゲイト電極405、アルミニウム
の下層配線406、407をそれぞれ形成する。
As in the first embodiment, a silicon oxide film 402 and an island-shaped silicon region 403 are formed as base films on a substrate 401, and a silicon oxide film 404 is formed to a thickness of 1200 °. Further, an aluminum film containing 0.3% by weight of scandium is formed to a thickness of 5000 ° by a sputtering method. A photoresist mask is formed and the aluminum film is etched to form a gate electrode 405 and aluminum lower wirings 406 and 407, respectively.

【0041】次に、フォトレジストのマスクを残したま
ま、ゲイト電極405のみを陽極酸化して、多孔質の陽
極酸化物408をゲイト電極405の側面に4000Å
の厚さに形成する。次に、フォトレジストのマスクを剥
離して、ゲイト電極405、下層配線406、407を
それぞれ電解溶液中で陽極酸化して、緻密な陽極酸化物
層409を1000Åの厚さに形成する。(図4
(A))
Next, while leaving the photoresist mask, only the gate electrode 405 is anodized, and a porous anodic oxide 408 is formed on the side surface of the gate electrode 405 by 4000 °.
Formed to a thickness of Next, the photoresist mask is removed, and the gate electrode 405 and the lower wirings 406 and 407 are each anodized in an electrolytic solution to form a dense anodic oxide layer 409 to a thickness of 1000 °. (FIG. 4
(A))

【0042】陽極酸化物の作り分けは使用する電解溶液
を変えればよく、多孔質の陽極酸化物408を形成する
場合には、クエン酸、シュウ酸、クロム酸又は硫酸を3
〜20%含有した酸性溶液を使用する。他方、緻密な陽
極酸化物層409を形成する場合には、酒石酸、ほう
酸、又は硝酸が3〜10%含有されたエチレングリコー
ル溶液を、PHを7程度に調整した溶液を使用する。
The formation of the anodic oxide can be changed by changing the electrolytic solution to be used. When the porous anodic oxide 408 is formed, citric acid, oxalic acid, chromic acid or sulfuric acid is used.
An acidic solution containing 〜20% is used. On the other hand, when the dense anodic oxide layer 409 is formed, an ethylene glycol solution containing tartaric acid, boric acid, or nitric acid in an amount of 3 to 10% and a solution in which the pH is adjusted to about 7 are used.

【0043】ゲイト電極405、下層配線406、40
7及びその周囲の陽極酸化層をマスクにして、酸化珪素
膜をエッチングして、ゲイト絶縁膜410を形成する。
そして、多孔質の陽極酸化物408を除去して、ゲイト
電極405、陽極酸化物層409、およびゲイト絶縁膜
410をマスクにして、イオンドーピング法によって、
島状シリコン領域403に不純物(燐)を注入する。こ
の際に、ゲイト絶縁膜410は半透過なマスクとして機
能するため、島状シリコン領域403には、自己整合的
に、低濃度不純物領域(所謂、LDD)411、高濃度
不純物領域412が形成される。その後、プラズマCV
D法によって、酸化珪素膜413を300Åの厚さに、
窒化珪素膜414を4700Åの厚さに連続的に成膜し
て、第1の層間絶縁膜を形成する。(図4(B))
Gate electrode 405, lower wirings 406, 40
The gate insulating film 410 is formed by etching the silicon oxide film using the anodic oxide layer 7 and its surroundings as a mask.
Then, the porous anodic oxide 408 is removed, and the gate electrode 405, the anodic oxide layer 409, and the gate insulating film 410 are used as masks by ion doping.
An impurity (phosphorus) is implanted into the island-shaped silicon region 403. At this time, since the gate insulating film 410 functions as a semi-transparent mask, a low-concentration impurity region (so-called LDD) 411 and a high-concentration impurity region 412 are formed in the island-shaped silicon region 403 in a self-aligned manner. You. After that, plasma CV
The silicon oxide film 413 is formed to a thickness of 300 ° by the D method.
A first interlayer insulating film is formed by continuously forming a silicon nitride film 414 to a thickness of 4700 °. (FIG. 4 (B))

【0044】そして、第1のマスクを用いて、ドライエ
ッチング法によって窒化珪素膜414に開孔部415、
416、417を形成する。この際に、酸化珪素膜41
3はエッチングストッパーとして機能する。(図4
(C))
Then, an opening 415 is formed in the silicon nitride film 414 by dry etching using the first mask.
416 and 417 are formed. At this time, the silicon oxide film 41
3 functions as an etching stopper. (FIG. 4
(C))

【0045】そして、ITO膜を厚さ500Åに成膜し
て、パターニングして画素電極418を形成する。この
結果、画素電極418と下層配線407を両電極とし、
陽極酸化物層409と酸化珪素膜413を誘電体とする
キャパシタ419が形成される。(図4(D))
Then, an ITO film is formed to a thickness of 500 ° and patterned to form a pixel electrode 418. As a result, the pixel electrode 418 and the lower wiring 407 are used as both electrodes,
A capacitor 419 having the anodic oxide layer 409 and the silicon oxide film 413 as dielectrics is formed. (FIG. 4 (D))

【0046】その後、公知のRIE法による異方性ドラ
イエッチングにより、酸化珪素膜413をエッチングし
て、コンタクトホール420、421を形成する。図4
(D)に示すように酸化珪素膜413が露出している部
分は開孔部415、416のみであり、開孔部417は
ITO膜から成る画素電極418によって被覆されてい
るので、開孔部417はエッチングされない。すなわ
ち、本実施例では、画素電極418(あるいはこれを形
成するために用いたマスク)が、本発明の第2のマスク
として機能して、開孔部415、416において、露出
されている酸化珪素膜413のみがエッチングされて、
コンタクトホール420、421が形成される。なお、
エッチングは異方性を有して、基板に垂直な方向に選択
的に進行する。(図4(E))
Thereafter, the silicon oxide film 413 is etched by anisotropic dry etching using a known RIE method to form contact holes 420 and 421. FIG.
As shown in (D), the portions where the silicon oxide film 413 is exposed are only the openings 415 and 416, and the openings 417 are covered by the pixel electrodes 418 made of the ITO film. 417 is not etched. That is, in this embodiment, the pixel electrode 418 (or the mask used to form the pixel electrode) functions as the second mask of the present invention, and the silicon oxide exposed at the openings 415 and 416 is formed. Only the film 413 is etched,
Contact holes 420 and 421 are formed. In addition,
The etching has anisotropy and proceeds selectively in a direction perpendicular to the substrate. (FIG. 4E)

【0047】その後、アルミニウム膜を4000Åの厚
さにスパッタリング法によって成膜し、これをエッチン
グして、上層配線・電極422・423を形成する。上
層配線422は領域424において下層配線406と交
差するが、厚さ300Åの酸化珪素膜413と厚さ47
00Åの窒化珪素膜414によって構成された層間絶縁
物に加え、厚さ1000Åの陽極酸化物層409が存在
しているため、上層配線422と下層配線406とを上
下間で絶縁することができる。更に、キャパシタ419
においては、誘電体の厚さは十分に薄く、キャパシタの
面積を低減させるのに効果的である。(図4(F))
Thereafter, an aluminum film is formed to a thickness of 4000 ° by a sputtering method, and this film is etched to form upper wirings / electrodes 422 and 423. The upper wiring 422 intersects with the lower wiring 406 in the region 424, but the silicon oxide film 413 having a thickness of 300 °
Since the 1000 nm thick anodic oxide layer 409 exists in addition to the interlayer insulator formed of the 00 nm silicon nitride film 414, the upper wiring 422 and the lower wiring 406 can be vertically insulated. Further, the capacitor 419
In the above, the thickness of the dielectric is sufficiently small, which is effective in reducing the area of the capacitor. (FIG. 4 (F))

【0048】また、本実施例のTFTはLDD構造とし
たため、オフ電流特性を良好にすることができるので、
液晶表示装置の画素マトリクスに配置されるTFTとし
て好適である。
Further, since the TFT of this embodiment has the LDD structure, the off-current characteristics can be improved.
It is suitable as a TFT arranged in a pixel matrix of a liquid crystal display device.

【0049】〔実施例5〕図5に本実施例を示す。本実
施例も液晶表示装置に用いられるアクティブマトリクス
回路の作製工程を示す。実施例4ではLDD構造を得る
ために、ゲイト電極の周囲に緻密な陽極酸化物を形成す
るようにしたが、本実施例では、緻密な陽極酸化物を形
成しないで、LDD構造を形成するようにしている。
[Embodiment 5] FIG. 5 shows this embodiment. This embodiment also shows a manufacturing process of an active matrix circuit used for a liquid crystal display device. In the fourth embodiment, a dense anodic oxide is formed around the gate electrode in order to obtain an LDD structure. However, in this embodiment, an LDD structure is formed without forming a dense anodic oxide. I have to.

【0050】図5(A)に示すように、ガラス基板50
1上に、下地膜として厚さ2000Åの酸化珪素膜50
2、厚さ500Å島状シリコン領域503を形成する。
更に、プラズマCVD法によって厚さ1000Åに酸化
珪素膜504を堆積する。
As shown in FIG. 5A, the glass substrate 50
1, a silicon oxide film 50 having a thickness of 2000 .ANG.
2. An island-shaped silicon region 503 having a thickness of 500 ° is formed.
Further, a silicon oxide film 504 is deposited to a thickness of 1000 ° by a plasma CVD method.

【0051】次に、スパッタ法によって、スカンジウム
を0.3重量%混入させたアルミニウム膜を5000Å
の厚さに堆積する。このアルミニウム膜は後にゲイト電
極505、下層配線506になるものである。このアル
ミニウム膜を電解液中で陽極酸化して、表面に緻密な陽
極酸化膜507を100Å程度の厚さに形成する。この
場合には、電解液には、酒石酸、ほう酸、又は硝酸が3
〜10%含有されたエチレングリコール溶液を、PHを
7程度に調整した溶液を使用する。緻密な陽極酸化膜5
07の厚さはアルミニウム膜に印加する電圧で制御する
ことができる。緻密な陽極酸化膜507は、レジストの
密着度を高める作用を有する。
Next, an aluminum film containing 0.3% by weight of scandium was formed by sputtering at 5000 ° C.
Deposited to a thickness of This aluminum film is to be the gate electrode 505 and the lower wiring 506 later. This aluminum film is anodized in an electrolytic solution to form a dense anodic oxide film 507 on the surface to a thickness of about 100 °. In this case, the electrolyte contains tartaric acid, boric acid, or nitric acid.
A solution prepared by adjusting the pH of an ethylene glycol solution containing 10% to 10% to about 7 is used. Dense anodic oxide film 5
The thickness of 07 can be controlled by the voltage applied to the aluminum film. The dense anodic oxide film 507 has a function of increasing the degree of adhesion of the resist.

【0052】そして、フォトレジストのマスク508を
形成して、このマスク508を利用して、アルミニウム
膜をエッチングして、ゲイト電極505、下層配線50
6を形成する。そして電解溶液中でゲイト電極505の
みに電圧を印加して、陽極酸化する。電解溶液には、ク
エン酸、シュウ酸、クロム酸又は硫酸を3〜20%含有
した酸性溶液を使用する。この状態では、ゲイト電極6
07の表面にフォトレジストのマスク508と、緻密な
陽極酸化膜507とが存在するために、ゲイト電極50
5の側面のみに多孔質の陽極酸化物509が形成され
る。(図5(A))
Then, a photoresist mask 508 is formed, and the aluminum film is etched using the mask 508 to form the gate electrode 505 and the lower wiring 50.
6 is formed. Then, a voltage is applied only to the gate electrode 505 in the electrolytic solution to perform anodic oxidation. As the electrolytic solution, an acidic solution containing 3 to 20% of citric acid, oxalic acid, chromic acid, or sulfuric acid is used. In this state, the gate electrode 6
07, a photoresist mask 508 and a dense anodic oxide film 507 exist on the surface of the gate electrode 50.
The porous anodic oxide 509 is formed only on the side surface of No. 5. (FIG. 5 (A))

【0053】この多孔質の陽極酸化物509の成長距離
は、ゲイト電極505に電流を流す時間で制御すること
ができ、この成長距離により低濃度不純物領域の長さが
決定される。本実施例では、多孔質の陽極酸化物509
を4000Åの長さに成長させる。
The growth distance of the porous anodic oxide 509 can be controlled by the time during which a current flows through the gate electrode 505, and the length of the low concentration impurity region is determined by the growth distance. In this embodiment, the porous anodic oxide 509 is used.
Are grown to a length of 4000 mm.

【0054】次に、フォトレジストのマスク508を使
用して、酸化珪素膜504をエッチングして、ゲイト絶
縁膜510を形成し、図5(B)に示すように、フォト
レジストのマスク508、多孔質の陽極酸化物509、
緻密な陽極酸化膜507を順次に除去して、ゲイト電極
505、下層配線506を露出させる。
Next, using the photoresist mask 508, the silicon oxide film 504 is etched to form a gate insulating film 510, and as shown in FIG. Quality anodic oxide 509,
The dense anodic oxide film 507 is sequentially removed to expose the gate electrode 505 and the lower wiring 506.

【0055】この際に、フォトレジストのマスク508
は専用の剥離液により除去する。また、緻密な陽極酸化
膜608は極めて薄いため、選択的に除去することが可
能であり、緻密な陽極酸化膜507はバッファーフッ酸
により除去する。多孔質の陽極酸化物509は、燐酸、
酢酸及び硝酸を混合した混酸を用いて、エッチングす
る。多孔質の陽極酸化物610は容易に除去できるた
め、ゲイト電極607がエッチングされることがない。
At this time, a photoresist mask 508 is used.
Is removed with a dedicated stripper. Further, since the dense anodic oxide film 608 is extremely thin, it can be selectively removed. The dense anodic oxide film 507 is removed with buffered hydrofluoric acid. The porous anodic oxide 509 comprises phosphoric acid,
Etching is performed using a mixed acid obtained by mixing acetic acid and nitric acid. Since the porous anodic oxide 610 can be easily removed, the gate electrode 607 is not etched.

【0056】次に、ゲイト電極505、ゲイト絶縁膜5
10をマスクにして、イオンドーピング法によって、島
状シリコン領域503に不純物を注入する。この際、ド
ーズ量、加速度等の条件を適宜に設定して、ゲイト絶縁
膜510は半透過なマスクとして機能させることによ
り、ゲイト絶縁膜510の直下には低濃度不純物領域5
11が形成され、ゲイト絶縁膜510に覆われていない
領域は、高濃度不純物領域512が形成される。そし
て、プラズマCVD法により第1の層間絶縁物として、
酸化珪素膜513を2000〜8000Å、例えば、5
000Åの膜厚で成膜する。(図5(B))
Next, the gate electrode 505 and the gate insulating film 5
Using the mask 10 as a mask, impurities are implanted into the island-shaped silicon region 503 by an ion doping method. At this time, the conditions such as the dose amount and the acceleration are appropriately set, and the gate insulating film 510 functions as a semi-transparent mask.
11 is formed, and a high concentration impurity region 512 is formed in a region not covered with the gate insulating film 510. Then, as a first interlayer insulator by a plasma CVD method,
The silicon oxide film 513 has a thickness of 2000 to 8000
A film is formed with a thickness of 000 mm. (FIG. 5 (B))

【0057】その後、酸化珪素膜513にコンタクトホ
ールを形成し、スパッタ法によって厚さ4000Åのア
ルミニウム膜を堆積して、エッチングして、上層配線5
14、515、516を形成する。(図5(C)
After that, a contact hole is formed in the silicon oxide film 513, an aluminum film having a thickness of 4000.degree.
14, 515 and 516 are formed. (FIG. 5 (C)

【0058】次に、第2の層間絶縁物として、プラズマ
CVD法によって、厚さ1000Åの酸化珪素膜517
と厚さ5000Åの窒化珪素膜518を連続的に堆積す
る。そして、第1のマスクを用いて、公知のフォトレジ
スト法によってパターンを形成し、第2の層間絶縁物の
うち、上層の窒化珪素膜518をドライエッチング法に
よりエッチングして、開孔部519および520をそれ
ぞれ形成する。この際に、下層の酸化珪素膜517はエ
ッチングストッパーとして機能する。(図5(D))
Next, as a second interlayer insulator, a silicon oxide film 517 having a thickness of 1000
And a 5000 nm thick silicon nitride film 518 is continuously deposited. Then, using the first mask, a pattern is formed by a known photoresist method, and the upper silicon nitride film 518 of the second interlayer insulator is etched by a dry etching method to form the opening 519 and the opening 519. 520 are respectively formed. At this time, the lower silicon oxide film 517 functions as an etching stopper. (FIG. 5 (D))

【0059】その後、再び、フォトリソグラフィー法に
よって、開孔パターンを形成する。この際には第2のマ
スクを用い、開孔部519の内側にさらに開孔パターン
を形成する。一方、開孔部520には、開孔パターンを
形成しなかった。そして、ドライエッチング法によっ
て、開孔部519の酸化珪素膜517をエッチングし
て、コンタクトホールを形成する。(図5(E))
Thereafter, an opening pattern is formed again by photolithography. At this time, an opening pattern is further formed inside the opening 519 using the second mask. On the other hand, the opening pattern was not formed in the opening 520. Then, the silicon oxide film 517 in the opening 519 is etched by a dry etching method to form a contact hole. (FIG. 5E)

【0060】その後、厚さ1000ÅのITO膜をスパ
ッタ法によって成膜し、これをエッチングして、上層配
線515に接続する画素電極521を形成する。この結
果、開孔部519では、上層の金属配線515(TFT
のドレイン電極)と画素電極521が接続される。他
方、開孔部520では、第2の層間絶縁物のうち、下層
の酸化珪素膜517を誘電体として、上部のITO膜か
ら成る画素電極521と上層配線516との間にキャパ
シタ522(アクティブマトリクス回路のTFTアレー
内の保持容量に相当する)が形成される。
Thereafter, an ITO film having a thickness of 1000 ° is formed by a sputtering method, and is etched to form a pixel electrode 521 connected to the upper wiring 515. As a result, in the opening 519, the upper metal wiring 515 (TFT
Drain electrode) and the pixel electrode 521 are connected. On the other hand, in the opening 520, the capacitor 522 (active matrix) is formed between the pixel electrode 521 made of the upper ITO film and the upper wiring 516 by using the lower silicon oxide film 517 as a dielectric in the second interlayer insulator. (Corresponding to the storage capacitor in the TFT array of the circuit).

【0061】また、下層配線506(アクティブマトリ
クス回路のゲイトバスラインに相当する)上を上層配線
514(アクティブマトリクス回路のソースバスライン
に相当する)が横断する部分523においては、厚さ5
000Åの酸化珪素膜(第1の層間絶縁物)513が絶
縁体として機能するため、下層配線506と上層配線5
14とを上下間で絶縁させることができる。(図5
(F))
The portion 523 where the upper wiring 514 (corresponding to the source bus line of the active matrix circuit) crosses over the lower wiring 506 (corresponding to the gate bus line of the active matrix circuit) has a thickness of 5 mm.
Since the silicon oxide film (first interlayer insulator) 513 of 000 ° functions as an insulator, lower wiring 506 and upper wiring 5 are formed.
14 can be insulated vertically. (FIG. 5
(F))

【0062】本実施例の薄膜トランジスタは、チャネル
形成領域とドレイン領域となる高濃度不純物領域512
間に、低濃度不純物領域511を配置する構成としたた
め、チャネル形成領域とドレイン領域の間に高電圧が印
加されることを防ぐことができ、オフ電流を小さくする
ことができる。
In the thin film transistor of this embodiment, a high concentration impurity region 512 serving as a channel formation region and a drain region is used.
Since the low-concentration impurity region 511 is provided therebetween, application of a high voltage between the channel formation region and the drain region can be prevented, and off-state current can be reduced.

【0063】[0063]

【発明の効果】本発明は、層間絶縁膜を層毎にエッチン
グ特性の異なる多層構造としたため、層間絶縁物にコン
タクトホールを形成すると共に、キャパシタをも形成す
ることが可能となる。特に、キャパシタの容量を増大さ
せる点で、本発明は効果的であり、集積回路に新たな付
加価値を付与することができる。このように、本発明は
工業上有益である。
According to the present invention, since the interlayer insulating film has a multilayer structure having different etching characteristics for each layer, it is possible to form a contact hole in the interlayer insulator and also to form a capacitor. In particular, the present invention is effective in increasing the capacitance of a capacitor, and can add new added value to an integrated circuit. Thus, the present invention is industrially useful.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 実施例1におけるTFTの作製工程を示す。FIG. 1 shows a manufacturing process of a TFT in Example 1.

【図2】 実施例2におけるTFTの作製工程を示す。FIG. 2 shows a manufacturing process of a TFT in Example 2.

【図3】 実施例3におけるTFTの作製工程を示す。FIG. 3 shows a manufacturing process of a TFT in Example 3.

【図4】 実施例4におけるTFTの作製工程を示す。FIG. 4 shows a manufacturing process of a TFT in Example 4.

【図5】 実施例5におけるTFTの作製工程を示す。FIG. 5 shows a manufacturing process of a TFT in Example 5.

【符号の説明】[Explanation of symbols]

101・・・・・基板 102・・・・・下地膜 103・・・・・不純物領域(ソース/ドレイン) 104・・・・・ゲイト絶縁膜 105、107・下層配線 106・・・・・ゲイト電極 108・・・・・下層の層間絶縁物(酸化珪素) 109・・・・・上層の層間絶縁物(窒化珪素) 110〜112・開孔部 113〜114・コンタクトホール 115・・・・・画素電極 116、117・上層配線 118・・・・・上下配線交差部 119・・・・・キャパシタ部 101, substrate 102, base film 103, impurity region (source / drain) 104, gate insulating film 105, 107, lower wiring 106, gate Electrode 108... Lower interlayer insulator (silicon oxide) 109... Upper interlayer insulator (silicon nitride) 110 to 112 Opening holes 113 to 114 Contact holes 115. Pixel electrodes 116 and 117 Upper wiring 118 Intersection of upper and lower wiring 119 Capacitor

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/06 (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/822 H01L 21/3205 - 21/3213 H01L 21/768 H01L 29/786 G02F 1/136 H01L 21/28 H01L 21/8234 H01L 27/06 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 identification code FI H01L 27/06 (58) Investigated field (Int.Cl. 7 , DB name) H01L 27/04 H01L 21/822 H01L 21/3205 -21/3213 H01L 21/768 H01L 29/786 G02F 1/136 H01L 21/28 H01L 21/8234 H01L 27/06

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】基板上方に配線を形成する工程と、 前記配線上方を含む前記基板の上方にドライエッチング
速度の異なる第一の層及び第二の層を有する層間絶縁膜
を形成する工程と、 第一のマスクを用いて前記第二の層をエッチングするこ
とによって前記第一の層を露出させる工程と、 前記配線上方において露出させた前記第一の層の露出面
を画素電極で覆った後、前記画素電極で覆わないで露出
させた前記第一の層をエッチングすることによってコン
タクトホールを形成する工程と、 を有し、 前記画素電極で覆った前記第一の層はキャパシタの誘電
体となることを特徴とする半導体集積回路の作製方法。
A step of forming a wiring above a substrate; and forming an interlayer insulating film having a first layer and a second layer having different dry etching rates above the substrate including above the wiring. Exposing the first layer by etching the second layer using a first mask; and covering an exposed surface of the first layer exposed above the wiring with a pixel electrode. Forming a contact hole by etching the first layer which is exposed without being covered with the pixel electrode, and wherein the first layer covered with the pixel electrode is a dielectric of a capacitor. A method for manufacturing a semiconductor integrated circuit.
【請求項2】基板上方に配線を形成する工程と、 前記配線上に酸化膜を形成する工程と、 前記酸化膜上を含む前記基板の上方にドライエッチング
速度の異なる第一の層及び第二の層を有する層間絶縁膜
を形成する工程と、 第一のマスクを用いて前記第二の層をエッチングするこ
とによって前記第一の層を露出させる工程と、 前記配線上において露出させた前記第一の層の露出面
を画素電極で覆った後、前記画素電極で覆わないで露出
させた前記第一の層をエッチングすることによってコン
タクトホールを形成する工程と、 を有し、 前記配線、前記配線上の酸化膜、前記画素電極で覆った
前記第一の層及び前記画素電極からなるキャパシタを有
することを特徴とする半導体集積回路の作製方法。
2. A step of forming a wiring above the substrate, a step of forming an oxide film on the wiring, and a first layer and a second layer having different dry etching rates above the substrate including the oxide film. forming an interlayer insulating film having a layer of a step of causing expose the first layer by etching the second layer using a first mask, exposed in the wiring on how the Forming a contact hole by covering an exposed surface of the first layer with a pixel electrode, and then etching the first layer exposed without being covered with the pixel electrode. A method for manufacturing a semiconductor integrated circuit, comprising: a capacitor comprising an oxide film on the wiring, the first layer covered with the pixel electrode, and the pixel electrode.
【請求項3】基板上方に配線を形成する工程と、 前記配線上方を含む前記基板の上方に酸化珪素を主成分
とする膜を形成する工程と、 前記酸化珪素を主成分とする膜上に、前記酸化珪素を主
成分とする膜よりもエッチング速度の速い窒化珪素を主
成分とする膜を形成する工程と、 第一のマスクを用いて前記窒化珪素を主成分とする膜を
エッチングすることによって前記酸化珪素を主成分とす
る膜を露出させる工程と、 前記配線上方において露出させた前記酸化珪素を主成分
とする膜の露出面を画素電極で覆った後、前記画素電極
で覆わないで露出させた前記酸化珪素を主成分とする膜
をエッチングすることによってコンタクトホールを形成
する工程と、 を有し、 層間絶縁膜は、前記酸化珪素を主成分とする膜及び前記
窒化珪素を主成分とする膜を含み、 前記画素電極で覆った前記酸化珪素を主成分とする膜
は、キャパシタの誘電体となることを特徴とする半導体
集積回路の作製方法。
3. A step of forming a wiring above the substrate, a step of forming a film containing silicon oxide as a main component above the substrate including above the wiring, and forming a film containing the silicon oxide as a main component on the film containing the silicon oxide as a main component. Forming a film containing silicon nitride as a main component having a higher etching rate than that of the film containing silicon oxide as a main component; and etching the film containing silicon nitride as a main component using a first mask. Exposing a film containing silicon oxide as a main component by the step of: covering an exposed surface of the film containing silicon oxide as a main component exposed above the wiring with a pixel electrode, and then not covering the exposed surface with the pixel electrode. Forming a contact hole by etching the exposed film containing silicon oxide as a main component, wherein the interlayer insulating film contains the silicon oxide-based film and the silicon nitride as a main component. When That film wherein the film mainly containing silicon oxide covered with the pixel electrode, a method for manufacturing a semiconductor integrated circuit, characterized in that the dielectric of the capacitor.
【請求項4】基板上方に配線を形成する工程と、 前記配線上に酸化膜を形成する工程と、 前記酸化膜上を含む前記基板の上方に酸化珪素を主成分
とする膜を形成する工程と、 前記酸化珪素を主成分とする膜上に、前記酸化珪素を主
成分とする膜よりもエッチング速度の速い窒化珪素を主
成分とする膜を形成する工程と、 第一のマスクを用いて前記窒化珪素を主成分とする膜を
エッチングすることによって前記酸化珪素を主成分とす
る膜を露出させる工程と、 前記配線上方において露出させた前記酸化珪素を主成分
とする膜の露出面を画素電極で覆った後、前記画素電極
で覆わないで露出させた前記酸化珪素を主成分とする膜
をエッチングすることによってコンタクトホールを形成
する工程と、 を有し、 層間絶縁膜は、前記酸化珪素を主成分とする膜及び前記
窒化珪素を主成分とする膜を含み、 前記配線、前記配線上の酸化膜、前記画素電極で覆った
前記酸化珪素を主成分とする膜及び前記画素電極からな
るキャパシタを有することを特徴とする半導体集積回路
の作製方法。
4. A step of forming a wiring above the substrate, a step of forming an oxide film on the wiring, and a step of forming a film containing silicon oxide as a main component above the substrate including on the oxide film. used when, on the film mainly containing the oxide silicofluoride-containing, a step of forming a film mainly fast silicon nitride etching rate than film mainly containing silicon oxide, a first mask a step of causing exposing the film mainly containing silicon oxide by etching the film mainly containing silicon nitride Te, the exposed surface of the film composed mainly of the silicon oxide to expose in the wire above Forming a contact hole by etching a film containing silicon oxide as a main component, which is exposed without being covered with the pixel electrode, after covering with the pixel electrode. Mainly silicon It comprises a film composed mainly of minute to film and the silicon nitride, the wiring, the oxide film on the wiring consists of film and the pixel electrode mainly composed of the oxide silicofluoride-containing covered with the pixel electrode capacitor A method for manufacturing a semiconductor integrated circuit, comprising:
【請求項5】請求項1乃至請求項4のいずれか一項にお
いて、前記画素電極は、透明導電膜からなることを特徴
とする半導体集積回路の作製方法。
5. The method for manufacturing a semiconductor integrated circuit according to claim 1, wherein said pixel electrode is made of a transparent conductive film.
【請求項6】請求項5において、前記透明導電膜は、I
TOからなることを特徴とする半導体集積回路の作製方
法。
6. The transparent conductive film according to claim 5, wherein
A method for manufacturing a semiconductor integrated circuit, comprising TO.
【請求項7】請求項1乃至請求項6のいずれか一項にお
いて、前記キャパシタとは容量を保持する素子であるこ
とを特徴とする半導体集積回路の作製方法。
7. The method for manufacturing a semiconductor integrated circuit according to claim 1, wherein the capacitor is an element that retains a capacitance.
【請求項8】請求項1乃至請求項7のいずれか一項にお
いて、前記酸化珪素を主成分とする膜の厚さは、前記層
間絶縁膜の厚さの1/5〜1/50であることを特徴と
する半導体集積回路の作製方法。
8. according to any one of claims 1 to 7, the thickness of the film composed mainly of the oxide silicofluoride arsenide, 1 / 5-1 / 50 of the thickness of the interlayer insulating film A method for manufacturing a semiconductor integrated circuit, comprising:
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