JP3260975B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP3260975B2
JP3260975B2 JP14557394A JP14557394A JP3260975B2 JP 3260975 B2 JP3260975 B2 JP 3260975B2 JP 14557394 A JP14557394 A JP 14557394A JP 14557394 A JP14557394 A JP 14557394A JP 3260975 B2 JP3260975 B2 JP 3260975B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の利用分野】本発明は、半導体集積回路等の配線
およびコンタクトホールの形成方法に関する。本発明で
はアルミニウムを主成分とする材料(アルミニウム系材
料)を用いた配線に関する。本発明では、特に断らなく
ても、アルミニウムと表現した場合には、微量の添加物
が存在する場合も含むものとする。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming wiring and contact holes in a semiconductor integrated circuit or the like. The present invention relates to a wiring using a material containing aluminum as a main component (aluminum-based material). In the present invention, even if not otherwise specified, the expression “aluminum” includes the case where a trace amount of an additive is present.

【0002】[0002]

【従来の技術】半導体集積回路の配線にアルミニウムを
主成分とする材料(アルミニウム系材料)を用い、さら
に、そのアルミニウム系材料の表面を陽極酸化すること
によって、表面に陽極酸化物被膜を形成し、該アルミニ
ウム系材料の強度を高めるという技術が知られている。
アルミニウム系材料は、耐熱性等の必要に応じて、シリ
コン、銅、スカンジウム等の材料が添加されるが、概し
て、加熱に弱いものである。すなわち、数100℃の加
熱によって、結晶の異常成長(ヒロック)が発生する。
2. Description of the Related Art A material mainly composed of aluminum (aluminum-based material) is used for wiring of a semiconductor integrated circuit, and the surface of the aluminum-based material is anodized to form an anodic oxide film on the surface. A technique of increasing the strength of the aluminum-based material is known.
The aluminum-based material is added with a material such as silicon, copper, or scandium as needed according to heat resistance or the like, but is generally weak to heating. That is, abnormal heating (hillocks) of the crystal occurs by heating at several hundred degrees Celsius.

【0003】このようなヒロックは上下の配線間に設け
られる絶縁物(層間絶縁物)の被覆性を低下させ、ショ
ートを発生させる原因となる。厄介なことにヒロックの
発生する工程は、層間絶縁物の成膜工程であることが多
い。通常、層間絶縁物は、大気圧CVD法、減圧CVD
法、プラズマCVD法等の気相成長法が使用される。こ
のような成膜方法においては基板を適切な温度に加熱す
ることが必要であり、一般には、加熱温度が高いほど段
差被覆性(ステップカバレージ)の良好な層間絶縁物被
膜が得られた。しかしながら、アルミニウム系材料配線
(以下、アルミニウム配線という)を高温にさらすと前
述の通りヒロックが発生するので、成膜時の基板温度は
極力低くされた。この結果、ステップカバレージの良好
な層間絶縁物被膜を形成することは難しかった。
[0003] Such hillocks reduce the coverage of an insulator (interlayer insulator) provided between upper and lower wirings and cause a short circuit. Unfortunately, the step in which hillocks occur is often the step of forming an interlayer insulator. Usually, the interlayer insulating material is an atmospheric pressure CVD method, a low pressure CVD method.
And a vapor phase growth method such as a plasma CVD method. In such a film forming method, it is necessary to heat the substrate to an appropriate temperature. Generally, as the heating temperature is higher, an interlayer insulating film having better step coverage can be obtained. However, when an aluminum-based material wiring (hereinafter, referred to as an aluminum wiring) is exposed to a high temperature, hillocks are generated as described above. As a result, it has been difficult to form an interlayer insulating film having good step coverage.

【0004】アルミニウム配線を陽極酸化することによ
り、緻密で強固な陽極酸化物被膜をその表面に形成する
と、上記の問題点は大方解決される。すなわち、陽極酸
化物はその内側のアルミニウム配線の変形を阻止し、結
晶の異常成長を抑制するからである。このため、陽極酸
化物で被覆されたアルミニウム配線は比較的高温の成膜
にも耐えることができた。また、側面に形成される陽極
酸化物を用いることによってドーピングの際のマスクと
しても利用することが提案されている。この場合には、
陽極酸化物被膜の厚さ分だけ、ドーピングされる領域が
アルミニウムから遠ざかる構造(オフセット構造)とで
きる。
When the dense and strong anodic oxide film is formed on the surface of the aluminum wiring by anodic oxidation, the above problems can be largely solved. That is, the anodic oxide inhibits deformation of the aluminum wiring inside and suppresses abnormal growth of the crystal. Therefore, the aluminum wiring covered with the anodic oxide was able to withstand film formation at a relatively high temperature. It has also been proposed to use an anodic oxide formed on the side surface to use it as a mask during doping. In this case,
A structure in which the region to be doped is away from aluminum by the thickness of the anodic oxide film (offset structure) can be obtained.

【0005】[0005]

【発明が解決しようとする課題】しかしながら、このよ
うな目的から形成したアルミニウムの陽極酸化物被膜
(すなわち、酸化アルミニウム)は一般にエッチングが
難しいものであった。特にヒロック防止のために好適な
陽極酸化物はバリヤ型の陽極酸化物と称されるもので、
中性の電解溶液中で高い電圧を印加して、陽極酸化をお
こなうことによって得られ、緻密で硬いことが特徴であ
った。また、上記のようにヒロック抑制のためには、陽
極酸化物被膜の厚さは500Å以上あることが必要であ
った。この緻密で硬く、かつ、厚いという特徴のため、
これまでは適切なエッチャントがなかった。コンタクト
ホール開孔の必要から、これまでは、酸化珪素等をエッ
チングするフッ酸系(フッ化水素とフッ化アンモニウム
の混合液等の緩衝フッ酸等)のエッチャントが用いられ
ていたが、この際には、層間絶縁物のエッチング終了後
に引き続き、エッチングをおこなっていた。しかしなが
ら、フッ酸系のエッチャントでは、アルミニウム配線の
表面が著しくダメージを受け、その結果、コンタクト不
良が発生しやすかった。(図6のa)
However, the aluminum anodic oxide film (ie, aluminum oxide) formed for such a purpose is generally difficult to etch. Particularly preferred anodic oxide for hillock prevention is what is called a barrier type anodic oxide,
It was obtained by performing anodization by applying a high voltage in a neutral electrolytic solution, and was characterized by being dense and hard. Further, as described above, in order to suppress hillocks, it is necessary that the thickness of the anodic oxide film is 500 ° or more. Because of this dense, hard and thick feature,
Until now, there was no suitable etchant. Until now, a hydrofluoric acid-based etchant (such as a buffered hydrofluoric acid such as a mixture of hydrogen fluoride and ammonium fluoride) for etching silicon oxide and the like has been used because of the necessity of opening contact holes. , The etching was performed after the etching of the interlayer insulator was completed. However, with the hydrofluoric acid-based etchant, the surface of the aluminum wiring was significantly damaged, and as a result, a contact failure was likely to occur. (FIG. 6a)

【0006】また、酸化珪素に比較して、酸化アルミニ
ウムのエッチング速度が著しく小さいため、エッチング
終了時には層間絶縁物の領域ではコンタクトホールが横
に拡がってしまい、予定したコンタクトホールよりも大
きなものとなった。(図6のb) さらに、フッ酸系エッチャントは酸化珪素のみではな
く、シリコン半導体をもエッチングするので、例えば、
シリコン半導体被膜上のコンタクトホール形成と、アル
ミニウム配線上のコンタクトホール形成を同時におこな
う場合には、アルミニウム配線へのコンタクトホール形
成が完了した時点では、シリコン半導体被膜までエッチ
ングされてしまうという問題もあった。(図6のc) これらの問題点は層間絶縁物が窒化珪素の場合も同様で
あった。本発明はこのような現状を鑑みてなされるもの
であり、適切なエッチング方法を開示し、加えて、より
高度な半導体集積技術を提案するものである。
In addition, since the etching rate of aluminum oxide is significantly lower than that of silicon oxide, the contact hole spreads laterally in the region of the interlayer insulator at the end of the etching, and becomes larger than the expected contact hole. Was. (FIG. 6B) Further, the hydrofluoric acid-based etchant etches not only silicon oxide but also a silicon semiconductor.
When the formation of the contact hole on the silicon semiconductor film and the formation of the contact hole on the aluminum wiring are performed simultaneously, there is also a problem that the silicon semiconductor film is etched when the formation of the contact hole on the aluminum wiring is completed. . (C in FIG. 6) These problems were the same when the interlayer insulator was silicon nitride. The present invention has been made in view of such a situation, and discloses an appropriate etching method, and proposes a more advanced semiconductor integrated technology.

【0007】加えて、これまでは陽極酸化物被膜はヒロ
ック防止やオフセット構造を得るためのマスク材料とし
て用いられるのみであった。陽極酸化物被膜は、特にバ
リヤ型陽極酸化物においては、緻密で硬いという特徴以
外に耐圧が高く、誘電率が大きいという特徴はほとんど
利用されずにいた。このような特徴は集積回路において
キャパシタを作製するには好適なものであった。本発明
では、このような特徴を生かしてキャパシタを形成する
技術についても開示するものである。
In addition, heretofore, the anodic oxide coating has only been used as a mask material for preventing hillocks and obtaining an offset structure. The anodic oxide coating, particularly in the barrier type anodic oxide, has hardly been used for its characteristics of high withstand voltage and high dielectric constant, in addition to its characteristic of being dense and hard. Such features were suitable for producing capacitors in integrated circuits. The present invention also discloses a technique for forming a capacitor utilizing such characteristics.

【0008】[0008]

【課題を解決するための手段】上記の問題点を解決する
には、層間絶縁物である酸化珪素や窒化珪素のエッチン
グ工程と、陽極酸化物である酸化アルミニウムのエッチ
ング工程を分離することが必要である。以下に、図1を
用いて、本発明の基本的な構成を説明する。まず、基板
上にアルミニウム配線101と102が存在し、その表
面は陽極酸化物被膜103、104でそれぞれ覆われて
いる。そして、これらを覆って、酸化珪素や窒化珪素に
よって構成された層間絶縁物105が設けられている。
(図1(A))
In order to solve the above-mentioned problems, it is necessary to separate the etching process of silicon oxide or silicon nitride as an interlayer insulator from the etching process of aluminum oxide as an anodic oxide. It is. The basic configuration of the present invention will be described below with reference to FIG. First, aluminum wirings 101 and 102 are present on a substrate, and the surfaces thereof are covered with anodic oxide films 103 and 104, respectively. An interlayer insulator 105 made of silicon oxide or silicon nitride is provided so as to cover them.
(Fig. 1 (A))

【0009】全面にフォトレジスト106を塗布し、公
知のフォトリソグラフィー法によって、開孔パターン1
07、108を形成する。(図1(B)) その後、フッ酸系のエッチャントによって、開孔部をエ
ッチングする。この際には、エッチングは層間絶縁物が
エッチングされた段階で終了させればよい。なお、この
工程はドライエッチング法によっておこなってもよい。
公知のドライエッチング法によっては、酸化アルミニウ
ムはほとんどエッチングされないことが知られている。
このため、層間絶縁物のエッチングをオーバー気味にお
こなってもよい。特に異方性エッチングであれば、オー
バーエッチによる側面のエッチングがないので好適であ
る。(図1(C))
A photoresist 106 is applied to the entire surface, and the opening pattern 1 is formed by a known photolithography method.
07 and 108 are formed. (FIG. 1B) Thereafter, the opening is etched with a hydrofluoric acid-based etchant. In this case, the etching may be completed at the stage when the interlayer insulator is etched. This step may be performed by a dry etching method.
It is known that aluminum oxide is hardly etched by a known dry etching method.
For this reason, the etching of the interlayer insulating material may be performed slightly. In particular, anisotropic etching is preferable because there is no side etching due to overetching. (Fig. 1 (C))

【0010】この結果、アルミニウム配線上に開孔部1
09、110が形成される。(図1(D)) その後、再び、、フォトレジスト111を全面に塗布
し、フォトリソグラフィー法によって開孔パターン11
2を形成する。この際には、図に示すように、開孔パタ
ーン112の大きさは先の開孔部109よりも小さいこ
とが好ましい。また、図のアルミニウム配線102の開
孔部110に示すように、先の工程で設けられた開孔部
であっても、この工程では開孔パターンが設けられなく
ても良い。(図1(E))
As a result, the opening 1 is formed on the aluminum wiring.
09 and 110 are formed. (FIG. 1D) Thereafter, a photoresist 111 is applied again on the entire surface, and the opening pattern 11 is formed by photolithography.
Form 2 In this case, as shown in the drawing, the size of the opening pattern 112 is preferably smaller than the size of the opening 109. Also, as shown in the opening 110 of the aluminum wiring 102 in the drawing, the opening provided in the previous step may not be provided with the opening pattern in this step. (FIG. 1 (E))

【0011】その後、酸化アルミニウムを選択的にエッ
チングするエッチャントによって、開孔パターン112
にしたがって、陽極酸化物被膜103をエッチングす
る。この際、開孔パターン112が開孔部109の大き
さと同じ程度もしくはそれ以上であれば、陽極酸化物の
エッチングが横方向に進行するので、段差が大きくな
り、好ましくない。(図1(F)) この結果、アルミニウム配線上にコンタクトホール11
3が形成される。このとき、最終的なコンタクトホール
113は、丁度、開孔部109の内側にあるため、段差
が緩やかである。(図1(G))
Thereafter, the opening pattern 112 is formed by an etchant for selectively etching aluminum oxide.
Anodic oxide film 103 is etched. At this time, if the size of the opening pattern 112 is equal to or larger than the size of the opening 109, the etching of the anodic oxide proceeds in the horizontal direction, and the step is undesirably increased. (FIG. 1 (F)) As a result, the contact hole 11 is
3 is formed. At this time, since the final contact hole 113 is just inside the opening 109, the step is gentle. (Fig. 1 (G))

【0012】その後、金属材料で上部の配線114、1
15を形成する。コンタクトホール113に関しては、
段差が緩やかであるので、配線114の断線を防止する
うえで効果がある。また、この場合には、領域116で
はコンタクトホール113によって配線101と上部の
配線114が接触するが、領域117では、配線102
と上部配線115の間に陽極酸化物被膜が存在し、これ
が誘電体となって、静電容量(キャパシター)が形成さ
れる。このように、本発明では、コンタクトホールの形
成のみならず、キャパシターの形成もおこなうことがで
きる。(図1(H))
Thereafter, the upper wirings 114 and 1 are formed of a metal material.
15 are formed. Regarding the contact hole 113,
Since the step is gentle, it is effective in preventing the disconnection of the wiring 114. In this case, in the region 116, the wiring 101 and the upper wiring 114 are in contact with each other through the contact hole 113, but in the region 117, the wiring 102
An anodic oxide film is present between the upper wiring 115 and the upper wiring 115, and this serves as a dielectric to form a capacitance (capacitor). As described above, according to the present invention, not only the formation of the contact hole but also the formation of the capacitor can be performed. (Fig. 1 (H))

【0013】なお、図においては示されていないが、本
発明と並行して、シリコン半導体等の他の材料に設けら
れるコンタクトホールの形成もおこなうことができる。
この際には、例えば、図1(B)の工程で、シリコン半
導体上に開孔パターンを形成し、図1(C)の工程で、
層間絶縁物105をエッチングして、シリコン半導体上
にコンタクトホールを形成すればよい。
Although not shown in the drawings, a contact hole formed in another material such as a silicon semiconductor can be formed in parallel with the present invention.
At this time, for example, an opening pattern is formed on the silicon semiconductor in the step of FIG. 1B, and in the step of FIG.
The interlayer insulator 105 may be etched to form a contact hole over the silicon semiconductor.

【0014】本発明において重要なファクターは、酸化
アルミニウムを選択的にエッチングするエッチャントで
ある。このような目的には、例えば、リン酸と水の混合
液中に無水クロム酸と苛性ソーダとを数パーセント添加
した溶液が知られている。しかし、この溶液はアルカリ
元素を含有するので、半導体集積回路を作製するのに用
いるのは適当でない。加えて、この溶液は水を多く含有
するので、エッチング工程中おける加熱(一般に65℃
程度に加熱する)において、水分が蒸発し、その組成が
変化し易い。このため、数百Åレベルでの制御が必要と
される半導体作製工程においては、再現性や安定性の点
で問題があり、実用性が極めて低いという問題がある。
An important factor in the present invention is an etchant for selectively etching aluminum oxide. For this purpose, for example, a solution in which chromic anhydride and caustic soda are added by a few percent to a mixture of phosphoric acid and water is known. However, since this solution contains an alkali element, it is not suitable for use in manufacturing a semiconductor integrated circuit. In addition, since this solution is rich in water, heating during the etching process (typically 65 ° C.)
), Moisture evaporates, and the composition tends to change. For this reason, in a semiconductor manufacturing process that requires control at a level of several hundred millimeters, there is a problem in terms of reproducibility and stability, and there is a problem that practicability is extremely low.

【0015】このような欠点を補うエッチャントとして
は、少なくともリン酸と酢酸と硝酸とを含み、かつクロ
ム酸が添加された溶液が適当である。特に上記構成にお
いて、その容量混合比が、リン酸40〜90に対して、
酢酸10〜100、硝酸が1〜40とするとよい。ま
た、上記構成において、溶液に対してクロム酸が1〜1
0重量%添加されてもよい。
As an etchant for compensating for such a defect, a solution containing at least phosphoric acid, acetic acid and nitric acid and containing chromic acid is suitable. In particular, in the above configuration, the volume mixing ratio is from 40 to 90 for phosphoric acid.
Acetic acid 10 to 100 and nitric acid 1 to 40 are good. Further, in the above configuration, chromic acid may be contained in the solution in an amount of 1 to 1
0% by weight may be added.

【0016】上記構成を有する溶液をエッチャントとし
て用いると、アルミニウムを主成分とする材料表面に形
成された陽極酸化物被膜のみを選択的にエッチングする
ことができ、他の材料、例えば、酸化珪素、窒化珪素、
アルミニウム、シリコン半導体等を侵さない。クロム酸
は、CrO3 で示される酸化剤である。また、このよう
なエッチャントを用いた際には、エッチングは、50℃
以上の温度で行われることが望ましい。これは、一定以
上のエッチング速度を確保するためである。一般的に
は、50℃〜200℃の温度で行われることが望まし
い。またクロム酸の代わりに一般に酸化剤と呼ばれる材
料を用いることができる。例えば、Fe23 で示され
る材料を用いることができる。
When the solution having the above structure is used as an etchant, only the anodic oxide film formed on the surface of a material containing aluminum as a main component can be selectively etched, and other materials such as silicon oxide, Silicon nitride,
Does not attack aluminum, silicon semiconductors, etc. Chromic acid is an oxidizing agent represented by CrO 3 . When such an etchant is used, the etching is performed at 50 ° C.
It is desirable to carry out at the above temperature. This is to ensure a constant or higher etching rate. Generally, it is desirable to carry out at a temperature of 50C to 200C. A material generally called an oxidizing agent can be used instead of chromic acid. For example, a material represented by Fe 2 O 3 can be used.

【0017】[0017]

【作用】本発明によって、陽極酸化物で被覆されたアル
ミニウム配線に、良好なコンタクトホールを形成するこ
とができる。加えて、陽極酸化物を用いてキャパシター
も構成することができる。以下に実施例を示し、より詳
細に本発明を説明する。
According to the present invention, good contact holes can be formed in aluminum wiring covered with anodic oxide. In addition, a capacitor can be formed using an anodic oxide. Hereinafter, the present invention will be described in more detail with reference to Examples.

【0018】[0018]

【実施例】【Example】

〔実施例1〕図2に本実施例を示す。まず、基板201
(コーニング7059、10mm×10mm)上に下地
酸化膜として酸化珪素膜202を1000〜5000
Å、例えば、4000Åの厚さにプラズマCVD法によ
って成膜した。
Embodiment 1 FIG. 2 shows this embodiment. First, the substrate 201
(Corning 7059, 10 mm × 10 mm) and a silicon oxide film 202 as a base oxide film of 1000 to 5000
A film was formed to a thickness of, for example, 4000 by plasma CVD.

【0019】次にアモルファスシリコン膜を100〜1
500Å、例えば、800Åの厚さにプラズマCVD法
で成膜し、加熱によって膜を結晶化させた。こうして結
晶性を有するシリコン半導体膜を得た。加熱工程の際に
ニッケル等のアモルファスシリコンの結晶化を促進せし
める触媒材料を微量添加してもよい。また、結晶化はレ
ーザー光もしくはそれと同等の強光の照射によってもよ
い。さらには、加熱と強光照射を併用してもよい。
Next, the amorphous silicon film is
A film was formed to a thickness of 500 °, for example, 800 ° by a plasma CVD method, and the film was crystallized by heating. Thus, a silicon semiconductor film having crystallinity was obtained. At the time of the heating step, a minute amount of a catalyst material for promoting crystallization of amorphous silicon such as nickel may be added. The crystallization may be performed by irradiation with a laser beam or an equivalent strong light. Furthermore, heating and intense light irradiation may be used in combination.

【0020】次に薄膜トランジスタの活性層の形に島状
の結晶性シリコン膜を形成し、TFTを形成する活性層
を得る。さらに、ゲイト絶縁膜203となる酸化珪素膜
を1000Åの厚さにプラズマCVD法によって成膜し
た。次に、スカンジウムを0.3重量%混入させたアル
ミニウム膜を5000Åの厚さにスパッタ法で成膜し、
これをパターニングして、ゲイト電極205、ゲイト配
線204、206を形成した。この状態では、ゲイト電
極205とゲイト配線204、206は電気的に接続さ
れているが、最終的にはゲイト配線204、206はゲ
イト電極に接続されている必要はない。
Next, an island-shaped crystalline silicon film is formed in the form of an active layer of the thin film transistor, and an active layer for forming a TFT is obtained. Further, a silicon oxide film to be the gate insulating film 203 was formed to a thickness of 1000 ° by a plasma CVD method. Next, an aluminum film containing 0.3% by weight of scandium was formed to a thickness of 5000 ° by a sputtering method.
This was patterned to form a gate electrode 205 and gate wirings 204 and 206. In this state, the gate electrode 205 and the gate wirings 204 and 206 are electrically connected, but it is not necessary that the gate wirings 204 and 206 be finally connected to the gate electrodes.

【0021】次に、ゲート電極・配線204〜206を
陽極に接続して電解溶液中で陽極酸化をおこない、緻密
な酸化物層207〜209を形成した。この陽極酸化物
(酸化アルミニウム)被膜は、印加される電圧の大きさ
に依存するが、素子特性を向上させる必要から1500
〜2500Å程度の厚さに形成される。この工程は、電
解溶液として3%の酒石酸を含有するエチレングリコー
ル溶液をアンモニア水でpH7程度に調整したものを用
い、0Vから徐々に電圧を上昇させ、最終的に100〜
200Vの電圧を印加することによっておこなう。電圧
上昇の過程は流れる電流を一定に保つ定電流法が好まし
い。
Next, the gate electrodes / wirings 204 to 206 were connected to the anode, and anodization was performed in an electrolytic solution to form dense oxide layers 207 to 209. This anodic oxide (aluminum oxide) film depends on the magnitude of the applied voltage, but needs to improve the device characteristics.
It is formed to a thickness of about 2500 °. In this step, an ethylene glycol solution containing 3% tartaric acid was used as an electrolytic solution and adjusted to a pH of about 7 with aqueous ammonia, and the voltage was gradually increased from 0 V and finally increased to 100 to 100 V.
This is performed by applying a voltage of 200V. In the process of increasing the voltage, the constant current method for keeping the flowing current constant is preferable.

【0022】その後、イオンドーピング法によって、島
状シリコン領域に、ゲイト電極部(ゲイト電極205と
その周囲に形成された陽極酸化物被膜208)をマスク
として自己整合的に不純物(ここでは燐)を注入した。
この場合のドーズ量は1×1014〜5×1015原子/c
2 、加速電圧は60〜90kV、例えば、2×1015
原子/cm2 、加速電圧は80kVとした。この結果、
燐が導入されたN型不純物領域210が形成された。こ
のとき、陽極酸化物208によって、N型不純物領域2
10の境界はゲイト電極205から離れた位置に形成さ
れる。すなわち、ゲイト電極はオフセット状態(オフセ
ットゲイト構造)となる。(図2(A))
Thereafter, an impurity (phosphorus in this case) is self-aligned in the island-like silicon region by ion doping using the gate electrode portion (gate electrode 205 and anodic oxide film 208 formed around it) as a mask. Injected.
The dose in this case is 1 × 10 14 to 5 × 10 15 atoms / c.
m 2 , the acceleration voltage is 60 to 90 kV, for example, 2 × 10 15
Atomic atoms / cm 2 and the accelerating voltage were 80 kV. As a result,
An N-type impurity region 210 into which phosphorus was introduced was formed. At this time, the anodic oxide 208 causes the N-type impurity region 2
The boundary 10 is formed at a position away from the gate electrode 205. That is, the gate electrode is in an offset state (offset gate structure). (Fig. 2 (A))

【0023】次に、層間絶縁膜としてプラズマCVD法
により酸化珪素膜211を3000〜8000Å、例え
ば、5000Åの膜厚で成膜した。(図2(B)) そして、層間絶縁膜211、ゲイト絶縁膜203のエッ
チングをおこない、開孔部212、215、および、ソ
ース/ドレイン領域210にコンタクトホール213、
214を形成した。ここでは、ドライエッチング法を用
いた。このため、アルミニウム配線上の陽極酸化物20
7〜209はほとんどエッチングされなかった。この工
程はウェットエッチング法を用いてもよい。(図2
(C))
Next, a silicon oxide film 211 having a thickness of 3000 to 8000 °, for example, 5000 ° was formed as an interlayer insulating film by a plasma CVD method. (FIG. 2B) Then, the interlayer insulating film 211 and the gate insulating film 203 are etched to form contact holes 213 in the opening portions 212 and 215 and the source / drain regions 210.
214 were formed. Here, a dry etching method was used. Therefore, the anodic oxide 20 on the aluminum wiring
7 to 209 were hardly etched. In this step, a wet etching method may be used. (Figure 2
(C))

【0024】その後、全面にフォトレジスト216を塗
布し、公知のフォトリソグラフィー法によって、開孔パ
ターン217を形成した。この開孔パターンは、ゲイト
配線204へのコンタクトホールを形成するためのもの
である。この際には、図に示すように、開孔パターン2
17の大きさは先の開孔部212よりも小さいことが必
要である。また、図のゲート配線206の開孔部215
には、この工程で開孔パターンは設けなかった。これ
は、開孔部215においては、陽極酸化物被膜209を
誘電体とするキャパシターを形成するためである。(図
2(D))
Thereafter, a photoresist 216 was applied to the entire surface, and an opening pattern 217 was formed by a known photolithography method. This opening pattern is for forming a contact hole to the gate wiring 204. At this time, as shown in FIG.
The size of 17 needs to be smaller than the opening 212 described above. Further, the opening 215 of the gate wiring 206 shown in FIG.
No opening pattern was provided in this step. This is for forming a capacitor using the anodic oxide film 209 as a dielectric in the opening 215. (FIG. 2 (D))

【0025】その後、酸化アルミニウムを選択的にエッ
チングするエッチャントによって、開孔パターン217
にしたがって、陽極酸化物被膜207をエッチングし
た。この際、開孔パターン217が開孔部212の大き
さと同じ程度もしくはそれ以上であれば、陽極酸化物の
エッチングが横方向に進行するので、段差が大きくな
り、後の金属被膜成膜の工程で段差不良、断線等をおこ
してしまうが、本実施例で示したように、開孔パターン
217は開孔部212にスッポリと収まっているのでそ
のような問題はおきない。エッチャントとしては、リン
酸30、酢酸60、硝酸が10の混合液にクロム酸を3
だけ添加したものを用いた。以上の工程によって、ゲー
ト配線204上にコンタクトホールが形成された。
Thereafter, an opening pattern 217 is formed by an etchant for selectively etching aluminum oxide.
, The anodic oxide film 207 was etched. At this time, if the size of the opening pattern 217 is equal to or larger than the size of the opening portion 212, the etching of the anodic oxide proceeds in the horizontal direction, so that the step becomes large and the step of forming the metal film later is performed. However, such a problem does not occur because the hole pattern 217 is completely fitted in the hole 212 as shown in this embodiment. As an etchant, chromic acid was added to a mixture of phosphoric acid 30, acetic acid 60 and nitric acid 10
Only the one added was used. Through the above steps, a contact hole was formed on the gate wiring 204.

【0026】その後、アルミニウム膜を5000Åの厚
さにスパッタリング法によって成膜し、これをエッチン
グして、上部の金属配線・電極218、219を形成し
た。上述の通り、開孔部212では、上部の金属配線2
18とゲート配線204が接続され、また、開孔部21
5では、陽極酸化物被膜209を誘電体として、上部の
金属配線219とゲート配線206との間にキャパシタ
が形成された。また、N型不純物領域210はコンタク
トホール213、214を介して、上部の配線218、
219と接続された。このように、本発明では、コンタ
クトホールの形成のみならず、キャパシターの形成もお
こなうことができた。(図2(E))
Thereafter, an aluminum film was formed to a thickness of 5000 ° by a sputtering method, and this was etched to form upper metal wirings / electrodes 218 and 219. As described above, in the opening 212, the upper metal wiring 2
18 and the gate wiring 204 are connected.
In No. 5, a capacitor was formed between the upper metal wiring 219 and the gate wiring 206 using the anodic oxide film 209 as a dielectric. The N-type impurity region 210 is connected to the upper wiring 218 via the contact holes 213 and 214.
219. As described above, according to the present invention, not only the formation of the contact hole but also the formation of the capacitor could be performed. (FIG. 2 (E))

【0027】〔実施例2〕図3に本実施例を示す。本実
施例は液晶表示装置に用いられるアクティブマトリクス
回路の作製工程を示す。まず、実施例1と同様に、基板
上に下地膜として酸化珪素膜を2000Åの厚さにプラ
ズマCVD法によって成膜した。次にアモルファスシリ
コン膜を500Åの厚さにプラズマCVD法で成膜し
た。そして、加熱あるいはレーザー光の照射または強光
の照射によって、シリコン膜を結晶化させた。結晶化し
たシリコン膜をエッチングして、島状シリコン領域30
1を形成した。その後、ゲイト絶縁膜302となる酸化
珪素膜を1200Åの厚さにプラズマCVD法によって
成膜した。
Embodiment 2 FIG. 3 shows this embodiment. This embodiment shows a manufacturing process of an active matrix circuit used for a liquid crystal display device. First, in the same manner as in Example 1, a silicon oxide film was formed as a base film on a substrate to a thickness of 2000 mm by a plasma CVD method. Next, an amorphous silicon film was formed to a thickness of 500 ° by a plasma CVD method. Then, the silicon film was crystallized by heating, laser light irradiation, or strong light irradiation. The crystallized silicon film is etched to form island-like silicon regions 30.
1 was formed. Thereafter, a silicon oxide film to be the gate insulating film 302 was formed to a thickness of 1200 ° by a plasma CVD method.

【0028】次に、アルミニウムを膜を5000Åの厚
さにスパッタリング法によって成膜した。そして、この
アルミニウム膜をエッチングして、ゲイト電極304、
アルミニウム配線303、305を形成した。その後、
このゲイト電極304、アルミニウム配線303、30
5を陽極として電解溶液中で陽極酸化を行い、緻密な陽
極酸化物層を形成した。この陽極酸化物層は、1000
Åの厚さに形成された。(図3(A))
Next, aluminum was formed to a thickness of 5000 ° by a sputtering method. Then, the aluminum film is etched to form a gate electrode 304,
Aluminum wirings 303 and 305 were formed. afterwards,
The gate electrode 304, the aluminum wirings 303, 30
Using 5 as an anode, anodic oxidation was performed in an electrolytic solution to form a dense anodic oxide layer. This anodic oxide layer has a thickness of 1000
It was formed to a thickness of Å. (FIG. 3 (A))

【0029】その後、NH3 /SiH4 /H2 混合ガス
を用いたプラズマCVD法によって、窒化珪素膜306
を1000Åの膜厚で成膜した。さらに、TEOSと酸
素によるプラズマCVD法によって、酸化珪素膜307
を形成した。ここで、酸化珪素膜の厚さはゲイト電極、
アルミニウム配線の高さによって異なる。例えば、本実
施例のごとく、ゲイト電極304、アルミニウム配線3
03、305の高さが窒化硅素膜を含めて約6000Å
の場合には、その1/3〜2倍の2000Å〜1.2μ
mが好ましい。ここでは、6000Åとした。(図3
(B))
Thereafter, the silicon nitride film 306 is formed by a plasma CVD method using an NH 3 / SiH 4 / H 2 mixed gas.
Was formed in a thickness of 1000 °. Further, a silicon oxide film 307 is formed by a plasma CVD method using TEOS and oxygen.
Was formed. Here, the thickness of the silicon oxide film is a gate electrode,
It depends on the height of the aluminum wiring. For example, as in this embodiment, the gate electrode 304 and the aluminum wiring 3
03,305 height is about 6000Å including silicon nitride film
In the case of Å, 2000Å to 1.2 μ which is 1/3 to 2 times that
m is preferred. Here, it was set to 6000 °. (FIG. 3
(B))

【0030】次に、公知のRIE法による異方性ドライ
エッチングをおこなうことによって、この酸化硅素膜3
07のエッチングをおこなった。酸化珪素膜と窒化珪素
膜のエッチングレートの異なることを利用し、また、エ
ッチングされたガスの組成をモニターすることにより、
このエッチングは窒化硅素膜306までエッチングが達
した時点で終了させた。以上の工程によって、ゲイト電
極304、アルミニウム配線303、305の側面には
概略三角形状の絶縁物(サイドウォール)308〜31
0が残った。
Next, this silicon oxide film 3 is subjected to anisotropic dry etching by a known RIE method.
07 was performed. By utilizing the difference between the etching rates of the silicon oxide film and the silicon nitride film, and by monitoring the composition of the etched gas,
This etching was terminated when the etching reached the silicon nitride film 306. Through the above steps, substantially triangular insulators (sidewalls) 308 to 31 are provided on the side surfaces of the gate electrode 304 and the aluminum wirings 303 and 305.
0 remained.

【0031】そして、イオンドーピング法によって、島
状シリコン領域301に、ゲイト電極部をマスクとして
自己整合的に不純物(ここでは燐)を注入した。この場
合のドーズ量は1×1014〜5×1015原子cm2 、加
速電圧は60〜90kV、例えば、1×1015原子/c
2 、加速電圧は80kVとした。この結果、燐が導入
されたN型不純物領域311、312が形成された。こ
のとき、ゲイト電極の側面の陽極酸化物、窒化硅素膜そ
してサイドウォールの下部には、燐がドーピングされ
ず、その厚さxだけの幅を有するオフセット領域が形成
された。(図3(C))
Then, an impurity (here, phosphorus) was implanted into the island-shaped silicon region 301 in a self-aligned manner by using the gate electrode portion as a mask by an ion doping method. In this case, the dose is 1 × 10 14 to 5 × 10 15 atoms cm 2 , and the acceleration voltage is 60 to 90 kV, for example, 1 × 10 15 atoms / c.
m 2 and the acceleration voltage were 80 kV. As a result, N-type impurity regions 311 and 312 into which phosphorus was introduced were formed. At this time, under the anodic oxide, the silicon nitride film, and the side wall of the gate electrode, phosphorus was not doped, and an offset region having a width of the thickness x was formed. (FIG. 3 (C))

【0032】次に、層間絶縁膜としてプラズマCVD法
により酸化珪素膜313を5000Åの膜厚で成膜し
た。そして、層間絶縁膜313、窒化硅素膜306、ゲ
イト絶縁膜のエッチングをおこない、開孔部314、3
17およびソース/ドレイン領域311、312へのコ
ンタクトホール315、316を形成した。ここでは、
フッ酸系のエッチャントを用いて、酸化珪素膜および窒
化硅素膜のエッチングをおこなった。この際には、層間
絶縁物、窒化珪素膜およびゲイト絶縁膜がほぼ除去でき
た段階でエッチングを終了したため、実施例1と同様に
アルミニウム配線上の陽極酸化物はエッチングされなか
った。(図3(D))
Next, a silicon oxide film 313 was formed to a thickness of 5000 ° by plasma CVD as an interlayer insulating film. Then, the interlayer insulating film 313, the silicon nitride film 306, and the gate insulating film are etched, and the opening portions 314, 311 are formed.
17 and contact holes 315 and 316 to the source / drain regions 311 and 312 were formed. here,
The silicon oxide film and the silicon nitride film were etched using a hydrofluoric acid-based etchant. At this time, since the etching was terminated when the interlayer insulator, the silicon nitride film, and the gate insulating film were almost completely removed, the anodic oxide on the aluminum wiring was not etched as in Example 1. (FIG. 3 (D))

【0033】その後、全面にフォトレジストを塗布し、
公知のフォトリソグラフィー法によって、先の工程によ
って得られたアルミニウム配線303上の開孔部314
の内側に、さらに、開孔パターンを形成した。この際に
は、開孔パターンの大きさは先の開孔部314よりも小
さい。また、アルミニウム配線305上の開孔部317
には開孔パターンは設けなかった。その後、酸化アルミ
ニウムを選択的にエッチングするリン酸30、酢酸6
0、硝酸が10の混合液にクロム酸を3だけ添加したエ
ッチャントを用いて、開孔パターンにしたがって、陽極
酸化物被膜をエッチングした。この結果、アルミニウム
配線上にコンタクトホール318が形成された。このと
き、最終的なコンタクトホールは、丁度、開孔部314
の内側にあるため、段差が緩やかであった。(図3
(E))
Thereafter, a photoresist is applied to the entire surface,
The opening 314 on the aluminum wiring 303 obtained in the previous step by a known photolithography method.
Further, an opening pattern was formed inside the. In this case, the size of the opening pattern is smaller than the size of the opening 314. Further, the opening 317 on the aluminum wiring 305 is formed.
Was not provided with an opening pattern. Thereafter, phosphoric acid 30 and acetic acid 6 for selectively etching aluminum oxide
The anodic oxide film was etched in accordance with the opening pattern using an etchant obtained by adding only 3 chromic acid to a mixed solution of 0 and 10 of nitric acid. As a result, a contact hole 318 was formed on the aluminum wiring. At this time, the final contact hole is just the opening 314.
, The step was gentle. (FIG. 3
(E))

【0034】そして、ITO(インディウム錫酸化物)
をスパッタ法によって成膜し、これをエッチングして、
開口部317を覆って、液晶表示装置の画素電極321
を形成した。ここでは、アルミニウム配線305と画素
電極321との間に陽極酸化物皮膜が存在し、これが誘
電体となって、領域323にキャパシターが形成され
た。その後、アルミニウム膜を5000Åの厚さにスパ
ッタリング法によって成膜し、これをエッチングして、
上部配線・電極319、320を形成した。領域322
では、アルミニウム配線303はコンタクトホール31
8によって上部配線319と接続された。また、画素電
極321は上部配線320と接続された。(図3
(E))
Then, ITO (indium tin oxide)
Is formed by sputtering, and this is etched,
The pixel electrode 321 of the liquid crystal display device covers the opening 317.
Was formed. Here, an anodic oxide film was present between the aluminum wiring 305 and the pixel electrode 321, which served as a dielectric, and a capacitor was formed in the region 323. Thereafter, an aluminum film is formed to a thickness of 5000 ° by a sputtering method, and this is etched.
Upper wiring / electrodes 319 and 320 were formed. Region 322
Then, the aluminum wiring 303 is in contact hole 31
8 to the upper wiring 319. Further, the pixel electrode 321 was connected to the upper wiring 320. (FIG. 3
(E))

【0035】液晶表示装置等で用いられるアクティブマ
トリクス回路の概要は図5に示される。基本は1つの画
素2に出入りする電流をトランジスタ1によってコント
ロールするものであるが、画素の容量は小さいので、そ
れを補強する目的で、通常は、補助容量3が設けられ
る。図3の領域323に形成される容量はこのような目
的に用いられる。補助容量3は図5(A)のように、そ
の下の画素のゲート配線に接続していてもよいし、図5
(B)のように、別に補助容量専用の配線4を設けても
よい。
An outline of an active matrix circuit used in a liquid crystal display device or the like is shown in FIG. Basically, the current flowing into and out of one pixel 2 is controlled by the transistor 1. However, since the capacity of the pixel is small, an auxiliary capacitor 3 is usually provided for the purpose of reinforcing it. The capacitance formed in the region 323 of FIG. 3 is used for such a purpose. The storage capacitor 3 may be connected to the gate wiring of the pixel below it as shown in FIG.
As shown in (B), a wiring 4 dedicated to an auxiliary capacitor may be separately provided.

【0036】〔実施例3〕図4に本実施例を示す。本実
施例は液晶表示装置に用いられるアクティブマトリクス
回路の作製工程を示す。まず、基板上に下地膜として酸
化珪素膜を2000Åの厚さにスパッタ法によって成膜
した。次にアモルファスシリコン膜を500Åの厚さに
プラズマCVD法で成膜し、加熱等の手段によって、こ
れを結晶化させた。そして、結晶化したシリコン膜をエ
ッチングして、島状シリコン領域を作製した。その後、
ゲイト絶縁膜403となる酸化珪素膜を1000Åの厚
さにプラズマCVD法によって成膜した。
Embodiment 3 FIG. 4 shows this embodiment. This embodiment shows a manufacturing process of an active matrix circuit used for a liquid crystal display device. First, a silicon oxide film was formed as a base film to a thickness of 2000 mm on a substrate by a sputtering method. Next, an amorphous silicon film was formed to a thickness of 500 ° by a plasma CVD method and crystallized by means such as heating. Then, the crystallized silicon film was etched to form an island-shaped silicon region. afterwards,
A silicon oxide film to be the gate insulating film 403 was formed to a thickness of 1000 ° by a plasma CVD method.

【0037】次に、実施例2と同様に、上面および側面
に厚さ1000Åの厚さの陽極酸化物を有するゲイト電
極405、アルミニウム配線404、406を形成し
た。さらに、実施例2と同様に全面に厚さ1000Åの
窒化珪素膜を成膜し、サイドウォールをゲイト電極40
5、アルミニウム配線404、406の側面に形成し
た。そして、イオンドーピング法によって、島状シリコ
ン領域に、ゲイト電極部をマスクとして自己整合的に不
純物(ここでは燐)を注入し、N型不純物領域401、
402を形成した。(図4(A))
Next, in the same manner as in Example 2, a gate electrode 405 and an aluminum wiring 404 and 406 each having an anodic oxide with a thickness of 1000 ° on the upper surface and side surfaces were formed. Further, a silicon nitride film having a thickness of 1000 .ANG.
5, formed on side surfaces of aluminum wirings 404 and 406. Then, an impurity (phosphorus in this case) is implanted into the island-shaped silicon region in a self-aligned manner by using the gate electrode portion as a mask by an ion doping method.
402 was formed. (FIG. 4 (A))

【0038】次に、層間絶縁膜としてプラズマCVD法
により酸化珪素膜408を5000Åの膜厚で成膜し、
層間絶縁膜408、窒化硅素膜407、ゲイト絶縁膜4
03のエッチングをおこない、開孔部409、412お
よびソース/ドレイン領域401、402へのコンタク
トホール410、411を形成した。ここで、フッ酸系
のエッチャントを用いて、酸化珪素膜および窒化硅素膜
のエッチングをおこなうため、アルミニウム配線上の陽
極酸化物はエッチングされなかった。コンタクトホール
411および開孔部412はその後の工程で一度、窒化
珪素膜によって埋められてしまう。(図4(B))
Next, a silicon oxide film 408 is formed to a thickness of 5000 ° by a plasma CVD method as an interlayer insulating film.
Interlayer insulating film 408, silicon nitride film 407, gate insulating film 4
03 was etched to form contact holes 410 and 411 to the openings 409 and 412 and the source / drain regions 401 and 402. Here, since the silicon oxide film and the silicon nitride film were etched using a hydrofluoric acid-based etchant, the anodic oxide on the aluminum wiring was not etched. The contact hole 411 and the opening 412 are once filled with a silicon nitride film in a subsequent step. (FIG. 4 (B))

【0039】その後、全面にフォトレジストを塗布し、
公知のフォトリソグラフィー法によって、先の工程によ
って得られた開孔部409の内側に開孔パターンを形成
した。この際には、開孔パターンの大きさは先の開孔部
409よりも小さい。また、アルミニウム配線406の
開孔部412には開孔パターンは設けなかった。その
後、実施例2で用いたのと同様なエッチャントによっ
て、開孔パターンにしたがって、陽極酸化物被膜をエッ
チングした。この結果、アルミニウム配線上にコンタク
トホール413が形成された。(図4(C))
Thereafter, a photoresist is applied to the entire surface,
An opening pattern was formed inside the opening 409 obtained in the previous step by a known photolithography method. In this case, the size of the opening pattern is smaller than the size of the opening 409. In addition, no opening pattern was provided in the opening 412 of the aluminum wiring 406. After that, the anodic oxide film was etched by the same etchant as that used in Example 2 according to the opening pattern. As a result, a contact hole 413 was formed on the aluminum wiring. (FIG. 4 (C))

【0040】その後、選択的にアルミニウム膜を500
0Åの厚さにスパッタリング法によって成膜し、これを
エッチングして、上部配線・電極414を形成した。領
域417では、アルミニウム配線404はコンタクトホ
ール413によって上部配線・電極414と接続した。
(図4(D)) その後、窒化珪素のパッシベーション膜415を形成し
た。ここでは、NH3/SiH4 /H2 混合ガスを用い
たプラズマCVD法によって、窒化珪素膜を4000Å
の膜厚で成膜した。この段階では、コンタクトホール4
11および開孔部412は窒化珪素膜415によって全
面的に埋められた。
Thereafter, an aluminum film is selectively formed by 500
A film was formed to a thickness of 0 ° by a sputtering method, and this was etched to form an upper wiring / electrode 414. In the region 417, the aluminum wiring 404 was connected to the upper wiring / electrode 414 through the contact hole 413.
(FIG. 4D) Thereafter, a passivation film 415 of silicon nitride was formed. Here, the silicon nitride film is formed by plasma CVD using a mixed gas of NH 3 / SiH 4 / H 2 at 4000 ° C.
With a film thickness of At this stage, contact hole 4
11 and the opening 412 were entirely filled with the silicon nitride film 415.

【0041】その後、パッシベーション膜をウェットエ
ッチング法によってエッチングして、コンタクホール4
11、開孔部412の内側にコンタクトホール、開孔部
を形成した。そして、ITO(インディウム錫酸化物)
をスパッタ法によって成膜し、これをエッチングして、
開口部412を覆って、液晶表示装置の画素電極416
を形成した。ここでは、アルミニウム配線406と画素
電極416との間に陽極酸化物皮膜が存在し、これが誘
電体となって、領域418にキャパシターが形成され
た。
Thereafter, the passivation film is etched by a wet etching method,
11. A contact hole and an opening were formed inside the opening 412. And ITO (indium tin oxide)
Is formed by sputtering, and this is etched,
The pixel electrode 416 of the liquid crystal display device covers the opening 412.
Was formed. Here, an anodic oxide film was present between the aluminum wiring 406 and the pixel electrode 416, and this became a dielectric, and a capacitor was formed in the region 418.

【0042】本実施例においては、一度形成したコンタ
クトホール411や開孔部412をさらに窒化珪素で埋
めた後、もう一度、コンタクトホールや開孔部を形成し
ている。これは、酸化珪素膜上に窒化珪素膜を形成した
多層膜をウェットエッチング法でエッチングすると、酸
化珪素のエッチングレートの方が窒化珪素よりも大きい
ため、下側の酸化珪素が横方向にエッチングされてしま
うという問題をさけるためである。
In this embodiment, after the contact hole 411 and the opening 412 once formed are further filled with silicon nitride, the contact hole and the opening are formed again. This is because when a multilayer film in which a silicon nitride film is formed on a silicon oxide film is etched by a wet etching method, the silicon oxide on the lower side is etched laterally because the etching rate of silicon oxide is higher than that of silicon nitride. This is to avoid the problem that

【0043】[0043]

【発明の効果】本発明によって、陽極酸化膜で被覆され
た配線にコンタクトホールを確実に形成することが可能
となったばかりではなく、陽極酸化物被膜をキャパシタ
の誘電体とすることにより、集積回路に新たな付加価値
を付与することができた。このように、本発明は工業上
有益である。
According to the present invention, not only can a contact hole be reliably formed in a wiring covered with an anodic oxide film, but also an integrated circuit can be formed by using an anodic oxide film as a dielectric of a capacitor. Could be given new added value. Thus, the present invention is industrially useful.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の代表的な工程を示す。FIG. 1 shows a typical process of the present invention.

【図2】 実施例におけるTFTの作製工程を示す。FIG. 2 shows a manufacturing process of a TFT in an example.

【図3】 実施例におけるTFTの作製工程を示す。FIG. 3 shows a manufacturing process of a TFT in an example.

【図4】 実施例におけるTFTの作製工程を示す。FIG. 4 illustrates a manufacturing process of a TFT in an example.

【図5】 アクティブマトリクス回路の概要を示す。FIG. 5 shows an outline of an active matrix circuit.

【図6】 従来のコンタクトホール開孔工程に見られた
問題点を示す。
FIG. 6 shows a problem seen in a conventional contact hole forming process.

【符号の説明】[Explanation of symbols]

101・・・・・アルミニウムの電極または配線 102・・・・・アルミニウムの電極または配線 103・・・・・陽極酸化物被膜 104・・・・・陽極酸化物被膜 105・・・・・層間絶縁物 106・・・・・フォトレジスト 107・・・・・開孔パターン 108・・・・・開孔パターン 109・・・・・開孔部 110・・・・・開孔部 111・・・・・フォトレジスト 112・・・・・開孔パターン 113・・・・・コンタクトホール 114・・・・・上部配線 115・・・・・上部配線 116・・・・・コンタクト領域 117・・・・・キャパシター領域 101: an aluminum electrode or wiring 102: an aluminum electrode or wiring 103: anodized oxide film 104: anodized oxide film 105: interlayer insulation Object 106 Photoresist 107 Opening pattern 108 Opening pattern 109 Opening part 110 Opening part 111 ··· Photoresist 112 ····· Opening pattern 113 ····· Contact hole 114 ····· Upper wiring 115 ····· Upper wiring 116 ····· Contact area 117 Capacitor area

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−72060(JP,A) 特開 昭55−65581(JP,A) 特開 昭57−128951(JP,A) 特開 昭55−46568(JP,A) 特開 平7−283166(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/306 H01L 21/3205 - 21/3213 H01L 21/768 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-55-72060 (JP, A) JP-A-55-65581 (JP, A) JP-A-57-128951 (JP, A) 46568 (JP, A) JP-A-7-283166 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/306 H01L 21/3205-21/3213 H01L 21/768

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 複数のアルミニウム配線を形成し、 前記アルミニウム配線の表面に陽極酸化物を形成し、 前記陽極酸化物を覆って層間絶縁膜を形成し、 前記アルミニウム配線上の前記層間絶縁膜に第1及び第
2の開孔部を形成し、 前記第1の開孔部の内側において、エッチングにより前
陽極酸化物に前記第1の開孔部より小さい第3の開孔
部を形成し、前記 第1及び第3の開孔部を介して前記アルミニウム配
線と接続する金属配線を形成し、 前記金属配線及び第2の開孔部を覆って窒化珪素膜を形
成し、 前記第2の開孔部の内側において、エッチングにより前
記窒化珪素膜に第4の開孔部を形成して前記陽極酸化物
を露出し、 前記第4の開孔部の露出した前記陽極酸化物を含む領域
上に画素電極を形成する半導体装置の作製方法であっ
て、前記画素電極と前記アルミニウム配線との間の 前記陽極
酸化物を誘電体とする静電容量を形成することを特徴と
する半導体装置の作製方法。
Forming a plurality of aluminum wirings, forming an anodic oxide on the surface of the aluminum wiring, forming an interlayer insulating film covering the anodic oxide, forming an interlayer insulating film on the aluminum wiring; Forming a first and a second opening, forming a third opening smaller than the first opening in the anodic oxide by etching inside the first opening; through the first and third opening to form a metal wiring connected to the aluminum wiring, covering the metal wiring and the second opening to form a silicon nitride film, said second opening Inside the hole, a fourth hole is formed in the silicon nitride film by etching to form the anodic oxide.
Exposing a region including the anodic oxide exposed in the fourth opening
A method for manufacturing a semiconductor device in which a pixel electrode is formed thereon, wherein a capacitance between the pixel electrode and the aluminum wiring is formed using the anode oxide as a dielectric. Of manufacturing a semiconductor device.
【請求項2】 請求項1において、少なくともリン酸と
酢酸と硝酸とを含み、かつクロム酸が添加された溶液で
あって、リン酸と酢酸と硝酸との容量混合比が、リン酸
40〜90に対して、酢酸10〜100、硝酸1〜40
であるエッチャントにより前記陽極酸化物をエッチング
し、 前記エッチャントの温度は50〜200℃であることを
特徴とする半導体装置の作製方法。
2. The solution according to claim 1, wherein the solution contains at least phosphoric acid, acetic acid, and nitric acid, and to which chromic acid is added, wherein the volumetric mixing ratio of phosphoric acid, acetic acid, and nitric acid is 40 to 40%. 90 to 90, acetic acid 10 to 100, nitric acid 1 to 40
The method of manufacturing a semiconductor device, wherein the anodic oxide is etched by an etchant, and the temperature of the etchant is 50 to 200 ° C.
【請求項3】 請求項1又は2において、ウェットエッ
チングにより前記窒化珪素膜をエッチングすることを特
徴とする半導体装置の作製方法。
3. The method for manufacturing a semiconductor device according to claim 1, wherein the silicon nitride film is etched by wet etching.
【請求項4】 請求項1乃至3のいずれか一において、
ドライエッチングにより前記第1及び第2の開孔部を形
成することを特徴とする半導体装置の作製方法。
4. The method according to claim 1, wherein
A method for manufacturing a semiconductor device, wherein the first and second openings are formed by dry etching.
【請求項5】 請求項1乃至4のいずれか一において、
前記窒化珪素膜はNH3/SiH4/H2混合ガスを用い
たプラズマCVD法により形成されることを特徴とする
半導体装置の作製方法。
5. The method according to claim 1, wherein:
A method for manufacturing a semiconductor device, wherein the silicon nitride film is formed by a plasma CVD method using a mixed gas of NH 3 / SiH 4 / H 2 .
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