JP3263197B2 - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JP3263197B2 JP3263197B2 JP21711493A JP21711493A JP3263197B2 JP 3263197 B2 JP3263197 B2 JP 3263197B2 JP 21711493 A JP21711493 A JP 21711493A JP 21711493 A JP21711493 A JP 21711493A JP 3263197 B2 JP3263197 B2 JP 3263197B2
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Description
フュージョン増幅器（floating diffusion amplifier、
以下ＦＤＡという）方式の電荷結合素子（以下、ＣＣＤ
という）、特にそのＣＣＤを用いたＣＣＤディレーライ
ン（ＣＣＤ遅延線）等における出力部の構成に関するも
のである。
例えば次のような文献に記載されるものがあった。 文献１；塚本哲男著「ＣＣＤの基礎」第１版（昭５５−
４−５）オーム社、Ｐ．１１６−１２５ 文献２；特開昭６１−１８０４７５号公報 文献３；特開昭６３−２８９８６５号公報 図２は前記文献等に記載された従来のＦＤＡ方式のＣＣ
Ｄの出力部を示す概略の平面図、及び図３は図２のＡ−
Ａ線断面図である。このＣＣＤの出力部では、例えばＮ
型の半導体基板１内にＰ型の半導体ウエル２が形成され
ている。半導体ウエル２には、信号電荷ＱS の転送方向
Ｂに沿って、横方向への転送漏れを防ぐために一対のチ
ャネルストッパ３，４が形成され、そのチャネルストッ
パ３と４間に転送チャネル５が形成されている。転送チ
ャネル５にはＮ型領域６が形成され、該Ｎ型領域６上に
ＳiＯ2等のゲート絶縁膜７を介して複数段の転送ゲート
８，９が形成されている。各段は第２層目の転送ゲート
８と第１層目の転送ゲート９とで構成され、例えば２相
クロックパルスφ１，φ２で駆動されるようになってい
る。最終段の転送ゲート８ａ，９ａのうちの第１層目の
転送ゲート９ａのゲート長Ｌ２は、他の第１層目の転送
ゲート９のゲート長Ｌ３と同一に設定される。最終段の
第１層目転送ゲート９ａ下の転送チャネル５は、フロー
ティング・ディフュージョン領域（以下、ＦＤ領域とい
う）１１の容量を小さくして出力の検出感度を大きくす
るために、テーパ形状（先細り形状）となっている。最
終段の第１層目転送ゲート９ａに隣接して、直流電圧Ｖ
OGが印加される第２層目の出力ゲート（以下、ＯＧとい
う）１０が設けられている。このＯＧ１０に隣接して、
Ｎ+ 型のＦＤ領域１１が半導体ウエル２に形成されてい
る。ＦＤ領域１１の近傍には、リセット用ＭＯＳトラン
ジスタ１２が形成されている。ＭＯＳトランジスタ１２
は、ＦＤ領域１１と、それと対向して配置されたＮ+ 型
のドレイン領域（以下、ＤＤ領域という）１２ａと、そ
の領域１１，１２ａ間のＮ型のチャネル形成領域１３上
にゲート絶縁膜７を介して形成されたドレインゲート
（以下、ＤＧという）１２ｂとで、構成されている。Ｄ
Ｄ領域１２ａには電源電位ＶＤＤが、ＤＧ１２ｂにはリ
セットパルスφＲが、それぞれ印加される。ＦＤ領域１
１は、半導体基板１に形成されたソースホロワ型の出力
増幅器２０に接続されている。出力増幅器２０は、ＭＯ
Ｓトランジスタ２１と電流源２２を有し、それらが電源
電位ＶＤＤと接地電位ＶＳＳとの間に直列接続されてい
る。ＭＯＳトランジスタ２１のゲートはＦＤ領域１１に
接続され、そのドレインとソースがそれぞれ電源電位Ｖ
ＤＤと出力端子ＯＵＴに接続されている。出力端子ＯＵ
Ｔと接地電位ＶＳＳとの間には、電流源２２が接続され
ている。
説明図であり、この図を参照しつつ、従来のＣＣＤにお
ける出力部の動作を説明する。各段の転送ゲート８，９
に２相のクロックパルスφ１，φ２が印加されると、そ
の転送ゲート８，９下に形成されるポテンシャル井戸の
チャネルポテンシャルが上下して信号電荷ＱS がＯＧ１
０側へ順次転送される。これらの各段の転送ゲート８，
９下を転送されてきた信号電荷ＱS は、ＯＧ１０を介し
てＦＤ領域１１へ流入する。ＦＤ領域１１に流入した信
号電荷ＱS は、出力増幅器２０で電圧値に変換され、電
圧信号として出力端子ＯＵＴから取り出される。出力増
幅器２０で電圧信号が取り出された後は、リセットパル
スφＲによってＤＧ１２ｂが開き、不要電荷がＤＤ領域
１２ａへ排出される。出力増幅器２０におけるＭＯＳト
ランジスタ２１のゲートでの検出信号ΔＶout は、次式
で表わせる。 ΔＶout ＝ＱS ／ＣFD ・・・（１） 但し、ＦＤ領域１１に関する全容量ＣFD＝Ｃd ＋Ｃ1 ＋Ｃ2 ＋Ｃg Ｃd ；ＦＤ領域１１と半導体ウエル２間の容量 Ｃ1 ；ＦＤ領域１１とＯＧ１０間の容量 Ｃ2 ；ＦＤ領域１１とＤＧ１２ｂ間の容量 Ｃg ；ＦＤ領域１１とＭＯＳトランジスタ２１間の容量
ＣＣＤでは、次のような課題があった。 （ａ） （１）式に示すＦＤ領域１１に関する全容量Ｃ
FDにおいて、容量Ｃ1 が大きな割合を占める。そのた
め、従来のＣＣＤの出力部では、転送チャネル５の出力
側をテーパ形状にすると共に、ＯＧ１０のゲート幅Ｗ１
を狭くして容量Ｃ1を小さくすることにより、全容量Ｃ
FDを小さくしている。ところが、転送チャネル５の出力
側をテーパ形状にしてゲート幅Ｗ１を狭くしようとする
と、最終段の第１層目転送ゲート９ａ下の蓄積容量が小
さくなり、そこに注入される信号電荷ＱS の量も少なく
なって（１）式の検出信号ΔＶout が小さくなり、信号
検出感度が低下してしまう。また、ＦＤ領域１１の形成
工程では、製造工程を簡単にするために、ＯＧ１０及び
ＤＧ１２ｂをマスクにしてイオンをＰ型半導体ウエル２
内に注入し、セルフアライメント（自己整合）によって
該ＦＤ領域１１を形成するようにしている。このような
セルフアライメント技術によってＦＤ領域１１を形成す
る場合、イオン注入時においてＦＤ領域１１が横方向に
拡散して該ＦＤ領域１１とＯＧ１０とのオーバラップ部
分が生じ、容量Ｃ1 が大きくなってしまうという問題が
生じる。 （ｂ） 前記（ａ）において、最終段の第１層目転送ゲ
ート９ａ下の蓄積容量を前段の第１層目転送ゲート９と
同等にするためには、転送方向Ｂに対して最終段の転送
ゲート９ａのゲート長Ｌ２を前段の第１層目転送ゲート
９のゲート長Ｌ３よりも大きくすればよい。しかし、ゲ
ート長Ｌ２を大きくすると、ＣＣＤの動作速度はここで
律速され、転送速度が遅くなる。また、転送ゲート９ａ
の大きさや形状等を変えると、それらを形成するための
ホトリソグラフィ技術におけるマスク形状等も変えなけ
ればならず、製造工程が煩雑化するという問題が生じ
る。本発明は、前記従来技術が持っていた課題として、
製造工程を煩雑化することなく、信号検出感度を向上さ
せること等が困難な点について解決したＣＣＤを提供す
るものである。
決するために、半導体基板内に形成された転送チャネル
内の信号電荷をクロックパルスφによって該転送チャネ
ルの出力側へ転送する複数段の転送ゲートと、前記転送
ゲートのうちの最終段の転送ゲートに隣接して前記転送
チャネルの出力側上に形成されたＯＧと、前記ＯＧに隣
接して前記半導体基板内に形成されたＦＤ領域と、前記
ＦＤ領域に隣接して前記半導体基板に形成されたリセッ
ト用ＭＯＳトランジスタと、前記半導体基板に形成され
前記ＦＤ領域内の信号電荷を電圧値に変換して取り出す
出力増幅器と、を備えたＦＤＡ方式のＣＣＤにおいて、
次のような手段を講じている。即ち、本発明では、前記
ＦＤ領域と前記ＯＧとの間にポテンシャル障壁が形成さ
れない範囲内で、前記ＦＤ領域に関する全容量C FDa の内
の該ＦＤ領域と前記ＯＧとの間の容量C 1a が小さくなる
ように、かつ前記ＯＧ下の前記信号電荷が前記 ＦＤ領域
へ流入する際の転送遅延時間TDが下記の式を満足するよ
うに抵抗Rの値 を設定して、前記ＯＧと前記ＦＤ領域と
の間を、前記半導体基板に対して水平方向に所定距離L
だけ引離した構成にしている。 T CLK /20＞TD 但し、T CLK ；クロックパルスφの周期 TD＝C FDa ×R R;距離Lの抵抗＝ρ×（L/W) ρ；距離Lの比抵抗 W；距離Lにおける転送チャネルの幅
たので、各段の転送ゲートにクロックパルスφが印加さ
れると、その転送ゲート下に形成されるポテンシャル井
戸のチャネルポテンシャルが上下して信号電荷がＯＧ側
へ順次転送される。ＯＧとＦＤ領域との間は、そこにポ
テンシャル障壁が形成されない範囲内で、半導体基板に
対して水平方向に所定距離Ｌだけ引離されているので、
該ＯＧ下へ送られてきた信号電荷が円滑にＦＤ領域へ流
入する。ＦＤ領域に流入した信号電荷は、出力増幅器で
電圧値に変換され、電圧信号の形で取り出される。出力
増幅器で電圧信号が取り出された後は、リセット用ＭＯ
Ｓトランジスタが動作して不要電荷が該ＭＯＳトランジ
スタのＤＤ領域へ排出される。該ＦＤ領域とＯＧ間の容
量Ｃ 1a が小さいので、出力増幅器における検出信号が従
来のものよりも大きく、信号検出感度が向上する。その
上、ＯＧとＦＤ領域との間を、クロックパルスφによる
信号電荷の転送速度に悪影響を与えないように抵抗Ｒの
値を設定して、水平方向に所定距離Ｌだけ引離している
ので、信号電荷の転送速度が遅くなるという問題も生じ
ない。しかも、例えば半導体基板内にイオンを注入して
ＦＤ領域を形成する際に、マスクを用いてイオン注入を
行えば、ＯＧとＦＤ領域との間を簡単に、水平方向に所
定距離Ｌだけ引離すことが可能となるので、製造工程も
煩雑化することがない。従って、前記課題を解決できる
のである。
すＦＤＡ方式におけるＣＣＤの出力部の説明図であり、
従来の図２〜図４中の要素と共通の要素には共通の符号
が付されている。このＣＣＤは、従来と同様に、最終段
の第１層目転送ゲート９ａに隣接して、直流電圧ＶOGが
印加される第２層目のＯＧ１０が設けられているが、そ
のＯＧ１０に隣接して形成されるＮ+ 型のＦＤ領域１１
ａが従来のものと異なっている。即ち、ＦＤ領域１１ａ
は、半導体基板１に対して水平方向に、そのＦＤ領域１
１ａの端部がＯＧ１０の端部とオーバラップしないよう
に所定距離Ｌだけ引離して形成されている。ＦＤ領域１
１ａの他の端部の近傍には、従来と同様に、リセット用
ＭＯＳトランジスタ１２が形成されている。ＭＯＳトラ
ンジスタ１２は、ＦＤ領域１１ａと、それと対向して配
置されたＮ+ 型のＤＤ領域１２ａと、その領域１１ａ，
１２ａ間のＮ型のチャネル形成領域１３上にゲート絶縁
膜７を介して形成されたＤＧ１２ｂとで、構成されてい
る。ＤＤ領域１２ａには電源電位ＶＤＤが、ＤＧ１２ｂ
にはリセットパルスφＲが、それぞれ印加される。ＦＤ
領域１１ａは、従来と同様に、半導体基板１に形成され
たソースホロワ型の出力増幅器２０に接続されている。
出力増幅器２０は、ＭＯＳトランジスタ２１と電流源２
２を有し、それらが電源電位ＶＤＤと接地電位ＶＳＳと
の間に直列接続されている。ＭＯＳトランジスタ２１の
ゲートはＦＤ領域１１ａに接続され、そのソース・ドレ
インが電源電位ＶＤＤと出力端子ＯＵＴに接続されてい
る。出力端子ＯＵＴと接地電位ＶＳＳとの間には、電流
源２２が接続されている。ＦＤ領域１１ａ及びＤＤ領域
１２ａを形成するには、例えば、半導体基板１上にＯＧ
１０及びＤＧ１２ｂを形成した後、マスク３０とＤＧ１
２ｂとによってＦＤ形成領域以外の領域及びＤＤ形成領
域以外の領域を遮蔽する。そして、半導体基板１にイオ
ン注入を行うと、所定箇所にＦＤ領域１１ａとＤＤ領域
１２ａが形成される。この際、マスク３０によってＯＧ
１０とＦＤ領域１１ａとが所定距離Ｌだけ引離されるよ
うに該ＦＤ領域１１ａを形成する。
転送ゲート８，９にクロックパルスφ（例えば、２相の
クロックパルスφ１，φ２）が印加されると、その転送
ゲート８，９下に形成されるポテンシャル井戸のチャネ
ルポテンシャルが上下して信号電荷ＱS がＯＧ１０側へ
順次転送される。これらの各段の転送ゲート８，９下を
転送されてきた信号電荷ＱS は、ＯＧ１０下へ送られ
る。
引離されているが、その距離Ｌは、そこにポテンシャル
障壁が形成されない範囲であるので、該ＯＧ１０下の信
号電荷ＱS は、円滑にＦＤ領域１１ａへ流入して出力増
幅器２０で電圧値に変換され、電圧信号として出力端子
ＯＵＴから取り出される。出力増幅器２０で電圧信号が
取り出された後は、リセットパルスφＲによってＤＧ１
２ｂが開き、不要電荷がＤＤ領域１２ａへ排出される。
出力増幅器２０におけるＭＯＳトランジスタ２１のゲー
トでの検出信号ΔＶoutaは、次式で表わせる。 Ｖouta＝ＱS／ＣFDa ・・・（２） 但し、ＦＤ領域１１ａに関する全容量ＣFDa＝Ｃd＋Ｃ1a＋Ｃ2＋Ｃg Ｃd；ＦＤ領域１１aと半導体ウエル２間の容量 Ｃ1a；ＦＤ領域１１aとＯＧ１０間の容量 Ｃ2；ＦＤ領域１１aとＤＧ１２ｂ間の容量 Ｃg；ＦＤ領域１１aとＭＯＳトランジスタ２１間の容量 ＦＤ領域１１ａとＯＧ１０間の容量Ｃ1aは、該ＦＤ領域
１１ａとＯＧ１０との間が距離Ｌだけ引離されているの
で、従来の図４の容量Ｃ1 よりも小さい。従って、ＦＤ
領域１１ａに関する全容量ＣFDa は、従来の全容量ＣFD
よりも小さいので、（２）式の検出信号ΔＶoutaが従来
の（１）式の検出信号ΔＶout よりも大きくなり、信号
検出感度を向上できる。
Ｌだけ引離されているので、その間に抵抗Ｒが生じる。
そのため、ＯＧ１０下の信号電荷ＱS がＦＤ領域１１ａ
へ流入する際には、ＣＲ時定数の転送遅延時間ＴＤが生
じる。そこで、本実施例では、次式（３）を満足するよ
うに抵抗Ｒの値を設定することにより、従来よりも信号
電荷ＱS の転送速度が遅くならないような配慮をしてい
る。 Ｔ CLK ／２＞１０×ＴＤ＝Ｔ CLK ／２０＞ＴＤ ・・・（３） 但し、ＴCLK ；クロックパルスφ（例えば、２相クロッ
クパルスφ１，φ２）の周期 ＴＤ＝Ｃ FDa ×Ｒ Ｒ；距離Ｌの抵抗＝ρ×（Ｌ／Ｗ） ρ；距離Ｌの比抵抗 Ｗ；距離Ｌにおける転送チャネル５の幅 以上のように、本実施例では、ＯＧ１０とＦＤ領域１１
ａとの距離Ｌを、ポテンシャル障壁が形成されない範囲
内で、（２）式における分母の全容量ＣFDa 内の容量Ｃ
1a が小さくなるように、かつ距離Ｌの抵抗Ｒが（３）式
を満足するような値になるように、該ＯＧ１０とＦＤ領
域１１ａとを水平方向に距離Ｌだけ引離している。その
ため、従来よりも転送速度を遅くすることなく、（２）
式の検出信号Ｖoutaを従来の検出信号ΔＶout よりも大
きくでき、信号検出感度を向上できる。しかも、ＯＧ１
０とＦＤ領域１１ａとの距離Ｌは、マスク３０を用いて
容易に設定できるため、簡単な製造工程で実現できる。
ず、種々の変形が可能である。その変形例としては、例
えば次のようなものがある。 （ａ） 上記実施例では、従来の図２と同様に、転送チ
ャネル５の出力側をテーパ形状にしているが、そこを図
示以外の他の形状に変形してもよい。 （ｂ） 上記実施例では、従来と同様に、２相のクロッ
クパルスφ１，φ２を用いて各段の転送ゲート８，９を
駆動するようにしているが、そのクロックパルスφ１，
φ２の相数やゲート構造は図示以外の任意の形に変形で
きる。また、リセット用ＭＯＳトランジスタ１２及び出
力増幅器２０の構造は、図示以外の任意の形に変更して
もよい。
れば、信号電荷の転送量の減少量よりも、ＦＤ領域とＯ
Ｇ間の容量Ｃ 1a の減少量が大きくなるように、かつ信号
電荷の転送速度が低下しないように配慮して、ＯＧとＦ
Ｄ領域との間を水平方向に所定距離Ｌだけ引離すように
したので、従来よりも転送速度を遅くすることなく、信
号検出感度を向上させることができる。しかも、ＯＧと
ＦＤ領域との間を水平方向に所定距離Ｌだけ引離す場
合、例えば、マスクを用いてイオン注入を行うことによ
って容易に実現できるので、比較的簡単な製造工程で信
号検出感度を向上できる。
ける出力部の説明図である。
略の平面図である。
ョン領域（ＦＤ領域） １２ リセット用ＭＯＳトランジスタ １２ａ ドレイン領域（ＤＤ領域） １２ｂ ドレインゲート（ＤＧ） ２０ 出力増幅器 ２１ ＭＯＳトランジスタ Ｃd，Ｃ1a，Ｃ2，Ｃg 容量 Ｌ 所定距離 ＱS 信号電荷 ΔＶouta 検出信号
Claims (1)
- 【請求項１】 半導体基板内に形成された転送チャネル
内の信号電荷をクロックパルスφによって該転送チャネ
ルの出力側へ転送する複数段の転送ゲートと、前記転送
ゲートのうちの最終段の転送ゲートに隣接して前記転送
チャネルの出力側上に形成された出力ゲートと、前記出
力ゲートに隣接して前記半導体基板内に形成されたフロ
ーティング・ディフュージョン領域と、前記フローティ
ング・ディフュージョン領域に隣接して前記半導体基板
に形成されたリセット用ＭＯＳトランジスタと、前記半
導体基板に形成され前記フローティング・ディフュージ
ョン領域内の信号電荷を電圧値に変換して取り出す出力
増幅器と、を備えた電荷結合素子において、 前記フローティング・ディフュージョン領域と前記出力
ゲートとの間にポテンシャル障壁が形成されない範囲内
で、前記フローティング・ディフュージョン領域に関す
る全容量C FDa の内の該フローティング・ディフュージョ
ン領域と前記出力ゲートとの間の容量C 1a が小さくなる
ように、かつ前記出力ゲート下の前記信 号電荷が前記フ
ローティング・ディフュージョン領域へ流入する際の転
送遅延時間TDが下記の式を満足するように抵抗Rの値を
設定して、前記出力ゲートと前記フローティング・ディ
フュージョン領域との間を、前記半導体基板に対して水
平方向に所定距離Lだけ引離した構成にしたことを特徴
とする電荷結合素子。T CLK /20＞TD 但し、T CLK ；クロックパルスφの周期 TD＝C FDa ×R R;距離Lの抵抗＝ρ×（L/W) ρ；距離Lの比抵抗 W；距離Lにおける転送チャネルの幅
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711493A JP3263197B2 (ja) | 1993-09-01 | 1993-09-01 | 電荷結合素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21711493A JP3263197B2 (ja) | 1993-09-01 | 1993-09-01 | 電荷結合素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774345A JPH0774345A (ja) | 1995-03-17 |
| JP3263197B2 true JP3263197B2 (ja) | 2002-03-04 |
Family
ID=16699078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21711493A Expired - Lifetime JP3263197B2 (ja) | 1993-09-01 | 1993-09-01 | 電荷結合素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263197B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7880259B2 (en) | 2004-09-07 | 2011-02-01 | Sanyo Electric Co., Ltd. | Solid-state image sensor |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063676A1 (en) * | 2000-02-24 | 2001-08-30 | Koninklijke Philips Electronics N.V. | Charge-coupled device as well as a solid-state image pick-up device comprising a charge-coupled device |
| CN100394609C (zh) * | 2004-09-07 | 2008-06-11 | 三洋电机株式会社 | 固体摄像装置 |
| CN112331688B (zh) * | 2020-11-04 | 2022-07-29 | 中国电子科技集团公司第四十四研究所 | 一种同时实现大信号处理和高频转移的ccd结构 |
-
1993
- 1993-09-01 JP JP21711493A patent/JP3263197B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7880259B2 (en) | 2004-09-07 | 2011-02-01 | Sanyo Electric Co., Ltd. | Solid-state image sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774345A (ja) | 1995-03-17 |
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