JP3259001B2 - π／４シフトＱＰＳＫ変調器 - Google Patents
π／４シフトＱＰＳＫ変調器Info
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Description
【０００１】
【発明の属する技術分野】この発明は、自動車電話、携
帯電話等に代表されるディジタル無線通信装置などに採
用されている絶対同期検波用π／４シフトＱＰＳＫ変調
器に関するものである。
帯電話等に代表されるディジタル無線通信装置などに採
用されている絶対同期検波用π／４シフトＱＰＳＫ変調
器に関するものである。
【０００２】
【従来の技術】自動車電話や携帯電話に代表される移動
体通信では、送信段において高効率の増幅器を用いる必
要があることから、変調方式として包絡線変動の少ない
差動符号化用π／４シフトＱＰＳＫ（π／４Ｓhifted
Ｄfferential Ｑuadrature Ｐhase Ｓhift Ｋeying）変
調が多く用いられている。
体通信では、送信段において高効率の増幅器を用いる必
要があることから、変調方式として包絡線変動の少ない
差動符号化用π／４シフトＱＰＳＫ（π／４Ｓhifted
Ｄfferential Ｑuadrature Ｐhase Ｓhift Ｋeying）変
調が多く用いられている。
【０００３】従来の差動符号化用π／４シフトＱＰＳＫ
変調器について図５を参照しながら説明する。図５は、
従来の差動符号化用π／４シフトＱＰＳＫ変調器の構成
を示すブロック図である。
変調器について図５を参照しながら説明する。図５は、
従来の差動符号化用π／４シフトＱＰＳＫ変調器の構成
を示すブロック図である。
【０００４】図５において、１はシリアルデータをパラ
レルデータに変換するＳ／Ｐ（Ｓerial／Ｐarallel）変
換回路、２は差動符号化マッピング回路、３は波形整形
用ＬＰＦ、４は波形整形用ＬＰＦ、５は直交変調器であ
る。
レルデータに変換するＳ／Ｐ（Ｓerial／Ｐarallel）変
換回路、２は差動符号化マッピング回路、３は波形整形
用ＬＰＦ、４は波形整形用ＬＰＦ、５は直交変調器であ
る。
【０００５】つぎに、従来の差動符号化用π／４シフト
ＱＰＳＫ変調器の動作について説明する。
ＱＰＳＫ変調器の動作について説明する。
【０００６】送信されるシリアル２進データは、図５に
示すように、Ｓ／Ｐ変換回路１によって２ビットパラレ
ルデータＸ、Ｙに分離される。分離されたＸ、Ｙデータ
は、差動符号化マッピング回路２によって位相平面上の
差動符号化用π／４シフトＱＰＳＫ変調方式に対応した
点にマッピングされる。
示すように、Ｓ／Ｐ変換回路１によって２ビットパラレ
ルデータＸ、Ｙに分離される。分離されたＸ、Ｙデータ
は、差動符号化マッピング回路２によって位相平面上の
差動符号化用π／４シフトＱＰＳＫ変調方式に対応した
点にマッピングされる。
【０００７】この差動符号化マッピング回路２からはマ
ッピング点に相当したＩｃｈ信号、Ｑｃｈ信号が出力さ
れ、それぞれ波形整形用ＬＰＦ３、４により帯域制限さ
れた後に、直交変調器５によって位相変調が行われ変調
波信号として出力される。
ッピング点に相当したＩｃｈ信号、Ｑｃｈ信号が出力さ
れ、それぞれ波形整形用ＬＰＦ３、４により帯域制限さ
れた後に、直交変調器５によって位相変調が行われ変調
波信号として出力される。
【０００８】従来の移動体通信では地上系が主だった為
に、復調方式として遅延検波を用いたシステムが多かっ
た。最近では、人工衛星を使った移動体通信が実用化さ
れつつあり、電界強度やＣ／Ｎが低い回線においても高
品質なデータ伝送が要求されている。
に、復調方式として遅延検波を用いたシステムが多かっ
た。最近では、人工衛星を使った移動体通信が実用化さ
れつつあり、電界強度やＣ／Ｎが低い回線においても高
品質なデータ伝送が要求されている。
【０００９】このため、遅延検波よりも劣化量の少ない
絶対同期検波を用いたシステムが出てくることになる
が、このような復調システムでは送信側に絶対同期検波
に対応したπ／４シフトＱＰＳＫ変調器が必要であっ
た。
絶対同期検波を用いたシステムが出てくることになる
が、このような復調システムでは送信側に絶対同期検波
に対応したπ／４シフトＱＰＳＫ変調器が必要であっ
た。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の差動符号化用π／４シフトＱＰＳＫ変調
器と、絶対同期検波用π／４シフトＱＰＳＫ変調器とで
は、そのマッピングの仕方が異なるという問題点があっ
た。
たような従来の差動符号化用π／４シフトＱＰＳＫ変調
器と、絶対同期検波用π／４シフトＱＰＳＫ変調器とで
は、そのマッピングの仕方が異なるという問題点があっ
た。
【００１１】この発明は、前述した問題点を解決するた
めになされたもので、これまで多く用いられてきた遅延
検波用の差動符号化用π／４シフトＱＰＳＫ変調器を用
いて、容易に絶対同期検波用の変調器を実現することが
できるπ／４シフトＱＰＳＫ変調器を得ることを目的と
する。
めになされたもので、これまで多く用いられてきた遅延
検波用の差動符号化用π／４シフトＱＰＳＫ変調器を用
いて、容易に絶対同期検波用の変調器を実現することが
できるπ／４シフトＱＰＳＫ変調器を得ることを目的と
する。
【００１２】
【課題を解決するための手段】この発明に係るπ／４シ
フトＱＰＳＫ変調器は、入力されたシリアル送信データ
を２ビットパラレルデータに変換するＳ／Ｐ変換回路
と、前記Ｓ／Ｐ変換回路からの２ビットパラレルデータ
を入力として位相平面上の差動符号化用π／４シフトＱ
ＰＳＫ変調方式に対応したマッピング点に相当するＩｃ
ｈ信号及びＱｃｈ信号を生成する差動符号化マッピング
回路と、前記差動符号化マッピング回路からのＩｃｈ信
号を波形整形する第１のローパスフィルタと、前記差動
符号化マッピング回路からのＱｃｈ信号を波形整形する
第２のローパスフィルタと、前記第１及び第２のローパ
スフィルタの出力を位相変調して変調波出力を出力する
直交変調器とを備えたπ／４シフトＱＰＳＫ変調器にお
いて、前記Ｓ／Ｐ変換回路からの前回の２ビットパラレ
ルデータ及び今回の２ビットパラレルデータに基づい
て、前回の２ビットパラレルデータ、今回の２ビットパ
ラレルデータ、及び前記差動符号化マッピング回路の入
力データの関係を記述したデータ変換テーブルから、前
回の２ビットパラレルデータが００、今回の２ビットパ
ラレルデータが００の場合には、前記差動符号化マッピ
ング回路の入力２進データとして００、前回の２ビット
パラレルデータが００、今回の２ビットパラレルデータ
が０１の場合には、前記差動符号化マッピング回路の入
力２進データとして１０、前回の２ビットパラレルデー
タが００、今回の２ビットパラレルデータが１０の場合
には、前記差動符号化マッピング回路の入力２進データ
として０１、前回の２ビットパラレルデータが００、今
回の２ビットパラレルデータが１１の場合には、前記差
動符号化マッピング回路の入力２進データとして１１、
前回の２ビットパラレルデータが０１、今回の２ビット
パラレルデータが００の場合には、前記差動符号化マッ
ピング回路の入力２進データとして０１、前回の２ビッ
トパラレルデータが０１、今回の２ビットパラレルデー
タが０１の場合には、前記差動符号化マッピング回路の
入力２進データとして００、前回の２ビットパラレルデ
ータが０１、今回の２ビットパラレルデータが１０の場
合には、前記差動符号化マッピング回路の入力２進デー
タとして１１、前回の２ビットパラレルデータが０１、
今回の２ビットパラレルデータが１１の場合には、前記
差動符号化マッピング回路 の入力２進データとして１
０、前回の２ビットパラレルデータが１０、今回の２ビ
ットパラレルデータが００の場合には、前記差動符号化
マッピング回路の入力２進データとして１０、前回の２
ビットパラレルデータが１０、今回の２ビットパラレル
データが０１の場合には、前記差動符号化マッピング回
路の入力２進データとして１１、前回の２ビットパラレ
ルデータが１０、今回の２ビットパラレルデータが１０
の場合には、前記差動符号化マッピング回路の入力２進
データとして００、前回の２ビットパラレルデータが１
０、今回の２ビットパラレルデータが１１の場合には、
前記差動符号化マッピング回路の入力２進データとして
０１、前回の２ビットパラレルデータが１１、今回の２
ビットパラレルデータが００の場合には、前記差動符号
化マッピング回路の入力２進データとして１１、前回の
２ビットパラレルデータが１１、今回の２ビットパラレ
ルデータが０１の場合には、前記差動符号化マッピング
回路の入力２進データとして０１、前回の２ビットパラ
レルデータが１１、今回の２ビットパラレルデータが１
０の場合には、前記差動符号化マッピング回路の入力２
進データとして１０、前回の２ビットパラレルデータが
１１、今回の２ビットパラレルデータが１１の場合に
は、前記差動符号化マッピング回路の入力２進データと
して００をそれぞれ出力するマッピング変換回路をさら
に備え、前記差動符号化マッピング回路は、前記Ｓ／Ｐ
変換回路からの２ビットパラレルデータを入力とする代
わりに、前記マッピング変換回路からの２進データを入
力とし、前記直交変調器は、絶対同期検波用π／４シフ
トＱＰＳＫ変調波信号を出力するものである。
フトＱＰＳＫ変調器は、入力されたシリアル送信データ
を２ビットパラレルデータに変換するＳ／Ｐ変換回路
と、前記Ｓ／Ｐ変換回路からの２ビットパラレルデータ
を入力として位相平面上の差動符号化用π／４シフトＱ
ＰＳＫ変調方式に対応したマッピング点に相当するＩｃ
ｈ信号及びＱｃｈ信号を生成する差動符号化マッピング
回路と、前記差動符号化マッピング回路からのＩｃｈ信
号を波形整形する第１のローパスフィルタと、前記差動
符号化マッピング回路からのＱｃｈ信号を波形整形する
第２のローパスフィルタと、前記第１及び第２のローパ
スフィルタの出力を位相変調して変調波出力を出力する
直交変調器とを備えたπ／４シフトＱＰＳＫ変調器にお
いて、前記Ｓ／Ｐ変換回路からの前回の２ビットパラレ
ルデータ及び今回の２ビットパラレルデータに基づい
て、前回の２ビットパラレルデータ、今回の２ビットパ
ラレルデータ、及び前記差動符号化マッピング回路の入
力データの関係を記述したデータ変換テーブルから、前
回の２ビットパラレルデータが００、今回の２ビットパ
ラレルデータが００の場合には、前記差動符号化マッピ
ング回路の入力２進データとして００、前回の２ビット
パラレルデータが００、今回の２ビットパラレルデータ
が０１の場合には、前記差動符号化マッピング回路の入
力２進データとして１０、前回の２ビットパラレルデー
タが００、今回の２ビットパラレルデータが１０の場合
には、前記差動符号化マッピング回路の入力２進データ
として０１、前回の２ビットパラレルデータが００、今
回の２ビットパラレルデータが１１の場合には、前記差
動符号化マッピング回路の入力２進データとして１１、
前回の２ビットパラレルデータが０１、今回の２ビット
パラレルデータが００の場合には、前記差動符号化マッ
ピング回路の入力２進データとして０１、前回の２ビッ
トパラレルデータが０１、今回の２ビットパラレルデー
タが０１の場合には、前記差動符号化マッピング回路の
入力２進データとして００、前回の２ビットパラレルデ
ータが０１、今回の２ビットパラレルデータが１０の場
合には、前記差動符号化マッピング回路の入力２進デー
タとして１１、前回の２ビットパラレルデータが０１、
今回の２ビットパラレルデータが１１の場合には、前記
差動符号化マッピング回路 の入力２進データとして１
０、前回の２ビットパラレルデータが１０、今回の２ビ
ットパラレルデータが００の場合には、前記差動符号化
マッピング回路の入力２進データとして１０、前回の２
ビットパラレルデータが１０、今回の２ビットパラレル
データが０１の場合には、前記差動符号化マッピング回
路の入力２進データとして１１、前回の２ビットパラレ
ルデータが１０、今回の２ビットパラレルデータが１０
の場合には、前記差動符号化マッピング回路の入力２進
データとして００、前回の２ビットパラレルデータが１
０、今回の２ビットパラレルデータが１１の場合には、
前記差動符号化マッピング回路の入力２進データとして
０１、前回の２ビットパラレルデータが１１、今回の２
ビットパラレルデータが００の場合には、前記差動符号
化マッピング回路の入力２進データとして１１、前回の
２ビットパラレルデータが１１、今回の２ビットパラレ
ルデータが０１の場合には、前記差動符号化マッピング
回路の入力２進データとして０１、前回の２ビットパラ
レルデータが１１、今回の２ビットパラレルデータが１
０の場合には、前記差動符号化マッピング回路の入力２
進データとして１０、前回の２ビットパラレルデータが
１１、今回の２ビットパラレルデータが１１の場合に
は、前記差動符号化マッピング回路の入力２進データと
して００をそれぞれ出力するマッピング変換回路をさら
に備え、前記差動符号化マッピング回路は、前記Ｓ／Ｐ
変換回路からの２ビットパラレルデータを入力とする代
わりに、前記マッピング変換回路からの２進データを入
力とし、前記直交変調器は、絶対同期検波用π／４シフ
トＱＰＳＫ変調波信号を出力するものである。
【００１３】また、この発明に係るπ／４シフトＱＰＳ
Ｋ変調器は、前記マッピング変換回路が、前記２ビット
パラレルデータを絶対同期検波用π／４シフトＱＰＳＫ
変調したときに位相平面上のとるべきマッピング点を、
前記差動符号化用マッピング回路においてマッピングさ
せるための２進データとして生成するものである。
Ｋ変調器は、前記マッピング変換回路が、前記２ビット
パラレルデータを絶対同期検波用π／４シフトＱＰＳＫ
変調したときに位相平面上のとるべきマッピング点を、
前記差動符号化用マッピング回路においてマッピングさ
せるための２進データとして生成するものである。
【００１４】また、この発明に係るπ／４シフトＱＰＳ
Ｋ変調器は、前記Ｓ／Ｐ変換回路又は前記マッピング変
換回路と前記差動符号化マッピング回路とを切り替えて
接続する切替手段をさらに備え、前記切替手段により前
記マッピング変換回路と前記差動符号化マッピング回路
が接続されている場合は、前記差動符号化マッピング回
路は前記マッピング変換回路からの２進データを入力と
し、前記直交変調器は絶対同期検波用π／４シフトＱＰ
ＳＫ変調波信号を出力し、前記切替手段により前記Ｓ／
Ｐ変換回路と前記差動符号化マッピング回路が接続され
ている場合には、前記差動符号化マッピング回路は前記
Ｓ／Ｐ変換回路からの２ビットパラレルデータを入力と
し、前記直交変調器は差動符号化用π／４シフトＱＰＳ
Ｋ変調波信号を出力するものである。
Ｋ変調器は、前記Ｓ／Ｐ変換回路又は前記マッピング変
換回路と前記差動符号化マッピング回路とを切り替えて
接続する切替手段をさらに備え、前記切替手段により前
記マッピング変換回路と前記差動符号化マッピング回路
が接続されている場合は、前記差動符号化マッピング回
路は前記マッピング変換回路からの２進データを入力と
し、前記直交変調器は絶対同期検波用π／４シフトＱＰ
ＳＫ変調波信号を出力し、前記切替手段により前記Ｓ／
Ｐ変換回路と前記差動符号化マッピング回路が接続され
ている場合には、前記差動符号化マッピング回路は前記
Ｓ／Ｐ変換回路からの２ビットパラレルデータを入力と
し、前記直交変調器は差動符号化用π／４シフトＱＰＳ
Ｋ変調波信号を出力するものである。
【００１５】また、この発明に係るπ／４シフトＱＰＳ
Ｋ変調器は、前記Ｓ／Ｐ変換回路、前記マッピング変換
回路、及び前記差動符号化マッピング回路の代わりに、
前記Ｓ／Ｐ変換回路、前記マッピング変換回路、及び前
記差動符号化マッピング回路の機能をディジタル信号で
処理するディジタル信号処理装置と、前記ディジタル信
号処理装置からのディジタルＩｃｈ信号をアナログＩｃ
ｈ信号に変換する第１のＤ／Ａ変換器と、前記ディジタ
ル信号処理装置からのディジタルＱｃｈ信号をアナログ
Ｑｃｈ信号に変換する第２のＤ／Ａ変換器とを備え、前
記第１のローパスフィルタは、前記第１のＤ／Ａ変換器
からのアナログＩｃｈ信号を波形整形し、前記第２のロ
ーパスフィルタは、前記第２のＤ／Ａ変換器からのアナ
ログＱｃｈ信号を波形整形するものである。
Ｋ変調器は、前記Ｓ／Ｐ変換回路、前記マッピング変換
回路、及び前記差動符号化マッピング回路の代わりに、
前記Ｓ／Ｐ変換回路、前記マッピング変換回路、及び前
記差動符号化マッピング回路の機能をディジタル信号で
処理するディジタル信号処理装置と、前記ディジタル信
号処理装置からのディジタルＩｃｈ信号をアナログＩｃ
ｈ信号に変換する第１のＤ／Ａ変換器と、前記ディジタ
ル信号処理装置からのディジタルＱｃｈ信号をアナログ
Ｑｃｈ信号に変換する第２のＤ／Ａ変換器とを備え、前
記第１のローパスフィルタは、前記第１のＤ／Ａ変換器
からのアナログＩｃｈ信号を波形整形し、前記第２のロ
ーパスフィルタは、前記第２のＤ／Ａ変換器からのアナ
ログＱｃｈ信号を波形整形するものである。
【００１６】さらに、この発明に係るπ／４シフトＱＰ
ＳＫ変調器は、前記Ｓ／Ｐ変換回路、前記マッピング変
換回路、前記切替手段、及び前記差動符号化マッピング
回路の代わりに、前記Ｓ／Ｐ変換回路、前記マッピング
変換回路、前記切替手段、及び前記差動符号化マッピン
グ回路の機能をディジタル信号で処理するディジタル信
号処理装置と、前記ディジタル信号処理装置からのディ
ジタルＩｃｈ信号をアナログＩｃｈ信号に変換する第１
のＤ／Ａ変換器と、前記ディジタル信号処理装置からの
ディジタルＱｃｈ信号をアナログＱｃｈ信号に変換する
第２のＤ／Ａ変換器とを備え、前記第１のローパスフィ
ルタは、前記第１のＤ／Ａ変換器からのアナログＩｃｈ
信号を波形整形し、前記第２のローパスフィルタは、前
記第２のＤ／Ａ変換器からのアナログＱｃｈ信号を波形
整形するものである。
ＳＫ変調器は、前記Ｓ／Ｐ変換回路、前記マッピング変
換回路、前記切替手段、及び前記差動符号化マッピング
回路の代わりに、前記Ｓ／Ｐ変換回路、前記マッピング
変換回路、前記切替手段、及び前記差動符号化マッピン
グ回路の機能をディジタル信号で処理するディジタル信
号処理装置と、前記ディジタル信号処理装置からのディ
ジタルＩｃｈ信号をアナログＩｃｈ信号に変換する第１
のＤ／Ａ変換器と、前記ディジタル信号処理装置からの
ディジタルＱｃｈ信号をアナログＱｃｈ信号に変換する
第２のＤ／Ａ変換器とを備え、前記第１のローパスフィ
ルタは、前記第１のＤ／Ａ変換器からのアナログＩｃｈ
信号を波形整形し、前記第２のローパスフィルタは、前
記第２のＤ／Ａ変換器からのアナログＱｃｈ信号を波形
整形するものである。
【００１７】
実施の形態１．上記目的を達成するために、この実施の
形態１では、差動符号化用マッピング回路の前段にマッ
ピング変換回路を付加することで絶対同期検波用のπ／
４シフトＱＰＳＫ変調器を実現するものである。
形態１では、差動符号化用マッピング回路の前段にマッ
ピング変換回路を付加することで絶対同期検波用のπ／
４シフトＱＰＳＫ変調器を実現するものである。
【００１８】この発明の実施の形態１について図１及び
図２を参照しながら説明する。図１は、この発明の実施
の形態１の構成を示すブロック図である。また、図２
は、この発明の実施の形態１のマッピング変換回路のデ
ータ変換テーブルを示す図である。なお、各図中、同一
符号は同一又は相当部分を示す。
図２を参照しながら説明する。図１は、この発明の実施
の形態１の構成を示すブロック図である。また、図２
は、この発明の実施の形態１のマッピング変換回路のデ
ータ変換テーブルを示す図である。なお、各図中、同一
符号は同一又は相当部分を示す。
【００１９】図１において、１はシリアルデータをパラ
レルデータに変換するＳ／Ｐ変換回路、２は差動符号化
マッピング回路、３は波形整形用ＬＰＦ、４は波形整形
用ＬＰＦ、５は直交変調器である。また、６はＳ／Ｐ変
換回路１と差動符号化マッピング回路２の間に挿入され
たマッピング変換回路である。
レルデータに変換するＳ／Ｐ変換回路、２は差動符号化
マッピング回路、３は波形整形用ＬＰＦ、４は波形整形
用ＬＰＦ、５は直交変調器である。また、６はＳ／Ｐ変
換回路１と差動符号化マッピング回路２の間に挿入され
たマッピング変換回路である。
【００２０】マッピング変換回路６は、送信データを絶
対同期検波用π／４シフトＱＰＳＫ変調したときに位相
平面上のとるべきマッピング点を、差動符号化用マッピ
ング回路２においてマッピングさせるための２進データ
として生成するものであり、この２進データを差動符号
化用マッピング回路２に入力することで絶対同期検波用
π／４シフトＱＰＳＫ変調器を実現することができる。
対同期検波用π／４シフトＱＰＳＫ変調したときに位相
平面上のとるべきマッピング点を、差動符号化用マッピ
ング回路２においてマッピングさせるための２進データ
として生成するものであり、この２進データを差動符号
化用マッピング回路２に入力することで絶対同期検波用
π／４シフトＱＰＳＫ変調器を実現することができる。
【００２１】図１において、送信データは、Ｓ／Ｐ変換
回路１によって、２ビットパラレルデータＸ、Ｙに変換
される。次に、この２ビットパラレルデータＸ、Ｙは、
マッピング変換回路６によって、前回の送信データと今
回の送信データとから図２に示すデータ変換テーブルに
従いデータを変換する。
回路１によって、２ビットパラレルデータＸ、Ｙに変換
される。次に、この２ビットパラレルデータＸ、Ｙは、
マッピング変換回路６によって、前回の送信データと今
回の送信データとから図２に示すデータ変換テーブルに
従いデータを変換する。
【００２２】つまり、例えば、図２に示すように、前回
の送信データ（ＸＹ）が「００」のときに、今回の送信
データ（ＸＹ）K+1が「００」のときは、変換データ
（ＸMＹM）は「００」となる。この変換データ（Ｘ
MＹM）は、差動符号化マッピング回路２の入力データで
ある。ちなみに、このときの位相遷移角（△φK）は、
＋π／４である。
の送信データ（ＸＹ）が「００」のときに、今回の送信
データ（ＸＹ）K+1が「００」のときは、変換データ
（ＸMＹM）は「００」となる。この変換データ（Ｘ
MＹM）は、差動符号化マッピング回路２の入力データで
ある。ちなみに、このときの位相遷移角（△φK）は、
＋π／４である。
【００２３】また、例えば、図２に示すように、前回の
送信データ（ＸＹ）が「０１」のときに、今回の送信デ
ータ（ＸＹ）K+1が「０１」のときは、変換データ（ＸM
ＹM）は「００」となる。ちなみに、このときの位相遷
移角（△φK）は、＋π／４である。
送信データ（ＸＹ）が「０１」のときに、今回の送信デ
ータ（ＸＹ）K+1が「０１」のときは、変換データ（ＸM
ＹM）は「００」となる。ちなみに、このときの位相遷
移角（△φK）は、＋π／４である。
【００２４】また、例えば、図２に示すように、前回の
送信データ（ＸＹ）が「１０」のときに、今回の送信デ
ータ（ＸＹ）K+1が「１０」のときは、変換データ（ＸM
ＹM）は「００」となる。ちなみに、このときの位相遷
移角（△φK）は、＋π／４である。
送信データ（ＸＹ）が「１０」のときに、今回の送信デ
ータ（ＸＹ）K+1が「１０」のときは、変換データ（ＸM
ＹM）は「００」となる。ちなみに、このときの位相遷
移角（△φK）は、＋π／４である。
【００２５】さらに、例えば、図２に示すように、前回
の送信データ（ＸＹ）が「１１」のときに、今回の送信
データ（ＸＹ）K+1が「１１」のときは、変換データ
（ＸMＹM）は「００」となる。ちなみに、このときの位
相遷移角（△φK）は、＋π／４である。
の送信データ（ＸＹ）が「１１」のときに、今回の送信
データ（ＸＹ）K+1が「１１」のときは、変換データ
（ＸMＹM）は「００」となる。ちなみに、このときの位
相遷移角（△φK）は、＋π／４である。
【００２６】この変換データ（ＸMＹM）は、差動符号化
マッピング回路２によって、マッピングされマッピング
点に相当するＩｃｈ信号、Ｑｃｈ信号が出力される。さ
らに、Ｉｃｈ信号、Ｑｃｈ信号はそれぞれ波形整形用の
ＬＰＦ３及び４を通過し、直交変調器５によって位相変
調され、絶対同期検波用π／４シフトＱＰＳＫ変調信号
として出力される。
マッピング回路２によって、マッピングされマッピング
点に相当するＩｃｈ信号、Ｑｃｈ信号が出力される。さ
らに、Ｉｃｈ信号、Ｑｃｈ信号はそれぞれ波形整形用の
ＬＰＦ３及び４を通過し、直交変調器５によって位相変
調され、絶対同期検波用π／４シフトＱＰＳＫ変調信号
として出力される。
【００２７】すなわち、この実施の形態１によれば、送
信データ（ＸＹ）を絶対同期検波用π／４シフトＱＰＳ
Ｋ変調するには、マッピング変換データ（ＸMＹM）を差
動符号化用π／４シフトＱＰＳＫ変調すればよいことに
なる。
信データ（ＸＹ）を絶対同期検波用π／４シフトＱＰＳ
Ｋ変調するには、マッピング変換データ（ＸMＹM）を差
動符号化用π／４シフトＱＰＳＫ変調すればよいことに
なる。
【００２８】この実施の形態１は、シリアル送信データ
をパラレルデータＸ、Ｙ（Ｉｃｈ、Ｑｃｈ送信データ）
に変換するＳ／Ｐ変換器１と、Ｉｃｈ送信データ、Ｑｃ
ｈ送信データをマッピング変換するマッピング変換回路
６と、マッピング変換されたデータ（ＸMＹM）から位相
平面上のマッピング点に相当するＩｃｈアナログ信号
と、Ｑｃｈアナログ信号を生成する差動符号化マッピン
グ回路２と、Ｉｃｈアナログ信号と、Ｑｃｈアナログ信
号を波形整形を行うためのフィルタ（ＬＰＦ）３及び４
と、位相変調を行うための直交変調器５とによって構成
される。
をパラレルデータＸ、Ｙ（Ｉｃｈ、Ｑｃｈ送信データ）
に変換するＳ／Ｐ変換器１と、Ｉｃｈ送信データ、Ｑｃ
ｈ送信データをマッピング変換するマッピング変換回路
６と、マッピング変換されたデータ（ＸMＹM）から位相
平面上のマッピング点に相当するＩｃｈアナログ信号
と、Ｑｃｈアナログ信号を生成する差動符号化マッピン
グ回路２と、Ｉｃｈアナログ信号と、Ｑｃｈアナログ信
号を波形整形を行うためのフィルタ（ＬＰＦ）３及び４
と、位相変調を行うための直交変調器５とによって構成
される。
【００２９】これまでに、差動符号化用π／４シフトＱ
ＰＳＫ変調器を実現したハードウェア若しくはＬＳＩ等
は開発されており、マッピング変換処理をＤＳＰ（Ｄig
italＳignal Ｐrocessor）あるいはロジック回路により
行うことで容易に絶対同期検波用π／４シフトＱＰＳＫ
変調器を実現することができる。
ＰＳＫ変調器を実現したハードウェア若しくはＬＳＩ等
は開発されており、マッピング変換処理をＤＳＰ（Ｄig
italＳignal Ｐrocessor）あるいはロジック回路により
行うことで容易に絶対同期検波用π／４シフトＱＰＳＫ
変調器を実現することができる。
【００３０】実施の形態２．この発明の実施の形態２に
ついて図３を参照しながら説明する。図３は、この発明
の実施の形態２の構成を示すブロック図である。
ついて図３を参照しながら説明する。図３は、この発明
の実施の形態２の構成を示すブロック図である。
【００３１】図３において、１はシリアルデータをパラ
レルデータに変換するＳ／Ｐ変換回路、２は差動符号化
マッピング回路、３は波形整形用ＬＰＦ、４は波形整形
用ＬＰＦ、５は直交変調器である。また、６はＳ／Ｐ変
換回路１と差動符号化マッピング回路２の間に挿入され
たマッピング変換回路、７はセレクタである。
レルデータに変換するＳ／Ｐ変換回路、２は差動符号化
マッピング回路、３は波形整形用ＬＰＦ、４は波形整形
用ＬＰＦ、５は直交変調器である。また、６はＳ／Ｐ変
換回路１と差動符号化マッピング回路２の間に挿入され
たマッピング変換回路、７はセレクタである。
【００３２】上記実施の形態１では差動符号化用π／４
シフトＱＰＳＫ変調器にマッピング変換回路６を付加す
ることによって絶対同期検波用π／４シフトＱＰＳＫ変
調器を構成したが、差動符号化マッピング回路２の入力
を、図３に示すように、セレクタ７を用いて切り替える
ことで、差動符号化用若しくは絶対同期検波用のいずれ
にも対応したπ／４シフトＱＰＳＫ変調器を実現するこ
とができる。なお、切替手段としてセレクタ７を用いた
例を説明したが、スイッチ回路等の切替機能を有する回
路等でもよい。
シフトＱＰＳＫ変調器にマッピング変換回路６を付加す
ることによって絶対同期検波用π／４シフトＱＰＳＫ変
調器を構成したが、差動符号化マッピング回路２の入力
を、図３に示すように、セレクタ７を用いて切り替える
ことで、差動符号化用若しくは絶対同期検波用のいずれ
にも対応したπ／４シフトＱＰＳＫ変調器を実現するこ
とができる。なお、切替手段としてセレクタ７を用いた
例を説明したが、スイッチ回路等の切替機能を有する回
路等でもよい。
【００３３】すなわち、この実施の形態２は、上記実施
の形態１において、差動符号化マッピング回路２の入力
データをマッピング変換データ（ＸMＹM）、あるいは２
ビットパラレルデータ（ＸＹ）のいずれかにセレクタ７
によりスイッチングして切り替えることで、差動符号化
用、及び絶対同期検波用のいずれにも対応可能なもので
ある。
の形態１において、差動符号化マッピング回路２の入力
データをマッピング変換データ（ＸMＹM）、あるいは２
ビットパラレルデータ（ＸＹ）のいずれかにセレクタ７
によりスイッチングして切り替えることで、差動符号化
用、及び絶対同期検波用のいずれにも対応可能なもので
ある。
【００３４】実施の形態３．この発明の実施の形態３に
ついて図４を参照しながら説明する。図４は、この発明
の実施の形態３の構成を示すブロック図である。
ついて図４を参照しながら説明する。図４は、この発明
の実施の形態３の構成を示すブロック図である。
【００３５】図４において、５は直交変調器である。ま
た、８はディジタル信号処理装置、９はＤ／Ａ変換器、
１０はＤ／Ａ変換器、１１はスムーズング用ＬＰＦ、１
２はスムーズング用ＬＰＦである。
た、８はディジタル信号処理装置、９はＤ／Ａ変換器、
１０はＤ／Ａ変換器、１１はスムーズング用ＬＰＦ、１
２はスムーズング用ＬＰＦである。
【００３６】この実施の形態３では、上記実施の形態１
及び２において示したＳ／Ｐ変換回路１、マッピング変
換回路６、差動符号化マッピング回路２、波形整形用Ｌ
ＰＦ３及び４、並びにセレクタ７の一部、あるいは全て
をＤＳＰ若しくはゲートアレイを用いたディジタル信号
処理装置８により実現することができる。
及び２において示したＳ／Ｐ変換回路１、マッピング変
換回路６、差動符号化マッピング回路２、波形整形用Ｌ
ＰＦ３及び４、並びにセレクタ７の一部、あるいは全て
をＤＳＰ若しくはゲートアレイを用いたディジタル信号
処理装置８により実現することができる。
【００３７】図４において、ディジタル信号処理装置８
により生成されたπ／４シフトＱＰＳＫのベースバンド
信号ＩD、ＱDは、それぞれＤ／Ａ変換器９及び１０によ
りアナログベースバンド信号に変換される。さらに、ス
ムーズング用ＬＰＦ１１及び１２により高調波成分が除
去されたベースバンド信号は、直交変調器５により直交
変調されてπ／４シフトＱＰＳＫ変調波信号となる。
により生成されたπ／４シフトＱＰＳＫのベースバンド
信号ＩD、ＱDは、それぞれＤ／Ａ変換器９及び１０によ
りアナログベースバンド信号に変換される。さらに、ス
ムーズング用ＬＰＦ１１及び１２により高調波成分が除
去されたベースバンド信号は、直交変調器５により直交
変調されてπ／４シフトＱＰＳＫ変調波信号となる。
【００３８】すなわち、この実施の形態３は、上記実施
の形態１及び２におけるＳ／Ｐ変換回路１、マッピング
変換回路６、差動符号化マッピング回路２、波形整形用
ＬＰＦ３及び４等をＤＳＰを用いたディジタル信号処理
で実現したものである。
の形態１及び２におけるＳ／Ｐ変換回路１、マッピング
変換回路６、差動符号化マッピング回路２、波形整形用
ＬＰＦ３及び４等をＤＳＰを用いたディジタル信号処理
で実現したものである。
【００３９】
【発明の効果】この発明に係るπ／４シフトＱＰＳＫ変
調器は、以上説明したとおり、入力されたシリアル送信
データを２ビットパラレルデータに変換するＳ／Ｐ変換
回路と、前記Ｓ／Ｐ変換回路からの２ビットパラレルデ
ータを入力として位相平面上の差動符号化用π／４シフ
トＱＰＳＫ変調方式に対応したマッピング点に相当する
Ｉｃｈ信号及びＱｃｈ信号を生成する差動符号化マッピ
ング回路と、前記差動符号化マッピング回路からのＩｃ
ｈ信号を波形整形する第１のローパスフィルタと、前記
差動符号化マッピング回路からのＱｃｈ信号を波形整形
する第２のローパスフィルタと、前記第１及び第２のロ
ーパスフィルタの出力を位相変調して変調波出力を出力
する直交変調器とを備えたπ／４シフトＱＰＳＫ変調器
において、前記Ｓ／Ｐ変換回路からの前回の２ビットパ
ラレルデータ及び今回の２ビットパラレルデータに基づ
いて、前回の２ビットパラレルデータ、今回の２ビット
パラレルデータ、及び前記差動符号化マッピング回路の
入力データの関係を記述したデータ変換テーブルから、
前回の２ビットパラレルデータが００、今回の２ビット
パラレルデータが００の場合には、前記差動符号化マッ
ピング回路の入力２進データとして００、前回の２ビッ
トパラレルデータが００、今回の２ビットパラレルデー
タが０１の場合には、前記差動符号化マッピング回路の
入力２進データとして１０、前回の２ビットパラレルデ
ータが００、今回の２ビットパラレルデータが１０の場
合には、前記差動符号化マッピング回路の入力２進デー
タとして０１、前回の２ビットパラレルデータが００、
今回の２ビットパラレルデータが１１の場合には、前記
差動符号化マッピング回路の入力２進データとして１
１、前回の２ビットパラレルデータが０１、今回の２ビ
ットパラレルデータが００の場合には、前記差動符号化
マッピング回路の入力２進データとして０１、前回の２
ビットパラレルデータが０１、今回の２ビットパラレル
データが０１の場合には、前記差動符号化マッピング回
路の入力２進データとして００、前回の２ビットパラレ
ルデータが０１、今回の２ビットパラレルデータが１０
の場合には、前記差動符号化マッピング回路の入力２進
データとして１１、前回の２ビットパラレルデータが０
１、今回の２ビットパラレルデータが１１の場合には、
前記差動 符号化マッピング回路の入力２進データとして
１０、前回の２ビットパラレルデータが１０、今回の２
ビットパラレルデータが００の場合には、前記差動符号
化マッピング回路の入力２進データとして１０、前回の
２ビットパラレルデータが１０、今回の２ビットパラレ
ルデータが０１の場合には、前記差動符号化マッピング
回路の入力２進データとして１１、前回の２ビットパラ
レルデータが１０、今回の２ビットパラレルデータが１
０の場合には、前記差動符号化マッピング回路の入力２
進データとして００、前回の２ビットパラレルデータが
１０、今回の２ビットパラレルデータが１１の場合に
は、前記差動符号化マッピング回路の入力２進データと
して０１、前回の２ビットパラレルデータが１１、今回
の２ビットパラレルデータが００の場合には、前記差動
符号化マッピング回路の入力２進データとして１１、前
回の２ビットパラレルデータが１１、今回の２ビットパ
ラレルデータが０１の場合には、前記差動符号化マッピ
ング回路の入力２進データとして０１、前回の２ビット
パラレルデータが１１、今回の２ビットパラレルデータ
が１０の場合には、前記差動符号化マッピング回路の入
力２進データとして１０、前回の２ビットパラレルデー
タが１１、今回の２ビットパラレルデータが１１の場合
には、前記差動符号化マッピング回路の入力２進データ
として００をそれぞれ出力するマッピング変換回路をさ
らに備え、前記差動符号化マッピング回路は、前記Ｓ／
Ｐ変換回路からの２ビットパラレルデータを入力とする
代わりに、前記マッピング変換回路からの２進データを
入力とし、前記直交変調器は、絶対同期検波用π／４シ
フトＱＰＳＫ変調波信号を出力するので、遅延検波用の
差動符号化用π／４シフトＱＰＳＫ変調器を用いて、容
易に絶対同期検波用のπ／４シフトＱＰＳＫ変調器を実
現することができるという効果を奏する。
調器は、以上説明したとおり、入力されたシリアル送信
データを２ビットパラレルデータに変換するＳ／Ｐ変換
回路と、前記Ｓ／Ｐ変換回路からの２ビットパラレルデ
ータを入力として位相平面上の差動符号化用π／４シフ
トＱＰＳＫ変調方式に対応したマッピング点に相当する
Ｉｃｈ信号及びＱｃｈ信号を生成する差動符号化マッピ
ング回路と、前記差動符号化マッピング回路からのＩｃ
ｈ信号を波形整形する第１のローパスフィルタと、前記
差動符号化マッピング回路からのＱｃｈ信号を波形整形
する第２のローパスフィルタと、前記第１及び第２のロ
ーパスフィルタの出力を位相変調して変調波出力を出力
する直交変調器とを備えたπ／４シフトＱＰＳＫ変調器
において、前記Ｓ／Ｐ変換回路からの前回の２ビットパ
ラレルデータ及び今回の２ビットパラレルデータに基づ
いて、前回の２ビットパラレルデータ、今回の２ビット
パラレルデータ、及び前記差動符号化マッピング回路の
入力データの関係を記述したデータ変換テーブルから、
前回の２ビットパラレルデータが００、今回の２ビット
パラレルデータが００の場合には、前記差動符号化マッ
ピング回路の入力２進データとして００、前回の２ビッ
トパラレルデータが００、今回の２ビットパラレルデー
タが０１の場合には、前記差動符号化マッピング回路の
入力２進データとして１０、前回の２ビットパラレルデ
ータが００、今回の２ビットパラレルデータが１０の場
合には、前記差動符号化マッピング回路の入力２進デー
タとして０１、前回の２ビットパラレルデータが００、
今回の２ビットパラレルデータが１１の場合には、前記
差動符号化マッピング回路の入力２進データとして１
１、前回の２ビットパラレルデータが０１、今回の２ビ
ットパラレルデータが００の場合には、前記差動符号化
マッピング回路の入力２進データとして０１、前回の２
ビットパラレルデータが０１、今回の２ビットパラレル
データが０１の場合には、前記差動符号化マッピング回
路の入力２進データとして００、前回の２ビットパラレ
ルデータが０１、今回の２ビットパラレルデータが１０
の場合には、前記差動符号化マッピング回路の入力２進
データとして１１、前回の２ビットパラレルデータが０
１、今回の２ビットパラレルデータが１１の場合には、
前記差動 符号化マッピング回路の入力２進データとして
１０、前回の２ビットパラレルデータが１０、今回の２
ビットパラレルデータが００の場合には、前記差動符号
化マッピング回路の入力２進データとして１０、前回の
２ビットパラレルデータが１０、今回の２ビットパラレ
ルデータが０１の場合には、前記差動符号化マッピング
回路の入力２進データとして１１、前回の２ビットパラ
レルデータが１０、今回の２ビットパラレルデータが１
０の場合には、前記差動符号化マッピング回路の入力２
進データとして００、前回の２ビットパラレルデータが
１０、今回の２ビットパラレルデータが１１の場合に
は、前記差動符号化マッピング回路の入力２進データと
して０１、前回の２ビットパラレルデータが１１、今回
の２ビットパラレルデータが００の場合には、前記差動
符号化マッピング回路の入力２進データとして１１、前
回の２ビットパラレルデータが１１、今回の２ビットパ
ラレルデータが０１の場合には、前記差動符号化マッピ
ング回路の入力２進データとして０１、前回の２ビット
パラレルデータが１１、今回の２ビットパラレルデータ
が１０の場合には、前記差動符号化マッピング回路の入
力２進データとして１０、前回の２ビットパラレルデー
タが１１、今回の２ビットパラレルデータが１１の場合
には、前記差動符号化マッピング回路の入力２進データ
として００をそれぞれ出力するマッピング変換回路をさ
らに備え、前記差動符号化マッピング回路は、前記Ｓ／
Ｐ変換回路からの２ビットパラレルデータを入力とする
代わりに、前記マッピング変換回路からの２進データを
入力とし、前記直交変調器は、絶対同期検波用π／４シ
フトＱＰＳＫ変調波信号を出力するので、遅延検波用の
差動符号化用π／４シフトＱＰＳＫ変調器を用いて、容
易に絶対同期検波用のπ／４シフトＱＰＳＫ変調器を実
現することができるという効果を奏する。
【００４０】また、この発明に係るπ／４シフトＱＰＳ
Ｋ変調器は、以上説明したとおり、前記マッピング変換
回路が、前記２ビットパラレルデータを絶対同期検波用
π／４シフトＱＰＳＫ変調したときに位相平面上のとる
べきマッピング点を、前記差動符号化用マッピング回路
においてマッピングさせるための２進データとして生成
するので、遅延検波用の差動符号化用π／４シフトＱＰ
ＳＫ変調器を用いて、容易に絶対同期検波用のπ／４シ
フトＱＰＳＫ変調器を実現することができるという効果
を奏する。
Ｋ変調器は、以上説明したとおり、前記マッピング変換
回路が、前記２ビットパラレルデータを絶対同期検波用
π／４シフトＱＰＳＫ変調したときに位相平面上のとる
べきマッピング点を、前記差動符号化用マッピング回路
においてマッピングさせるための２進データとして生成
するので、遅延検波用の差動符号化用π／４シフトＱＰ
ＳＫ変調器を用いて、容易に絶対同期検波用のπ／４シ
フトＱＰＳＫ変調器を実現することができるという効果
を奏する。
【００４１】また、この発明に係るπ／４シフトＱＰＳ
Ｋ変調器は、以上説明したとおり、前記Ｓ／Ｐ変換回路
又は前記マッピング変換回路と前記差動符号化マッピン
グ回路とを切り替えて接続する切替手段をさらに備え、
前記切替手段により前記マッピング変換回路と前記差動
符号化マッピング回路が接続されている場合は、前記差
動符号化マッピング回路は前記マッピング変換回路から
の２進データを入力とし、前記直交変調器は絶対同期検
波用π／４シフトＱＰＳＫ変調波信号を出力し、前記切
替手段により前記Ｓ／Ｐ変換回路と前記差動符号化マッ
ピング回路が接続されている場合には、前記差動符号化
マッピング回路は前記Ｓ／Ｐ変換回路からの２ビットパ
ラレルデータを入力とし、前記直交変調器は差動符号化
用π／４シフトＱＰＳＫ変調波信号を出力するので、遅
延検波用の差動符号化用π／４シフトＱＰＳＫ変調器を
用いて、容易に絶対同期検波用のπ／４シフトＱＰＳＫ
変調器を実現することができるという効果を奏する。
Ｋ変調器は、以上説明したとおり、前記Ｓ／Ｐ変換回路
又は前記マッピング変換回路と前記差動符号化マッピン
グ回路とを切り替えて接続する切替手段をさらに備え、
前記切替手段により前記マッピング変換回路と前記差動
符号化マッピング回路が接続されている場合は、前記差
動符号化マッピング回路は前記マッピング変換回路から
の２進データを入力とし、前記直交変調器は絶対同期検
波用π／４シフトＱＰＳＫ変調波信号を出力し、前記切
替手段により前記Ｓ／Ｐ変換回路と前記差動符号化マッ
ピング回路が接続されている場合には、前記差動符号化
マッピング回路は前記Ｓ／Ｐ変換回路からの２ビットパ
ラレルデータを入力とし、前記直交変調器は差動符号化
用π／４シフトＱＰＳＫ変調波信号を出力するので、遅
延検波用の差動符号化用π／４シフトＱＰＳＫ変調器を
用いて、容易に絶対同期検波用のπ／４シフトＱＰＳＫ
変調器を実現することができるという効果を奏する。
【００４２】また、この発明に係るπ／４シフトＱＰＳ
Ｋ変調器は、以上説明したとおり、前記Ｓ／Ｐ変換回
路、前記マッピング変換回路、及び前記差動符号化マッ
ピング回路の代わりに、前記Ｓ／Ｐ変換回路、前記マッ
ピング変換回路、及び前記差動符号化マッピング回路の
機能をディジタル信号で処理するディジタル信号処理装
置と、前記ディジタル信号処理装置からのディジタルＩ
ｃｈ信号をアナログＩｃｈ信号に変換する第１のＤ／Ａ
変換器と、前記ディジタル信号処理装置からのディジタ
ルＱｃｈ信号をアナログＱｃｈ信号に変換する第２のＤ
／Ａ変換器とを備え、前記第１のローパスフィルタは、
前記第１のＤ／Ａ変換器からのアナログＩｃｈ信号を波
形整形し、前記第２のローパスフィルタは、前記第２の
Ｄ／Ａ変換器からのアナログＱｃｈ信号を波形整形する
ので、遅延検波用の差動符号化用π／４シフトＱＰＳＫ
変調器を用いて、容易に絶対同期検波用のπ／４シフト
ＱＰＳＫ変調器を実現することができるという効果を奏
する。
Ｋ変調器は、以上説明したとおり、前記Ｓ／Ｐ変換回
路、前記マッピング変換回路、及び前記差動符号化マッ
ピング回路の代わりに、前記Ｓ／Ｐ変換回路、前記マッ
ピング変換回路、及び前記差動符号化マッピング回路の
機能をディジタル信号で処理するディジタル信号処理装
置と、前記ディジタル信号処理装置からのディジタルＩ
ｃｈ信号をアナログＩｃｈ信号に変換する第１のＤ／Ａ
変換器と、前記ディジタル信号処理装置からのディジタ
ルＱｃｈ信号をアナログＱｃｈ信号に変換する第２のＤ
／Ａ変換器とを備え、前記第１のローパスフィルタは、
前記第１のＤ／Ａ変換器からのアナログＩｃｈ信号を波
形整形し、前記第２のローパスフィルタは、前記第２の
Ｄ／Ａ変換器からのアナログＱｃｈ信号を波形整形する
ので、遅延検波用の差動符号化用π／４シフトＱＰＳＫ
変調器を用いて、容易に絶対同期検波用のπ／４シフト
ＱＰＳＫ変調器を実現することができるという効果を奏
する。
【００４３】さらに、この発明に係るπ／４シフトＱＰ
ＳＫ変調器は、以上説明したとおり、前記Ｓ／Ｐ変換回
路、前記マッピング変換回路、前記切替手段、及び前記
差動符号化マッピング回路の代わりに、前記Ｓ／Ｐ変換
回路、前記マッピング変換回路、前記切替手段、及び前
記差動符号化マッピング回路の機能をディジタル信号で
処理するディジタル信号処理装置と、前記ディジタル信
号処理装置からのディジタルＩｃｈ信号をアナログＩｃ
ｈ信号に変換する第１のＤ／Ａ変換器と、前記ディジタ
ル信号処理装置からのディジタルＱｃｈ信号をアナログ
Ｑｃｈ信号に変換する第２のＤ／Ａ変換器とを備え、前
記第１のローパスフィルタは、前記第１のＤ／Ａ変換器
からのアナログＩｃｈ信号を波形整形し、前記第２のロ
ーパスフィルタは、前記第２のＤ／Ａ変換器からのアナ
ログＱｃｈ信号を波形整形するので、遅延検波用の差動
符号化用π／４シフトＱＰＳＫ変調器を用いて、容易に
絶対同期検波用のπ／４シフトＱＰＳＫ変調器を実現す
ることができるという効果を奏する。
ＳＫ変調器は、以上説明したとおり、前記Ｓ／Ｐ変換回
路、前記マッピング変換回路、前記切替手段、及び前記
差動符号化マッピング回路の代わりに、前記Ｓ／Ｐ変換
回路、前記マッピング変換回路、前記切替手段、及び前
記差動符号化マッピング回路の機能をディジタル信号で
処理するディジタル信号処理装置と、前記ディジタル信
号処理装置からのディジタルＩｃｈ信号をアナログＩｃ
ｈ信号に変換する第１のＤ／Ａ変換器と、前記ディジタ
ル信号処理装置からのディジタルＱｃｈ信号をアナログ
Ｑｃｈ信号に変換する第２のＤ／Ａ変換器とを備え、前
記第１のローパスフィルタは、前記第１のＤ／Ａ変換器
からのアナログＩｃｈ信号を波形整形し、前記第２のロ
ーパスフィルタは、前記第２のＤ／Ａ変換器からのアナ
ログＱｃｈ信号を波形整形するので、遅延検波用の差動
符号化用π／４シフトＱＰＳＫ変調器を用いて、容易に
絶対同期検波用のπ／４シフトＱＰＳＫ変調器を実現す
ることができるという効果を奏する。
【図１】 この発明の実施の形態１の構成を示すブロッ
ク図である。
ク図である。
【図２】 この発明の実施の形態１のデータ変換テーブ
ルを示す図である。
ルを示す図である。
【図３】 この発明の実施の形態２の構成を示すブロッ
ク図である。
ク図である。
【図４】 この発明の実施の形態３の構成を示すブロッ
ク図である。
ク図である。
【図５】 従来の差動符号化用π／４シフトＱＰＳＫ変
調器の構成を示すブロック図である。
調器の構成を示すブロック図である。
１ Ｓ／Ｐ変換回路、２ 差動符号化マッピング回路、
３ 波形整形用ＬＰＦ、４ 波形整形用ＬＰＦ、５ 直
交変調器、６ マッピング変換回路、７ セレクタ。
３ 波形整形用ＬＰＦ、４ 波形整形用ＬＰＦ、５ 直
交変調器、６ マッピング変換回路、７ セレクタ。
Claims (5)
- 【請求項１】 入力されたシリアル送信データを２ビッ
トパラレルデータに変換するＳ／Ｐ変換回路と、前記Ｓ
／Ｐ変換回路からの２ビットパラレルデータを入力とし
て位相平面上の差動符号化用π／４シフトＱＰＳＫ変調
方式に対応したマッピング点に相当するＩｃｈ信号及び
Ｑｃｈ信号を生成する差動符号化マッピング回路と、前
記差動符号化マッピング回路からのＩｃｈ信号を波形整
形する第１のローパスフィルタと、前記差動符号化マッ
ピング回路からのＱｃｈ信号を波形整形する第２のロー
パスフィルタと、前記第１及び第２のローパスフィルタ
の出力を位相変調して変調波出力を出力する直交変調器
とを備えたπ／４シフトＱＰＳＫ変調器において、前記
Ｓ／Ｐ変換回路からの前回の２ビットパラレルデータ及
び今回の２ビットパラレルデータに基づいて、前回の２
ビットパラレルデータ、今回の２ビットパラレルデー
タ、及び前記差動符号化マッピング回路の入力データの
関係を記述したデータ変換テーブルから、前回の２ビッ
トパラレルデータが００、今回の２ビットパラレルデー
タが００の場合には、前記差動符号化マッピング回路の
入力２進データとして００、前回の２ビットパラレルデ
ータが００、今回の２ビットパラレルデータが０１の場
合には、前記差動符号化マッピング回路の入力２進デー
タとして１０、前回の２ビットパラレルデータが００、
今回の２ビットパラレルデータが１０の場合には、前記
差動符号化マッピング回路の入力２進データとして０
１、前回の２ビットパラレルデータが００、今回の２ビ
ットパラレルデータが１１の場合には、前記差動符号化
マッピング回路の入力２進データとして１１、前回の２
ビットパラレルデータが０１、今回の２ビットパラレル
データが００の場合には、前記差動符号化マッピング回
路の入力２進データとして０１、前回の２ビットパラレ
ルデータが０１、今回の２ビットパラレルデータが０１
の場合には、前記差動符号化マッピング回路の入力２進
データとして００、前回の２ビットパラレルデータが０
１、今回の２ビットパラレルデータが１０の場合には、
前記差動符号化マッピング回路の入力２進データとして
１１、前回の２ビットパラレルデータが０１、今回の２
ビットパラレルデータが１１の場合には、前記差動符号
化マッピング回路の入力２進データとして１０、前回の
２ビットパラレルデータが１０、今回の２ビットパラレ
ルデータが００の 場合には、前記差動符号化マッピング
回路の入力２進データとして１０、前回の２ビットパラ
レルデータが１０、今回の２ビットパラレルデータが０
１の場合には、前記差動符号化マッピング回路の入力２
進データとして１１、前回の２ビットパラレルデータが
１０、今回の２ビットパラレルデータが１０の場合に
は、前記差動符号化マッピング回路の入力２進データと
して００、前回の２ビットパラレルデータが１０、今回
の２ビットパラレルデータが１１の場合には、前記差動
符号化マッピング回路の入力２進データとして０１、前
回の２ビットパラレルデータが１１、今回の２ビットパ
ラレルデータが００の場合には、前記差動符号化マッピ
ング回路の入力２進データとして１１、前回の２ビット
パラレルデータが１１、今回の２ビットパラレルデータ
が０１の場合には、前記差動符号化マッピング回路の入
力２進データとして０１、前回の２ビットパラレルデー
タが１１、今回の２ビットパラレルデータが１０の場合
には、前記差動符号化マッピング回路の入力２進データ
として１０、前回の２ビットパラレルデータが１１、今
回の２ビットパラレルデータが１１の場合には、前記差
動符号化マッピング回路の入力２進データとして００を
それぞれ出力するマッピング変換回路をさらに備え、前
記差動符号化マッピング回路は、前記Ｓ／Ｐ変換回路か
らの２ビットパラレルデータを入力とする代わりに、前
記マッピング変換回路からの２進データを入力とし、前
記直交変調器は、絶対同期検波用π／４シフトＱＰＳＫ
変調波信号を出力することを特徴とするπ／４シフトＱ
ＰＳＫ変調器。 - 【請求項２】 前記マッピング変換回路は、前記２ビッ
トパラレルデータを絶対同期検波用π／４シフトＱＰＳ
Ｋ変調したときに位相平面上のとるべきマッピング点
を、前記差動符号化用マッピング回路においてマッピン
グさせるための２進データとして生成することを特徴と
する請求項１記載のπ／４シフトＱＰＳＫ変調器。 - 【請求項３】 前記Ｓ／Ｐ変換回路又は前記マッピング
変換回路と前記差動符号化マッピング回路とを切り替え
て接続する切替手段をさらに備え、前記切替手段により
前記マッピング変換回路と前記差動符号化マッピング回
路が接続されている場合は、前記差動符号化マッピング
回路は前記マッピング変換回路からの２進データを入力
とし、前記直交変調器は絶対同期検波用π／４シフトＱ
ＰＳＫ変調波信号を出力し、前記切替手段により前記Ｓ
／Ｐ変換回路と前記差動符号化マッピング回路が接続さ
れている場合には、前記差動符号化マッピング回路は前
記Ｓ／Ｐ変換回路からの２ビットパラレルデータを入力
とし、前記直交変調器は差動符号化用π／４シフトＱＰ
ＳＫ変調波信号を出力することを特徴とする請求項１又
は２記載のπ／４シフトＱＰＳＫ変調器。 - 【請求項４】 前記Ｓ／Ｐ変換回路、前記マッピング変
換回路、及び前記差動符号化マッピング回路の代わり
に、前記Ｓ／Ｐ変換回路、前記マッピング変換回路、及
び前記差動符号化マッピング回路の機能をディジタル信
号で処理するディジタル信号処理装置と、前記ディジタ
ル信号処理装置からのディジタルＩｃｈ信号をアナログ
Ｉｃｈ信号に変換する第１のＤ／Ａ変換器と、前記ディ
ジタル信号処理装置からのディジタルＱｃｈ信号をアナ
ログＱｃｈ信号に変換する第２のＤ／Ａ変換器とを備
え、前記第１のローパスフィルタは、前記第１のＤ／Ａ
変換器からのアナログＩｃｈ信号を波形整形し、前記第
２のローパスフィルタは、前記第２のＤ／Ａ変換器から
のアナログＱｃｈ信号を波形整形することを特徴とする
請求項１又は２記載のπ／４シフトＱＰＳＫ変調器。 - 【請求項５】 前記Ｓ／Ｐ変換回路、前記マッピング変
換回路、前記切替手段、及び前記差動符号化マッピング
回路の代わりに、前記Ｓ／Ｐ変換回路、前記マッピング
変換回路、前記切替手段、及び前記差動符号化マッピン
グ回路の機能をディジタル信号で処理するディジタル信
号処理装置と、前記ディジタル信号処理装置からのディ
ジタルＩｃｈ信号をアナログＩｃｈ信号に変換する第１
のＤ／Ａ変換器と、前記ディジタル信号処理装置からの
ディジタルＱｃｈ信号をアナログＱｃｈ信号に変換する
第２のＤ／Ａ変換器とを備え、前記第１のローパスフィ
ルタは、前記第１のＤ／Ａ変換器からのアナログＩｃｈ
信号を波形整形し、前記第２のローパスフィルタは、前
記第２のＤ／Ａ変換器からのアナログＱｃｈ信号を波形
整形することを特徴とする請求項３記載のπ／４シフト
ＱＰＳＫ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17687396A JP3259001B2 (ja) | 1996-07-05 | 1996-07-05 | π／４シフトＱＰＳＫ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17687396A JP3259001B2 (ja) | 1996-07-05 | 1996-07-05 | π／４シフトＱＰＳＫ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1023090A JPH1023090A (ja) | 1998-01-23 |
| JP3259001B2 true JP3259001B2 (ja) | 2002-02-18 |
Family
ID=16021284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17687396A Expired - Fee Related JP3259001B2 (ja) | 1996-07-05 | 1996-07-05 | π／４シフトＱＰＳＫ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259001B2 (ja) |
-
1996
- 1996-07-05 JP JP17687396A patent/JP3259001B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1023090A (ja) | 1998-01-23 |
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