JP3258943B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フローティングゲ
ートと該フローティングゲートに重なって形成されるコ
ントロールゲートとを有する不揮発性半導体記憶装置の
製造方法に関し、更に言えばフローティングゲートに蓄
積された電荷（電子）をコントロールゲート側に抜き取
ることによるデータの消去を繰り返し行う際の消去効率
の低下を抑制し、メモリセルのサイクル寿命を延長させ
るものである。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM)においては、フローティングゲー
トとコントロールゲートとを有する２重ゲート構造のト
ランジスタによって各メモリセルが形成される。このよ
うな２重ゲート構造のメモリセルトランジスタの場合、
フローティングゲートのドレイン領域側で発生したホッ
トエレクトロンを加速してフローティングゲートに注入
することでデータの書き込みが行われる。そして、Ｆ−
Ｎ伝導(Fowler-Nordheim tunnelling)によってフローテ
ィングゲートからコントルールゲートへ電荷を引き抜く
ことでデータの消去が行われる。

【０００３】図１１は、フローティングゲートを有する
不揮発性半導体記憶装置のメモリセル部分の平面図で、
図１２は、そのＸ−Ｘ線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。Ｐ
型のシリコン基板１の表面領域に、選択的に厚く形成さ
れる酸化膜(LOCOS)よりなる複数の分離領域２が短冊状
に形成され、素子領域が区画される。シリコン基板１上
に、酸化膜３を介し、隣り合う分離領域２の間に跨るよ
うにしてフローティングゲート４が配置される。このフ
ローティングゲート４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート４上の選択
酸化膜５は、選択酸化法によりフローティングゲート４
の中央部で厚く形成され、フローティングゲート４の端
部を鋭角にしている。これにより、データの消去動作時
にフローティングゲート４の端部で電界集中が生じ易い
ようにしている。

【０００４】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応してコントロールゲート６が配置される。この
コントロールゲート６は、一部がフローティングゲート
４上に重なり、残りの部分が酸化膜３を介してシリコン
基板１に接するように配置される。また、これらのフロ
ーティングゲート４及びコントロールゲート６は、それ
ぞれ隣り合う列が互いに面対称となるように配置され
る。

【０００５】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で分離領域２に
囲まれてそれぞれが独立し、ソース領域８は、コントロ
ールゲート６の延在する方向に連続する。これらのフロ
ーティングゲート４、コントロールゲート６、ドレイン
領域７及びソース領域８によりメモリセルトランジスタ
が構成される。

【０００６】そして、前記コントロールゲート６上に、
酸化膜９を介して、アルミニウム配線１０がコントロー
ルゲート６と交差する方向に配置される。このアルミニ
ウム配線１０は、コンタクトホール１１を通して、ドレ
イン領域７に接続される。そして、各コントロールゲー
ト６は、ワード線となり、コントロールゲート６と平行
に延在するソース領域８は、ソース線となる。また、ド
レイン領域７に接続されるアルミニウム配線１０は、ビ
ット線となる。

【０００７】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。

【０００８】ところで、シリコン基板１、フローティン
グゲート４及びコントロールゲート６の間を絶縁する絶
縁膜３は、図１３に示すように３種類のシリコン酸化膜
３ａ〜３ｃより構成される。第１のシリコン酸化膜３ａ
は、シリコン基板１の表面を熱酸化することにより形成
されるゲート絶縁膜で、シリコン基板１とフローティン
グゲート４との間を絶縁する。尚、第１のシリコン酸化
膜３ａは、フローティングゲート４が形成される際、フ
ローティングゲート４のパターニング時にフローティン
グゲート４の下面以外のシリコン酸化膜３ａは所定量エ
ッチング除去される。

【０００９】また、第２のシリコン酸化膜３ｂは、前記
シリコン基板１上に形成されることでフローティングゲ
ート４を被覆するようにＣＶＤ(Chemical Vapor Deposi
tion)法により化学気相形成されるＣＶＤ酸化膜であ
る。そして、第３のシリコン酸化膜３ｃは、第２のシリ
コン酸化膜３ｂが形成された後、シリコン基板１を熱酸
化することにより、前記フローティングゲート４の側壁
部と前記シリコン基板１の表面に形成される。これらの
第１〜第３のシリコン酸化膜３ａ〜３ｃは、３層構造を
成し、シリコン基板１とコントロールゲート６との間、
フローティングゲート４とコントロールゲート６との間
を絶縁する。即ち、３層構造の絶縁膜３でフローティン
グゲート４を被覆することにより、フローティングゲー
ト４とコントロールゲート６との間の耐圧を高め、メモ
リセルの書き込み動作及び読み出し動作時の誤動作、所
謂ライトディスターブ及びリードディスターブを防止す
るようにしている。

【００１０】尚、上記したような従来技術に関する記載
は、本出願人が先に出願した特開平８−２３６６４７号
公報に開示されている。

【００１１】

【発明が解決しようとする課題】上記公報では、トンネ
ル酸化膜（酸化膜３）の最適化を図り、メモリセルトラ
ンジスタにおけるデータの書き込み／消去を繰り返すこ
とのできる回数（サイクル寿命）を延長している。しか
し、最近の更なるサイクル寿命の要求を満足するには不
十分なものとなってきている。

【００１２】図８は、上記構成の従来装置におけるサイ
クル寿命の測定結果を示し、データの書き換え回数（横
軸）の増加につれて、測定した消去状態のメモリセルの
メモリセル電流（縦軸）が低下していく様子を示してい
る。この図に示すように従来の工程を経て製造された不
揮発性半導体記憶装置では、セル電流が判定可能レベル
（例えば、前記した消去状態のメモリセルのメモリセル
電流の初期値１００μＡの３０％程度：メモリセル電流
３０μＡ）まで低下するまでの書き換え回数が、およそ
７万回であることを示している。一般のプログラマブル
メモリにおいては、データの書き込み／消去の繰り返し
は１０万回程度が必要とされており、７万回程度では不
十分であり、更なる書き換え回数を可能にしたい。

【００１３】そこで、本願出願人は、フローティングゲ
ートとコントロールゲートとの間に形成されるトンネル
酸化膜の構成を適正化してメモリセルトランジスタのサ
イクル寿命の更なる向上を図ることを目的とし、トンネ
ル酸化膜の膜質とサイクル寿命との間に以下に記載する
因果関係があることを突きとめた。即ち、消去動作時に
前記フローティングゲートから飛び出した電荷（電子）
がコントロールゲートとの間に生じた電界により加速さ
れエネルギーを持つために、この電荷（電子）に起因し
て第２のシリコン酸化膜とコントロールゲートの界面付
近にトラップサイトを発生し易く、このトラップサイト
に電子がトラップされ、消去効率を低下させるというも
のである。

【００１４】そこで本発明は、絶縁膜の構成を適正化し
て前記トラップサイトの発生を抑制することでメモリセ
ルトランジスタのサイクル寿命の更なる向上を可能とす
る不揮発性半導体記憶装置の製造方法を提供することを
目的とする。

【００１５】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、フローティングゲートとコントロールゲートとの間
に形成されるトンネル酸化膜は、減圧ＣＶＤ法により化
学気相成長させたＣＶＤ酸化膜と熱酸化法により成長さ
せた熱酸化膜から成り、前記熱酸化膜を形成する前の前
記ＣＶＤ酸化膜をＮ2ＯまたはＮＯまたはＮＨ3を含む窒
化雰囲気中で熱処理する工程を有するものである。

【００１６】また、本発明のトンネル酸化膜の形成工程
において、およそ８００℃乃至９００℃の減圧ＣＶＤ炉
内にモノシラン（ＳｉＨ4）とＮ2Ｏあるいはジクロルシ
ラン（ＳｉＨ2Ｃｌ2）とＮ2Ｏを用いた減圧ＣＶＤ法で
ＣＶＤ酸化膜を形成した後に、およそ９００℃乃至１０
００℃の拡散炉内にＮ2ＯまたはＮＯまたはＮＨ3を供給
することで、Ｎ2ＯまたはＮＯまたはＮＨ3を含む窒化雰
囲気で熱処理を行うものである。

【００１７】これにより、前記コントロールゲートとト
ンネル酸化膜との界面部分に窒素原子を導入し、Ｓｉと
Ｏにより形成される結合中に編入することによりトンネ
ル酸化膜の膜質を改善することができ、トラップサイト
を抑制することができる。従って、前記トラップサイト
の発生が抑制されるため、消去動作時にフローティング
ゲートから飛び出した電荷（電子）がトラップされる割
合が減少し、サイクル寿命の向上が可能である。

【００１８】

【発明の実施の形態】図１は、本発明の不揮発性半導体
記憶装置のメモリセルトランジスタの構造を説明するた
めの図である。Ｐ型の半導体基板であるシリコン基板１
の表面に第１のシリコン酸化膜１２が形成され、この第
１のシリコン酸化膜１２上に多結晶シリコン膜からなる
フローティングゲート１３が配置される。この第１のシ
リコン酸化膜１２は、シリコン基板１の表面を熱酸化す
ることにより形成されるゲート絶縁膜で、フローティン
グゲート１３を形成する際のエッチング工程によりフロ
ーティングゲート１３の下以外の部分の該シリコン酸化
膜１２は削られ薄く形成される。フローティングゲート
１３上には、フローティングゲート１３の端部で膜厚が
薄くなる選択酸化膜１４が形成される。この選択酸化膜
１４は、フローティングゲート１３を形成する前にフロ
ーティングゲートとなる多結晶シリコン膜の表面を選択
酸化することによって形成される。これにより、フロー
ティングゲート１３の角部が鋭角に形成され、後述する
コントロールゲート１７側で電界集中が起きやすいよう
にしている。

【００１９】前記フローティングゲート１３が形成され
たシリコン基板１上に、フローティングゲート１３及び
選択酸化膜１４を被覆するように第２のシリコン酸化膜
１５が形成される。この第２のシリコン酸化膜１５は、
ＣＶＤ法により形成されるＣＶＤ酸化膜で、該シリコン
酸化膜１５中には窒素原子が含有されている。また、前
記シリコン基板１の表面と前記フローティングゲート１
３の側壁部に第３のシリコン酸化膜１６が形成される。
この第３のシリコン酸化膜１６は、第２のシリコン酸化
膜１５をＣＶＤ法により形成した後に全面を熱酸化する
ことによって形成される熱酸化膜である。従って、前記
フローティングゲート１３とコントロールゲート１７と
の間に形成されるトンネル酸化膜は、上記した第１のシ
リコン酸化膜１２、第２のシリコン酸化膜１５及び第３
のシリコン酸化膜１６からなる３層構造の絶縁膜から構
成されている。

【００２０】前記トンネル酸化膜としての第３のシリコ
ン酸化膜１６上には、シリコン基板１の表面からフロー
ティングゲート１３上に跨り、多結晶シリコン膜からな
るコントロールゲート１７が形成される。そして、この
コントロールゲート１７に隣接するシリコン基板１の表
面に、Ｎ型の不純物が拡散されたドレイン領域１８が形
成され、同様に、フローティングゲート１３に隣接する
シリコン基板１の表面にＮ型の不純物が拡散されたソー
ス領域１９が形成される。このドレイン領域１８及びソ
ース領域１９が、フローティングゲート１３及びコント
ロールゲート１７と共にメモリセルトランジスタを構成
する。尚、このメモリセルトランジスタは、図１１と同
様にシリコン基板１上に複数個が行列配置され、メモリ
セルアレイを形成する。

【００２１】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート１７の電位を２Ｖ、ドレイン領
域１８の電位を０．５Ｖ、ソース領域１９の電位を１２
Ｖとする。これにより、ドレイン領域１８付近で発生す
るホットエレクトロンがフローティングゲート１３側へ
加速され、第１のシリコン酸化膜１２を通してフローテ
ィングゲート１３に注入されてデータの書き込みが行わ
れる。

【００２２】一方、消去動作においては、ドレイン領域
１８及びソース領域１９の電位を０Ｖとし、コントロー
ルゲート１７を１４Ｖとする。これにより、フローティ
ングゲート１３内に蓄積されている電荷（電子）が、フ
ローティングゲート１３の角部の鋭角部分からＦＮ伝導
によって前記トンネル酸化膜を突き抜けてコントロール
ゲート１７に放出されてデータが消去される。

【００２３】そして、読み出し動作においては、コント
ロールゲート１７の電位を４Ｖとし、ドレイン領域１８
を２Ｖ、ソース領域１９を０Ｖとする。このとき、フロ
ーティングゲート１３に電荷（電子）が注入されている
と、フローティングゲート１３の電位が低くなるため、
フローティングゲート１３の下にはチャネルが形成され
ずドレイン電流は流れない。逆に、フローティングゲー
ト１３に電荷（電子）が注入されていなければ、フロー
ティングゲート１３の電位が高くなるため、フローティ
ングゲート１３の下にチャネルが形成されてドレイン電
流が流れる。そこで、ドレイン領域１８から流れ出す電
流をセンスアンプにより検出することでメモリセルトラ
ンジスタのオン／オフの判定、即ち、書き込まれたデー
タの判定が行える。尚、上記したように本実施の形態の
不揮発性半導体記憶装置及び従来の不揮発性半導体装置
のオン／オフの判定レベルの限界点として、図８に示す
ように消去時のメモリセル電流が初期値１００μＡの３
０％となる３０μＡまで低下した点をデータの書き換え
回数の限界点とし、メモリセルトランジスタの寿命と規
定している。

【００２４】続いて、本発明の不揮発性半導体記憶装置
の製造方法を説明する。 第１工程：図２ Ｐ型のシリコン基板１の表面を熱酸化して第１のシリコ
ン酸化膜１２を例えば１５０Åの膜厚に形成する。更
に、第１のシリコン酸化膜１２上に、ＣＶＤ法により多
結晶シリコン膜２１を例えば１７００Åの膜厚に形成す
る。そして、多結晶シリコン膜２１の表面に耐酸化膜と
なるシリコン窒化膜２２を形成し、このシリコン窒化膜
２２をパターニングしてフローティングゲート１３を形
成する位置に開口２３を形成する。

【００２５】第２工程：図３ シリコン窒化膜２２の開口２３部分で、多結晶シリコン
膜２１の表面を選択酸化して選択酸化膜１４を形成す
る。その後、シリコン窒化膜２２はエッチングにより除
去する。 第３工程：図４ 多結晶シリコン膜２１を選択酸化膜１４をマスクとして
エッチングし、選択酸化膜１４の下に角部が鋭角となる
フローティングゲート１３を形成する。このとき、選択
酸化膜１４の形成されていない部分については、第１の
シリコン酸化膜１２の一部、例えば１００Å程度の膜厚
を残すようにしている。

【００２６】第４工程：図５ シリコン基板１上に、ＣＶＤ法によりフローティングゲ
ート１３及び選択酸化膜１４を被覆するように第２のシ
リコン酸化膜１５を２００Å程度の膜厚で形成する。
尚、前記第２のシリコン酸化膜１５は、およそ８００℃
乃至９００℃（本実施の形態では８００℃に設定）の減
圧（ＬＰ）ＣＶＤ炉内にモノシラン（ＳｉＨ4）とＮ2
Ｏ、あるいはジクロルシラン（ＳｉＨ2Ｃｌ2）とＮ2Ｏ
とを例えば流量比３００ｃｃ：３０００ｃｃの比率で用
い、真空度０．５乃至５Ｔｏｒｒの条件下の減圧（Ｌ
Ｐ）ＣＶＤ法によりＨＴＯ（High Temperature Oxide）
膜と称されるＣＶＤ酸化膜である。

【００２７】続いて、およそ９００℃乃至１０００℃
（本実施の形態では９５０℃に設定）の拡散炉内に流量
３００ｃｃ乃至３０００ｃｃ程度のＮ2Ｏを供給し、お
よそ５分〜１０分間のＮ2Ｏアニールを行う。これによ
り、前記第２のシリコン酸化膜１５内に窒素原子（図５
等に示す第２のシリコン酸化膜１５中の×印参照）が混
入される。これにより、従来の課題（前記コントロール
ゲート１７と第２のシリコン酸化膜１５との界面部分に
は前記フローティングゲート１３から飛び出しコントロ
ールゲートとの電界で加速されエネルギーを持った電荷
（電子）に起因してトラップサイトが発生し易く、この
トラップサイトの発生領域で消去動作時にフローティン
グゲート１３から飛び出した電荷（電子）がトラップさ
れるため、消去効率が低下する。）を抑制できる。即
ち、そのトラップサイト発生領域に対応する第２のシリ
コン酸化膜１５に窒素原子を含有させることにより、そ
の領域のＯ−Ｓｉ−Ｏの形を取らないダングリングボン
ドの未結合手を３価の窒素原子によってターミネートす
ることが可能となり、ダングリングボンドを抑制するこ
とができる。従って、電荷（電子）トラップサイトとな
るダングリングボンドの発生が抑制されるため、消去動
作時にフローティングゲートから飛び出した電子がトラ
ップされる割合が減少し、消去効率の低下を抑制するこ
とができる。

【００２８】また、本実施形態では、前記第２のシリコ
ン酸化膜１５を窒化処理する際にＮ2Ｏアニールを行っ
ているが、Ｎ2Ｏに限らず、例えばＮＯ、ＮＨ3等の窒化
雰囲気中で熱処理を行うようにしても良い。図８は本発
明装置と従来装置におけるサイクル寿命を説明するため
の図であり、データの書き換え回数（横軸）の増加につ
れて、消去状態のメモリセルのメモリセル電流（縦軸）
が低下していく様子を示している。この図に示すように
従来の工程を経て製造された不揮発性半導体記憶装置で
は、メモリセル電流が判定可能レベル（例えば、セル電
流３０μＡ）まで低下するまでの書き換え回数が、およ
そ７万回であったものが、本発明の工程を経て製造され
た不揮発性半導体記憶装置では、メモリセル電流が判定
可能レベルまで低下するまでの書き換え回数が、およそ
１０万回に向上したことを示している。

【００２９】このように本発明では、トンネル酸化膜の
一部である前記第２のシリコン酸化膜１５に対してＮ2
Ｏ、ＮＯ、ＮＨ3等を含む窒化雰囲気中で熱処理を行う
ことで、サイクル寿命を従来装置に比べておよそ１．５
倍程度向上させることができた。 第５工程：図６ ＣＶＤ法による第２のシリコン酸化膜１５が形成された
シリコン基板１を拡散炉内で熱酸化することにより、第
３のシリコン酸化膜１６を例えば２００Åの膜厚に形成
する。この熱酸化においては、第２のシリコン酸化膜１
５を介して前記シリコン基板１の表面及びフローティン
グゲート１３の側壁部にシリコン酸化膜が成長する。

【００３０】第６工程：図７ シリコン基板１上に第１のシリコン酸化膜１２及び２層
構造の絶縁膜を介して多結晶シリコン膜２４を例えば３
０００Åの膜厚に形成する。そして、この多結晶シリコ
ン膜２４をパターニングしてフローティングゲート１３
と一部が重なるコントロールゲート１７を形成する。
尚、当該コントロールゲート１７は、ポリシリコン膜及
びタングステンシリサイド（ＷＳｉｘ）膜から成る２層
構造としても良い。

【００３１】この後、リン等のＮ型の不純物をフローテ
ィングゲート１３及びコントロールゲート１７をマスク
としてシリコン基板１にセルフアライメント注入するこ
とで、図１に示すように、ドレイン領域１８及びソース
領域１９が形成される。以上の製造方法によれば、上記
したように減圧（ＬＰ）ＣＶＤ炉によりトンネル酸化膜
となるＨＴＯ膜を形成した後に、続けて拡散炉によりＮ
2Ｏ、ＮＯ、ＮＨ3等の窒化雰囲気中で熱処理を行うこと
で、第２のシリコン酸化膜１５内に窒素原子が入り込む
ことになる。ここで、上記したようにコントロールゲー
ト１７と第２のシリコン酸化膜１５との界面部分にはト
ラップサイト発生領域が存在し、そのトラップサイト発
生領域にはＯ−Ｓｉ−Ｏの形をとらないダングリングボ
ンドが発生しやすい。しかし、そのトラップサイト発生
領域に対応する第２のシリコン酸化膜１５に窒素原子を
含有させることにより、そのダングリングボンドの未結
合手を３価の窒素原子によってターミネートすることが
可能となり、ダングリングボンドを抑制することができ
る。従って、電荷（電子）トラップサイトとなるダング
リングボンドの発生が抑制されるため、消去動作時にフ
ローティングゲートから飛び出した電子がトラップされ
る割合が減少し、消去効率の低下を抑制でき、サイクル
寿命の向上が図れる。

【００３２】尚、本実施の形態では、減圧（ＬＰ）ＣＶ
Ｄ炉によりトンネル酸化膜となる第２のシリコン酸化膜
１５を形成した後に、続けて拡散炉によりＮ2Ｏ、Ｎ
Ｏ、ＮＨ3等の窒化雰囲気中で熱処理を行うことで、ト
ンネル酸化膜内に含有させる窒素原子の分布を以下に説
明するように調整することができる。即ち、一般にＮ2
Ｏアニール等で窒化処理を行った場合、図９に示すよう
にＳｉＯ2（第２のシリコン酸化膜１５）とＳｉ（フロ
ーティングゲート１３）の界面付近に窒素分布のピーク
ができる（９００℃乃至１０００℃の間で処理温度の低
い方が、窒素分布のピークがＳｉＯ2側の表面側に近づ
く。）。

【００３３】そして、次工程で第３のシリコン酸化膜１
６を形成する際の熱処理により再酸化することで、図１
０に示すように窒素分布のピークがＳｉＯ2（第２のシ
リコン酸化膜１５）側にシフトする。尚、この熱処理時
に窒素分布がシフトしながら幾分広がったとしても良
い。以上のことから、前述したようにトラップサイト
は、第２のシリコン酸化膜１５とコントロールゲート１
７との界面付近に形成され易いことから、本実施の形態
のように第３のシリコン酸化膜１６を形成する前の第２
のシリコン酸化膜１５に窒化処理を行い、該第３のシリ
コン酸化膜１６を形成する際の熱処理により、窒素分布
のピークを第２のシリコン酸化膜１５の表面側にシフト
させ、第２のシリコン酸化膜１５とコントロールゲート
１７との界面付近に分布させることで、よりトラップサ
イトの発生を抑制することができる。

【００３４】また、本発明では、トンネル酸化膜の一部
となる第２のシリコン酸化膜としてモノシラン（ＳｉＨ
4）とＮ2Ｏ、あるいはジクロルシラン（ＳｉＨ2Ｃｌ2）
とＮ2Ｏとの反応により形成されるＣＶＤ酸化膜として
のＨＴＯ膜を用いているため、高品質のシリコン酸化膜
を形成することができる。特に、ジクロルシラン（Ｓｉ
Ｈ2Ｃｌ2）を用いた場合には、ＴＤＤＢ（Time Depende
nt Dielectric Breakdown）特性等の電気特性が向上し
たり、モノシラン（ＳｉＨ4）よりＨが少ないため、Ｃ
ＶＤ酸化膜内に含まれるＨの量が減少し、これに関連す
る不具合（ホールの発生原因となり絶縁破壊を引き起こ
す）が減少できると共に、成膜レートが遅くなるので膜
厚制御性が良くなり、ウエハ面内及びウエハ面間のバラ
ツキを抑制することができる。更に言えば、反応ガスの
循環性が良くなり、ウエハ間隔を狭くできるため、一回
のバッチで処理できるウエハ枚数が、モノシラン（Ｓｉ
Ｈ4）でおよそ５０枚に対し、ジクロルシラン（ＳｉＨ2
Ｃｌ2）でおよそ１００枚と倍増できるという利点もあ
る。

【００３５】

【発明の効果】本発明によれば、減圧（ＬＰ）ＣＶＤ炉
において減圧（ＬＰ）ＣＶＤ法によりトンネル酸化膜と
してのＣＶＤ酸化膜を形成した後に、窒化雰囲気中の拡
散炉で熱処理を行うことで、当該ＣＶＤ酸化膜に対する
窒化処理が行え、該ＣＶＤ酸化膜の膜質を高品質のもの
とすることができ、消去動作時においてフローティング
ゲートから飛び出た電荷（電子）がＣＶＤ酸化膜にトラ
ップされる割合を従来より減少させることができ、消去
効率の低下を防止し、長寿命な不揮発性半導体装置を提
供することができる。

【００３６】また、前記ＣＶＤ酸化膜をモノシラン（Ｓ
ｉＨ4）とＮ2Ｏ、あるいはジクロルシラン（ＳｉＨ2Ｃ
ｌ2）とＮ2Ｏとの反応により形成しているため、高品質
のＣＶＤ酸化膜を形成することができ、特にジクロルシ
ラン（ＳｉＨ2Ｃｌ2）を用いた場合には、ＴＤＤＢ特性
等の電気特性が向上したり、モノシラン（ＳｉＨ4）よ
りＨが少ないため、ＣＶＤ酸化膜内に含まれるＨの量が
減少し、これに関連する不具合（ホールの発生原因とな
り絶縁破壊を引き起こす）が減少できる。更に言えば、
成膜レートが遅くなるので膜厚制御性が良くなり、ウエ
ハ面内及びウエハ面間のバラツキを抑制することができ
る。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。

【図２】本発明の不揮発性半導体記憶装置の製造方法の
第１の工程を示す断面図である。

【図３】本発明の不揮発性半導体記憶装置の製造方法の
第２の工程を示す断面図である。

【図４】本発明の不揮発性半導体記憶装置の製造方法の
第３の工程を示す断面図である。

【図５】本発明の不揮発性半導体記憶装置の製造方法の
第４の工程を示す断面図である。

【図６】本発明の不揮発性半導体記憶装置の製造方法の
第５の工程を示す断面図である。

【図７】本発明の不揮発性半導体記憶装置の製造方法の
第６の工程を示す断面図である。

【図８】本発明及び従来の不揮発性半導体記憶装置にお
けるサイクル寿命を説明するための図である。

【図９】本発明による第２のシリコン酸化膜内への窒素
分布を示す図である。

【図１０】本発明による第２のシリコン酸化膜内への窒
素分布を示す図である。

【図１１】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。

【図１２】図１１のＸ−Ｘ線の断面図である。

【図１３】従来の不揮発性半導体記憶装置のメモリセル
トランジスタの構造を示す断面図である。

フロントページの続き (56)参考文献 特開 平８−236647（ＪＰ，Ａ) 特開 平９−139437（ＪＰ，Ａ) 特開 平９−148459（ＪＰ，Ａ) 特開 平４−65170（ＪＰ，Ａ) 特開 平９−162185（ＪＰ，Ａ) 特開 平９−321157（ＪＰ，Ａ) 特開 平７−45727（ＪＰ，Ａ) 特開 昭63−316480（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 21/318 H01L 27/115 H01L 29/788 H01L 29/792

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板上に形成されるフ
   ローティングゲートと、このフローティングゲートを被
   覆する絶縁膜と、この絶縁膜を介して前記フローティン
   グゲートの一端部上に重なるように形成されるコントロ
   ールゲートと、前記フローティングゲート及び前記コン
   トロールゲートに隣接する前記半導体基板の表面に形成
   される逆導電型の拡散領域とを備えた不揮発性半導体記
   憶装置の製造方法において、 前記絶縁膜は減圧ＣＶＤ法により化学気相成長させたＣ
   ＶＤ酸化膜と熱酸化法により成長させた熱酸化膜から成
   り、少なくとも前記熱酸化膜を形成する前の前記ＣＶＤ
   酸化膜を窒化雰囲気中で熱処理する工程を有することを
   特徴とする不揮発性半導体記憶装置の製造方法。
2. 【請求項２】 前記ＣＶＤ酸化膜がモノシラン（ＳｉＨ
   4）とＮ2Ｏとの反応あるいはジクロルシラン（ＳｉＨ2
   Ｃｌ2）とＮ2Ｏとの反応により形成された酸化膜である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装
   置の製造方法。
3. 【請求項３】 前記ＣＶＤ酸化膜を少なくともＮ2Ｏま
   たはＮＯまたはＮＨ3を含む窒化雰囲気中で熱処理した
   ことを特徴とする請求項１または請求項２記載の不揮発
   性半導体記憶装置の製造方法。
4. 【請求項４】 前記ＣＶＤ酸化膜を減圧ＣＶＤ炉内で形
   成した後に該ＣＶＤ酸化膜を設定温度をおよそ９００℃
   乃至１０００℃に設定した拡散炉内で少なくともＮ2Ｏ
   またはＮＯまたはＮＨ3を含む窒化雰囲気中で熱処理し
   たことを特徴とする請求項１または請求項２または請求
   項３記載の不揮発性半導体記憶装置の製造方法。
5. 【請求項５】 一導電型の半導体基板の表面を熱酸化し
   てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１の導電膜を形成した後に該導
   電膜をパターニングしてフローティングゲートを形成す
   る工程と、 前記フローティングゲートを被覆するように前記半導体
   基板上に減圧ＣＶＤ法により減圧ＣＶＤ酸化膜を化学気
   相成長させる工程と、 前記減圧ＣＶＤ酸化膜を窒化雰囲気中で熱処理する工程
   と、 前記半導体基板の表面を熱酸化して前記フローティング
   ゲートの側壁部と前記半導体基板表面に熱酸化膜を形成
   する工程と、 前記減圧ＣＶＤ酸化膜及び熱酸化膜から成るトンネル酸
   化膜を介して第２の導電膜を形成した後に該導電膜をパ
   ターニングして前記フローティングゲートと重なるコン
   トロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
   に隣接する前記半導体基板の表面に形成される逆導電型
   の拡散領域とを形成する工程とを有することを特徴とす
   る不揮発性半導体記憶装置の製造方法。
6. 【請求項６】 一導電型の半導体基板の表面を熱酸化し
   てゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１の導電膜を形成し、該第１の
   導電膜上に所定のパターンの開口を有する耐酸化膜を形
   成した後、前記開口に応じて該第１の導電膜を選択酸化
   して選択酸化膜を形成する工程と、 前記選択酸化膜が形成された部分を除いて前記第１の導
   電膜をエッチングしてフローティングゲートを形成する
   工程と、 前記フローティングゲートを被覆するように半導体基板
   上に減圧ＣＶＤ法により減圧ＣＶＤ酸化膜を化学気相成
   長させる工程と、 前記減圧ＣＶＤ酸化膜を窒化雰囲気中で熱処理する工程
   と、 前記半導体基板の表面を熱酸化して前記フローティング
   ゲートの側壁部と前記半導体基板表面に熱酸化膜を形成
   する工程と、 前記減圧ＣＶＤ酸化膜及び熱酸化膜から成るトンネル酸
   化膜を介して第２の導電膜を形成した後に該導電膜をパ
   ターニングして前記フローティングゲートと重なるコン
   トロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
   に隣接する前記半導体基板の表面に形成される逆導電型
   の拡散領域を形成する工程とを有することを特徴とする
   不揮発性半導体記憶装置の製造方法。