JP3256233B2 - レジスティブメモリ・エレメント - Google Patents

レジスティブメモリ・エレメント

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JP3256233B2 JP50756293A JP50756293A JP3256233B2 JP 3256233 B2 JP3256233 B2 JP 3256233B2 JP 50756293 A JP50756293 A JP 50756293A JP 50756293 A JP50756293 A JP 50756293A JP 3256233 B2 JP3256233 B2 JP 3256233B2
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ハジト、ジャノス
オウエン、アラン・アーネスト
オスボーン、イアン・スチュアート
スネル、アンソニー・ジェームス
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ブリテイッシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニー
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Description

【発明の詳細な説明】 この発明は、ニューラルネットワーク内にシナプティ
ックエレメントとして使用するのに最適なレジスティブ
（抵抗性）メモリエレメントに関する。
レジスティブメモリエレメントは、通常、２つの電極
間に配設される抵抗層（レジスティブレイア）を形成す
る。例えば、そのエレメントにアクセスを与えるような
金属層である。その抵抗層は通常、ホストマテリアル
（主材料）例えばアモルファスシリコンで形成され、そ
れはその主要な特性を改善するために１つのドーパント
を含んでいる。また、そのメモリエレメントは導電性を
与えることになる１つのアクティブ・メタリック・スペ
ーシーズ（活性金属種）を含み、それはまた、電気的な
流れの状態における実質的な一部分を演じ、その抵抗層
の抵抗の度合いを調整する。このアクティブスペシーズ
は通常、そのホスト中に分散された微分子または原子と
同じ程度の小さな金属である。
（シナプティックエレメント（神経回路素子のこと）
は通常、多数のエレメント内の層を構成する。例えば、
103〜108個が単一基板の上にサポートされている。この
基板はそれらエレメントの全てをサポートする機構を提
供するが、この基板はそのエレメントの性能において
は、僅かな効果が有るか、または効果が皆無である。） 各エレメントは、独自の分離した電極を持っていても
よく、また所望によりそれらの層がネットワークに接続
できてもよい。また、どのエレメントが他のエレメント
と、その１つまたは両方の電極を共用してもよい。これ
は、それらエレメントが固有なネットワークパターンに
永久的に接続されていることを意味する。エレメントの
層は１つの適当な基板上にさまざまな層をデポジット
（堆積）することによって便宜的に製造されている。そ
れらの層は、例えばマスキングおよびエッチングなどの
よく確立された技術を利用することによりパターン化さ
れてもよい。
上述された抵抗層は通常、アクティブスペシーズを含
んだホストマテリアルから形成されている。それらのエ
レメント、V,Co,Ni,Pd,FeおよびMnは、ホストマテリア
ルとしてアモルファスシリコンと共に使用するためのア
クティブスペシーズとしては特に最適なものである。
そのアクティブスペシーズは、このアクティブスペシ
ーズの無い１つの電極を作ることにより、あるいは、そ
のホストへマイグレート（移動）させるようにすること
で、便宜的にメモリエレメントに導入（introduce）さ
れる。このマイグレーションの行程は「フォーミング」
であり、これは、高電圧の供給、例えば８〜35ボルト程
度の電圧を短時間、例えば200〜1000ns与える行程から
構成される。このフォーミング行程は、極めて高い値
（実際には無限値）からそのエレメントの抵抗を、ニュ
ーラルネットワークに使用するのに最適な値、例えば10
3〜106Ω以内の値に減少させる。
このようなフォーミングは、そのホストマテリアルを
その抵抗に初期の値を与えるためアクティブスペシーズ
を導入することが強調されている。このフォーミング後
には、抵抗値は目標値に調整されることもでき、またそ
の抵抗値をエレメントの寿命内に幾度も調整することも
可能である。そのエレメントの抵抗はそのメモリパラメ
ータとして使用される。抵抗性のエレメントはニューラ
ルネットワークにおけるプログラム可能なメモリとして
使用される。ニューラルネットワークの回路はそのエレ
メントにアドレス電圧を供給することによって最適なエ
レメントをアドレスするが、これによって、そのエレメ
ントの抵抗値が適切な電流を生成する。
ここで、各エレメントが２つの電圧のしきい値を有し
ていることに気づくことが重要である。その内の低い方
のしきい値電圧は、そのアドレス電圧の上限を代表す
る。つまり、その低い方のしきい値より少ない値の１つ
の電圧をエレメントに適用することによってこのエレメ
ントはアドレスされている。大きい方のしきい値電圧
は、このフォーミング行程が発生する時期における値に
設定されている。よって、大きい方のしきい値の超過時
における電圧がフォームミングするため通常に各々のエ
レメントに適用される。これら上限と下限を表わす２つ
のしきい値の間にある電圧は、便宜上「プログラミン
グ」電圧と呼ばれる。何故ならば、この範囲内の電圧
は、そのエレメントの抵抗を調整するために利用される
からである。そのエレメントの抵抗はそのメモリパラメ
ータを規定する故に、それら上限と下限のしきい値の間
にある電圧は、データの格納記憶と同等なプロセスのた
めに利用される。（このシナプティックエレメント中に
格納されたデータは、ニューラルネットワークのプログ
ラムの重要な一部である。） 所望の結果を生み出すために選ばれた電圧値を供給す
ることによって、このシナプティックエレメントの抵抗
を調整することが提案されている。しかし、この方法の
実施が困難であることが分かっている。なぜならば、所
望する結果を達成するためにその電圧値を確認すること
は難しい故である。この発明の目的は、メモリエレメン
トの抵抗の目標値への調整を容易にすることである。
この発明は予期されなかった発見に基づくものであ
り、（電圧の大きさに代わって）電圧が供給される時間
を変化させることによって、エレメントの抵抗が目標値
に調整され得る。よってエレメントの抵抗は、最適な電
圧を選択して適切な継続時間（デュレーション）のパル
スを与えることにより、目標値に調整できる。パルスの
持続時間は、10〜1000nsである。なお、そのパルスの極
性は重要事項であり、ある一方の極性において抵抗値の
減少を生じ、また逆の極性はその抵抗値の増加を生じ
る。
本発明は請求項に規定されている。
パルスの持続時間と抵抗値との間の相関関係（コレレ
ーション）を確立することが可能である。このような相
関関係を使用し、目標となる抵抗値は、適切な持続時間
および極性のパルスを適用することによって達成され得
る。しかし、このフォーミング段階の変化は、広く一般
的な応用性を有するような正確な相関関係を確立するこ
とを困難にする。
本発明は、正確な相関関係が獲得可能でない場合にお
いても、メモリエレメントの抵抗を調整するために使用
できるようなパルス幅を許容する好適実施例を含んでい
る。
本発明の好適実施例は、異なる持続時間の数個のパル
スがメモリエレメントに適用される場合の開示を基にし
たものであり、その結果は最も長いパルスによってのみ
確定される。したがって、短いパルスは長いパルスの後
で適用されても、後の短いパルスは顕著な効果を生み出
さない。
この観測の結果は好適なる方法を喚起する。
（ａ） そのエレメントの抵抗が極端に高いかまたは低
すぎるかによって、その適切な極性が選択される。
（ｂ） パルスの連続したものが供給される。抵抗値の
測定はこれらパルスの後に行うほうが都合がよい。この
連続パルスは初期のパルスよりも長い持続時間を有する
後続のパルスも含んでいる。好適には、各パルスの持続
時間はそのプレデセッサ（predecessor）の持続時間よ
りも大きい。
（ｃ） そのエレメントの抵抗がその目標値に近似する
かまたはそれを超過する時に、この連続パルスは終結す
る。
この行程ステップ（ｃ）の完了時において、その完了
として偶然にもその目標値に十分に近似する値になって
もよい。さもないとこの行程はオーバーシュート状態と
なる。
このオーバーシュートは同じ極性による継続によって
は修正できない。しかし次の処理によって、作られるべ
き抵抗値への更なる調整を可能にする。また更なる処理
は、前述の（ａ），（ｂ）および（ｃ）ステップの繰り
返しによって構成され、但し、ステップ（ａ）における
逆極性（リバースポラリティ）の選択を除く。加えて、
パルスの持続時間におけるさらに少量の加算増加が、そ
の結果がどうであれ、小さなオーバーシュートによりス
テップ（ｂ）の期間中において所望により行なわれる。
この処理はまた、逆極性および各々の繰り返しによるパ
ルス持続時間における少量の加算増加を使い、それは所
望する頻度で繰り返され得る。
例えば、パルスの第１の連続において、そのパルスデ
ュレーションは固定的な100nsの増分によって増加され
てもよい。例えば、100ns,200ns,300ns等はその目標値
をオーバーシュートするまで適用される。
次の連続においてその逆極性が使用され、そのパルス
持続時間が10nsの増分で加算される。例えば10ns,20ns,
30ns等のパルス持続時間値が適当であろう。また、更な
るシークエンスが用いられてもよく、各シークエンス
は、そのプレデセッサに対してより短いパルスの増分加
算を有している。ほとんどの場合においては、その目標
値にできるだけ近似するよう10nsの増分が生成される。
本発明は、単一のシナプティックエレメントを表わす
添付の図面を参照する例により次に記述され、このシナ
プティックエレメントは同様の複数のエレメントから成
る１つの層（図示）であるとみなされる。
図中に示されたエレメントは、基板10の上に機械的に
支持されている。多数、例えば104個、但し他の同様な
エレメント（不図示）は、その同じ基板上に支持されて
いる。ここで、その基板が高い電気的抵抗値を有してい
ることが重要な事項である。ガラスシートは適当ではあ
るが、表面が酸化されてSiO2になっているシリコンのシ
ートがより望ましい。その基板10の厚さは、そのデバイ
スを支持できることに関する主要な重要事項ではない。
そのシナプティックエレメントは、１つの金属層（メ
タリックレイア）から成り、通常、符号12で示されてい
る。レイア12は便宜的に50〜100nmの厚さを有し、Crが
最適な金属材料である。ホストマテリアル11、例えば少
量のボロンによりドープされたアモルファスシリコン
は、基板10の上に支持されているが、そのホストマテリ
アルは部分的に重畳（オーバラップ）し、その金属層12
のある部分に電気的に接続されている。このように、レ
イア12は２つの機能的は部位から成り、これらはいわゆ
る、ホストマテリアル11と接続するいわゆる第１の電極
13と外部の電線に接続する第１のコンタクト14が付加さ
れてもよい。
このホストマテリアル11は、インシュレーティング・
マトリクス15により取り囲まれている。第２金属部位16
はこのインシュレーティング・マトリクス15に重畳して
いる。この第２金属部位16は好ましくはバナジュームで
あり、その厚さは40〜70nmである。その好適材料（Ｖ）
に対しての他の材料は、例えば、Co,Ni,Pd,FeおよびMn
があげられ、極めて良好な結果をもたらす。その第２金
属部位16は、１つのキャップ電極17と１つの第２コンタ
クト部位18を含み、それは基板10と機械的に結合されて
いる。このキャップ電極17は、インシュレーティング・
マトリクス15における１つのアパーチャ（開口）を通過
し、そのホストマテリアル11との電気的な結合が図られ
ている。このアパーチャのサイズとロケーションは、そ
の電極17を規定する。このホストマテリアル11には部位
19が在り、この部位はキャップ電極17と第１電極13との
間に位置している。この部位19は、シナプティックエレ
メントを通る電気的流れの通路（パッセジ）においてプ
レドミネート（事前抑止）を行う。フォーミングおよび
プログラミングは恐らくその部位19の特性に影響を与え
るであろう。
使用上、例えばそのエレメントがニューラルネットワ
ークに接続される時に、外部コネクタがコンタクト14と
18に取り付けられ、そのホストマテリアルによって、所
望によりその部位19が外部回路にインコーポレート（合
体）されている。
シナプティックエレメントの１つのアレイを制作する
方法が図面に示されるように、一例として次のように記
述されている。
第１に、エバポレーティブ技術を用い、１つのユニフ
ォーム金属層が基板10の上にデポジットされた。また、
従来の技術を用いてそのユニフォーム層が金属シート12
にエッチングされた。ホストマテリアルは、220〜300゜
におけるプラズマエンハンスト・ケミカルベーパデポジ
ションを用いデポジットされ、好適な60〜150nmの厚さ
の完全な一層を形成した。従来のマスクおよびエッチン
グを用いて、その完全なる層は個別なシナプティックエ
レメント11に分離された。
次に、１つの絶縁層（インシュレーティングレイア）
は、ホスト部位11および第１電極13を含むこの基板の全
面に適用された。不要な絶縁材は従来技術のマスキング
およびエッチング技術の利用することで取り除かれた。
このようにエレメント間の絶縁材は除去された第１コン
タクト14が露出された。また、それぞれのエレメント間
の基板も露出された。
このエッチングの顕著なる特徴は、１つのアパーチャ
（絶縁材中）が各ホスト部位11の頂部に創設されたこと
である。このアパーチャはそのキャップ電極17の正確な
ポジションとサイズを規定する故に重要である。その絶
縁層のエッチングは、正確なアパーチャを提供するため
の便利なる一方法である。
最後に、楕円状を成す第２の金属層がデポジットさ
れ、エッチングされてキャップ電極17および第２コンタ
クト部位18が作られた。この第２金属層はそのキャップ
電極17がそのアパーチャにより正確に規定されるよう
に、その絶縁層中にそのアパーチャをはめ込んだ。第２
金属層のエッチングでこの行程の当該部分を完了し、図
面に示される如くに各エレメントを付与する。
デポジションおよびシェーピングが完了した後には、
「フォーミング」によってシナプティックエレメントの
準備が完了した。フォーミングはそのキャップ電極17へ
300nsの期間に、＋16ボルトの電圧を供給することから
成る。この電圧の適用はそのエレメントの抵抗を喚起
し、１〜2000kΩの範囲内で極めて高い値から低い値に
その値を降下させる。このフォーミング行程は抵抗性の
シナプティックエレメントとして使用できるエレメント
に変化させるが、この抵抗値は目標値に調整されること
が必要であり、これは必要時にその抵抗を制御するため
のプログラミング電圧の適用によって行われ得る。フォ
ーミングパルスがポジティブな極性を有していたことは
興味深いことであり、それはその抵抗の減少を引き起こ
した。フォーミングパルスを適用した後は、ポジティブ
な（＋）電圧はそのエレメントの抵抗を増加させ、ネガ
ティブな（−）電圧はそれを減少させる。すなわち、フ
ォーミング後は極性の作用は逆転される。
ここでフォーミングには、その抵抗を任意の値にして
おくということを明記すべきである。この状況を施すた
めには次の３つの方法がある。
（ａ） その抵抗を低い値に調整するために、長時間、
例えば10μｓに、−3Vのネガティブパルスを供給するこ
と。このように、第１のプログラミングは常に低い初期
値をさらに高い目標値に増加させる必要がある。
（ｂ） その抵抗を高い値に調整するために、長時間、
例えば10μｓに、＋3Vのポジティブパルスを供給するこ
と。このように、第１のプログラミングは常に高い初期
値を低い目標値に減少させる必要がある。
（ｃ） フォーミング後に起こる抵抗の初期値を調整す
るための予備的な動作はとらない。これは、初期のプロ
グラミングにおける抵抗値が任意であり、最初のプログ
ラムのために使うのはどちらの極性であるのかを判定す
るため、その抵抗を測定する必要があることを意味して
いる。
フォーミング行程およびプログラミング行程が適切に
その抵抗を創り出すことが経験的にデモンストレーショ
ンされたと仮定しても、これらの行程がすべからくは理
解され得ない。フォーミングはある材料物質を電極17か
らある部位19に転送すると信じられている。それによ
り、この転送された材料はそのエレメントを通じて１つ
の電気的流れのコンダクションのために１つのアクティ
ブスペシーズとしての役を演ずる。この仮説によれば、
プログラミング電圧はそれらアクティブスペシーズの分
散および／または集中に影響を与え、それによってその
エレメントの抵抗が作用される。この説明がどうであろ
うとも、この発明によるパルスの適用によって、そのエ
レメントの抵抗を目標値に調整することが経験的に観察
されている。
この仕様においては、各電圧は電極17と電極13とにゼ
ロレファレンスとして適用されたものが規定されてい
る。また、フォーミングは＋16Vで達成された。
以下に示された表1,2,3および４は、前述の３つのシ
ナプティックエレメント上のベアリングな持続時間のパ
ルスによって生成される作用効果を表わした表である。
すべての場合において、処理（ａ）が付加されている、
すなわち、フォーミング後、プログラミングがその抵抗
値を増加するように要求されたことにより、その抵抗は
低い値に調整された。
表１のパルス４は100nsの持続時間を有し、それは、5
6.2kΩの抵抗を与えた。パルス２はパルス４に先行し、
このパルス２の持続時間は20nsであり、またそれは10k
Ωの抵抗を与えた。もし仮に、パルス４の後に20nsの１
パルスが適用されたならば、その抵抗値は56.2kΩのま
まに留まったであろう。すなわち、より短いパルスは作
用しない。また、表１のパルス７は1000nsの持続時間を
有し、それは660kΩの抵抗を与える結果となったことも
明記されよう。もし仮に、1000nsの１パルスがフォーミ
ングの直後に適用されたならば、すなわち、パルス１〜
６が省略された場合、その結果は660kΩのままであった
であろう。このことは、最長のパルスの持続時間のみが
重大な意味を持つことを強調している。より短いパルス
は、例えそれが以前または以後に適用されたとしても、
その作用効果は小さいか皆無である。
もし仮に、表1,2および３に与えられた図が信頼でき
る相関関係を構成すれば、どんな目標値を生成すること
が必要とされたパルスの持続時間も選択され適用され得
たことを強調する。しかし、信頼に足るような相関関係
を確立することは非常に難しいので、図４に描かれた代
わりの技術が所望される。
表４は、200kΩの目標値に（対する）初期の低い抵抗
値を増加させるための処理を表している。
パルス１〜４は、その抵抗を増加させるためにポジテ
ィブな極性を使用している。パルス３の後は、その抵抗
が185kΩにおいて極めて低い値であるので、230kΩにお
いて極めて高い抵抗値をつくるパルス４が適用される。
そして、極性は反転し、より短いパルスがその抵抗を減
少させるために適用される。パルス９の後はその抵抗値
は198kΩとなり、2kΩの誤差は許容できる範囲であると
みなされる。もし仮に、更なる精度が要求されれば、そ
の極性は反転され（すなわち、ポジティブに戻り）そし
て、幾分短か目の増分加算が適用される。
フロントページの続き (72)発明者 ローズ、マービン・ジョン イギリス国、スコットランド、ディーデ ィー８・３ティーピー、アンガス、フォ ーファー、エスキル、キングスブリッジ （番地なし) (72)発明者 ハジト、ジャノス イギリス国、スコットランド、イーエイ チ16・６ジェイエス、エジンバラ、リバ ートン・ガーデンス 36 (72)発明者 オウエン、アラン・アーネスト イギリス国、スコットランド、イーエイ チ10・５イーアール、エジンバラ、モー ニングサイド・プレイス 22 (72)発明者 オスボーン、イアン・スチュアート イギリス国、スコットランド、ディーデ ィー８・３ティーピー、ダンディー、ロ チー、バーンサイド・ストリート 49 (72)発明者 スネル、アンソニー・ジェームス イギリス国、イーエイチ26・８ピーエ ー、ミッドロシアン、ペニクウイク、エ スクミル・ロード 10エー (56)参考文献 ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥ ＲＳ．ｖｏｌ．24，ｎｏ．19，15 Ｓｅ ｐｔｅｍｂｅｒ 1988，ＥＮＡＧＥ Ｇ Ｂ ｐｐ．1231−1232 (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/60

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】抵抗性メモリエレメントにおけるエレメン
    トの抵抗を目標値に調整する方法であり、 ２つの金属電極の間に配設された抵抗層から構成され、
    前記抵抗層が電流の伝導に実質的に寄与しかつ前記抵抗
    層の抵抗を調整する活性金属種を含むホストマテリアル
    から形成される前記抵抗性エレメントにおいて、 活性金属種の作用が過去に加えられたパルスの最大持続
    時間によって決まることに着目して、 （ａ）同類または同じエレメントの何れかに加えられた
    パルスの持続時間と、前記持続時間のパルスが加えられ
    た後の前記エレメントの抵抗との間の相関関係を確立す
    ることと、 （ｂ）目標値を生成するために最適なパルスの持続時間
    を決定するため前記相関関係を利用することと、 （ｃ）前記目標値を生成するための前記相関関係によっ
    て規定されたその持続時間のパルスを加えることとを備
    えた抵抗を目標値に調整する方法。
  2. 【請求項２】抵抗性エレメントの抵抗を目標値に調整す
    る方法は、 ２つの金属電極の間に配設された抵抗層から構成され、
    前記抵抗層が電流の伝導の主たる部分に実質的に寄与し
    かつ前記抵抗層の抵抗を調整する活性金属種を含むホス
    トマテリアルから形成される抵抗性エレメントにおい
    て、 所望の目標値に向かって前記抵抗値を前記目標値に合致
    するように変動するのに適した極性を選択し、前記極性
    の複数パルスを前記エレメントに加え、前記エレメント
    の抵抗が前記目標値の方向に変動され、前記エレメント
    の抵抗が前記目標値を行き過ぎ（オーバーシュート）す
    るか、または前記目標値に等しくなる時に前記パルスを
    加えることが完了されることを特徴とする方法。
  3. 【請求項３】前記の複数パルスは、前記パルスの各々の
    持続時間がその直前のパルスの持続時間より大きいシー
    ケンスを構成することを特徴とする、請求項２に記載の
    方法。
  4. 【請求項４】前記パルスは、同じ極性および実質的に同
    じ電圧を有するが、持続時間を異ならせたものであるこ
    とを特徴とする、請求項２または請求項３のいずれかに
    記載の方法。
  5. 【請求項５】最初の極性における第１の処理の次には、
    逆極性における第２の処理が続いてあり、 前記第２の処理は、前記第１の処理の場合よりも小さい
    持続時間の増分を利用し、 前記第２の処理では、前記第１の処理よりも目標値によ
    り近くなるように、前記抵抗が前記第２の処理では徐々
    に変動がされることを特徴とする、請求項２〜４のいず
    れか１つに記載の方法。
  6. 【請求項６】前記抵抗性エレメントは、２つの金属電極
    の間に配置された抵抗層から構成され、 前記活性金属種が前記ホストマテリアル内に微分子また
    は原子のオーダーの大きさで分散されていることを特徴
    とする、請求項１ないし５のいずれか１つに記載の方
    法。
  7. 【請求項７】前記活性金属種は、１つの金属が前記ホス
    トマテリアル中に微粒子または原子ほど小さい形で分散
    されていることを特徴とする請求項６に記載の方法。
  8. 【請求項８】前記活性金属種は、１つの電極と同じ金属
    で形成されていることを特徴とする、請求項６に記載の
    方法。
  9. 【請求項９】前記ホストマテリアルは、アモルファスシ
    リコンまたはドープされたアモルファスシリコンであ
    り、 １つの電極および前記活性金属種は、V,Co,Ni,Pd,Feお
    よびMnから選択されることを特徴とする、請求項８に記
    載の方法。
JP50756293A 1991-10-22 1992-10-20 レジスティブメモリ・エレメント Expired - Fee Related JP3256233B2 (ja)

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Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT235863Y1 (it) * 1995-05-19 2000-07-18 Skf Ind Spa Dispositivo di rilevamento della velocita' di rotazione con sensorestaccabile.
US5737262A (en) * 1996-08-08 1998-04-07 Micron Technology, Inc. Method and apparatus for avoiding back-to-back data rewrites to a memory array
US5761110A (en) * 1996-12-23 1998-06-02 Lsi Logic Corporation Memory cell capable of storing more than two logic states by using programmable resistances
US6487106B1 (en) 1999-01-12 2002-11-26 Arizona Board Of Regents Programmable microelectronic devices and method of forming and programming same
US6825489B2 (en) 2001-04-06 2004-11-30 Axon Technologies Corporation Microelectronic device, structure, and system, including a memory structure having a variable programmable property and method of forming the same
US6635914B2 (en) 2000-09-08 2003-10-21 Axon Technologies Corp. Microelectronic programmable device and methods of forming and programming the same
US7675766B2 (en) * 2000-02-11 2010-03-09 Axon Technologies Corporation Microelectric programmable device and methods of forming and programming the same
WO2003028098A2 (en) * 2001-09-26 2003-04-03 Axon Technologies Corporation Programmable chip-to-substrate interconnect structure and device and method of forming same
US6683322B2 (en) 2002-03-01 2004-01-27 Hewlett-Packard Development Company, L.P. Flexible hybrid memory element
US7326979B2 (en) * 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
US6813177B2 (en) * 2002-12-13 2004-11-02 Ovoynx, Inc. Method and system to store information
US7800932B2 (en) * 2005-09-28 2010-09-21 Sandisk 3D Llc Memory cell comprising switchable semiconductor memory element with trimmable resistance
US7106120B1 (en) 2003-07-22 2006-09-12 Sharp Laboratories Of America, Inc. PCMO resistor trimmer
US6987689B2 (en) * 2003-08-20 2006-01-17 International Business Machines Corporation Non-volatile multi-stable memory device and methods of making and using the same
US7084691B2 (en) * 2004-07-21 2006-08-01 Sharp Laboratories Of America, Inc. Mono-polarity switchable PCMO resistor trimmer
US7233520B2 (en) 2005-07-08 2007-06-19 Micron Technology, Inc. Process for erasing chalcogenide variable resistance memory bits
US7426128B2 (en) * 2005-07-11 2008-09-16 Sandisk 3D Llc Switchable resistive memory with opposite polarity write pulses
US7362604B2 (en) * 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
US7345907B2 (en) 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US20070007579A1 (en) * 2005-07-11 2007-01-11 Matrix Semiconductor, Inc. Memory cell comprising a thin film three-terminal switching device having a metal source and /or drain region
JP2009502962A (ja) * 2005-07-29 2009-01-29 ザ ジェネラル ホスピタル コーポレイション 皮膚損傷を軽減するための方法、及び組成物
US7295462B2 (en) * 2005-12-12 2007-11-13 Micron Technology, Inc. Method and apparatus processing variable resistance memory cell write operation
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
US7450414B2 (en) * 2006-07-31 2008-11-11 Sandisk 3D Llc Method for using a mixed-use memory array
US20080023790A1 (en) * 2006-07-31 2008-01-31 Scheuerlein Roy E Mixed-use memory array
US7542337B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
US7486537B2 (en) * 2006-07-31 2009-02-03 Sandisk 3D Llc Method for using a mixed-use memory array with different data states
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US10134985B2 (en) * 2006-10-20 2018-11-20 The Regents Of The University Of Michigan Non-volatile solid state resistive switching devices
US7718533B2 (en) * 2007-05-08 2010-05-18 Micron Technology, Inc. Inverted variable resistance memory cell and method of making the same
US8071972B2 (en) 2008-10-20 2011-12-06 The Regents Of The University Of Michigan Silicon based nanoscale crossbar memory
US8447714B2 (en) 2009-05-21 2013-05-21 International Business Machines Corporation System for electronic learning synapse with spike-timing dependent plasticity using phase change memory
US8250010B2 (en) * 2009-05-21 2012-08-21 International Business Machines Corporation Electronic learning synapse with spike-timing dependent plasticity using unipolar memory-switching elements
US8233309B2 (en) * 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell
US8213243B2 (en) 2009-12-15 2012-07-03 Sandisk 3D Llc Program cycle skip
US8223525B2 (en) 2009-12-15 2012-07-17 Sandisk 3D Llc Page register outside array and sense amplifier interface
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9012307B2 (en) 2010-07-13 2015-04-21 Crossbar, Inc. Two terminal resistive switching device structure and method of fabricating
WO2011156787A2 (en) 2010-06-11 2011-12-15 Crossbar, Inc. Pillar structure for memory device and method
US8441835B2 (en) 2010-06-11 2013-05-14 Crossbar, Inc. Interface control for improved switching in RRAM
US8374018B2 (en) 2010-07-09 2013-02-12 Crossbar, Inc. Resistive memory using SiGe material
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8947908B2 (en) 2010-11-04 2015-02-03 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8467227B1 (en) 2010-11-04 2013-06-18 Crossbar, Inc. Hetero resistive switching material layer in RRAM device and method
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8404553B2 (en) 2010-08-23 2013-03-26 Crossbar, Inc. Disturb-resistant non-volatile memory device and method
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US8889521B1 (en) 2012-09-14 2014-11-18 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
US8391049B2 (en) 2010-09-29 2013-03-05 Crossbar, Inc. Resistor structure for a non-volatile memory device and method
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
US8088688B1 (en) 2010-11-05 2012-01-03 Crossbar, Inc. p+ polysilicon material on aluminum for non-volatile memory device and method
US8930174B2 (en) 2010-12-28 2015-01-06 Crossbar, Inc. Modeling technique for resistive random access memory (RRAM) cells
US8815696B1 (en) 2010-12-31 2014-08-26 Crossbar, Inc. Disturb-resistant non-volatile memory device using via-fill and etchback technique
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9153623B1 (en) 2010-12-31 2015-10-06 Crossbar, Inc. Thin film transistor steering element for a non-volatile memory device
US9053766B2 (en) 2011-03-03 2015-06-09 Sandisk 3D, Llc Three dimensional memory system with intelligent select circuit
US8374051B2 (en) 2011-03-03 2013-02-12 Sandisk 3D Llc Three dimensional memory system with column pipeline
US8553476B2 (en) 2011-03-03 2013-10-08 Sandisk 3D Llc Three dimensional memory system with page of data across word lines
JP5439420B2 (ja) * 2011-03-22 2014-03-12 株式会社東芝 記憶装置
US8699293B2 (en) 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US8450710B2 (en) 2011-05-27 2013-05-28 Crossbar, Inc. Low temperature p+ silicon junction material for a non-volatile memory device
US8394670B2 (en) 2011-05-31 2013-03-12 Crossbar, Inc. Vertical diodes for non-volatile memory device
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8659929B2 (en) 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
CN103828047A (zh) 2011-07-22 2014-05-28 科洛斯巴股份有限公司 用于非易失性存储器装置的p+硅锗材料的种子层及方法
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8674724B2 (en) 2011-07-29 2014-03-18 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US8716098B1 (en) 2012-03-09 2014-05-06 Crossbar, Inc. Selective removal method and structure of silver in resistive switching device for a non-volatile memory device
US9087576B1 (en) 2012-03-29 2015-07-21 Crossbar, Inc. Low temperature fabrication method for a three-dimensional memory device and structure
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US8946673B1 (en) 2012-08-24 2015-02-03 Crossbar, Inc. Resistive switching device structure with improved data retention for non-volatile memory device and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US11068620B2 (en) 2012-11-09 2021-07-20 Crossbar, Inc. Secure circuit integrated with memory layer
US8982647B2 (en) 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
US9412790B1 (en) 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US9112145B1 (en) 2013-01-31 2015-08-18 Crossbar, Inc. Rectified switching of two-terminal memory via real time filament formation
US9324942B1 (en) 2013-01-31 2016-04-26 Crossbar, Inc. Resistive memory cell with solid state diode
US8934280B1 (en) 2013-02-06 2015-01-13 Crossbar, Inc. Capacitive discharge programming for two-terminal memory cells
US8947972B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Dynamic address grouping for parallel programming in non-volatile memory
US8947944B2 (en) 2013-03-15 2015-02-03 Sandisk 3D Llc Program cycle skip evaluation before write operations in non-volatile memory
US9711225B2 (en) 2013-10-16 2017-07-18 Sandisk Technologies Llc Regrouping and skipping cycles in non-volatile memory
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US10032489B1 (en) 2017-03-15 2018-07-24 Sandisk Technologies Llc Sensing amplifier to detect the memory cell current transition
US10840174B2 (en) 2017-04-12 2020-11-17 Samsung Electronics Co., Ltd. Metallic synapses for neuromorphic and evolvable hardware

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4876668A (en) * 1985-07-31 1989-10-24 California Institute Of Technology Thin film memory matrix using amorphous and high resistive layers
US4931763A (en) * 1988-02-16 1990-06-05 California Institute Of Technology Memory switches based on metal oxide thin films
US5033020A (en) * 1989-02-08 1991-07-16 Grumman Aerospace Corporation Optically controlled information processing system
US5335219A (en) * 1991-01-18 1994-08-02 Ovshinsky Stanford R Homogeneous composition of microcrystalline semiconductor material, semiconductor devices and directly overwritable memory elements fabricated therefrom, and arrays fabricated from the memory elements
US5414271A (en) * 1991-01-18 1995-05-09 Energy Conversion Devices, Inc. Electrically erasable memory elements having improved set resistance stability
US5406509A (en) * 1991-01-18 1995-04-11 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ．ｖｏｌ．２４，ｎｏ．１９，１５ Ｓｅｐｔｅｍｂｅｒ １９８８，ＥＮＡＧＥ ＧＢ ｐｐ．１２３１−１２３２

Also Published As

Publication number Publication date
DE69224993D1 (de) 1998-05-07
EP0610278B1 (en) 1998-04-01
EP0610278A1 (en) 1994-08-17
JPH07503332A (ja) 1995-04-06
WO1993008575A1 (en) 1993-04-29
US5541869A (en) 1996-07-30
GB9122362D0 (en) 1991-12-04

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