JP3252397B2 - Wiring formation method - Google Patents

Wiring formation method

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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の製造工程
などに用いられて有用な配線形成方法に関し、特にチタ
ン(Ti)系材料層からなるバリヤメタルを有するコン
タクト部において、いわゆるアルミ・スパイクに対する
耐性の向上を図った配線形成方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a wiring which is useful in a manufacturing process of a semiconductor device and the like, and particularly to a method for forming a so-called aluminum spike in a contact portion having a barrier metal made of a titanium (Ti) material layer. The present invention relates to a method for forming a wiring with improved resistance.

【0002】[0002]

【従来の技術】半導体装置の高密度化に伴って配線パタ
ーンの微細化が図られるに伴って、配線の接合が一段と
浅くなり、またコンタクトホールが一段と微細化されて
くると、拡散層へのアルミニウム(Al)の溶出やコン
タクトホール中における電極配線材料からのシリコン
(Si)の析出等により接合の破壊や劣化、あるいはコ
ンタクト抵抗の増大等の不良が起こり易くなる。そのた
め、電極配線材料とSi基板との間の合金化反応やSi
の析出を防止する目的で、両者の間にバリヤメタルを設
けることが一般化している。このバリヤメタルは、通
常、遷移金属又はその窒化物、炭化物、酸窒化物、ホウ
化物等の遷移金属化合物の他、高融点金属シリサイド、
合金等で形成される。その構成も単層のみならず、複数
の種類の膜が組み合わせられる場合も多い。この種のも
のとして、基板側からAl系材料層側へ向けて順にTi
層とTiN層とが積層されてなる2層構造のバリヤメタ
ル(Ti/TiN系)がある。
2. Description of the Related Art As the wiring pattern becomes finer with the increase in the density of semiconductor devices, the junction of the wiring becomes shallower and the contact hole becomes finer. Due to elution of aluminum (Al) or precipitation of silicon (Si) from the electrode wiring material in the contact hole, defects such as breakage or deterioration of the junction or increase in contact resistance are likely to occur. Therefore, alloying reaction between the electrode wiring material and the Si substrate,
It is common to provide a barrier metal between the two for the purpose of preventing the precipitation of the metal. This barrier metal is usually a transition metal or a nitride thereof, a carbide, an oxynitride, a transition metal compound such as a boride, a refractory metal silicide,
It is formed of an alloy or the like. The structure is not limited to a single layer, and a plurality of types of films are often combined. As this kind, Ti is sequentially arranged from the substrate side to the Al-based material layer side.
There is a barrier metal (Ti / TiN-based) having a two-layer structure in which a layer and a TiN layer are stacked.

【0003】Ti層は、酸素に対して高い親和力を有す
るため不純物拡散層の表面に形成されている自然酸化膜
を還元する作用があり、低抵抗のオーミック・コンタク
トを安定化させるコンタクト材料であるが、単独ではバ
リアメタルとしての機能を十分に果たし得ない。それ
は、Si基板とAl系材料層との間にTi層が単独で介
在されていても、SiとTiの反応及びTiとAlの反
応の両方が進行するため、Si基板へのAlの突き抜
け、すなわちアルミ・スパイクの発生が防止できないか
らである。
Since the Ti layer has a high affinity for oxygen, it has a function of reducing a natural oxide film formed on the surface of the impurity diffusion layer, and is a contact material for stabilizing a low-resistance ohmic contact. However, the function alone cannot sufficiently function as a barrier metal. That is, even if a Ti layer is solely interposed between the Si substrate and the Al-based material layer, both the reaction between Si and Ti and the reaction between Ti and Al proceed, so that Al penetrates the Si substrate, That is, the occurrence of aluminum spikes cannot be prevented.

【0004】一方、TiN層は、熱力学的にSiに対し
て安定でありTi層よりはバリヤ性は高いが、特にp型
Siに対するコンタクト抵抗が高いという問題がある。
また、真空薄膜形成技術により成膜される際の結晶粒径
が200Å前後であり、しかも柱状構造を有しているた
め、熱処理を経るとAlが粒界を拡散し、アルミ・スパ
イクを十分に防止できない。また、Si基板上へ直接に
形成された場合には、膜中に不純物として取り込まれた
酸素が該Si基板との界面に偏析する傾向があるため、
単独では常に低抵抗なオーミック・コンタクトを形成す
ることは困難である。
On the other hand, the TiN layer is thermodynamically stable to Si and has a higher barrier property than the Ti layer, but has a problem that the contact resistance to p-type Si is particularly high.
In addition, since the crystal grain size when the film is formed by the vacuum thin film forming technique is about 200 ° and has a columnar structure, Al diffuses at the grain boundary after the heat treatment to sufficiently remove aluminum spikes. It cannot be prevented. Further, when formed directly on a Si substrate, oxygen taken in as an impurity in the film tends to segregate at the interface with the Si substrate,
It is difficult to always form a low-resistance ohmic contact by itself.

【0005】そこで、Si基板上にまずTi層を形成
し、続いてTiN層を積層することが行われている。
Therefore, a Ti layer is first formed on a Si substrate, and then a TiN layer is laminated.

【0006】[0006]

【0004】また、バリヤ性をより一層向上させるた
め、TiN層の成膜時に酸素を導入してTiON層とし
た2層構造のバリヤメタル(Ti/TiON系)も提案
されている。これは、TiNの粒界に酸素を偏析させる
ことにより、Alの粒界拡散を防止するようにしたもの
である。
In order to further improve the barrier properties, a two-layer barrier metal (Ti / TiON) has been proposed in which a TiON layer is formed by introducing oxygen during the formation of a TiN layer. This is to prevent the diffusion of Al at the grain boundary by segregating oxygen at the grain boundary of TiN.

【0007】[0007]

【発明が解決しようとする課題】TiON層を用いた場
合には、バリヤ性は向上するものの、次のような問題点
が新たに生じてしまう。
When the TiON layer is used, although the barrier property is improved, the following problems newly arise.

【0008】第一の問題点は、酸素を含まないTiN層
に比べてシート抵抗が3倍以上も増大してしまうことで
ある。
The first problem is that the sheet resistance increases more than three times as compared with the TiN layer containing no oxygen.

【0009】第二の問題点は、TiN層を使用した場合
と比べてアフタコロージョンが発生し易くなることであ
る。Al系材料層及びバリヤメタルのドライエッチング
用ガスとしては、通常BCl3 等の塩素系ガスが使用さ
れるが、このガスがTiON層中の酸素と反応してCl
2 を発生させるからである。アフタコロージョンには、
このような化学的な要因の他に構造的な要因もある。す
なわち、TiON層は、表面のモホロジーが粗くTiN
層と比べてAl系材料層との濡れ性に劣るので、Al系
材料層との界面に残留塩素を滞留させる場を提供し易い
からである。
A second problem is that after-corrosion is more likely to occur than in the case where a TiN layer is used. As a gas for dry etching of the Al-based material layer and the barrier metal, a chlorine-based gas such as BCl 3 is usually used, and this gas reacts with oxygen in the TiON layer to form Cl 2 gas.
This is because 2 is generated. After-corrosion
Besides these chemical factors, there are also structural factors. That is, the TiON layer has a rough surface morphology and a TiN layer.
This is because the wettability with the Al-based material layer is inferior to that of the Al-based material layer, so that it is easy to provide a place for retaining residual chlorine at the interface with the Al-based material layer.

【0010】第三の問題点は、ステップ・カバレッジ
(段差被覆性)の劣化である。高集積化された半導体装
置においては、下層配線と上層配線の接続を図るために
層間絶縁膜に開口される接続孔の開口径も微細化し、ア
スペクト比が1を越えるようになってきている。しか
し、TiON層は、前述のように表面のモホロジーが粗
く、Al系材料との濡れ性や反応性に劣るため、スパッ
タリングによりAl系材料を被着させても接続孔は均一
に埋め込まれず鬆(す)が発生し易い。
[0010] The third problem is the deterioration of step coverage (step coverage). In a highly integrated semiconductor device, the diameter of a connection hole formed in an interlayer insulating film has been reduced in order to connect a lower wiring and an upper wiring, and the aspect ratio has become more than one. However, the TiON layer has a rough surface morphology as described above, and is poor in wettability and reactivity with an Al-based material. Is easy to occur.

【0011】このように、従来の技術では、低抵抗性、
高いバリヤ性、優れたステップ・カバレッジ等の要求を
同時に満足し得るコンタクト形成を行うことが困難であ
る。そこで、本発明は、これらの要求を同時に満足し得
る配線形成方法を提供することを目的とする。
As described above, in the conventional technology, low resistance,
It is difficult to form a contact that simultaneously satisfies the requirements of high barrier properties and excellent step coverage. Accordingly, an object of the present invention is to provide a wiring forming method that can simultaneously satisfy these requirements.

【0012】[0012]

【課題を解決するための手段】本発明は、上述の目的を
達成するため、基板上の絶縁膜に開口された接続孔上
に、チタン層、窒化チタン層、アルミニウム系材料層が
順次形成された配線の形成方法において、上記接続孔の
下層側にチタン層を形成する工程と、上記チタン層の上
層側に窒化チタン層を形成する工程と、少なくとも上記
接続孔の底部及び側壁部に形成された上記窒化チタン層
に窒素をイオン注入することにより非晶質化された窒化
チタン層を形成する工程と、少なくとも上記接続孔を充
填するようにアルミニウム系材料層を形成する工程とを
有するようにしたものである。
SUMMARY OF THE INVENTION In order to achieve the above-mentioned object, the present invention provides a semiconductor device having a contact hole formed in an insulating film on a substrate.
The titanium layer, titanium nitride layer, and aluminum-based material layer
A step of forming a titanium layer on a lower layer side of the connection hole, a step of forming a titanium nitride layer on an upper layer side of the titanium layer, Forming an amorphous titanium nitride layer by ion-implanting nitrogen into the titanium nitride layer formed on the bottom and side walls; and forming an aluminum-based material layer to fill at least the connection hole. And a step of performing

【0013】[0013]

【作用】窒化チタン層に窒素をイオン注入することによ
り非晶質化された窒化チタン層が形成されることによ
り、アルミ・スパイクに対するバリヤ性が向上し、しか
も表面モホロジーの劣化やアフタコロージョンの助長等
が抑えられる。
[Function] By forming an amorphous titanium nitride layer by ion-implanting nitrogen into the titanium nitride layer, the barrier property against aluminum spikes is improved, and the surface morphology is degraded and after-corrosion is promoted. Etc. are suppressed.

【0014】窒化チタン層の非晶質化は、注入エネルギ
ー、ドース量等の条件を適宜設定することにより、薄い
窒化チタン層を制御性良く所望の非晶質化が図られる。
The desired amorphization of the thin titanium nitride layer can be achieved with good controllability by appropriately setting conditions such as implantation energy and dose amount.

【0015】[0015]

【実施例】以下、本発明の好適な実施例について説明す
る。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below.

【0016】本実施例は、本願をMOSトランジスタの
ソース/ドレイン領域におけるコンタクト形成に適用
し、TiN層にN2 をイオン注入することにより非晶質
化した例である。このプロセスを、図1(a)乃至
(c)を参照しながら説明する。
This embodiment is an example in which the present invention is applied to the formation of a contact in the source / drain region of a MOS transistor, and is made amorphous by ion-implanting N 2 into a TiN layer. This process will be described with reference to FIGS.

【0017】まず、図1(a)に示されるように、Si
基板1上に例えばLOCOS法によりフィールド酸化膜
2を形成し、該フィールド酸化膜2により規定される素
子形成領域に酸化シリコン等からなるゲート酸化膜3を
介してDOPOS等からなるゲート電極4を形成する。
First, as shown in FIG.
A field oxide film 2 is formed on a substrate 1 by, for example, a LOCOS method, and a gate electrode 4 made of DOPOS or the like is formed in a device formation region defined by the field oxide film 2 via a gate oxide film 3 made of silicon oxide or the like. I do.

【0018】次に、ゲート電極4をマスクとしてソース
/ドレイン領域5を形成するための1回目のイオン注入
を行った後、CVD法及びRIE等により常法にしたが
って酸化シリコン等からなるサイドウォール6を形成す
る。この後、ゲート電極4及びサイドウォール6とをマ
スクとしてソース/ドレイン領域5の一部において不純
物濃度を高めるための2回目のイオン注入を行い、LD
D構造を形成する。さらに、基体の全面に、例えばCV
Dにより酸化シリコン等を堆積させて層間絶縁膜7を形
成し、続いて層間絶縁膜7をパターニングしてソース/
ドレイン領域5に臨むコンタクト・ホール8を開口す
る。
Next, after the first ion implantation for forming the source / drain regions 5 using the gate electrode 4 as a mask, sidewalls 6 made of silicon oxide or the like are formed by a conventional method such as CVD and RIE. To form Thereafter, a second ion implantation for increasing the impurity concentration in a part of the source / drain region 5 is performed using the gate electrode 4 and the sidewall 6 as a mask, and the LD
Form a D structure. Further, for example, CV
D to form an interlayer insulating film 7 by depositing silicon oxide or the like, and then pattern the interlayer insulating film 7 to
A contact hole 8 facing the drain region 5 is opened.

【0019】続いて、Ti/TiN系の2層構造のバリ
ヤメタルを形成する。まず、下層側のTi層9は、一例
としてAr流量50SCCM、ガス圧0.47Pa
(3.5mTorr)、DCスパッタ・パワー4kW、
基板温度300℃の条件でスパッタリングを行うことに
より、約300・の厚さに形成した。また、上層側のT
iN層10は、一例としてN2 流量50SCCM、ガス
圧0.47Pa(3.5mTorr)、DCスパッタ・
パワー6kW、基板温度300℃の条件で反応性スパッ
タリングを行うことにより約700Åの厚さに形成す
る。
Subsequently, a barrier metal having a two-layer structure of Ti / TiN system is formed. First, the lower Ti layer 9 has an Ar flow rate of 50 SCCM and a gas pressure of 0.47 Pa as an example.
(3.5 mTorr), DC sputter power 4 kW,
By sputtering at a substrate temperature of 300 ° C., a thickness of about 300 · was formed. In addition, T
As an example, the iN layer 10 has a N 2 flow rate of 50 SCCM, a gas pressure of 0.47 Pa (3.5 mTorr), and DC sputtering.
Reactive sputtering is performed at a power of 6 kW and a substrate temperature of 300 ° C. to form a film having a thickness of about 700 °.

【0020】次に、一例として注入エネルギー50ke
V、ドース量5×1015atom/cm2 の条件にてN
2 のイオン注入を基体の全面に行い、図1(b)に示す
ように、TiN層10を非晶質化TiN層9aに変化さ
せた。
Next, as an example, the implantation energy is 50 ke.
V, N under the condition of dose amount 5 × 10 15 atom / cm 2
The ion implantation of No. 2 was performed on the entire surface of the substrate, and as shown in FIG. 1B, the TiN layer 10 was changed to an amorphous TiN layer 9a.

【0021】さらに、スパッタリングによりAl−1%
Si層を約4000Åの厚さに成膜する。スパッタリン
グ条件は、一例としてAr流量100SCCM、ガス圧
0.47Pa(3.5mTorr)、DCスパッタ・パ
ワー22.7kW、基板温度200℃とする。このと
き、基体の全面はAl−1%Si層に被覆され、コンタ
クト・ホール8の内部も鬆を発生することなく均一に埋
め込むことができる。
Further, Al-1% by sputtering
A Si layer is formed to a thickness of about 4000 °. The sputtering conditions are, for example, an Ar flow rate of 100 SCCM, a gas pressure of 0.47 Pa (3.5 mTorr), a DC sputtering power of 22.7 kW, and a substrate temperature of 200 ° C. At this time, the entire surface of the base is covered with the Al-1% Si layer, and the inside of the contact hole 8 can be evenly buried without generating voids.

【0022】最後に、BCl3 /Cl2 系等の塩素系混
合ガスを使用してドライエッチングを行うことにより、
Al−1%Si層、非晶質化TiN層10a及びTi層
9を同時にパターニングし、図1(c)に示されるよう
にAl系配線パターン11を形成した。このドライエッ
チングの終了後には、2層構造のバリヤメタルの上層側
にTiON層を用いた場合ほど顕著なアフタコロージョ
ンは観察されなかった。
Finally, dry etching is performed using a chlorine-based mixed gas such as a BCl 3 / Cl 2 system,
The Al-1% Si layer, the amorphized TiN layer 10a, and the Ti layer 9 were simultaneously patterned to form an Al-based wiring pattern 11 as shown in FIG. After the completion of the dry etching, remarkable after-corrosion was not observed as in the case of using the TiON layer on the upper layer side of the barrier metal having the two-layer structure.

【0023】上述のような工程を経て形成したMOSト
ランジスタにおける非晶質化TiN層10aのバリヤ性
を確認するため、所定の温度にて30分間保持したMO
Sトランジスタのゲート電極に−5.5Vの電圧を印加
して接合リーク電流を測定した。この結果、MOSトラ
ンジスタは、600℃でアニールを行った後にも何ら接
合リーク電流の増大を示さなかった。このことは、60
0℃においても非晶質化TiN層10aがAlと反応せ
ずに有効なバリヤメタルとして機能し、ソース/ドレイ
ン領域5へのAlの突き抜けが防止されていることを意
味している。
In order to confirm the barrier property of the amorphized TiN layer 10a in the MOS transistor formed through the above-described steps, the MO was held at a predetermined temperature for 30 minutes.
The junction leak current was measured by applying a voltage of -5.5 V to the gate electrode of the S transistor. As a result, the MOS transistor did not show any increase in junction leak current even after annealing at 600 ° C. This means that 60
Even at 0 ° C., the amorphized TiN layer 10a functions as an effective barrier metal without reacting with Al, which means that penetration of Al into the source / drain regions 5 is prevented.

【0024】ところで、本発明は上述の実施例に何ら限
定されるものではなく、例えば上記TiN層10を非晶
質化するためのイオン注入は、基体の全面について行わ
ずに例えば適当なマスクを介してコンタクト部の近傍に
おいてのみ行うようにしてもよい。
By the way, the present invention is not limited to the above-mentioned embodiment. For example, the ion implantation for amorphizing the TiN layer 10 is not performed on the entire surface of the substrate, but by using a suitable mask, for example. It may be performed only in the vicinity of the contact portion via the contact.

【0025】[0025]

【発明の効果】上述したように、本発明方法を適用する
ことにより低抵抗であり、バリヤ性、段差被覆性に優れ
るコンタクト形成を行うことができる。したがって、本
発明は微細なデザイン・ルールに基づく高集積度及び高
性能を要求される半導体装置の製造に好適である。
As described above, by applying the method of the present invention, it is possible to form a contact having low resistance, excellent barrier properties and excellent step coverage. Therefore, the present invention is suitable for manufacturing a semiconductor device that requires high integration and high performance based on a fine design rule.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明をMOSトランジスタの製造に適用した
一例をその工程順にしたがって示す概略断面図であり、
(a)はコンタクト・ホールの形成された層間絶縁膜を
被覆してTi層とTiN層からなる2層構造のバリヤメ
タルが積層された状態、(b)はイオン注入により上記
TiN層が非晶質化された状態、(c)はAl系配線パ
ターンが形成された状態をそれぞれ示す。
FIG. 1 is a schematic sectional view showing an example in which the present invention is applied to the manufacture of a MOS transistor in the order of steps,
(A) is a state in which a two-layered barrier metal composed of a Ti layer and a TiN layer is laminated by covering an interlayer insulating film in which a contact hole is formed, and (b) is a state in which the TiN layer is amorphous by ion implantation. (C) shows a state in which an Al-based wiring pattern is formed.

【符号の説明】[Explanation of symbols]

1 Si基板、 4 ゲート電極、 5 ソース/ドレ
イン領域、 7 層間絶縁膜、 8 コンタクト・ホー
ル、 9 Ti層、 10 TiN層、 10a 非晶
質化TiN層、 11 Al系配線パターン
Reference Signs List 1 Si substrate, 4 Gate electrode, 5 Source / drain region, 7 Interlayer insulating film, 8 Contact hole, 9 Ti layer, 10 TiN layer, 10a Amorphized TiN layer, 11 Al-based wiring pattern

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/3213 H01L 21/768 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3205 H01L 21/3213 H01L 21/768

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板上の絶縁膜に開口された接続孔上
に、チタン層、窒化チタン層、アルミニウム系材料層が
順次形成された配線の形成方法において、 上記接続孔の 下層側にチタン層を形成する工程と、 上記チタン層の上層側に窒化チタン層を形成する工程
と、 少なくとも上記接続孔の底部及び側壁部に形成された上
記窒化チタン層に窒素をイオン注入することにより非晶
質化された窒化チタン層を形成する工程と、 少なくとも上記接続孔を充填するようにアルミニウム系
材料層を形成する工程とを有することを特徴とする配線
形成方法。
1. A connection hole formed in an insulating film on a substrate.
The titanium layer, titanium nitride layer, and aluminum-based material layer
In the method for forming are sequentially formed wire, forming a titanium layer on the lower layer side of the connection hole, forming an upper layer on the titanium nitride layer of the titanium layer, the bottom of at least the connection hole and the side wall portions Forming an amorphous titanium nitride layer by ion-implanting nitrogen into the titanium nitride layer formed in the above, and forming an aluminum-based material layer so as to fill at least the connection holes. A method for forming a wiring, comprising:
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* Cited by examiner, † Cited by third party
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JP3587537B2 (en) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 Semiconductor device
KR0144956B1 (en) * 1994-06-10 1998-08-17 김광호 Forming method of wiring
JPH09148328A (en) * 1995-11-24 1997-06-06 Nec Corp Manufacture of semiconductor device
JP3407516B2 (en) * 1995-12-20 2003-05-19 ソニー株式会社 Semiconductor device and manufacturing method thereof
KR100430684B1 (en) * 1996-12-31 2004-07-30 주식회사 하이닉스반도체 Method of forming thermally stable metal line of semiconductor device using doubly or triply deposited amorphous and crystalline tungsten nitride layer
US6870263B1 (en) * 1998-03-31 2005-03-22 Infineon Technologies Ag Device interconnection
US6475912B1 (en) 1998-06-01 2002-11-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield
WO2013187313A1 (en) 2012-06-13 2013-12-19 三菱瓦斯化学株式会社 Liquid composition for cleaning, method for cleaning semiconductor element, and method for manufacturing semiconductor element
JP6582537B2 (en) * 2015-05-13 2019-10-02 富士電機株式会社 Semiconductor device and manufacturing method of semiconductor device

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