JP3245774B2 - Ｄｃ−ｄｃコンバータ - Google Patents
Ｄｃ−ｄｃコンバータInfo
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- JP3245774B2 JP3245774B2 JP00901799A JP901799A JP3245774B2 JP 3245774 B2 JP3245774 B2 JP 3245774B2 JP 00901799 A JP00901799 A JP 00901799A JP 901799 A JP901799 A JP 901799A JP 3245774 B2 JP3245774 B2 JP 3245774B2
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Description
【０００１】
【発明の属する技術分野】本発明は、ＤＣ−ＤＣコンバ
ータに関し、特に、１次側と２次側とが非絶縁のフォワ
ード方式ＤＣ−ＤＣコンバータに関する。
ータに関し、特に、１次側と２次側とが非絶縁のフォワ
ード方式ＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】スイッチングレギュレータ等で使用され
る、ＤＣ−ＤＣコンバータとして、変圧器の１次側と２
次側とが非絶縁である非絶縁型フォワード方式ＤＣ−Ｄ
Ｃコンバータがある。
る、ＤＣ−ＤＣコンバータとして、変圧器の１次側と２
次側とが非絶縁である非絶縁型フォワード方式ＤＣ−Ｄ
Ｃコンバータがある。
【０００３】従来の非絶縁型フォワード方式ＤＣ−ＤＣ
コンバータは、図６に示すように、変圧器６１と、変圧
器６１の１次側に接続された主スイッチング素子６２
と、変圧器６１の２次側に接続された整流素子６３、平
滑用インダクタ６４、平滑用コンデンサ６５、及び転流
素子６６と、主スイッチング素子６２及び転流素子６６
をそれぞれ制御する制御回路６７，６８とを有してい
る。そして、入力端子の接地側と出力端子の接地側とは
互いに接続されている。
コンバータは、図６に示すように、変圧器６１と、変圧
器６１の１次側に接続された主スイッチング素子６２
と、変圧器６１の２次側に接続された整流素子６３、平
滑用インダクタ６４、平滑用コンデンサ６５、及び転流
素子６６と、主スイッチング素子６２及び転流素子６６
をそれぞれ制御する制御回路６７，６８とを有してい
る。そして、入力端子の接地側と出力端子の接地側とは
互いに接続されている。
【０００４】主スイッチング素子６２は、例えば、Ｎチ
ャネルＦＥＴ素子であって、そのドレインが変圧器６１
の一次巻線の巻き終わりに接続され、ソースが２次巻線
の巻終わりにも接続されている接地線に接続され、ゲー
トに制御回路６７が接続されている。
ャネルＦＥＴ素子であって、そのドレインが変圧器６１
の一次巻線の巻き終わりに接続され、ソースが２次巻線
の巻終わりにも接続されている接地線に接続され、ゲー
トに制御回路６７が接続されている。
【０００５】整流素子６３は、例えば、ダイオードであ
って、そのアノードが２次巻線の巻き始めに接続され、
カソードが平滑用インダクタ６４の一端に接続されてい
る。平滑用インダクタ６４の他端は、平滑用コンデンサ
６５の一端に接続されるとともに出力端子に接続されて
いる。また、平滑用コンデンサ６５の他端は、接地線に
接続されている。
って、そのアノードが２次巻線の巻き始めに接続され、
カソードが平滑用インダクタ６４の一端に接続されてい
る。平滑用インダクタ６４の他端は、平滑用コンデンサ
６５の一端に接続されるとともに出力端子に接続されて
いる。また、平滑用コンデンサ６５の他端は、接地線に
接続されている。
【０００６】転流素子６６は、例えば、ＮチャネルＦＥ
Ｔ素子であって、ドレインが整流素子６３と平滑用イン
ダクタ６４との接続点に、ソースが接地線に、ゲートが
制御回路６８に接続されている。
Ｔ素子であって、ドレインが整流素子６３と平滑用イン
ダクタ６４との接続点に、ソースが接地線に、ゲートが
制御回路６８に接続されている。
【０００７】以上の構成において、高電位側入力端子と
接地側入力端子との間に所定の入力直流電圧を印可した
状態で、主スイッチング素子６２のゲートに所定周期の
矩形波電圧を印可すると、変圧器６１の一次巻線に周期
的に電流が流れ、その結果、２次巻線にも周期的に電流
が流れる。２次巻線に流れる電流は、整流素子６３の働
きにより、平滑用インダクタ６４から平滑用コンデンサ
６５を充電するとともに出力端子へと向かう方向に流
れ、高電位側出力端子と接地側入力端子との間に出力電
圧が得られる。
接地側入力端子との間に所定の入力直流電圧を印可した
状態で、主スイッチング素子６２のゲートに所定周期の
矩形波電圧を印可すると、変圧器６１の一次巻線に周期
的に電流が流れ、その結果、２次巻線にも周期的に電流
が流れる。２次巻線に流れる電流は、整流素子６３の働
きにより、平滑用インダクタ６４から平滑用コンデンサ
６５を充電するとともに出力端子へと向かう方向に流
れ、高電位側出力端子と接地側入力端子との間に出力電
圧が得られる。
【０００８】ここで、転流素子６６は、主スイッチング
素子６２の導通時には非導通、主スイッチング素子６２
の非導通時には導通、となるように制御回路６８により
制御される。この結果、主スイッチング素子６２の導通
時に、平滑用インダクタ６４に貯えられた電磁エネルギ
ーは、主スイッチング素子６２の非導通時に、負荷に転
流される。即ち、主スイッチング素子６２が導通から非
導通に変化し、２次巻線において電流の発生が無くなっ
た後も、平滑用インダクタ６４から負荷に向かう電流
（負荷電流）を流しつづけることができる。
素子６２の導通時には非導通、主スイッチング素子６２
の非導通時には導通、となるように制御回路６８により
制御される。この結果、主スイッチング素子６２の導通
時に、平滑用インダクタ６４に貯えられた電磁エネルギ
ーは、主スイッチング素子６２の非導通時に、負荷に転
流される。即ち、主スイッチング素子６２が導通から非
導通に変化し、２次巻線において電流の発生が無くなっ
た後も、平滑用インダクタ６４から負荷に向かう電流
（負荷電流）を流しつづけることができる。
【０００９】なお、転流素子６６としては、Ｎチャネル
ＦＥＴの代わりにダイオードを用いることもできる。こ
の場合、制御回路６８は、不要である。
ＦＥＴの代わりにダイオードを用いることもできる。こ
の場合、制御回路６８は、不要である。
【００１０】以上のようにして、従来のＤＣ−ＤＣコン
バータは、入力電圧を変圧、整流して、負荷に供給す
る。
バータは、入力電圧を変圧、整流して、負荷に供給す
る。
【００１１】
【発明が解決しようとする課題】従来のＤＣ−ＤＣコン
バータでは、平滑用インダクタに蓄えられた電磁エネル
ギーを負荷に転流する転流素子として、ダイオードまた
はＦＥＴ素子が使用される。このうち、ダイオードは、
２端子素子であって、制御回路を必要としないので、よ
く利用される。
バータでは、平滑用インダクタに蓄えられた電磁エネル
ギーを負荷に転流する転流素子として、ダイオードまた
はＦＥＴ素子が使用される。このうち、ダイオードは、
２端子素子であって、制御回路を必要としないので、よ
く利用される。
【００１２】しかしながら、ダイオードを転流素子とし
て利用した場合、転流素子における導通損失は、ダイオ
ード素子の順方向電圧降下値と、主スイッチング素子の
非導通時に転流素子に流れる電流値との積になる。例え
ば、ダイオード素子の順方向電圧降下値を０．３Ｖ、そ
こに流れる電流が０．２Ａで、そのデューティ比が０．
５であるとすると、転流素子における導通損失は、３０
ｍＷとなる。この導通損失を低減するためには、順方向
電圧降下値が小さいダイオードを用いればよいが、現在
の半導体技術では、０．３Ｖ程度が限界である。
て利用した場合、転流素子における導通損失は、ダイオ
ード素子の順方向電圧降下値と、主スイッチング素子の
非導通時に転流素子に流れる電流値との積になる。例え
ば、ダイオード素子の順方向電圧降下値を０．３Ｖ、そ
こに流れる電流が０．２Ａで、そのデューティ比が０．
５であるとすると、転流素子における導通損失は、３０
ｍＷとなる。この導通損失を低減するためには、順方向
電圧降下値が小さいダイオードを用いればよいが、現在
の半導体技術では、０．３Ｖ程度が限界である。
【００１３】一方、ＦＥＴ素子を転流素子として利用し
た場合、転流素子における導通損失は、ＦＥＴ素子のオ
ン抵抗値と、主スイッチング素子の非導通時に転流素子
に流れる電流値とによって決まる。例えば、ＦＥＴ素子
のオン抵抗値が０．１Ωで、そこに流れる電流が、０．
２Ａで、そのデューティ比が０．５であるとすると、転
流素子における導通損失は、２ｍＷとなる。従って、Ｆ
ＥＴを転流素子として利用すると、ダイオードを用いた
場合に比べて１５分の１（６．７％）に低減することが
できる。
た場合、転流素子における導通損失は、ＦＥＴ素子のオ
ン抵抗値と、主スイッチング素子の非導通時に転流素子
に流れる電流値とによって決まる。例えば、ＦＥＴ素子
のオン抵抗値が０．１Ωで、そこに流れる電流が、０．
２Ａで、そのデューティ比が０．５であるとすると、転
流素子における導通損失は、２ｍＷとなる。従って、Ｆ
ＥＴを転流素子として利用すると、ダイオードを用いた
場合に比べて１５分の１（６．７％）に低減することが
できる。
【００１４】しかしながら、ＦＥＴ素子を転流素子とし
て利用する場合には、このＦＥＴ素子を駆動する必要が
ある。従来の駆動法は、トランスの発生する電圧を用い
る方法が一般的である。トランスに発生する電圧は、ト
ランスの励磁インダクタと主スイッチング素子の寄生容
量等による共振電圧のために、共振波形は０Ｖからスタ
ートして、トランスのリセットが終了すると再度０Ｖと
なる。したがって、共振電圧がＦＥＴ素子のしきい値電
圧以下の期間は、ＦＥＴ素子のボディーダイオードに電
流が流れ、ボディーダイオードの順方向電圧による損失
が発生するという問題点がある。
て利用する場合には、このＦＥＴ素子を駆動する必要が
ある。従来の駆動法は、トランスの発生する電圧を用い
る方法が一般的である。トランスに発生する電圧は、ト
ランスの励磁インダクタと主スイッチング素子の寄生容
量等による共振電圧のために、共振波形は０Ｖからスタ
ートして、トランスのリセットが終了すると再度０Ｖと
なる。したがって、共振電圧がＦＥＴ素子のしきい値電
圧以下の期間は、ＦＥＴ素子のボディーダイオードに電
流が流れ、ボディーダイオードの順方向電圧による損失
が発生するという問題点がある。
【００１５】また、転流素子として使用したＦＥＴ素子
のボディダイオードに電流が流れないようにするために
は、新たな駆動回路を必要とするため、装置の小型化が
妨げられ、消費電力が増加し、コストの上昇を招くとい
う問題点がある。
のボディダイオードに電流が流れないようにするために
は、新たな駆動回路を必要とするため、装置の小型化が
妨げられ、消費電力が増加し、コストの上昇を招くとい
う問題点がある。
【００１６】本発明は、転流素子として損失の少ないト
ランジスタ素子を用いながら、小型化、省電力化、低価
格化を実現できるＤＣ−ＤＣコンバータを提供すること
を目的とする。
ランジスタ素子を用いながら、小型化、省電力化、低価
格化を実現できるＤＣ−ＤＣコンバータを提供すること
を目的とする。
【００１７】
【課題を解決するための手段】本発明によれば、高電位
側入力端子に巻き始めが接続された１次巻線と接地側入
力端子及び接地側出力端子に巻き終わり接続された２次
巻線とを備えた変圧器と、前記１次巻線の巻き終わりと
接地側入力端子との間に接続された主スイッチング素子
と、該主スイッチング素子の導通／非導通状態を制御す
ることによって、前記１次巻線に流れる入力電流を制御
する制御回路と、前記２次巻線の巻き始めに接続され当
該２次巻線から高電位側出力端子へ向かう電流のみを通
過させる整流素子と、該整流素子と前記高電位側出力端
子との間に接続された平滑用インダクタと、前記高電位
側出力端子と前記接地側出力端子との間に接続された平
滑用コンデンサと、前記整流素子と前記平滑用インダク
タとの接続点と前記接地側出力端子との間に接続され、
前記接地側出力端子側から前記平滑用インダクタ側へ向
かう電流のみを通過させる転流素子とを有するＤＣ−Ｄ
Ｃコンバータにおいて、前記転流素子としてトランジス
タ素子を用い、該トランジスタ素子の制御端子を前記１
次巻線の巻き終わりに接続するようにしたことを特徴と
するＤＣ−ＤＣコンバータが得られる。
側入力端子に巻き始めが接続された１次巻線と接地側入
力端子及び接地側出力端子に巻き終わり接続された２次
巻線とを備えた変圧器と、前記１次巻線の巻き終わりと
接地側入力端子との間に接続された主スイッチング素子
と、該主スイッチング素子の導通／非導通状態を制御す
ることによって、前記１次巻線に流れる入力電流を制御
する制御回路と、前記２次巻線の巻き始めに接続され当
該２次巻線から高電位側出力端子へ向かう電流のみを通
過させる整流素子と、該整流素子と前記高電位側出力端
子との間に接続された平滑用インダクタと、前記高電位
側出力端子と前記接地側出力端子との間に接続された平
滑用コンデンサと、前記整流素子と前記平滑用インダク
タとの接続点と前記接地側出力端子との間に接続され、
前記接地側出力端子側から前記平滑用インダクタ側へ向
かう電流のみを通過させる転流素子とを有するＤＣ−Ｄ
Ｃコンバータにおいて、前記転流素子としてトランジス
タ素子を用い、該トランジスタ素子の制御端子を前記１
次巻線の巻き終わりに接続するようにしたことを特徴と
するＤＣ−ＤＣコンバータが得られる。
【００１８】なお、前記トランジスタ素子としては、エ
ンハンスメント型ＮチャネルＦＥＴやＮＰＮ型バイポー
ラトランジスタが使用できる。
ンハンスメント型ＮチャネルＦＥＴやＮＰＮ型バイポー
ラトランジスタが使用できる。
【００１９】
【作用】主スイッチング素子の導通時には、転流素子の
ゲートはほぼ０Ｖとなり、転流素子は、非導通状態にあ
る。主スイッチング素子が非導通状態に変化すると、転
流素子のゲート電圧は上昇し、導通状態となって、負荷
電流を流しつづける。
ゲートはほぼ０Ｖとなり、転流素子は、非導通状態にあ
る。主スイッチング素子が非導通状態に変化すると、転
流素子のゲート電圧は上昇し、導通状態となって、負荷
電流を流しつづける。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施に形態について説明する。
施に形態について説明する。
【００２１】図１に本発明の一実施の形態を示す。図１
のＤＣ−ＤＣコンバータは、１石フォワード方式の非絶
縁型コンバータである。このＤＣ−ＤＣコンバータは、
変圧器１１と、変圧器４１の１次側に接続された主スイ
ッチング素子１２と、変圧器１１の２次側に接続された
整流素子１３、平滑用インダクタ１４、平滑用コンデン
サ１５、及び転流素子１６と、主スイッチング素子を制
御する制御回路１７とを有している。
のＤＣ−ＤＣコンバータは、１石フォワード方式の非絶
縁型コンバータである。このＤＣ−ＤＣコンバータは、
変圧器１１と、変圧器４１の１次側に接続された主スイ
ッチング素子１２と、変圧器１１の２次側に接続された
整流素子１３、平滑用インダクタ１４、平滑用コンデン
サ１５、及び転流素子１６と、主スイッチング素子を制
御する制御回路１７とを有している。
【００２２】主スイッチング素子１２は、例えば、Ｎチ
ャネルＭＯＳＦＥＴ素子であって、そのドレインが変圧
器１１の一次巻線の巻き終わりに接続され、ソースが接
地側入力端子と接地側出力端子とを接続し且つ２次巻線
の巻終わりにも接続されている接地線に接続され、ゲー
トに制御回路１７が接続されている。
ャネルＭＯＳＦＥＴ素子であって、そのドレインが変圧
器１１の一次巻線の巻き終わりに接続され、ソースが接
地側入力端子と接地側出力端子とを接続し且つ２次巻線
の巻終わりにも接続されている接地線に接続され、ゲー
トに制御回路１７が接続されている。
【００２３】整流素子１３は、例えば、ダイオードであ
って、そのアノードが２次巻線の巻き始めに接続され、
カソードが平滑用インダクタ１４の一端に接続されてい
る。また、整流素子１３としては、ＮチャネルＭＯＳＦ
ＥＴ素子も使用できる。この場合、整流素子１３と主ス
イッチング素子とは、同一特性を有するものが使用さ
れ、そのゲートに制御回路１７を接続することにより、
主スイッチング素子１２と同一の動作を行う。
って、そのアノードが２次巻線の巻き始めに接続され、
カソードが平滑用インダクタ１４の一端に接続されてい
る。また、整流素子１３としては、ＮチャネルＭＯＳＦ
ＥＴ素子も使用できる。この場合、整流素子１３と主ス
イッチング素子とは、同一特性を有するものが使用さ
れ、そのゲートに制御回路１７を接続することにより、
主スイッチング素子１２と同一の動作を行う。
【００２４】平滑用インダクタ１４の他端は、平滑用コ
ンデンサ１５の一端に接続されるとともに出力端子に接
続されている。また、平滑用コンデンサ１５の他端は、
接地線に接続されている。
ンデンサ１５の一端に接続されるとともに出力端子に接
続されている。また、平滑用コンデンサ１５の他端は、
接地線に接続されている。
【００２５】転流素子１６は、例えば、エンハンスメン
ト型ＮチャネルＭＯＳＦＥＴ素子であって、ドレインが
整流素子１３と平滑用インダクタ１４との接続点に、ソ
ースが接地線に、ゲートが主スイッチ素子１２のドレイ
ンに接続されている。
ト型ＮチャネルＭＯＳＦＥＴ素子であって、ドレインが
整流素子１３と平滑用インダクタ１４との接続点に、ソ
ースが接地線に、ゲートが主スイッチ素子１２のドレイ
ンに接続されている。
【００２６】制御回路１７は、最低値（ロウレベル）が
０Ｖで、最高値（ハイレベル）が主スイッチング素子１
２のしきい値以上の電圧の矩形波を発生する。その結
果、主スイッチング素子１２のソース−ドレイン間は、
図２に示すように変化する（ここでは、転流素子１６に
ついて考慮していない）。
０Ｖで、最高値（ハイレベル）が主スイッチング素子１
２のしきい値以上の電圧の矩形波を発生する。その結
果、主スイッチング素子１２のソース−ドレイン間は、
図２に示すように変化する（ここでは、転流素子１６に
ついて考慮していない）。
【００２７】以上の構成において、制御回路１７からハ
イレベルが出力されると、主スイッチング素子１２は、
導通状態となり、変圧器の１次巻線に電流が流れる。こ
の結果、変圧器の２次巻線にも、整流素子１３から平滑
用インダクタ１４の方向へ電流（負荷電流）が流れる。
このとき、主スイッチング素子のドレイン電圧は、ほぼ
０Ｖ（ドレイン電流×オン抵抗値）となる。この値は、
転流素子１６のしきい値未満であるので、転流素子１６
は非導通状態である。
イレベルが出力されると、主スイッチング素子１２は、
導通状態となり、変圧器の１次巻線に電流が流れる。こ
の結果、変圧器の２次巻線にも、整流素子１３から平滑
用インダクタ１４の方向へ電流（負荷電流）が流れる。
このとき、主スイッチング素子のドレイン電圧は、ほぼ
０Ｖ（ドレイン電流×オン抵抗値）となる。この値は、
転流素子１６のしきい値未満であるので、転流素子１６
は非導通状態である。
【００２８】次に、制御回路１７の出力がハイレベルか
らローレベルに変化すると、主スイッチング素子１２は
非導通となる。このとき、主スイッチング素子のドレイ
ン電圧は、変圧器１１のフライバックエネルギーによる
サージ電圧が印加された入力電圧よりも高い電圧とな
る。この電圧は、転流素子１６のゲートに供給され、転
流素子１６を導通状態に変化させる。また、フライバッ
クエネルギーのリセットが終了すると、主スイッチング
素子１２のドレインには、入力電圧が印可される。した
がって、転流素子１６に使用されるＦＥＴ素子のしきい
値電圧を入力電圧よりも低く設定することにより、主ス
イッチング素子１２の非導通期間の間、転流素子１６は
導通状態を維持して、転流素子１６に使用したＦＥＴ素
子のボディーダイオードに電流が流れるのを抑制でき
る。
らローレベルに変化すると、主スイッチング素子１２は
非導通となる。このとき、主スイッチング素子のドレイ
ン電圧は、変圧器１１のフライバックエネルギーによる
サージ電圧が印加された入力電圧よりも高い電圧とな
る。この電圧は、転流素子１６のゲートに供給され、転
流素子１６を導通状態に変化させる。また、フライバッ
クエネルギーのリセットが終了すると、主スイッチング
素子１２のドレインには、入力電圧が印可される。した
がって、転流素子１６に使用されるＦＥＴ素子のしきい
値電圧を入力電圧よりも低く設定することにより、主ス
イッチング素子１２の非導通期間の間、転流素子１６は
導通状態を維持して、転流素子１６に使用したＦＥＴ素
子のボディーダイオードに電流が流れるのを抑制でき
る。
【００２９】このように、本実施の形態では、転流素子
１６のゲートを主スイッチング素子１２のドレインに接
続するだけで、従来と同様の動作を実現でき、小型化、
省電力化、低価格化が可能である。
１６のゲートを主スイッチング素子１２のドレインに接
続するだけで、従来と同様の動作を実現でき、小型化、
省電力化、低価格化が可能である。
【００３０】また、ＦＥＴ素子は、構造上、内部に容量
成分を持っているので、転流素子１６のゲートを主スイ
ッチング素子１２のドレインに接続することにより、主
スイッチング素子１２が非導通に変化したときの、主ス
イッチ素子１２のドレインに印可されるサージ電圧を吸
収し、その振動数を低下させるとともにその振幅を低減
させる。その結果、主スイッチング素子１２のソース−
ドレイン電圧は、図３に示すようになり、主スイッチン
グ素子におけるスイッチング損失の低減と、スイッチン
グノイズの低減を図ることができる。更に、サージ電圧
が抑制されることにより、主スイッチング素子１２のド
レイン−ソース間の耐電圧を低くすることもできる。更
にまた、整流素子１３の両端電圧及び転流素子１６の両
端に発生するサージ電圧も、同様の理由により抑制され
る。図４に主スイッチング素子１２のドレイン電圧波形
４１と、整流素子１３の両端電圧波形４２と、転流素子
１６の両端電圧波形４３との関係を示す。また、比較の
ために、図５に従来のＤＣ−ＤＣコンバータ（図６参
照）における、主スイッチング素子６２のドレイン電圧
波形５１と、整流素子６３の両端電圧波形５２と、転流
素子６６の両端電圧波形５３との関係を示す。
成分を持っているので、転流素子１６のゲートを主スイ
ッチング素子１２のドレインに接続することにより、主
スイッチング素子１２が非導通に変化したときの、主ス
イッチ素子１２のドレインに印可されるサージ電圧を吸
収し、その振動数を低下させるとともにその振幅を低減
させる。その結果、主スイッチング素子１２のソース−
ドレイン電圧は、図３に示すようになり、主スイッチン
グ素子におけるスイッチング損失の低減と、スイッチン
グノイズの低減を図ることができる。更に、サージ電圧
が抑制されることにより、主スイッチング素子１２のド
レイン−ソース間の耐電圧を低くすることもできる。更
にまた、整流素子１３の両端電圧及び転流素子１６の両
端に発生するサージ電圧も、同様の理由により抑制され
る。図４に主スイッチング素子１２のドレイン電圧波形
４１と、整流素子１３の両端電圧波形４２と、転流素子
１６の両端電圧波形４３との関係を示す。また、比較の
ために、図５に従来のＤＣ−ＤＣコンバータ（図６参
照）における、主スイッチング素子６２のドレイン電圧
波形５１と、整流素子６３の両端電圧波形５２と、転流
素子６６の両端電圧波形５３との関係を示す。
【００３１】なお、上記実施の形態では、転流素子とし
てＮチャネルＦＥＴを用いる場合について説明したが、
ＮＰＮ型バイポーラトランジスタを用いても同様の効果
を得ることができる。
てＮチャネルＦＥＴを用いる場合について説明したが、
ＮＰＮ型バイポーラトランジスタを用いても同様の効果
を得ることができる。
【００３２】
【発明の効果】本発明によれば、ＤＣ−ＤＣコンバータ
の２次側に設けられる転流素子としてトランジスタ素子
を用い、その制御端子を一次側に設けられる主スイッチ
ング素子の高電位側に接続するようにしたことにより、
転流素子を制御するための特別な回路を必要とせず、小
型化、低消費電力化、及び低価格化が可能になる。
の２次側に設けられる転流素子としてトランジスタ素子
を用い、その制御端子を一次側に設けられる主スイッチ
ング素子の高電位側に接続するようにしたことにより、
転流素子を制御するための特別な回路を必要とせず、小
型化、低消費電力化、及び低価格化が可能になる。
【００３３】また、このような構造を採用することによ
り、スイッチングノイズ及び、スイッチング損失の低減
を図ることができる。
り、スイッチングノイズ及び、スイッチング損失の低減
を図ることができる。
【図１】本発明に一実施の形態を示す回路図である。
【図２】図１の回路において、転流素子の存在を考慮し
ない場合の主スイッチング素子のゲート電圧及びソース
−ドレイン間電圧の波形図である。
ない場合の主スイッチング素子のゲート電圧及びソース
−ドレイン間電圧の波形図である。
【図３】図１の回路において、転流素子の存在を考慮し
た場合の主スイッチング素子のゲート電圧及びソース−
ドレイン間電圧の波形図である。
た場合の主スイッチング素子のゲート電圧及びソース−
ドレイン間電圧の波形図である。
【図４】図１に回路における、主スイッチング素子のド
レイン電圧、整流素子の両端電圧、及び転流素子の両端
電圧を示す波形図である。
レイン電圧、整流素子の両端電圧、及び転流素子の両端
電圧を示す波形図である。
【図５】従来のＤＣ−ＤＣコンバータにおける、主スイ
ッチング素子のドレイン電圧、整流素子の両端電圧、及
び転流素子の両端電圧を示す波形図である。
ッチング素子のドレイン電圧、整流素子の両端電圧、及
び転流素子の両端電圧を示す波形図である。
【図６】従来のＤＣ−ＤＣコンバータを示す回路図であ
る。
る。
１１ 変圧器 １２ 主スイッチング素子 １３ 整流素子 １４ 平滑用インダクタ １５ 平滑用コンデンサ １６ 転流素子 １７ 制御回路 ６１ 変圧器 ６２ 主スイッチング素子 ６３ 整流素子 ６４ 平滑用インダクタ ６５ 平滑用コンデンサ ６６ 転流素子 ６７ 制御回路 ６８ 制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷内 利明 東京都新宿区西新宿三丁目19番２号 日 本電信電話株式会社内 (56)参考文献 特開 平９−285116（ＪＰ，Ａ) 特開 平７−79564（ＪＰ，Ａ) 特開 平６−327244（ＪＰ，Ａ) 特開 平９−322532（ＪＰ，Ａ) 特開 平６−98540（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28
Claims (3)
- 【請求項１】 高電位側入力端子に巻き始めが接続され
た１次巻線と接地側入力端子及び接地側出力端子に巻き
終わり接続された２次巻線とを備えた変圧器と、前記１
次巻線の巻き終わりと接地側入力端子との間に接続され
た主スイッチング素子と、該主スイッチング素子の導通
／非導通状態を制御することによって、前記１次巻線に
流れる入力電流を制御する制御回路と、前記２次巻線の
巻き始めに接続され当該２次巻線から高電位側出力端子
へ向かう電流のみを通過させる整流素子と、該整流素子
と前記高電位側出力端子との間に接続された平滑用イン
ダクタと、前記高電位側出力端子と前記接地側出力端子
との間に接続された平滑用コンデンサと、前記整流素子
と前記平滑用インダクタとの接続点と前記接地側出力端
子との間に接続され、前記接地側出力端子側から前記平
滑用インダクタ側へ向かう電流のみを通過させる転流素
子とを有するＤＣ−ＤＣコンバータにおいて、 前記転流素子としてトランジスタ素子を用い、該トラン
ジスタ素子の制御端子を前記１次巻線の巻き終わりに接
続するようにしたことを特徴とするＤＣ−ＤＣコンバー
タ。 - 【請求項２】 前記トランジスタ素子がエンハンスメン
ト型ＮチャネルＦＥＴであることを特徴とする請求項１
のＤＣ−ＤＣコンバータ。 - 【請求項３】 前記トランジスタ素子がＮＰＮ型バイポ
ーラトランジスタであることを特徴とする請求項１のＤ
Ｃ−ＤＣコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00901799A JP3245774B2 (ja) | 1999-01-18 | 1999-01-18 | Ｄｃ−ｄｃコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00901799A JP3245774B2 (ja) | 1999-01-18 | 1999-01-18 | Ｄｃ−ｄｃコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000209851A JP2000209851A (ja) | 2000-07-28 |
| JP3245774B2 true JP3245774B2 (ja) | 2002-01-15 |
Family
ID=11708899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00901799A Expired - Fee Related JP3245774B2 (ja) | 1999-01-18 | 1999-01-18 | Ｄｃ−ｄｃコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3245774B2 (ja) |
-
1999
- 1999-01-18 JP JP00901799A patent/JP3245774B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000209851A (ja) | 2000-07-28 |
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