JP3235755B2 - コンバータ装置 - Google Patents
コンバータ装置Info
- Publication number
- JP3235755B2 JP3235755B2 JP27507093A JP27507093A JP3235755B2 JP 3235755 B2 JP3235755 B2 JP 3235755B2 JP 27507093 A JP27507093 A JP 27507093A JP 27507093 A JP27507093 A JP 27507093A JP 3235755 B2 JP3235755 B2 JP 3235755B2
- Authority
- JP
- Japan
- Prior art keywords
- diode
- inductor
- current
- time
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンバータに関する。さ
らに詳しく言えば，二次側の負荷が極めて軽いときに
も，出力電圧の上昇を抑止できるコンバータに関する。
らに詳しく言えば，二次側の負荷が極めて軽いときに
も，出力電圧の上昇を抑止できるコンバータに関する。
【０００２】
【従来技術】スイッチング素子をブリッジ接続したブリ
ッジコンバータは，変圧器の利用率が良好であるので，
大電力のコンバータには好んで用いられる。このブリッ
ジコンバータにおいてスイッチング素子のゼロ電圧スイ
ッチングを可能にするためには，例えば図４に示すよう
に一次側にインダクタを挿入する回路がある。この回路
においては，スイッチング素子であるFET1とFET4の組
と，FET3とFET2の組が交互にオン・オフを繰り返し，交
番電流をインダクタ53を介して変圧器55の一次巻線に流
すものである。そして変圧器55の二次巻線にはダイオー
ド25と26とによる両波整流回路と, インダクタ57とコン
デンサ59による平滑回路があって出力端子60,61 に所期
の直流電圧を発生するものである。このとき制御の一例
として，上側のスイッチングアームのFET1と3 は繰り返
し周期の半分弱を交互にオンさせ,下側のスイッチング
アームのFET2と4 は繰り返し周期の半分よりさらに少な
い範囲でパルス幅変調して，定電圧制御を行う。
ッジコンバータは，変圧器の利用率が良好であるので，
大電力のコンバータには好んで用いられる。このブリッ
ジコンバータにおいてスイッチング素子のゼロ電圧スイ
ッチングを可能にするためには，例えば図４に示すよう
に一次側にインダクタを挿入する回路がある。この回路
においては，スイッチング素子であるFET1とFET4の組
と，FET3とFET2の組が交互にオン・オフを繰り返し，交
番電流をインダクタ53を介して変圧器55の一次巻線に流
すものである。そして変圧器55の二次巻線にはダイオー
ド25と26とによる両波整流回路と, インダクタ57とコン
デンサ59による平滑回路があって出力端子60,61 に所期
の直流電圧を発生するものである。このとき制御の一例
として，上側のスイッチングアームのFET1と3 は繰り返
し周期の半分弱を交互にオンさせ,下側のスイッチング
アームのFET2と4 は繰り返し周期の半分よりさらに少な
い範囲でパルス幅変調して，定電圧制御を行う。
【０００３】ここでゼロ電圧スイッチング動作について
説明する。はじめに，FET1とFET4がオンしている状態で
は，電流が流れており，先にFET4がオフすると，イン
ダクタ53の電流エネルギーは，まだオンしているFET1と
ダイオード13を通って，電流の経路で流れ，エネルギ
ーが保持される。FET1を半周期弱でオフさせると，電流
は変圧器55を通し，直流電源50を経て電流が流れ，
エネルギーが帰還されてゼロになる。そのときダイオー
ド12,13 が導通している間に，オン信号を供給されたFE
T3とFET2がオンして電流の逆向きの経路で電流が流れ
る。FET2とFET3がオン開始するときは，ゼロ電流値から
始まり，オン時の過大損失は発生しない。このようにゼ
ロクロススイッチング動作が行われている。
説明する。はじめに，FET1とFET4がオンしている状態で
は，電流が流れており，先にFET4がオフすると，イン
ダクタ53の電流エネルギーは，まだオンしているFET1と
ダイオード13を通って，電流の経路で流れ，エネルギ
ーが保持される。FET1を半周期弱でオフさせると，電流
は変圧器55を通し，直流電源50を経て電流が流れ，
エネルギーが帰還されてゼロになる。そのときダイオー
ド12,13 が導通している間に，オン信号を供給されたFE
T3とFET2がオンして電流の逆向きの経路で電流が流れ
る。FET2とFET3がオン開始するときは，ゼロ電流値から
始まり，オン時の過大損失は発生しない。このようにゼ
ロクロススイッチング動作が行われている。
【０００４】
【発明が解決しようとする課題】しかしながら，このコ
ンバータにおいて，負荷電流が極めて小さくなると，二
次側のエネルギーの余剰分のため，いわゆるカットオフ
現象となり，負荷電圧が上昇することになる。そのため
負荷に並列にダミー負荷として最小負荷電流を加算する
対策がとられているが，消費電力が不経済であり，不要
な発熱源ともなり，好ましくない。一次側ではゼロ電圧
スイッチングの動作を保ちつつ，二次側の電流エネルギ
ーの余剰分を処理することは解決されていない難問であ
った。
ンバータにおいて，負荷電流が極めて小さくなると，二
次側のエネルギーの余剰分のため，いわゆるカットオフ
現象となり，負荷電圧が上昇することになる。そのため
負荷に並列にダミー負荷として最小負荷電流を加算する
対策がとられているが，消費電力が不経済であり，不要
な発熱源ともなり，好ましくない。一次側ではゼロ電圧
スイッチングの動作を保ちつつ，二次側の電流エネルギ
ーの余剰分を処理することは解決されていない難問であ
った。
【０００５】本発明は，この種のコンバータにおいて，
軽負荷においてもいわゆるカットオフ現象による出力電
圧上昇を本質的に抑止することを課題とする。
軽負荷においてもいわゆるカットオフ現象による出力電
圧上昇を本質的に抑止することを課題とする。
【０００６】
【課題を解決するための手段】本発明はこの課題を解決
するために、「複数のスイッチング素子とこれらのそれ
ぞれに逆並列のダイオードと、コンバータトランスの一
次巻線とそれに直列に接続されたインダクタとをフルブ
リッジ構成に接続し、前記インダクタのエネルギーを前
記スイッチング素子のスイッチング時に前記ダイオード
を介して電源側に帰還させて零電圧スイッチングを実現
するコンバータにおいて、前記コンバータトランスの二
次側には交互にオン、オフを行う一方側のダイオードと
他方側のダイオードとからなる両波整流回路又はブリッ
ジ整流回路を備えると共に、前記コンバータトランスの
二次側の一方向に電流が流れる直流路に平滑用インダク
タを備え、前記整流回路の各ダイオードと逆並列にスイ
ッチング素子を接続し、前記平滑用インダクタがカット
オフとなる軽負荷時には、前記整流回路の前記ダイオー
ドのうちオフしている前記一方側のダイオードと逆並列
の前記スイッチング素子をオンさせ、前記一方側のダイ
オードがオンのときにオフさせると共に、前記一方側と
他方側のスイッチング素子を同時オンさせないように駆
動する制御回路を備え、前記一方側と他方側のスイッチ
ング素子は前記平滑用インダクタがカットオフとなる軽
負荷時を除いて電流を流さず、前記平滑用インダクタの
カットオフ時にはオン状態にある前記一方側又は他方側
のスイッチング素子が電流を流すことにより、出力エネ
ルギーを前記コンバータトランスの一次側に帰還して出
力電圧の上昇を抑制することを特徴とするコンバータ装
置。」を提案するものである。
するために、「複数のスイッチング素子とこれらのそれ
ぞれに逆並列のダイオードと、コンバータトランスの一
次巻線とそれに直列に接続されたインダクタとをフルブ
リッジ構成に接続し、前記インダクタのエネルギーを前
記スイッチング素子のスイッチング時に前記ダイオード
を介して電源側に帰還させて零電圧スイッチングを実現
するコンバータにおいて、前記コンバータトランスの二
次側には交互にオン、オフを行う一方側のダイオードと
他方側のダイオードとからなる両波整流回路又はブリッ
ジ整流回路を備えると共に、前記コンバータトランスの
二次側の一方向に電流が流れる直流路に平滑用インダク
タを備え、前記整流回路の各ダイオードと逆並列にスイ
ッチング素子を接続し、前記平滑用インダクタがカット
オフとなる軽負荷時には、前記整流回路の前記ダイオー
ドのうちオフしている前記一方側のダイオードと逆並列
の前記スイッチング素子をオンさせ、前記一方側のダイ
オードがオンのときにオフさせると共に、前記一方側と
他方側のスイッチング素子を同時オンさせないように駆
動する制御回路を備え、前記一方側と他方側のスイッチ
ング素子は前記平滑用インダクタがカットオフとなる軽
負荷時を除いて電流を流さず、前記平滑用インダクタの
カットオフ時にはオン状態にある前記一方側又は他方側
のスイッチング素子が電流を流すことにより、出力エネ
ルギーを前記コンバータトランスの一次側に帰還して出
力電圧の上昇を抑制することを特徴とするコンバータ装
置。」を提案するものである。
【０００７】
【０００８】
【実施例】図１により，本発明にかかるコンバータを説
明する。先ず構成を説明すると，スイッチング素子のFE
T 1,2,3,4 のドレイン・ソース間にはそれぞれダイオー
ド11,12,13,14 が逆方向に並列接続され，また同じくFE
T 1,2,3,4 のドレイン・ソース間にはそれぞれコンデン
サ21,22,23,24 が並列接続される。これらFET 1,2,3,4
はブリッジ接続されて，アームの両端は入力端子51,52
に接続され，アームの中点間はインダクタ53を介して変
圧器55の一次巻線55a に接続される。変圧器55の二次巻
線55b と55c の電圧はそれぞれダイオード25，26により
整流し，インダクタ57とコンデンサ59により平滑し出力
端子60,61 を経て負荷62に直流出力を与える。ここで整
流用ダイオード25，26にそれぞれ逆方向にダイオード15
とFET5による直列回路とダイオード16とFET6による直列
回路とを並列に接続する。
明する。先ず構成を説明すると，スイッチング素子のFE
T 1,2,3,4 のドレイン・ソース間にはそれぞれダイオー
ド11,12,13,14 が逆方向に並列接続され，また同じくFE
T 1,2,3,4 のドレイン・ソース間にはそれぞれコンデン
サ21,22,23,24 が並列接続される。これらFET 1,2,3,4
はブリッジ接続されて，アームの両端は入力端子51,52
に接続され，アームの中点間はインダクタ53を介して変
圧器55の一次巻線55a に接続される。変圧器55の二次巻
線55b と55c の電圧はそれぞれダイオード25，26により
整流し，インダクタ57とコンデンサ59により平滑し出力
端子60,61 を経て負荷62に直流出力を与える。ここで整
流用ダイオード25，26にそれぞれ逆方向にダイオード15
とFET5による直列回路とダイオード16とFET6による直列
回路とを並列に接続する。
【０００９】制御回路63は各スイッチング素子のFET1,
2,3,4,5,6のゲート・ソース間に駆動信号a,b,c,d,e,f
を供給する。この制御回路63には各FET1,2,3,4の電流を
検出した信号を供給するほか，出力端子60,61 の出力電
圧を検出して供給する。この制御回路63の内部で，コン
バータの制御の条件を満たすように演算して駆動信号を
発生する。
2,3,4,5,6のゲート・ソース間に駆動信号a,b,c,d,e,f
を供給する。この制御回路63には各FET1,2,3,4の電流を
検出した信号を供給するほか，出力端子60,61 の出力電
圧を検出して供給する。この制御回路63の内部で，コン
バータの制御の条件を満たすように演算して駆動信号を
発生する。
【００１０】
【動作説明】このように構成されたコンバータにおい
て，負荷62の電流が定常の値であるときはFET5,6のゲー
トに供給される駆動信号e,f はゼロで，スイッチング動
作はオフとして，通常のコンバータの動作をする。負荷
62の電流が極めて少ない領域においては，FET5,6をオン
させて、スイッチング動作をオンさせることによりイン
ダクタ57の余剰エネルギーを一次側に帰還し，二次側の
出力電圧の上昇を防止するものである。以下波形図２に
基づいて動作を詳細に説明する。時刻がt0のときにFET1
がオン状態からオフとなる。この直前では二次側ではFE
T5がオン状態でインダクタ57がリセットが終わり，逆向
きに電流が増加中の状態である。FET1がオフすると，そ
れまでの電流経路 インダクタ53⇒ダイオード13⇒FET1⇒変圧器の一次巻線
55a ⇒インダクタ53で流れていた電流は，インダクタ53
⇒ダイオード13⇒コンデンサ21⇒変圧器の一次巻線55a
⇒インダクタ53の経路と，インダクタ53⇒ダイオード13
⇒直流電源50⇒コンデンサ22⇒変圧器の一次巻線55a ⇒
インダクタンス53の経路に変わり，コンデンサ21は直流
電源50の電圧まで充電され，コンデンサ22は放電する。
て，負荷62の電流が定常の値であるときはFET5,6のゲー
トに供給される駆動信号e,f はゼロで，スイッチング動
作はオフとして，通常のコンバータの動作をする。負荷
62の電流が極めて少ない領域においては，FET5,6をオン
させて、スイッチング動作をオンさせることによりイン
ダクタ57の余剰エネルギーを一次側に帰還し，二次側の
出力電圧の上昇を防止するものである。以下波形図２に
基づいて動作を詳細に説明する。時刻がt0のときにFET1
がオン状態からオフとなる。この直前では二次側ではFE
T5がオン状態でインダクタ57がリセットが終わり，逆向
きに電流が増加中の状態である。FET1がオフすると，そ
れまでの電流経路 インダクタ53⇒ダイオード13⇒FET1⇒変圧器の一次巻線
55a ⇒インダクタ53で流れていた電流は，インダクタ53
⇒ダイオード13⇒コンデンサ21⇒変圧器の一次巻線55a
⇒インダクタ53の経路と，インダクタ53⇒ダイオード13
⇒直流電源50⇒コンデンサ22⇒変圧器の一次巻線55a ⇒
インダクタンス53の経路に変わり，コンデンサ21は直流
電源50の電圧まで充電され，コンデンサ22は放電する。
【００１１】そして時刻がt1のときに電流の経路はイン
ダクタ53⇒ダイオード13⇒直流電源50⇒ダイオード12⇒
変圧器の一次巻線55a ⇒インダクタ53の経路に変わり，
インダクタ53のエネルギーは直流電源50に帰還される。
時刻がt2のときに，FET2とFET3とをオンさせる。この期
間ではダイオード13と12とがオン状態であるため，FET2
とFET3のドレイン・ソース間電圧はゼロでありかつ電流
はゼロより立ち上がり，いわゆるゼロクロススイッチン
グとなる。
ダクタ53⇒ダイオード13⇒直流電源50⇒ダイオード12⇒
変圧器の一次巻線55a ⇒インダクタ53の経路に変わり，
インダクタ53のエネルギーは直流電源50に帰還される。
時刻がt2のときに，FET2とFET3とをオンさせる。この期
間ではダイオード13と12とがオン状態であるため，FET2
とFET3のドレイン・ソース間電圧はゼロでありかつ電流
はゼロより立ち上がり，いわゆるゼロクロススイッチン
グとなる。
【００１２】時刻がt3のときFET2とFET3の電流がゼロと
なる。インダクタ53と57の電流が負方向からゼロを通過
する。
なる。インダクタ53と57の電流が負方向からゼロを通過
する。
【００１３】時刻t4のときに，制御回路63の中の定電圧
制御機能により駆動信号b は消滅し，FET2はオフする。
このFET2のオフに対応して二次側のFET5もオフさせる。
このとき電流経路は，インダクタ53⇒変圧器の一次巻線
55a ⇒コンデンサ21⇒FET3⇒インダクタ53のループとイ
ンダクタ53⇒変圧器の一次巻線55a ⇒コンデンサ22⇒直
流電源50⇒FET3⇒インダクタ53のループに変わる。
制御機能により駆動信号b は消滅し，FET2はオフする。
このFET2のオフに対応して二次側のFET5もオフさせる。
このとき電流経路は，インダクタ53⇒変圧器の一次巻線
55a ⇒コンデンサ21⇒FET3⇒インダクタ53のループとイ
ンダクタ53⇒変圧器の一次巻線55a ⇒コンデンサ22⇒直
流電源50⇒FET3⇒インダクタ53のループに変わる。
【００１４】そして時刻t5で，コンデンサ21は放電され
コンデンサ22は充電され，その後インダクタ53⇒変圧器
の一次巻線55a ⇒ダイオード11⇒FET3⇒インダクタ53の
ループに変わる。
コンデンサ22は充電され，その後インダクタ53⇒変圧器
の一次巻線55a ⇒ダイオード11⇒FET3⇒インダクタ53の
ループに変わる。
【００１５】時刻t6のときにFET2のオフを確認してFET6
にオン信号を印加する。このときから電流i6が流れる
が，インダクタ57の電流エネルギーはまだ出力側に放出
されている。
にオン信号を印加する。このときから電流i6が流れる
が，インダクタ57の電流エネルギーはまだ出力側に放出
されている。
【００１６】時刻がt7のときにインダクタ57のリセット
が終わり，ダイオード25の電流i25はゼロとなる。しか
しこのときはFET6がオンしているのでインダクタ57の電
流は連続して逆向きに流れ，エネルギーが二次側から一
次側に帰還される。
が終わり，ダイオード25の電流i25はゼロとなる。しか
しこのときはFET6がオンしているのでインダクタ57の電
流は連続して逆向きに流れ，エネルギーが二次側から一
次側に帰還される。
【００１７】時刻がt8のときに，FET3の駆動信号がオフ
になる。するとそれまでの電流経路インダクタ53⇒巻線
55a ⇒ダイオード11⇒FET3⇒インダクタ53の経路で流れ
ていた電流は，入れ替わりインダクタ53⇒巻線55a ⇒ダ
イオード11⇒コンデンサ23⇒インダクタ53の経路と,イ
ンダクタ53⇒巻線55a ⇒ダイオード11⇒直流電源50⇒コ
ンデンサ24⇒インダクタ53の経路とに入れ替わる。
になる。するとそれまでの電流経路インダクタ53⇒巻線
55a ⇒ダイオード11⇒FET3⇒インダクタ53の経路で流れ
ていた電流は，入れ替わりインダクタ53⇒巻線55a ⇒ダ
イオード11⇒コンデンサ23⇒インダクタ53の経路と,イ
ンダクタ53⇒巻線55a ⇒ダイオード11⇒直流電源50⇒コ
ンデンサ24⇒インダクタ53の経路とに入れ替わる。
【００１８】そして時刻t9では，電流経路は，インダク
タ53⇒巻線55a ⇒ダイオード11⇒直流電源50⇒ダイオー
ド14⇒インダクタ53の経路に変わり，インダクタ53の電
流エネルギーが直流電源50に帰還されて減少する。以下
時刻t8から時刻t16 までは，上述の時刻t0から時刻t8ま
でと同様であり，各スイッチング素子等を対称的に読み
替えることで理解できるので，説明を省く。
タ53⇒巻線55a ⇒ダイオード11⇒直流電源50⇒ダイオー
ド14⇒インダクタ53の経路に変わり，インダクタ53の電
流エネルギーが直流電源50に帰還されて減少する。以下
時刻t8から時刻t16 までは，上述の時刻t0から時刻t8ま
でと同様であり，各スイッチング素子等を対称的に読み
替えることで理解できるので，説明を省く。
【００１９】ここで，FET5とFET6のオン・オフ条件につ
いて説明する。まずFET5のオン条件については，FET4に
オフ信号が入って蓄積時間を含めて完全にオフしたとき
からインダクタ57がリセットされる間でオン信号を与え
る。このときはダイオード25はオフしており，反対側の
ダイオード26は導通している区間である。尚，FET5を早
くオンさせると，その補償電流値がより大きくなるの
で，上記区間のうちでなるべく遅くオンさせた方が無効
電力は小さくて済む。
いて説明する。まずFET5のオン条件については，FET4に
オフ信号が入って蓄積時間を含めて完全にオフしたとき
からインダクタ57がリセットされる間でオン信号を与え
る。このときはダイオード25はオフしており，反対側の
ダイオード26は導通している区間である。尚，FET5を早
くオンさせると，その補償電流値がより大きくなるの
で，上記区間のうちでなるべく遅くオンさせた方が無効
電力は小さくて済む。
【００２０】FET5のオフ条件については，電流i5の値が
ゼロになったときから，FET6がオンする間で(t3 からt6
の間で) オフ信号を与える。尚，FET2がオフする時刻t4
においてFET5もオフさせると同期回路が簡素化されて好
都合である。
ゼロになったときから，FET6がオンする間で(t3 からt6
の間で) オフ信号を与える。尚，FET2がオフする時刻t4
においてFET5もオフさせると同期回路が簡素化されて好
都合である。
【００２１】次に，FET6のオン条件については，FET5の
場合を対称的に置き換えればよい。FET2にオフ信号が入
って，蓄積時間を含めて完全にオフしたときからインダ
クタ57がリセットされる間でオン信号を与える。このと
きはダイオード26はオフしており，反対側のダイオード
25は導通している区間である。
場合を対称的に置き換えればよい。FET2にオフ信号が入
って，蓄積時間を含めて完全にオフしたときからインダ
クタ57がリセットされる間でオン信号を与える。このと
きはダイオード26はオフしており，反対側のダイオード
25は導通している区間である。
【００２２】FET6のオフ条件については，電流i6の値が
ゼロになったときから，FET5がオンする間で(t11からt1
4 の間で) オフ信号を与える。尚，FET4がオフする時刻
t12においてFET6もオフさせると同期回路が簡素化され
て好都合である。
ゼロになったときから，FET5がオンする間で(t11からt1
4 の間で) オフ信号を与える。尚，FET4がオフする時刻
t12においてFET6もオフさせると同期回路が簡素化され
て好都合である。
【００２３】軽負荷時に二次側の余剰エネルギーが一次
側に帰還される動作について説明する。波形図２におい
てFET5の電流i5が流れる時刻t14 からt3までの区間にお
いては，この電流i5は一次側のFET1の電流i1あるいはダ
イオード13の電流i13 に加算される。またFET6の電流i6
が流れる時刻t6からt11 までの区間においては，この電
流i6は一次側のFET3の電流i3あるいはダイオード11の電
流i11 に加算される。この一次側のスイッチング素子に
加算された電流は最終的には，時刻t0からt3までの区間
と，時刻t8からt11 までの区間とで直流電源50にエネル
ギーが帰還されて，電力効率を向上させる。
側に帰還される動作について説明する。波形図２におい
てFET5の電流i5が流れる時刻t14 からt3までの区間にお
いては，この電流i5は一次側のFET1の電流i1あるいはダ
イオード13の電流i13 に加算される。またFET6の電流i6
が流れる時刻t6からt11 までの区間においては，この電
流i6は一次側のFET3の電流i3あるいはダイオード11の電
流i11 に加算される。この一次側のスイッチング素子に
加算された電流は最終的には，時刻t0からt3までの区間
と，時刻t8からt11 までの区間とで直流電源50にエネル
ギーが帰還されて，電力効率を向上させる。
【００２４】図３は，図１に示す本発明の実施例である
コンバータの出力特性であって，出力電流がゼロになっ
ても，出力電圧はほとんど上昇しない。破線で示す従来
装置の特性と比較すると，本発明による効果が顕著であ
ることがわかる。
コンバータの出力特性であって，出力電流がゼロになっ
ても，出力電圧はほとんど上昇しない。破線で示す従来
装置の特性と比較すると，本発明による効果が顕著であ
ることがわかる。
【００２５】図１に示す実施例において，FET1,2,3,4に
ついては，他のスイッチング素子であるバイポーラトラ
ンジスタ，B-SIT ，IGBT等に容易に置換えることができ
る。また，各FET のドレイン・ソース間に並列接続され
たコンデンサ21,22,23,24 は本発明の実施において必須
要素ではないが，スイッチング動作の過程でオフ時にド
レイン・ソース間の電圧上昇をわずかに遅らせ，電圧ゼ
ロクロススイッチングをさせるものである。また二次側
のダイオード15,16 についても本発明の実施において必
須要素ではないが，FET5とFET6の各ボディーダイオード
への側流を防止するため有用な部品である。また，図１
に示す実施例では二次側の整流回路はセンタタップ両波
整流回路があるが，ブリッジ整流回路でも同様に本発明
は実施できる。
ついては，他のスイッチング素子であるバイポーラトラ
ンジスタ，B-SIT ，IGBT等に容易に置換えることができ
る。また，各FET のドレイン・ソース間に並列接続され
たコンデンサ21,22,23,24 は本発明の実施において必須
要素ではないが，スイッチング動作の過程でオフ時にド
レイン・ソース間の電圧上昇をわずかに遅らせ，電圧ゼ
ロクロススイッチングをさせるものである。また二次側
のダイオード15,16 についても本発明の実施において必
須要素ではないが，FET5とFET6の各ボディーダイオード
への側流を防止するため有用な部品である。また，図１
に示す実施例では二次側の整流回路はセンタタップ両波
整流回路があるが，ブリッジ整流回路でも同様に本発明
は実施できる。
【００２６】
【発明の効果】本発明は以上述べたような特徴を有し，
一次側ではゼロ電圧スイッチングの動作を保ちつつ，軽
負荷時においては二次側のエネルギーの余剰分を一次側
に帰還させる。したがって，いわゆるカットオフ現象に
よる電圧上昇を本質的に防止でき，最小負荷電流は極め
て小さい値となり，効率を向上させることができる。ダ
ミー負荷による発熱源がなくなり装置の温度上昇を低下
させることができる。
一次側ではゼロ電圧スイッチングの動作を保ちつつ，軽
負荷時においては二次側のエネルギーの余剰分を一次側
に帰還させる。したがって，いわゆるカットオフ現象に
よる電圧上昇を本質的に防止でき，最小負荷電流は極め
て小さい値となり，効率を向上させることができる。ダ
ミー負荷による発熱源がなくなり装置の温度上昇を低下
させることができる。
【図１】本発明に係るコンバータの一実施例を示す図で
ある。
ある。
【図２】図１に示す回路の各部の波形図である。
【図３】本発明に係るコンバータの出力特性を示す図で
ある。
ある。
【図４】従来のコンバータの一例である。
１，２，３，４，５，６…ＦＥＴ 11，12，13，14，
15，16…ダイオード 21，22，23，24…コンデンサ 25，26…ダイオード
50…直流電源 51,52 …入力端子 53…インダクタ 55…変圧器
57…インダクタ 59…コンデンサ 60,61…出力端子 62…負荷 63…
制御回路
15，16…ダイオード 21，22，23，24…コンデンサ 25，26…ダイオード
50…直流電源 51,52 …入力端子 53…インダクタ 55…変圧器
57…インダクタ 59…コンデンサ 60,61…出力端子 62…負荷 63…
制御回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−49253（ＪＰ，Ａ) 特開 平２−101963（ＪＰ，Ａ) 特開 平２−290160（ＪＰ，Ａ) 特開 平５−137332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/335 H02M 3/28
Claims (1)
- 【請求項１】複数のスイッチング素子とこれらのそれぞ
れに逆並列のダイオードとコンバートランスの一次巻線
とそれに直列に接続されたインダクタとをフルブリッジ
構成に接続し、前記インダクタのエネルギーを前記スイ
ッチング素子のスイッチング時に前記ダイオードを介し
て電源側に帰還させて零電圧スイッチングを実現するコ
ンバータにおいて、 前記コンバータトランスの二次側には交互にオン、オフ
を行う一方側のダイオードと他方側のダイオードとから
なる両波整流回路又はブリッジ整流回路を備えると共
に、前記コンバータトランスの二次側の一方向に電流が
流れる直流路に平滑用インダクタを備え、 前記整流回路の各ダイオードと逆並列にスイッチング素
子を接続し、 前記平滑用インダクタがカットオフとなる軽負荷時に
は、前記整流回路の前記ダイオードのうちオフしている
前記一方側のダイオードと逆並列の前記スイッチング素
子をオンさせ、前記一方側のダイオードがオンのときに
オフさせると共に、前記一方側と他方側のスイッチング
素子を同時オンさせないように駆動する制御回路を備
え、 前記一方側と他方側のスイッチング素子は前記平滑用イ
ンダクタがカットオフとなる軽負荷時を除いて電流を流
さず、前記平滑用インダクタのカットオフ時にはオン状
態にある前記一方側又は他方側のスイッチング素子が電
流を流すことにより、出力エネルギーを前記コンバータ
トランスの一次側に帰還して出力電圧の上昇を抑制する
ことを特徴とするコンバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27507093A JP3235755B2 (ja) | 1993-10-06 | 1993-10-06 | コンバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27507093A JP3235755B2 (ja) | 1993-10-06 | 1993-10-06 | コンバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07107743A JPH07107743A (ja) | 1995-04-21 |
| JP3235755B2 true JP3235755B2 (ja) | 2001-12-04 |
Family
ID=17550423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27507093A Expired - Fee Related JP3235755B2 (ja) | 1993-10-06 | 1993-10-06 | コンバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235755B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807073B1 (en) | 2001-05-02 | 2004-10-19 | Oltronics, Inc. | Switching type power converter circuit and method for use therein |
| AU2003234316A1 (en) * | 2002-05-02 | 2003-11-17 | Oltronics, Inc. | Switching type power converter circuit and method for use therein |
| JP4430531B2 (ja) | 2004-12-28 | 2010-03-10 | 株式会社日立製作所 | 双方向絶縁型ｄｃ−ｄｃコンバータ |
| KR20080026125A (ko) * | 2005-06-29 | 2008-03-24 | 가부시키가이샤 무라타 세이사쿠쇼 | Ｄｃ-ｄｃ컨버터 |
-
1993
- 1993-10-06 JP JP27507093A patent/JP3235755B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107743A (ja) | 1995-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Yang et al. | Isolated boost circuit for power factor correction | |
| US5726869A (en) | Synchronous rectifier type DC-to-DC converter in which a saturable inductive device is connected in series with a secondary-side switching device | |
| US5434768A (en) | Fixed frequency converter switching at zero voltage | |
| US5926381A (en) | DC power supply apparatus | |
| JP3199423B2 (ja) | 共振形フォワードコンバ−タ | |
| US5063488A (en) | Switching power source means | |
| US5148358A (en) | Rectifier commutation current spike suppressor | |
| JP3582643B2 (ja) | 昇圧形ｄｃ−ｄｃコンバータ | |
| JP3235755B2 (ja) | コンバータ装置 | |
| US4974142A (en) | Bootstrap drive for a switch-mode power converter | |
| US3496444A (en) | Voltage converter circuits | |
| JP3266389B2 (ja) | 直列共振コンバータ | |
| JP2673328B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| JP3493273B2 (ja) | 三相整流器の力率改善回路 | |
| US4669023A (en) | Apparatus for freeing electronic one-way switches from high power dissipation stresses | |
| JP2005086936A (ja) | Ｄｃ／ｄｃコンバータ | |
| JPH07222443A (ja) | Ｄｃ−ｄｃコンバータ | |
| JPH08168240A (ja) | Ｄｃ−ｄｃコンバータ | |
| JPH0884473A (ja) | 直流電源装置 | |
| JPH114578A (ja) | 電圧変換装置 | |
| JP2003116233A (ja) | 無停電電源装置 | |
| JPH07107742A (ja) | 直列共振コンバ−タ | |
| JPH07312871A (ja) | 直流電源装置 | |
| JPS5925580A (ja) | スイツチングレギユレ−タ | |
| JP3488077B2 (ja) | オンボード電源装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010717 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010913 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080928 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090928 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100928 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110928 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |