JP3234594U

JP3234594U - 金属リフトオフプロセスを用いた半導体素子

Info

Publication number: JP3234594U
Application number: JP2021003148U
Authority: JP
Inventors: ツオチェン−シン; チャオタ−シアン; フジュン−セン
Original assignee: Kingray Technology Co Ltd
Current assignee: Kingray Technology Co Ltd
Priority date: 2021-04-09
Filing date: 2021-08-13
Publication date: 2021-10-21
Anticipated expiration: 2031-08-13
Also published as: CN215955229U; TWM617676U

Abstract

【課題】プロセスを簡略化して改善し、製造フローチャートの効率を高め、コストを削減し、製造にかかる時間を短縮し、且つ金属が残留しにくく、基材表面を破壊しにくい金属リフトオフプロセスを用いた半導体素子を提供する。
【解決手段】フォトレジストの塗布、露光、現像を経て、金属層Ｍ１を塗布し、且つフォトレジスト除去液によりフォトレジスト層Ｐを除去する。フォトレジスト層を除去する際にフォトレジスト層の頂部にある金属が剥離され、エッチングプロセスが不要であり、半導体素子に必要な回路の布設が完成する。また、プロセスパラメーターを設定することにより、フォトレジスト層の輪郭が特定の角度を呈し、フォトレジスト層表面の金属が完全に剥離され、コスト削減及び競争力向上の効果を達成している。
【選択図】図８

Description

本考案は、プロセスを簡略化して改善し、製造フローチャートの効率を高め、コストを削減し、製造にかかる時間を短縮し、且つ金属が残留しにくく、基材表面を破壊しにくい金属リフトオフプロセスを用いた半導体素子に関する。

一般的には、半導体素子の製造時に、エッチング（Etch）を利用して金属を除去するプロセスにより、必要な回路を布設する。図１に示す従来のエッチングプロセスのフローチャートは下記の通りである。
（１）金属塗布。基板Ｓ表面に金属層Ｍを塗布する。
（２）フォトレジスト塗布。フォトレジストＰを金属層Ｍ表面に塗布する。
（３）露光。光源及びフォトマスクによりフォトレジストＰを露光する。
（４）現像。現像液により露光されていないフォトレジストＰを除去し、金属層Ｍ表面にパターンを有しているフォトレジスト層Ｐ’を成型する。
（５）エッチング。フォトレジスト層Ｐ’により被覆されていない金属層Ｍをエッチング液により除去する。
（６）膜剥離。フォトレジスト層Ｐ’を金属層Ｍ表面から剥離し、基板Ｓ表面に残留する金属層により回路を形成する。

しかしながら、前述した従来の技術では、半導体素子の製造時に、エッチング方式により保留しない金属領域を除去し、保留する金属領域により回路を形成している。しかし、金属をエッチングで洗い落として金属が残留しないようにするためには、多くの金属エッチング液（HF、HNO₃、H₂O₂、KOH、NH₄OH、H₂SO₄、DHF、H₃PO₄を含む）を組み合わせ、好ましいエッチング効果を達成させねばならなかった。

また、エッチング（etch）を使用して金属層を除去するプロセスの実施には下記欠点が存在する。
（１）エッチング装置の費用及び組み合わせて使用する金属エッチング液が非常に高価であるため、スパッタリングまたは蒸着プロセスにより付着した金属層をエッチング（Etch）により除去するのはコストが高い。
（２）耐腐食性の特殊な金属層の場合、エッチングが容易ではないため金属が残留し、金属エッチング液の効能を高めるためにエッチング液の濃度を濃くしたり、浸漬時間を延ばして処理を行うと、高濃度のエッチング液が基材表面を破壊し、歩留まりが低下することがある。
（３）また、エッチングプロセスのステップが多くなると、製造にかかる時間も増加し、製造コスト（例えば、電気代、作業時間、労働力等）も増加した。

そこで、本考案者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的設計で上記の課題を効果的に改善する本考案の提案に至った。

本考案は、上記問題点に鑑みて本考案者の鋭意研究により成されたものであり、その目的は、金属リフトオフプロセスを用いた半導体素子を提供することにある。換言すれば、本考案によれば、エッチング（etch）プロセスを用いる場合、金属が残留し、装置の費用が高価であり、製造コストが高騰するという問題を解決する。

上記課題を解決するために、本考案のある態様の金属リフトオフプロセスを用いた半導体素子は、フォトレジストの塗布、露光、現像等のプロセスを経て基板の表面にパターンを有しているフォトレジスト層を形成し、この基板に金属塗布を経た後、フォトレジスト除去液（PR-Strip、成分はNMP、DMSO、及びグリコールエーテル（glycol ethers）を含む）によりフォトレジスト層を除去する。フォトレジスト除去液（PR-strip）はフォトレジスト層を除去する際に、フォトレジスト層の頂部の金属も同時に剥離する。また、本考案の実施例では、フォトレジスト層の輪郭に独特の角度が形成され、フォトレジスト層の側面が金属により被覆されにくくなり、金属のエッチングが汚くなって金属が残留する問題を予防する。これにより、エッチング（etch）方式で金属を除去するステップを省略し、高価なエッチング装置及びエッチング液が不要となり、フローチャートも簡略化され、製造時間が大幅に短縮し、コストも大幅に低下し、競争力が大幅に向上する。

本考案の他の特徴については、本明細書及び添付図面の記載により明らかにする。

従来のエッチングプロセスを示すフローチャート図である。本考案の一実施例に係る金属リフトオフプロセスを用いた半導体素子を示すプロセス概略図である。本考案の金属リフトオフプロセスを用いた半導体素子の実施例を示す概略図（一）である。本考案の塗布による膜厚とスピンコート条件との関係図である。本考案の金属リフトオフプロセスを用いた半導体素子の実施例を示す概略図（二）である。本考案のフォトレジスト反応の厚み（Thickness）と露光エネルギー（Exposure）の関係図である。本考案の金属リフトオフプロセスを用いた半導体素子の実施例を示す概略図（三）である。本考案の金属リフトオフプロセスを用いた半導体素子の実施例を示す概略図（四）である。本考案の金属リフトオフプロセスを用いた半導体素子の実施例を示す概略図（五）である。本考案の他の実施例に係る金属リフトオフプロセスを用いた半導体素子を示す概略図（一）である。本考案の他の実施例に係る金属リフトオフプロセスを用いた半導体素子を示す概略図（二）である。本考案の他の実施例を示す概略図である。本考案のプロセスパラメータを例示する概略図である。

以下、本考案の実施の形態について、図面を参照して詳細に説明する。なお、本考案は以下の例に限定されるものではなく、本考案の要旨を逸脱しない範囲で、任意に変更可能であることは言うまでもない。

本考案のプロセスに適用する金属リフトオフシステムは、中央制御モジュールを少なくとも備え、中央制御モジュールに情報が接続されている塗布モジュールと、露光モジュールと、現像モジュールと、コーティングモジュールと、リフトオフモジュールとをさらに有している。各構成部材の機能について下述する。
（１）中央制御モジュールは、金属リフトオフシステムを運転し、上述の各モジュールを作動するように駆動する。また、操作者が監視し、金属リフトオフシステムを調整するように操作する。論理演算、演算結果の一時保存、実行命令位置の保存等の機能を備え、CPU（Central Processing Unit）でもよいが、これに限られない。
（２）塗布モジュールは、基板に対しフォトレジスト（Photoresist）を塗布する。これは、スピンコーター（SpinCoater）や噴塗機（Sprayer）等を選択してもよい。フォトレジストを基板に均一に塗布する設備であれば全て実施可能であり、これらに制限するわけではない。フォトレジストはポジ型またはネガ型フォトレジストであり、選択的に、塗布モジュールによるフォトレジストの塗布が完了した後、プリベーク作業を実行する。
（３）露光モジュールは、露光プロセスパラメーター、光源、及びパターンを有しているフォトマスクによりフォトレジストの露光を行い、現像液（Developer）によりすすいだ後に異なるパターン効果を有しているフォトレジスト層を形成する。例えば、ネガ型フォトレジストの未露光の部分が現像液に溶け、光が照射された部分はフォトレジスト現像液に溶けず、需要に応じて露光条件を調整する。露光モジュールは、例えば、アライナ（aligner）、ステッパー（stepper）、スキャナー（scanner）のうちの１つでもよいが、これらに限られない。選択的に、露光モジュールが露光を行った後にベーク作業を行ってもよい。
（４）現像モジュールは、露光が完了したフォトレジストを現像液により洗浄し、設計パターンを有しているフォトレジスト層を現像する。これは噴霧、浸漬、すすぎ、超音波振動等のうちの１つまたはそれらの組み合わせにより実行する。選択的に、現像モジュールは、現像が完了した基板を脱イオン水（Deionized water）により洗浄し、基板及びフォトレジスト層に残留する現像液を除去し、完了後にポストベーク作業を実行してもよい。
（５）コーティングモジュールは、フォトレジスト層が成型されている基板に対し、物理気相成長（Physical Vapor Deposition ,PVD）及び化学気相成長（Chemical Vapor Deposition, CVD）により基板及びフォトレジスト層表面に第一金属層及び第二金属層を塗布する。
（６）リフトオフモジュールは、ドライフィルムフォトレジスト除去プロセス（PR-Strip）を実行し、フォトレジスト層をリフトオフして除去する。また、フォトレジスト層を除去すると同時に、フォトレジスト層の頂部に付着している第一金属層も一緒に除去し、基板表面に付着している第二金属層のみを残す。フォトレジスト除去液は、N-メチルピロリドン（NMP）、ジメチルスルホキシド（DMSO）、及びグリコールエーテル（glycol ethers）等の溶媒の組み合わせを含むが、これらに限られない。

次に、図２を参照しながら、本考案の実施ステップをさらに詳しく説明する。
（１）フォトレジスト塗布ステップＳ１は、図３に示すように、金属リフトオフシステムがフォトレジストＰを基板Ｓに均一に塗布する。好ましくは、フォトレジストＰは、ネガ型フォトレジストであり、フォトレジストＰの成分は樹脂（resin）、増感剤（sensitizer）、溶媒（solvent）で構成される。これは、スピンコート（Spin coating）方式で塗布され、その回転数パラメーター及び塗膜厚みの関係は図４を参照し、好ましくは、塗布厚みは1μｍ〜15μｍの間の範囲である。さらに、フォトレジストＰの塗布完了後、温度70〜120℃、持続時間60〜90秒間でプリベーク作業を行う。
（２）露光ステップＳ２は、図５に示すように、金属リフトオフシステムが基板Ｓに塗布されているフォトレジストＰを露光プロセスパラメーター、光源、及びパターンを有しているフォトマスクにより露光プロセスを実行し、フォトレジストＰをパターンを有しているフォトレジスト層Ｐ’として成型する。好ましくは、ネガ型フォトレジストＰは露光される部分をフォトレジスト層Ｐ’として成型し、未露光の部分はフォトレジストＰの状態を保持する。好ましくは、露光プロセスパラメーターはアライナ（aligner）を使用し、露光モードは接触式広帯域（Proximity broadband）350〜450nmとするか、或いはステッパー（stepper）を使用し、光源は例えばg-line、h-line、i-lineとし、搭配隙間を0〜50μｍとし、露光エネルギーは40〜450mJ/cm²の間の範囲とすることを含む。その露光条件の露光エネルギー及びフォトレジストの厚みの百分率（Sensitivity curve）は、図６を参照する。好ましくは、露光完了後に、温度40〜100℃、持続時間60〜90秒間でベーク作業を行う。
（３）現像ステップＳ３は、図７に示すように、金属リフトオフシステムが現像液を基板Ｓの未露光のフォトレジストＰに塗布して洗浄を行う。現像液は1〜5wt%の水酸化テトラメチルアンモニウム（TMAH）溶液を含み、40〜120秒間洗浄する。選択的に、脱イオン水を使用して10〜60秒間噴霧洗浄を行い、温度100〜250℃、持続時間5〜20分間でポストベーク作業を行い、すすぎ完了後の基板Ｓ表面にパターンを有しているフォトレジスト層Ｐ’を現像してもよい。
（４）コーティングステップＳ４は、図８に示すように、金属リフトオフシステムがPVD（Physical Vapor Deposition）技術を使用し、フォトレジスト層Ｐ’に第一金属層Ｍ１を塗布し、基板Ｓに第二金属層Ｍ２を塗布する。
（５）リフトオフステップＳ５は、図９に示すように、金属リフトオフシステムがフォトレジスト除去液（PR-Strip）を使用してフォトレジスト層Ｐ’をリフトオフして除去し、フォトレジスト層Ｐ’の除去と同時に、フォトレジスト層Ｐ’の頂部に付着している第一金属層Ｍ１も一緒に除去し、基板Ｓ表面に付着している第二金属層Ｍ２のみを残す。保留された第二金属層Ｍ２は、半導体素子に布設される回路となる。フォトレジスト除去液はN-メチルピロリドン（NMP）、ジメチルスルホキシド（DMSO）、及びグリコールエーテル（glycol ethers）等の溶媒の組み合わせを含むが、これらに限られない。

図３、図５、図７乃至図９に示すように、本考案の金属リフトオフプロセスを用いた半導体素子は、基板Ｓ及び第二金属層Ｍ２を備える。基板Ｓ表面にはフォトレジストＰが塗布され、且つ光源を利用し、パターンを有しているフォトマスクにより基板Ｓ表面に塗布されているフォトレジストＰに対する露光を行う。フォトレジストＰの受光した箇所及び未受光の箇所がそれぞれフォトレジスト層Ｐ’及びフォトレジストＰとして形成される。フォトレジストＰがネガ型フォトレジストである場合、受光箇所がフォトレジスト層Ｐ’となり、フォトレジストＰがポジ型フォトレジストである場合、未受光箇所がフォトレジスト層Ｐ’となる。現像液によりフォトレジストＰを洗浄し、パターンが現像された基板Ｓ及びフォトレジスト層Ｐ’を残し、且つ基板Ｓ及びフォトレジスト層Ｐ’表面にPVDまたはCVDプロセスにより金属を塗布する。フォトレジストＰ’表面は第一金属層Ｍ１となり、基板Ｓ表面は第二金属層Ｍ２となる。フォトレジスト除去液によりフォトレジスト層Ｐ’を除去する際に、第一金属層Ｍ１はフォトレジスト層Ｐ’と一緒に除去される。すなわち、フォトレジスト層Ｐ’を除去することにより、基板Ｓ表面の第二金属層Ｍ２が回路として成形される。

図１０と図１１を参照し、且つ、図３乃至図９併せて参照し、本考案の金属リフトオフプロセスを用いた半導体素子は、前述の本考案のフォトレジスト塗布ステップＳ１、露光ステップＳ２、現像ステップＳ３中の各プロセスパラメーターの相互の組み合わせを経て、フォトレジスト層Ｐ’が上から下にかけて漸縮する態様に成型される。コーティングステップＳ４を実行した後、図１０に示すようにフォトレジスト層Ｐ’が完全に被覆されることはない。また、図１１に示すように金属層（Ｍ１、Ｍ２）がフォトレジスト層Ｐ’の側面を被覆しにくくなり、露出する基板Ｓ及びフォトレジスト層Ｐ’表面のみを被覆する。好ましくは、図１２を参照すると、フォトレジスト層Ｐ’と基板Ｓとの間に40度〜100度の間の範囲の挟角を有し、これにより、リフトオフステップＳ５を実行する際に、フォトレジスト層Ｐ’を容易にリフトオフ可能になり、金属層（Ｍ１、Ｍ２）が側面を被覆するためにリフトオフが困難になって金属が残留するようなことがなくなり、エッチング（Etch）プロセスを行う必要がなくなる。好ましくは図１３を参照し、本考案のプロセスパラメーターの例では、Ｐ型ウェハー（p-silicon wafer）を基板とし、塗布するフォトレジストはネガ型フォトレジストとし、その成分は樹脂（resin）、増感剤（sensitizer）、及び溶媒（solvent）で構成され、且つ塗布厚みは1〜15μｍとする。塗布完了後に温度70〜120℃で60〜90秒間プリベークを行う。プリベークに続いて、露光パラメーターを例えば、Aligner proximity broadband:40〜120mJ/cm²、g-line、h-line、l-lineのうちの１つまたはそれらの組み合わせを組み合わせたStepper:120〜200mJ/cm²、l-lineのみを組み合わせたStepper:300〜450mJ/cm²、gap:0〜50um、25W/cm²とし、且つ露光後に温度40〜100℃で60〜90秒間ベークを行う。露光に続いて、2.38%wtの水酸化テトラメチルアンモニウム（TMAH）溶液により40〜120秒間洗浄して現像を行い、脱イオン水（DIW）を噴霧して10〜60秒間すすいで洗浄した後、温度100〜250℃で5〜20分間ポストベークを行う。このプロセスパラメーターは例示にすぎず、これに制限するものではない。

以上を総合すると、本考案の金属リフトオフプロセスを用いた半導体素子は、基板に対しフォトレジスト塗布、露光、現像、コーティング、及びリフトオフのステップを順番に実行し、フォトレジスト除去液によりフォトレジスト層を除去する。これにより、フォトレジスト層の頂部にある金属層も一緒に除去し、半導体素子の回路の布設を完成する。また、プロセスパラメーターをさらに設定することにより、フォトレジスト層が上から下にかけて漸縮状を呈し、基板との間に挟角を有する。そして、金属塗布を実行する際に、フォトレジスト層が金属により完全に被覆されなくなり、フォトレジスト除去液がフォトレジスト層を完全にリフトオフする。これにより、エッチングプロセスを必要とせずに回路の布設を完成できる。よって、本考案を実施した後には、エッチングプロセスを省略でき、エッチングにかかるコストを削減し、競争力を効果的に向上する効果を達成する。

本考案は、その精神又は主要な特徴から逸脱することなく、他のいろいろな形態で実施することができる。そのため、上述の実施形態はあらゆる点で単なる例示に過ぎず、限定的に解釈してはならない。本考案の範囲は実用新案登録請求の範囲によって示すものであって、明細書本文には何ら拘束されない。更に、実用新案登録請求の範囲の均一範囲に属する変形や変更は、すべて本考案の範囲内のものである。

Ｓ１フォトレジスト塗布ステップ
Ｓ２露光ステップ
Ｓ３現像ステップ
Ｓ４コーティングステップ
Ｓ５リフトオフステップ
Ｓ基板
Ｐフォトレジスト
Ｐ’ フォトレジスト層
Ｍ金属層
Ｍ１第一金属層
Ｍ２第二金属層

Claims

フォトレジストの露光により形成されるフォトレジスト層に回路が布設されている金属リフトオフプロセスを用いた半導体素子であって、
基板と、
前記基板の表面に塗布され、前記基板の前記表面上に前記フォトレジスト層を形成するために光源によりパターンを有するフォトマスクで露光され、且つ現像液により未反応の前記フォトレジストを除去した前記フォトレジストと、
フォトレジスト除去液によりリフトオフした前記フォトレジスト層と、
前記フォトレジスト層の表面に成形され、前記フォトレジスト層と共にリフトオフが行われる第一金属層と、
前記回路が形成されている前記基板の前記表面に成形されている第二金属層と、を備えていることを特徴とする金属リフトオフプロセスを用いた半導体素子。
前記フォトレジストは、ネガ型フォトレジストであることを特徴とする請求項１に記載の金属リフトオフプロセスを用いた半導体素子。
前記フォトレジストの成分として、樹脂、増感剤、及び溶剤の組み合わせを含むことを特徴とする請求項１または２に記載の金属リフトオフプロセスを用いた半導体素子。
前記フォトレジストの塗布厚みは、1μｍ〜15μｍの間の範囲であることを特徴とする請求項１ないし３のいずれかに記載の金属リフトオフプロセスを用いた半導体素子。
前記現像液は、1wt%〜5wt%の間の範囲の水酸化テトラメチルアンモニウム溶液を含むことを特徴とする請求項１ないし４のいずれかに記載の金属リフトオフプロセスを用いた半導体素子。
前記フォトレジスト層は、上から下にかけて漸縮する態様に成型されていることを特徴とする請求項１ないし５のいずれかに記載の金属リフトオフプロセスを用いた半導体素子。
前記フォトレジスト層及び前記基板の挟角は、40度〜100度の間の範囲であることを特徴とする請求項６に記載の金属リフトオフプロセスを用いた半導体素子。
前記フォトレジスト除去液は、N-メチルピロリドン、ジメチルスルホキシド、及びグリコールエーテルの組み合わせを含むことを特徴とする請求項１ないし７のいずれかに記載の金属リフトオフプロセスを用いた半導体素子。