JP3228794B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種電子機器に搭載さ
れるメモリー，光電変換装置，信号処理装置等の半導体
集積回路装置およびその製造方法に関し、特に静電容量
素子が組込まれている半導体装置、およびＬＤＤトラン
ジスタの製造方法に関するものである。

【０００２】

【従来の技術】（従来例Ａ）半導体集積回路には、多く
の静電容量素子が組み込まれているものがある。近年集
積回路の高密度化、高速化に伴って、容量素子の小型
化、大容量化が求められている。

【０００３】図６は、従来の集積回路に一般に用いられ
ているＭＯＳキャパシタの模式的断面図であり、図７は
その等価回路である。

【０００４】このＭＯＳキャパシタは、ｐ型基板１０１
上に埋め込まれたｎ^- 層１０２の上に形成されたｎ⁺ 層
１０３を下部電極層とし、誘電体層１０４を介して上部
電極１０５およびｎ⁺ 層からの引き出し電極１０６を設
けたものである。等価回路のＡ端子およびＢ端子がそれ
ぞれ上部電極１０５および下部引き出し電極１０６に相
当する。

【０００５】図７の等価回路に示すように、下部電極１
０３としてｎ⁺ 拡散層等の導電体を用いるため、基板に
対してダイオードＤおよび容量Ｃcs等の寄生素子を持
ち、容量Ｃ₁ とＢ端子間には、ｎ⁺ 拡散層による抵抗成
分Ｒ₁ がある。また、上部電極１０５としては、一般に
Ａｌまたはポリシリコンが使用されるが、ポリシリコン
を使用した場合は、Ａ端子と容量Ｃ₁ の間にポリシリコ
ンによる抵抗成分Ｒ₂ が付加される。

【０００６】従って、ＭＯＳコンデンサを使用した場合
には、容量Ｃ₁ 以外に寄生素子として抵抗および容量、
ダイオードが含まれるため、それらの寄生素子の影響に
より、ＭＯＳコンデンサの周波数特性が制限される。

【０００７】また、容量素子の端子の一方を高インピー
ダンスで使用する場合には、寄生素子Ｃcsのため、Ｃ₁
とＣcsによる容量分割が生じる。

【０００８】さらに、印加電圧の極性によっては、ＭＯ
Ｓ構造のＣＶ特性により容量値が電圧により変化してし
まう。

【０００９】図８は集積回路に一般に用いられているｐ
ｎ接合キャパシタの模式的断面図であり、図９はその等
価回路である。このキャパシタは、ｐ型基板１０１上に
ｎ層１０２，ｐ層１０７，ｎ⁺ 層１０３，１０８を形成
し、誘電体層１０４を介して電極１０９と１１０とを対
向させたものである。

【００１０】図８の構造と図９の等価回路の端子とを図
中の符号で対応させてある。端子ＸＹ間の容量はＣ₂ ＋
Ｃ₃ となるが、容量としてはどのｐｎ接合を用いること
も可能である。

【００１１】ｐｎ接合キャパシタは、寄生抵抗および寄
生容量を含むため、その影響により周波数特性が制限さ
れるだけでなく、容量値の電圧依存性も大きい。さら
に、ｐｎ接合が逆バイアスになる場合以外に使用できな
い。

【００１２】図１０は、上述したＭＯＳキャパシタある
いはｐｎ接合キャパシタの欠点を改善するために考案さ
れた金属−絶縁膜−金属構造の容量素子の模式的断面図
である。

【００１３】この容量素子は半導体基板２０１上に形成
された下地金属（下部電極）２０２，層間絶縁膜２０
３，上層金属（上部電極）２０４および容量部分となる
薄い絶縁膜（誘電体層）２０５を含んでいる。

【００１４】上層および下層の金属膜としては、例えば
マグネトロンスパッタリング法により形成されるＡｌま
たはＡｌ合金，タングステン，あるいは化学気相堆積法
（ＣＶＤ法）で形成されたタングステンが用いられてい
た。容量となる薄い絶縁層２０５としては、ＣＶＤ法で
形成されたＳｉＯ₂ ，Ｓｉ₃ Ｎ₄ ，Ｔａ₂ Ｏ₅ ，陽極酸
化法で形成されたＡｌ₂ Ｏ₃ 、またはこれらの膜を組合
せて積層したものが用いられてきた。

【００１５】この容量素子では、寄生容量，寄生抵抗が
生じないという利点がある。

【００１６】一方ダイナミックＲＡＭ等に使用される静
電容量素子として、図１１に示すような、ＭＯＳＦＥＴ
のドレイン側にキャパシタを接続した回路が知られてい
る。図１２はこの回路を実現する素子構造の一つであっ
て、スタック型と称される。この構造は、ｐ型基板２１
に形成されたゲート酸化膜２２上のポリシリコンゲート
２３，ソース２４，ドレイン２５，ソース電極２６，フ
ィールド酸化膜２７，酸化膜２８および層間絶縁膜２９
を有するｐＭＯＳＦＥＴのドレイン２５に接してポリシ
リコン３０を設け、誘電膜３１を介してさらにポリシリ
コン３２を設け、キャパシタを構成したものである。図
１３に示したトレンチ型および図１４に示したフィン型
は、スタック型のキャパシタの容量の増加とサイズの減
少を目的として、それぞれポリシリコン層３０Ａ，３２
Ａおよび３０Ｂ，３２Ｂの形状を図示のように変形した
ものである。

【００１７】半導体回路の中で記憶素子（以下、メモリ
セルという）は、例えば図１５に示すような回路構成の
ものが知られている。このようなメモリセルの模式的断
面図を図１６に示す。図１６に示すように、メモリセル
に組み込まれた容量素子としてのキャパシタＣは下部電
極３０と上部電極３２と両電極３０と３２間に形成され
ている誘電体膜３１とから構成されている。

【００１８】このようなメモリセルに対して高集積化が
要求される場合には、各ビットにおける容量部分として
のキャパシタＣの平面積を縮小化する必要がある。メモ
リセルを正常に動作させるには、例えばＤＲＡＭのセラ
ミックパッケージから放射されるα線によるソフトエラ
ーに対する耐性を確保するために約２００ｆＣの電荷量
をキャパシタＣに蓄積する必要がある。この電荷量から
電源電圧を５Ｖとし、キャパシタＣのソース・アース間
容量をＣ_S で表すと、 Ｃ_S ≧４０ｆＦ となる。誘電体膜３１が一般的なＳｉ酸化膜である場
合、Ｓｉ酸化膜に対する信頼性から誘電体膜３１に印加
可能な電界ＥはＥ＜５ＭＶ／ｃｍ程度であることが知ら
れている。このため電源電圧の半分の電圧を印加する方
法を用いた場合に誘電体膜として十分に使用できるＳｉ
酸化膜の厚さは５０Åであるとされる。Ｓｉ酸化膜の比
誘電率εｒは３．７であるからＣ_S ≧４０ｆＦを実現す
るためにキャパシタＣの平面積として６μｍ² 以上確保
する必要がある。このように大きな平面積を有するキャ
パシタＣを具備したメモリセルは、上述したような近年
の高集積化の要求に対応できない。そこで、積層構造の
キャパシタＣを例えば図１６に示すように下に凸の形
状、あるいは上に凸の形状として、キャパシタＣの投影
平面積を拡大させることなく、その表面積を増加させ
て、必要な容量を確保できるようにしていた。

【００１９】（従来例Ｂ）また、従来、ＬＤＤトランジ
スタのサイドウォール（スペーサ）は、シリコンウエハ
全面にＣＶＤ法により酸化膜を形成した後、異方性ドラ
イエッチング（エッチバック）を行なうことにより形成
されている。

【００２０】（従来例Ｃ）また半導体を用いた電子デバ
イスや集積回路は、微細化によって、その高性能化、高
集積化を実現してきた。最小加工寸法は現在の市販４Ｍ
ｂｉｔＤＲＡＭで０．８μｍ、試作レベルではゲート長
０．０７μｍのＭＯＳＦＥＴが報告されている。さらに
加工寸法が０．１μｍ以下になると電子波干渉やトンネ
ル現象が顕著となり、新しい物理現象に基づく電子デバ
イスが実現されると考えられる。

【００２１】現状の電子デバイスや集積回路の微細化、
あるいは新しい物理現象に基づく電子デバイスを可能と
するためには、０．２μｍ以下の安定した微細加工技術
を確立しなければならない。

【００２２】従来の微細加工技術では有機レジスト膜を
利用し、この有機レジスト膜をエッチングマスクとして
エッチングを行なっている。図２４を用いてこの工程に
ついて概説し、微細化を目指す際の問題点を明らかにす
る。

【００２３】図２４（ａ）のように基体４０１上に薄膜
４０２が形成されているとする。基体４０１は、Ｓｉ基
板であったり、ＳｉＯ₂ の形成されたＳｉウエハであ
る。薄膜４０２は、Ａｌ（アルミニウム）などの金属や
ＢＰＳＧ，ＰＳＧなどの絶縁膜である。薄膜４０２の厚
さは、０．１ないし２μｍ程度の厚さを有する。このよ
うな基体４０１，４０２上に有機レジスト４０３が塗布
されている。有機レジスト４０３としては、ＡＺ１３５
０，ＰＦＰＲ，ＴＳＭＲ，ＰＭＭＡなど良く知られてい
るものである。有機レジスト４０３の厚さは、０．１な
いし２μｍ程度の厚さである。

【００２４】次に、図２４（ａ）に示す有機レジスト４
０３，薄膜４０２，基体４０１からなる基体に図２４
（ｂ）に示すように紫外光や電子線等のエネルギー線４
０５を照射する。これにより選択露出されたレジスト、
すなわちレジストパターン４０４となる紫外光や電子線
の照射範囲は、Ｌ₁ の幅である。このように光や電子線
を照射された領域Ｌ₁ の有機レジストは感光され現像液
に浸漬等すると、図２４（ｃ）に示すように照射部分の
み有機レジストが除去される。これにより現像されたレ
ジスト、すなわちレジストパターン４０６となる。これ
は、ポジ形レジストの場合である。ネガ形レジストの場
合は、光電子線の照射された部分の有機レジストが現象
後残ることになる。

【００２５】その後、図２４（ｄ）に示すエッチング工
程において有機レジスト４０８がマスクとなって、有機
レジスト４０８の開口された部分の薄膜がエッチングさ
れ、薄膜は４０７に示すようにパターニングされる。

【００２６】

【発明が解決しようとする課題】（課題Ａ）従来例Ａに
前述したように、静電容量素子そのものの改良が望まれ
ることとは別に、メモリーセルにおいては、キャパシタ
の大容量化および素子面積の縮少が大きな技術的課題と
なっている。

【００２７】しかしながら、上述したスタック型ではキ
ャパシタの大容量化および素子面積の縮少が両立せず、
トレンチ型ではキャパシタのリークの問題があり、フィ
ン型ではポリシリコンの形状が複雑なために製造工程が
複雑になるという問題があり、集積度が高くなるにつれ
てより低価格でメモリーセルを提供していくことが難し
いという問題があった。

【００２８】すなわち、従来技術ではキャパシタの構成
あるいは製造方法が十分ではないために、小占有面積で
かつ大容量のキャパシタを歩留まり良く形成することが
難しかった。

【００２９】（目的Ａ）本発明の目的は、従来よりも高
集積化され高い信頼性を有する、キャパシタを有する半
導体装置を、歩留り良く製造できる半導体装置の製造方
法を提供することにある。

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【課題を解決するための手段及び作用】（手段Ａ） 本発明は、前述した課題を解決するための手段して、キ
ャパシタを有する半導体装置の製造方法において、半導
体基体の表面又は半導体基体上方の導電性層の表面に水
素原子を付与する表面処理工程と、前記工程の後、前記
キャパシタの形状パターンを作るため、前記表面に選択
的にエネルギー線を照射する工程と、前記キャパシタの
一方の電極として、前記表面のエネルギー線の非照射領
域上に、選択的に金属領域を形成する工程と、前記キャ
パシタの誘電体層として、前記金属領域表面に誘電体膜
を形成する工程と、前記キャパシタの他方の電極とし
て、前記誘電体膜上に金属膜を形成する工程と、を含む
ことを特徴とする半導体装置の製造方法を提供するもの
である。

【００４１】前記半導体装置の製造方法において、前記
金属領域は、縦長であることを特徴とし、また、前記金
属領域は、ＭＯＳＦＥＴのソース、及び／又はドレイ
ン、及び／又はゲート電極領域の上に堆積されることを
特徴とし、また、前記水素原子を付与する表面処理工程
は、フッ酸を用いて行うことを特徴とし、また、前記エ
ネルギー線は、電子ビーム又はイオンビームであること
を特徴とし、また、前記金属領域の堆積は、アルキルア
ルミニウムハイドライド等の有機金属を原料とする化学
気相堆積法を利用して行うことを特徴とし、また、前記
金属領域は、Ｓｉ、Ｔｉ及びＣｕからなる群より選択さ
れる原子を少なくとも１種含むことを特徴とする。

【００４２】（作用Ａ）本発明は、従来のリソグラフィ
ー工程における有限厚さの有機レジストが加工寸法の下
限を制限している点に着目し、単原子層厚さのＨ原子を
従来のレジストに相当するアトミックレジストとして利
用することと、従来の露光装置で一般に用いられる紫外
線よりもビーム径が小さな電子ビーム等のエネルギー線
を用いることにより、従来よりも微細な線幅のパターン
を形成することができる。

【００４３】これにより、０．１μｍ以下の小さな幅の
金属薄膜を堆積してキャパシタの下部電極とし、前記金
属薄膜を酸化、あるいは絶縁膜を堆積することにより誘
電体膜とし、さらに上部電極を設けることにより、従来
より微細なキャパシタを形成することができる。 （手段Ｂ）本発明は、上述した課題を解決するための手
段として、サイドウォールの形成を行なって作製される
半導体装置の製造方法において、前記サイドウォール部
分を電子供与性表面とする工程と、前記工程後、ＣＶＤ
法により金属の前記サイドウォールを形成する工程と、
前記工程後、ソース及びドレインの高濃度イオン注入領
域を形成する工程と、前記工程後、前記サイドウォール
を除去する工程と、を有することを特徴とする半導体装
置の製造方法を提供するものである。

【００４４】また、前記半導体装置はトランジスタであ
ることを特徴とし、また、前記ＣＶＤ法は、アルキルア
ルミニウムハイドライドと水素とを利用したＣＶＤ法で
あることを特徴とし、また、前記アルキルアルミニウム
ハイドライドはジメチルアルミニウムハイドライドであ
ることを特徴とする。

【００４５】

【００４６】

【００４７】

【００４８】

【００４９】

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【００５６】

【００５７】

【００５８】

【００５９】

【００６０】

【００６１】

【００６２】

【００６３】

【００６４】

【００６５】

【００６６】

【実施例】（実施例Ａ１）図２に本発明の実施例Ａ１に
よるメモリセルの模式的平面図を示す。また、図２のＡ
−Ａ′線断面図を図３に示す。この図３のメモリセルの
回路構造は、図６に示した回路に対応するものである。

【００６７】図２、図３において、ｐ型基板６１１の表
面にゲート酸化膜６１２、フィールド酸化膜６１３が形
成されており、ポリシリコンゲート６１４、ｎ型のドレ
イン領域６１５、ソース領域６１６が設けられ、ポリシ
リコンゲート６１４は酸化膜６１７で覆れている。ドレ
イン領域６１５上部の酸化膜にはコンタクトホールが開
口され、ドレイン６１５上に上述した選択堆積法によっ
てＡｌ単結晶６１８が堆積される。このとき、Ａｌ単結
晶は前述の電子ビーム照射と大気暴露により選択堆積さ
れる。

【００６８】さらに酸化膜Ａｌ₂ Ｏ₃ ６１９および上
部電極のＡｌ ６２０と共にキャパシタを構成してい
る。

【００６９】層間絶縁膜６２１のソース領域の上部は開
口され、Ａｌ電極６２２が設けられている。

【００７０】尚、本実施例では記述していないが、Ａｌ
₂ Ｏ₃ 膜６１９と上部電極６２０との間に他の誘電体膜
を堆積してもよい。

【００７１】次に図１を参照して本実施例の製造方法を
説明する。

【００７２】まず図１（ａ）に示すように、ｐ型基板６
１１上にゲート酸化膜６１２およびフィールド酸化膜６
１３を形成する。

【００７３】次に、ＣＶＤ法によってポリシリコンを堆
積し、パターニングしてポリシリコンゲート６１４を形
成する（図１（ｂ））。

【００７４】イオン注入法などによってｎ型のドレイン
６１５，ソース６１６を形成し、ポリシリコンゲート６
１５の表面に酸化膜６１７を形成してｎＭＯＳ構造を作
製する。ここまでの工程は従来法と同様である。ドレイ
ン６１５の上部の酸化膜６１２を除去してコンタクトホ
ールを形成する（図１（ｃ））。

【００７５】次に、図１（ｄ）に示すように、電子ビー
ムを図２のＢに示した部分に照射し、大気暴露した後、
選択Ａｌ−ＣＶＤ法によりＡｌを堆積させるのである
が、本発明の特徴となる部分であるので、以下に詳述す
る。

【００７６】［半導体表面を水素終端する工程］まず、
基体全体を希フッ酸（ＨＦ／Ｈ₂ Ｏ＝１／１００）溶液
に浸透させることにより、コンタクト開口部の、露出し
た半導体表面を全て、単原子層の水素で終端させること
ができる。１０分程度の純水リンスを施しても、この表
面の水素終端は保たれる。

【００７７】［半導体表面に水素終端された表面と、酸
素終端された表面とを形成する工程］Ｓｉ−Ｈの結合エ
ネルギー（３．０８ｅＶ）より大きなエネルギーを有す
る電子ビーム、もしくはイオンビームを照射すると、Ｓ
ｉ−Ｈ結合が解離し、Ｈ原子が表面から脱離し、Ｓｉ原
子の未結合手が現れる。

【００７８】この状態で、基体を大気中に暴露すると、
Ｓｉ原子の未結合手の存在する部分は酸化され、酸素原
子で終端されることになる。この酸素終端させる工程は
大気中ばかりでなく、酸素あるいはオゾン中に暴露する
ことによっても可能である。水素終端を解離させる表面
改質は、エネルギー線を照射する方法があるが、これは
以下の条件で可能である。

【００７９】電子ビームによる表面改質は、加速電圧２
５ｋＶ、ビーム電流５００ｐＡで、ビーム量１．５×１
０¹⁶（ｅｌｅｃｔｒｏｎｓ／ｃｍ² ）を照射した。

【００８０】イオンビームによる表面改質は、Ｏ₂ ⁺をイ
オン種に用い、加速電圧は３ｋＶに設定し、ビーム量は
２×１０¹³（ｉｏｎｓ／ｃｍ² ）とした。

【００８１】紫外線による表面改質は、波長４０００オ
ングストローム以下のものを用いればよく、市販のｉ線
ステッパを用いた。この場合、領域の範囲指定は、通常
のＣｒマスクを用いればよく、処理能力的に優れた方法
となる。

【００８２】［Ａｌの選択的堆積方法］水素終端した半
導体表面と、酸素終端した半導体表面の２種類を形成し
た後、水素終端された部分にのみ、選択的にアルミニウ
ムを堆積させる。

【００８３】この方法とは、アルキルアルミニウムハイ
ドライドのガスと水素ガスとを用いて、電子供与性の基
体上に表面反応により堆積膜を形成するものである。

【００８４】特に、原料ガスとしてモノメチルアルミニ
ウムハイドライド（ＭＭＡＨ）またはジメチルアルミニ
ウムハイドライド（ＤＭＡＨ）等のメチル基を含むアル
キルアルミニウムハイドライドを用い、反応ガスとして
Ｈ₂ ガスを用い、これらの混合ガスの下で基体表面を加
熱すれば良質のＡｌ膜を堆積することが出来る。

【００８５】［成膜の温度条件］ここで、Ａｌ選択堆積
の際には直接加熱または間接加熱により基体の表面温度
をアルキルアルミニウムハイドライドの分解温度以上４
５０℃未満に保持することが好ましく、より好ましくは
２６０℃以上４４０℃以下、最適には２６０℃以上３５
０℃以下がよい。

【００８６】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば、高堆積速度で良
質のＡｌ膜を形成することができる。例えば、Ａｌ膜形
成時の基体表面温度をより好ましい温度範囲である２６
０℃〜４４０℃とした時、３０００Å〜５０００Å／分
という抵抗加熱の場合よりも高い堆積速度で良質な膜が
得られるのである。

【００８７】このような直接加熱（加熱手段からのエネ
ルギーが直接基体に伝達されて基体自体を加熱する）の
方法としては、例えば、ハロゲンランプ、キセノンラン
プ等によるランプ加熱があげられる。

【００８８】また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。

【００８９】また、この方法については、以下の参考文
献に詳述されている。

【００９０】 （参考 ：特開平１−２３３９２６号 特開平１−２３３９２４号 特開平１−２３３９２７号 特開平１−２３３９２５号 特開平２−４０５１９０号 ） 原料ガスとして、有機金属のひとつである例えばジメチ
ルアルミニウムハイドライド（化学式：（ＣＨ₃ ）₂ Ａ
ｌＨ、以下ＤＭＡＨと称する。）と水素（Ｈ₂）を用い
た場合、成膜条件としては、上述した出願，，，
および、特に、出願に詳述してあるように、基体
温度略々２００℃ないし３５０℃、全圧略々０．１ない
し５Ｔｏｒｒとすることにより、終端水素表面上のみに
単結晶Ａｌが堆積することができる。

【００９１】［実施例の堆積条件］本実施例でのアルミ
ニウムの堆積条件は、基板温度２７０℃、堆積圧力１．
２Ｔｏｒｒ、水素流量５０ＳＣＣＭとした。 ［選択性の原理説明］なぜ水素終端された半導体表面に
のみアルミニウムが堆積され、酸素終端された半導体
や、絶縁膜上にアルミニウムが堆積されないかは以下の
ように考えられる。

【００９２】坪内らが、出願に示しているように、Ｄ
ＭＡＨ及びＨ₂ を用いたＣＶＤ法において、Ｓｉ上のＡ
ｌ堆積反応は、次の３つの要素によって支えられてい
る。（１）表面に存在する自由電子の表面反応への触媒
的寄与、（２）Ｓｉ表面終端水素、（３）表面の終端水
素とＤＭＡＨ分子中のＣＨ₃ 基（メチル基）との選択反
応によるメタン（ＣＨ₄ ）の生成、である。これらの３
要素のそろっている水素終端表面では、アルミニウムが
堆積する。アルミニウムの堆積後は、ＤＭＡＨ中のＨが
表面に終端水素として残り、アルミニウムに自由電子が
存在するので、自続的に堆積が生ずる。

【００９３】これに対して、水素終端されていない領域
では、表面終端水素が存在しないのでアルミニウムの堆
積反応が生じない。

【００９４】［Ａｌ−ＣＶＤ法による成膜の特徴］この
方法は、例えばアスペクト比が１以上の微細且つ深い開
孔（コンタクトホール、スルーホール）内への金属材料
の埋め込みに適した方法であり、また選択性に優れた堆
積方法である。

【００９５】そしてこの方法により形成された金属膜は
単結晶Ａｌが形成される様に極めて結晶性に優れ、炭素
等の含有もほとんどない。

【００９６】同様に、この金属は、０．７乃至３．４μ
Ωｃｍの低い抵抗率をもち、８５乃至９５％の高い反射
率を有し、１μｍ以上のヒロック密度が１乃至１００ｃ
ｍ^-2程の表面性に優れたものとなる。

【００９７】また、シリコンと界面におけるアロイスパ
イクの発生確率についても、０．１５μｍの半導体接合
の破壊確率をとってみれば、ほぼ０に等しくなる。

【００９８】［選択的堆積方法の説明］電子供与性の表
面部分と非電子供与性の表面部分とが共存する基体にＡ
ｌ−ＣＶＤ法を適用すれば、電子供与性の基体表面部分
にのみ良好な選択性のもとにＡｌの単結晶が形成され
る。

【００９９】電子供与性の材料とは、基体中に自由電子
が存在しているか、もしくは自由電子を意図的に生成せ
しめたかしたもので、基体表面上に付着した原料ガス分
子との電子授受により化学反応が促進される表面を有す
る材料をいう。例えば一般に金属や半導体がこれに相当
する。また、金属もしくは半導体表面に薄い酸化膜が存
在しているものも基体と付着原料分子間で電子授受によ
り化学反応が生じ得るため、本発明の電子供与性材料に
含まれる。

【０１００】電子供与性材料の具体例としては、例え
ば、III 族元素としてのＧａ，Ｉｎ，Ａｌ等とＶ族元素
としてのＰ，Ａｓ，Ｎ等とを組み合わせて成る二元系も
しくは三元系もしくはそれ以上の多元系の III−Ｖ族化
合物半導体、または、単結晶シリコン、非晶質シリコン
などの半導体材料。あるいは以下に示す金属、合金、シ
リサイド等であり、例えば、タングステン、モリブデ
ン、タンタル、銅、チタン、アルミニウム、チタンアル
ミニウム、チタンナイトライド、アルミニウムシリコン
銅、アルミニウムパラジウム、タングステンシリサイ
ド、チタンシリサイド、アルミニウムシリサイド、モリ
ブデンシリサイド、タンタルシリサイド等が挙げられ
る。

【０１０１】これに対して、非電子供与性材料の表面に
は、Ａｌあるいは、Ａｌ−Ｓｉが選択的に堆積しない。

【０１０２】非電子供与性材料の具体例としては、熱酸
化、ＣＶＤ等により形成された酸化シリコン、ＢＳＧ、
ＰＳＧ、ＢＰＳＧ等のガラスまたは酸化膜、熱窒化膜
や、プラズマＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ−ＣＶＤ
法などにより形成されたシリコン窒化膜等が挙げられ
る。

【０１０３】［Ａｌを主成分とする金属膜の堆積］ま
た、このＡｌ−ＣＶＤ法によれば以下のようなＡｌを主
成分とする金属膜をも選択的に堆積でき、その膜質も優
れた特性を示すのである。

【０１０４】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、Ｓ
ｉ₃ Ｈ₈ 、Ｓｉ（ＣＨ₃ ）₄ 、ＳｉＣｌ₄ 、ＳｉＨ₂ Ｃ
ｌ₂ 、ＳｉＨＣｌ₃ 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ₄ 、ＴｉＢｒ₄ 、Ｔｉ（ＣＨ₃ ）₄ 等のＴｉ原子を含
むガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ₅ Ｈ₇ Ｏ
₂ ）₂ 、ビスジピバロイルメタナイト銅Ｃｕ（Ｃ₁₁Ｈ₁₉
Ｏ₂ ）₂ 、ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ₅ ＨＦ₆ Ｏ₂ ）₂ 等のＣｕ原子を含むガス、を適
宜組み合わせて導入して混合ガス雰囲気として、例えば
Ａｌ−Ｓｉ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔ
ｉ、Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させ
て電極を形成してもよい。

【０１０５】［選択堆積したＡｌ膜上に、更に金属膜を
形成する方法］また、上記Ａｌ−ＣＶＤ法は、選択性に
優れた成膜方法であり、且つ堆積した膜の表面性が良好
であるために、次の堆積工程に非選択性の成膜方法を適
用して、上述の選択堆積したＡｌ膜および絶縁膜として
のＳｉＯ₂ 等の上にもＡｌ又はＡｌを主成分とする金属
膜を形成することにより、半導体装置の配線として汎用
性の高い好適な金属膜を得ることができる。

【０１０６】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−
Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−Ｔ
ｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。

【０１０７】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。

【０１０８】又、ＣＶＤ法やスパッタリング法により導
電性の膜を形成しパターニングして所望の配線形状を有
する下引層を形成した後、Ａｌ−ＣＶＤ法を用いて選択
的にＡｌやＡｌを主成分とする金属膜を該下引層上に堆
積させて配線を形成しても良い。

【０１０９】このとき、堆積されたＡｌの幅は０．１μ
ｍ、Ａｌの厚さは０．５μｍである。尚、Ａｌの高さは
０．２μｍであり、所望のキャパシタンスを考慮して高
さを設定できる。即ち、高さを大きくして縦長としてと
れば表面積が大きくなり、キャパシタンスも大きくとれ
る。

【０１１０】次にＡｌ単結晶６１８の表面を熱酸化また
は陽極酸化によって酸化してＡｌ₂Ｏ₃ 膜６１９を形成
する（図１（ｅ））。

【０１１１】この酸化膜６１９は単結晶Ａｌを酸化して
形成するので薄くかつ極めて緻密なものとなる。陽極酸
化膜は特に緻密になる。

【０１１２】次にスパッタ法によってＡｌ層６２０を形
成し、キャパシタの対向電極とする（図１（ｆ））。

【０１１３】その後、層間絶縁膜６２１を形成し、ソー
ス上にコンタクトホールを開孔し、ソース電極６２２と
してのＡｌをスパッタリング法によって堆積する（図１
（ｇ））。

【０１１４】このようにして作製されたメモリセルのキ
ャパシタは、素子表面積ではドレインのコンタクト領域
またはそれ以下という小面積であって、高集積化に適
し、キャパシタとしての面積、すなわちＡｌ単結晶の側
面を含む酸化膜の全面積は十分に大きく、かつ酸化膜は
薄く、緻密であり、さらにＡｌ₂ Ｏ₃ の誘電率はＳｉＯ
₂ の誘電率の約２．５倍という高い値をもっているの
で、大容量のキャパシタを構成できる。なお、本発明を
ＰＭＯＳＦＥＴに適用できること、さらにキャパシタを
ドレイン側でなく、ソース側に構成できることは言うま
でもない。

【０１１５】（実施例Ａ２）次に本発明の実施例Ａ２を
示す。

【０１１６】本実施例の模式的断面図を図５に示す。本
実施例では実施例Ａ１と同様にメモリセルを示してい
る。

【０１１７】図５において、ｐ型基板６１１の表面にゲ
ート酸化膜６１２、フィールド酸化膜６１３が形成され
ており、ポリシリコンゲート６１４、ｎ型のドレイン領
域６１５、ソース領域６１６が設けられポリシリコンゲ
ート６１４は酸化膜６１７で覆われている。ドレイン領
域６１５上部の酸化膜にはコンタクトホールが開口さ
れ、ドレイン上にポリシリコン７１４が堆積されてい
る。ポリシリコン７１４上に前述した方法により選択的
にＡｌ単結晶７１８が堆積される。さらに酸化膜Ａｌ₂
Ｏ₃ ７１９および上部電極のＡｌ ７２０と共にキャ
パシタを構成している。層間絶縁膜６２１のソース領域
の上部は開口され、Ａｌ電極６２２が設けられている。

【０１１８】次に図４を参照して本実施例の製造方法を
説明する。

【０１１９】まず図４（ａ）に示すように、ｐ型基板６
１１上にゲート酸化膜６１２およびフィールド酸化膜６
１３を形成する。次にＣＶＤ法によってポリシリコンを
堆積し、パターニングしてポリシリコンゲート６１４を
形成する（図４（ｂ））。イオン注入法などによってｎ
型のドレイン６１５，ソース６１６を形成し、ポリシリ
コンゲート６１５の表面に酸化膜６１７を形成してｎＭ
ＯＳ構造を作製する。ここまでの工程は従来法と同様で
ある。更に、ドレイン６１５の上部の酸化膜６１２を除
去してコンタクトホールを形成し、ＣＶＤ法によってポ
リシリコンを堆積し、パターニングしてキャパシタの下
部電極となるポリシリコン部分７１４を形成する。ここ
で電子ビームをＡｌを堆積したくない部分に照射し、大
気暴露する（図４（ｃ））。

【０１２０】次に、選択Ａｌ−ＣＶＤ法によりＡｌを堆
積させる（図４（ｄ））。上記工程は、前述した実施例
と同様であるので詳しい説明は省略する。

【０１２１】このとき、堆積されたＡｌの幅は０．１μ
ｍ、Ａｌの厚さは０．５μｍである。

【０１２２】次にＡｌ単結晶７１８の表面を熱酸化また
は陽極酸化によって酸化してＡｌ₂Ｏ₃ 膜７１９を形成
する（図４（ｅ））。

【０１２３】この酸化膜６１９は単結晶Ａｌを酸化して
形成するので薄くかつ極めて緻密なものとなる。陽極酸
化膜は特に緻密になる。

【０１２４】次にスパッタ法によってＡｌ層７２０を形
成し、キャパシタの対向電極とする（図４（ｆ））。

【０１２５】その後、層間絶縁膜６２１を形成し、ソー
ス上にコンタクトホールを開孔し、ソース電極６２２と
してのＡｌをスパッタリング法によって堆積する（図４
（ｇ））。

【０１２６】このようにして作製されたメモリセルのキ
ャパシタは、素子表面積ではドレイン領域とゲート領域
という小面積であって、高集積化に適し、キャパシタと
しての面積、すなわちＡｌ単結晶の側面を含む酸化膜の
全面積は十分に大きく、かつ酸化膜は薄く、緻密であ
り、さらにＡｌ₂ Ｏ₃ の誘電率はＳｉＯ₂ の誘電率の約
２．５倍という高い値をもっているので、大容量のキャ
パシタを構成できる。なお、本発明をＰＭＯＳＦＥＴに
適用できること、さらにキャパシタをドレイン側でな
く、ソース側に構成できることは言うまでもない。

【０１２７】（実施例Ｂ１）図１７は本発明の特徴を最
もよく表わす実施例の図面であり、ＮＭＯＳトランジス
タの断面を示している。ＰＭＯＳに関しても半導体の導
電型がｎ，ｐで逆となるだけで基本的には図１７と同様
の構造となる。即ち、本発明はＮＭＯＳ，ＰＭＯＳ両方
に応用可能であり、当然、相補型ＭＯＳ（ＣＭＯＳ）に
も応用可能である。

【０１２８】図１７において、１はｐ型領域であり、基
板又はウェルにより形成される。２はｎチャネルストッ
プ領域を形成するｐ⁺ 領域、３はフィールド酸化膜、４
はゲート酸化膜、５はドレイン電界を緩和するｎ^- 領域
（ＬＤＤ領域）、６はソース及びドレインを形成するｎ
⁺ 領域、７はゲート電極を形成する燐を含んだ多結晶シ
リコン、８は７のゲート電極上に形成された熱酸化膜、
９は選択ＣＶＤ法により形成されたアルミニウムサイド
ウォールであり、６のソース及びドレインのｎ⁺ 領域形
成のイオン注入後に酸洗浄により除去される。この状態
は図１７の下図（ｂ）に示される。

【０１２９】次に、図１７の構造を形成するまでの工
程、及び図１７以降の工程を図１８に示す。

【０１３０】以下、図１８について順を追って説明す
る。

【０１３１】図１８において７の燐を含む多結晶シリコ
ンの形成までは従来の方法と同様である。

【０１３２】その後、７の多結晶シリコンの表面に熱酸
化膜８を約２００Å形成する。引続き、１０のフォトレ
ジストを塗布し、露光、現像を行う。この状態を示した
ものが図１８の左上の図（図１８（ａ））である。

【０１３３】続いて、反応性イオンエッチング（ＲＩ
Ｅ）により７の多結晶シリコンをエッチングし、１０の
フォトレジストを除去する（図１８（ｃ））。

【０１３４】続いて、通常のＬＤＤ工程により５のｎ^-
領域を燐のイオン注入により形成する（ＰＭＯＳの場合
にはｐ^- 領域をボロン、またはボロン化合物のイオン注
入により形成する（図１８（ｄ））。このとき、７の多
結晶シリコンよりなるゲート電極の側面には熱酸化膜は
存在せず、わずかに自然酸化膜が存在するのみである。
即ち、７のゲート電極側面以外のウエハ表面は熱酸化膜
８により保護されている。

【０１３５】ゲート電極７側面の自然酸化膜は希フッ酸
（ＨＦ：Ｈ₂ Ｏ＝１：１００）処理により容易に除去可
能である。この状態で７のゲート電極側面のみ選択ＣＶ
Ｄ法により９のアルミニウムのサイドウォールを形成す
る（図１８（ｅ））。このときの成膜方法について以下
に詳しく述べる。

【０１３６】ＡＬ ＣＶＤの説明 （成膜方法）本発明に好適なＡｌを主成分とする金属膜
（純Ａｌも含む）の成膜方法（Ａｌ−ＣＶＤ法）につい
て以下に説明する。

【０１３７】この方法は、例えばアスペクト比が１以上
の微細且つ深い開孔（コンタクトホール、スルーホー
ル）内への金属材料の埋め込みに適した方法であり、ま
た選択性に優れた堆積方法である。

【０１３８】そしてこの方法により形成された金属膜は
単結晶Ａｌが形成される様に極めて結晶性に優れ、炭素
等の含有もほとんどない。

【０１３９】同様に、この金属は、０．７乃至３．４μ
Ωｃｍの低い抵抗率をもち、８５乃至９５％の高い反射
率を有し、１μｍ以上のヒロック密度が１乃至１００ｃ
ｍ^-2程の表面性に優れたものとなる。

【０１４０】また、シリコンとの界面におけるアロイス
パイクの発生確率についても、０．１５μｍの半導体接
合の破壊確率をとってみれば、ほぼ０に等しくなる。

【０１４１】この方法とは、アルキルアルミニウムハイ
ドライドのガスと水素ガスとを用いて、電子供与性の基
体上に表面反応により堆積膜を形成するものである。特
に、原料ガスとしてモノメチルアルミニウムハイドライ
ド（ＭＭＡＨ）またはジメチルアルミニウムハイドライ
ド（ＤＭＡＨ）等のメチル基を含むアルキルアルミニウ
ムハイドライドを用い、反応ガスとしてＨ₂ ガスを用
い、これらの混合ガスの下で基体表面を加熱すれば良質
のＡｌ膜を堆積することが出来る。

【０１４２】ここで、Ａｌ選択堆積の際には直接加熱ま
たは間接加熱により基体の表面温度をアルキルアルミニ
ウムハイドライドの分解温度以上４５０℃未満に保持す
ることが好ましく、より好ましくは２６０℃以上４４０
℃以下、最適には２６０℃以上３５０℃以下がよい。

【０１４３】基体を上記温度範囲になるべく加熱する方
法としては直接加熱と間接加熱とがあるが、特に直接加
熱により基体を上記温度に保持すれば高堆積速度で良質
のＡｌ膜を形成することができる。例えば、Ａｌ膜形成
時の基体表面温度をより好ましい温度範囲である２６０
℃〜４４０℃とした時、３０００Å〜５０００Å／分と
いう抵抗加熱の場合よりも高い堆積速度で良質な膜が得
られるのである。このような直接加熱（加熱手段からの
エネルギーが直接基体に伝達されて基体自体を加熱す
る）の方法としては、例えば、ハロゲンランプ、キセノ
ンランプ等によるランプ加熱があげられる。また、間接
加熱の方法としては抵抗加熱があり、堆積膜を形成すべ
き基体を支持するための堆積膜形成用の空間に配設され
た基体支持部材に設けられた発熱体等を用いて行うこと
が出来る。

【０１４４】このＣＶＤ法を、電子供与性の表面部分と
非電子供与性の表面部分とが共存する基体に適用すれ
ば、電子供与性の基体表面部分にのみ良好な選択性のも
とにＡｌの単結晶が形成される。

【０１４５】電子供与性の材料とは、基体中に自由電子
が存在しているか、もしくは自由電子を意図的に生成せ
しめたかしたもので、基体表面上に付着した原料ガス分
子との電子授受により化学反応が促進される表面を有す
る材料をいう。例えば一般に金属や半導体がこれに相当
する。また、金属もしくは半導体表面に薄い酸化膜が存
在しているものも基体と付着原料分子間で電子授受によ
り化学反応が生じ得るため、本発明の電子供与性材料に
含まれる。

【０１４６】電子供与性材料の具体例としては、例え
ば、III 族元素としてのＧａ，Ｉｎ，Ａｌ等とＶ族元素
としてのＰ，Ａｓ，Ｎ等とを組み合わせて成る二元系も
しくは三元系もしくはそれ以上の多元系の III−Ｖ族化
合物半導体、または、単結晶シリコン、非晶質シリコン
などの半導体材料。あるいは以下に示す金属、合金、シ
リサイド等であり、例えば、タングステン、モリブデ
ン、タンタル、銅、チタン、アルミニウム、チタンアル
ミニウム、チタンナイトライド、アルミニウムシリコン
銅、アルミニウムパラジウム、タングステンシリサイ
ド、チタンシリサイド、アルミニウムシリサイド、モリ
ブデンシリサイド、タンタルシリサイド等が挙げられ
る。

【０１４７】これに対して、Ａｌあるいは、Ａｌ−Ｓｉ
が選択的に堆積しない表面を形成する材料、即ち非電子
供与性材料としては、熱酸化、ＣＶＤ等により形成され
た酸化シリコン、ＢＳＧ、ＰＳＧ、ＢＰＳＧ等のガラス
または酸化膜、熱窒化膜や、プラズマＣＶＤ法、減圧Ｃ
ＶＤ法、ＥＣＲ−ＣＶＤ法などにより形成されたシリコ
ン窒化膜等が挙げられる。

【０１４８】このＡｌ−ＣＶＤ法によれば以下のような
Ａｌを主成分とする金属膜をも選択的に堆積でき、その
膜質も優れた特性を示すのである。

【０１４９】たとえば、アルキルアルミニウムハイドラ
イドのガスと水素とに加えてＳｉＨ₄ 、Ｓｉ₂ Ｈ₆ 、Ｓ
ｉ₃ Ｈ₈ 、Ｓｉ（ＣＨ₃ ）₄ 、ＳｉＣｌ₄ 、ＳｉＨ ₂ Ｃ
ｌ₂ 、ＳｉＨＣｌ₃ 等のＳｉ原子を含むガスや、ＴｉＣ
ｌ₄ 、ＴｉＢｒ₄ 、Ｔｉ（ＣＨ₃ ）₄ 等のＴｉ原子を含
むガスや、ビスアセチルアセトナト銅Ｃｕ（Ｃ₅ Ｈ₇ Ｏ
₂ ）₂ 、ビスジピバロイルメタナイト銅Ｃｕ（Ｃ₁₁Ｈ₁₉
Ｏ₂ ）₂ 、ビスヘキサフルオロアセチルアセトナト銅Ｃ
ｕ（Ｃ₅ ＨＦ₆ Ｏ₂ ）₂ 等のＣｕ原子を含むガス、を適
宜組み合わせて導入して混合ガス雰囲気として、例えば
Ａｌ−Ｓｉ、Ａｌ−Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔ
ｉ、Ａｌ−Ｓｉ−Ｃｕ等の導電材料を選択的に堆積させ
て電極を形成してもよい。

【０１５０】また、上記Ａｌ−ＣＶＤ法は、選択性に優
れた成膜方法であり、且つ堆積した膜の表面性が良好で
あるために、次の堆積工程に非選択性の成膜方法を適用
して、上述の選択堆積したＡｌ膜および絶縁膜としての
ＳｉＯ₂ 等の上にもＡｌ又はＡｌを主成分とする金属膜
を形成することにより、半導体装置の配線として汎用性
の高い好適な金属膜を得ることができる。

【０１５１】このような金属膜とは、具体的には以下の
とおりである。選択堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−
Ｔｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕと非選択的に堆積したＡｌ、Ａｌ−Ｓｉ、Ａｌ−Ｔ
ｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ
との組み合わせ等である。

【０１５２】非選択堆積のための成膜方法としては上述
したＡｌ−ＣＶＤ法以外のＣＶＤ法やスパッタリング法
等がある。

【０１５３】又、ＣＶＤ法やスパッタリング法により導
電性の膜を形成しパターニングして所望の配線形状を有
する下引層を形成した後、Ａｌ−ＣＶＤ法を用いて選択
的にＡｌやＡｌを主成分とする金属膜を該下引層上に堆
積させて配線を形成しても良い。

【０１５４】さらには、Ａｌ−ＣＶＤ法を利用して絶縁
膜上に形成することも出来る。そのためには、絶縁膜に
表面改質工程を施し実質的に電子供与性の表面部分を形
成することである。このような表面改質工程としては、
プラズマによるダメージを絶縁膜に付与することや、電
子、イオン等のエネルギービームを照射することであ
る。この時に所望の配線形状にビームによる描画を行え
ば、選択堆積によりその描画された配線形状の電子供与
性部分にのみ堆積するので、パターニングなしで自己整
合的に配線を形成することが可能となる。

【０１５５】（成膜装置）次に、Ａｌ−ＣＶＤ法により
電極を形成するに好適な成膜装置について、図１９を参
照しながら説明する。

【０１５６】図１９は上述した成膜方法を適用するに好
適なＣＶＤ装置を有する金属膜連続形成装置の例を模式
的に示す図である。

【０１５７】この金属膜連続形成装置は、図１９に示す
ように、ゲートバルブ３１０ａ〜３１０ｆによって互い
に外気遮断下で連通可能に連接されているロードロック
室３１１、第１の成膜室としてのＣＶＤ反応室３１２、
Ｒｆエッチング室３１３、第２の成膜室としてのスパッ
タ室３１４、ロードロック室３１５とから構成されてお
り、各室はそれぞれ排気系３１６ａ〜３１６ｅによって
排気され減圧可能に構成されている。

【０１５８】ここで前記ロードロック室３１１は、スル
ープット性を向上させるために堆積処理前の基体雰囲気
を排気後にＨ₂ 雰囲気に置き換える為の室である。

【０１５９】次のＣＶＤ反応室３１２は基体上に常圧ま
たは減圧下で上述したＡｌ−ＣＶＤ法による選択堆積を
行う室であり、成膜すべき基体表面を少なくとも２００
℃〜４５０℃の範囲で加熱可能な発熱抵抗体３１７を有
する基体ホルダ３１８が内部に設けられるとともに、Ｃ
ＶＤ用原料ガス導入ライン３１９によって室内にバブラ
ー３１９−１で水素によりバブリングされ気化されたア
ルキルアルミニウムハイドライド等の原料ガスが導入さ
れ、またガスライン３１９’より反応ガスとしての水素
ガスが導入されるように構成されている。

【０１６０】次のＲｆエッチング室３１３は選択堆積後
の基体表面のクリーニング（エッチング）をＡｒ雰囲気
下で行う為の室であり、内部には基体を少なくとも１０
０℃〜２５０℃の範囲で加熱可能な基体ホルダ３２０と
Ｒｆエッチング用電極ライン３２１とが設けられるとと
もに、Ａｒガス供給ライン３２２が接続されている。

【０１６１】次のスパッタ室３１４は基体表面にＡｒ雰
囲気下でスパッタリングにより金属膜を非選択的に堆積
する室であり、内部に少なくとも２００℃〜２５０℃の
範囲で加熱される基体ホルダ３２３とスパッタターゲッ
ト材３２４ａを取りつけるターゲット電極３２４とが設
けられるとともに、Ａｒガス供給ライン３２５が接続さ
れている。最後のロードロック室３１５は金属膜堆積完
了後の基体を外気中に出す前の調整室であり、雰囲気を
Ｎ₂ に置換するように構成されている。

【０１６２】以上のようにして９のサイドウォール形成
後、ソース及びドレインのｎ⁺ 領域６をヒ素のイオン注
入により形成する（ＰＭＯＳの場合はボロンまたはボロ
ン化合物のイオン注入によりｐ⁺ 領域を形成する（図１
８（ｆ））。

【０１６３】続いて、酸洗浄、例えば硫酸：過酸化水素
水４：１、温度１２０℃の溶液に１０分間浸漬すること
により、９のアルミニウムサイドウォールのみを選択的
に除去する（図１８（ｇ））。

【０１６４】以後の工程は従来の方法と同様であり、ア
ニール、ＣＶＤ酸化膜１１形成へと続く（図１８
（ｈ））。

【０１６５】また、図１８において、５のｎ^- 領域と６
のｎ⁺ 領域を形成する順序を入れ換ることも可能であ
る。即ち、ゲート電極７、熱酸化膜８のパターニング
後、９のアルミニウムサイドウォールを形成し、６のｎ
⁺ 領域を形成する。酸洗浄による９のサイドウォール除
去後、５のｎ^- 領域の形成を行う。

【０１６６】また、酸洗浄に関しては、硫酸＋過酸化水
素水溶液の他に塩酸＋過酸化水素水溶液等も可能であ
る。

【０１６７】また、実施例Ｂ１において、アルミニウム
成長は減圧で行なっているが、常圧で成長させることも
可能である。

【０１６８】また、実施例Ｂ１において、ゲート電極は
燐を含む多結晶シリコンであったが、ヒ素またはボロン
を含む多結晶シリコンも可能（燐、ヒ素、ボロンの濃度
を変えても同様）である。

【０１６９】また、ゲート電極は、各種メタルシリサイ
ド（Ｐ＋Ｓｉ₂ 、ＷＳｉ₂ ，ＭｏＳｉ₂ ，…）でも可能
である。

【０１７０】また、ゲート電極は、高融点金属（Ｗ，Ｍ
ｏ，Ｔｉ，Ｔａ，…）でも可能である。

【０１７１】また、実施例Ｂ１において、ゲート電極上
面の熱酸化膜除去後、アルミニウムをゲート電極表面全
面に形成することも可能である。

【０１７２】（実施例Ｃ１）図２０は、本発明の一実施
例を示す製造工程の模式的断面図であり、選択的に不純
物を導入し、Ｓｉ基体表面の限られた領域のみに加工寸
法幅０．２μｍのＡｌ（アルミニウム）薄膜を形成する
例である。

【０１７３】まず図２０（ａ）に示すように、Ｓｉ基体
５０１表面上に有機レジスト膜５２０を塗布し、０．２
μｍ寸法のマスクにより有機レジスト膜をパターニング
し、図２０（ｂ）の５２１を得る。これは従来リソグラ
フィー工程で用いられている露光技術で０．２μｍ程度
の幅で加工することは可能とされている。

【０１７４】次に図２０（ｂ）に示すようにパターニン
グされた有機レジスト膜をマスクとしてＦ（フッ素）を
導入する。この導入の方法としてはイオン注入法が最も
簡易に行える。その場合、注入量は１×１０¹⁰〜１×１
０²⁰ａｔｏｍ／ｃｍ² 程度で、好ましくは１×１０¹⁴〜
１×１０¹⁶ａｔｏｍ／ｃｍ² である。このときのエネル
ギーは１〜１００ｋｅＶ程度であり、また有機レジスト
膜の厚さは０．１〜２．０μｍ程度で、これはＦを注入
する際のマスクとして十分な厚さである。またこのイオ
ン注入法で導入する場合は衝突をやわらげる緩衝膜を設
けても何ら問題ない。

【０１７５】次に図２０（ｂ）の工程後有機レジスト膜
を除去し、Ｓｉ基体５０１表面を図２０（ｃ）に示すよ
うに、化学処理などによって処理し、Ｓｉ表面が単原子
層の水素で終端するようにする。化学処理としては、例
えば希フッ酸（ＨＦ／Ｈ₂ Ｏ＝１／１００）溶液に浸漬
後、超純水中で略々１０分間リンスする。図２０（ｃ）
に示すようにこのような化学処理を行なうとＦイオンを
注入した領域では水素で終端せず、フッ素で終端し、水
素で終端する領域とフッ素で終端する領域に分けられ
る。

【０１７６】このフッ素で終端する領域は注入エネルギ
ーに依存する部分があり、その他に注入する質量数によ
るものと、化学処理の条件によるものと、緩衝膜の厚さ
によるものがある。

【０１７７】図２２は化学処理を上記希フッ酸（ＨＦ／
Ｈ₂ Ｏ＝１／１００）溶液に浸漬後、超純水中で略々１
０分間リンスした条件で、緩衝膜を設けなかった場合の
注入エネルギーによるフッ素で終端する領域の完成率で
ある。

【０１７８】次に図２０（ｄ），（ｅ）の工程でＳｉ基
体表面の水素終端された部分のみにＡｌ薄膜を堆積させ
る。

【０１７９】このとき好ましく用いることのできるＡｌ
堆積手段は化学的気相成長法であり、例えば下記出願
，，，およびに記載の方法を使用することが
できる。

【０１８０】 特願平１−２３３９２６号 特願平１−２３３９２４号 特願平１−２３３９２７号 特願平１−２３３９２５号 特願平２−４０５１９０号 原料ガスには、有機金属のひとつである例えばジメチル
アルミニウムハイドライド（化学式：（ＣＨ₃ ）₂ Ａｌ
Ｈ、以下ＤＭＡＨと称する。）と水素（Ｈ₂ ）を用い
る。上述した出願，，，および、特に、出願
に詳述したように、ＤＭＡＨとＨ₂ を用い、基体温度
略々２００℃ないし３５０℃、全圧略々０．１ないし５
Ｔｏｒｒにおいて、終端水素表面上のみに単結晶Ａｌが
堆積する。

【０１８１】［選択性の原理説明］なぜ水素終端された
半導体表面にのみアルミニウムが堆積され、酸素終端さ
れた半導体や、絶縁膜上にアルミニウムが堆積されない
かは以下のように考えられる。

【０１８２】坪内らが、出願に示しているように、Ｄ
ＭＡＨ及びＨ₂ を用いたＣＶＤ法において、Ｓｉ上のＡ
ｌ堆積反応は、次の３つの要素によって支えられてい
る。（１）表面に存在する自由電子の表面反応への触媒
的寄与、（２）Ｓｉ表面終端水素、（３）表面の終端水
素とＤＭＡＨ分子中のＣＨ₃ 基（メチル基）との選択反
応によるメタン（ＣＨ₄ ）の生成、である。これらの３
要素のそろっている水素終端表面では、アルミニウムが
堆積する。アルミニウムの堆積後は、ＤＭＡＨ中のＨが
表面に終端水素として残り、アルミニウムに自由電子が
存在するので、自続的に堆積が生ずる。

【０１８３】これに対して、水素終端されていない領域
では、表面終端水素が存在しないのでアルミニウムの堆
積反応が生じない。

【０１８４】図２０（ｄ），（ｅ）はこの反応を説明し
た図である。 （実施例Ｃ２）本発明による他の実施例を図２０及び図
２１を参照して以下に示す。

【０１８５】本実施例では、Ｏ₂ （酸素）をＳｉ基体表
面に導入することによりＳｉ基体表面上に選択的にＡｌ
を堆積するものである。

【０１８６】まず実施例Ｃ１で示した図２０（ａ）のよ
うに、Ｓｉ基体表面上に有機レジスト膜５２０を塗布
し、これをパターニングし図２１（ａ）のようにレジス
ト５２１を得る。

【０１８７】次に図２１（ａ）に示される有機レジスト
膜５２１をマスクとしてＯ₂ （酸素）を導入する。この
導入にはイオン注入法や選択酸化等が可能であるが、従
来の技術ではイオン注入法が最も制御よく行なえる。ま
た、その場合の注入量は１×１０¹⁰〜１×１０²⁰ａｔｏ
ｍ／ｃｍ² 程度で好ましくは１×１０¹⁶〜１×１０¹⁹ａ
ｔｏｍ／ｃｍ² である。

【０１８８】この後実施例Ｃ１と同様に有機レジスト膜
５２１を除去し、Ｓｉ基体５０１表面が単原子層の水素
で終端する化学処理を行い、図２１（ｂ）を得る。好ま
しくはこのＳｉ基体表面が単原子層の水素で終端する化
学処理の前に熱処理を行なうとよい。この熱処理は２０
０〜１２００℃の窒素雰囲気中で行なうが、水素雰囲気
中もしくは低圧雰囲気中等で行なうことも可能である。
この熱処理を行なうか否かにより、化学処理を行なった
後の水素で終端する領域とフッ素で終端する領域との完
成度は図２３に示すように異なってくる。

【０１８９】次に実施例Ｃ１と同様にＳｉ基体５０１表
面の水素終端された部分のみにＡｌ薄膜５１４を堆積
（図２１（ｃ））させる。

【０１９０】（実施例Ｃ３）本発明による別の実施例の
断面図によるプロセスフローを図２５に示す。同図にお
いて８０１は半導体基体、８０２は絶縁膜であり、８０
３は前記絶縁膜８０２に開孔した配線金属埋込用溝、８
０４は前記開孔部８０３に埋込んだ配線用金属で、８０
５はレジスト等のマスクであり、８０６は前記絶縁膜上
にイオン注入されたＳｉ領域、８０７は前記Ｓｉ領域８
０６の界面を水素終端させた領域で、８０８は前記８０
７の水素終端された領域にさらに電子を供与した領域
で、８０９は前記８０４の配線用金属及び前記８０８の
領域上に選択成長させた配線金属である。

【０１９１】次に図２５のプロセスフローについて説明
する。

【０１９２】まず、半導体基体８０１上に絶縁膜８０２
を堆積させ、その後、フォトリソグラフィ工程で前記絶
縁膜８０２に配線金属埋込用溝８０３を形成する（図２
５（ａ）〜（ｂ））。この時用いる絶縁膜８０２は、Ｃ
ＶＤ法を用いたＮＳＧ，ＰＳＧ，ＢＰＳＧ膜及びこれら
を組合わせた絶縁膜で、この膜厚は２０００〜１０００
０Åで、堆積後、９００℃〜１１００℃の高温、Ｎ₂ 雰
囲気中で熱処理を行う。その後フォトリソグラフィ工程
のドライエッチング法等を用いてアスペクト比が０．５
〜２の配線金属埋込用溝８０３を設ける。

【０１９３】次に同図（ｂ）で開孔した前記配線金属埋
込用溝８０３に配線用金属８０４を埋込む。ここで配線
用金属８０４を埋め込む方法として、選択ＡｌＣＶＤ法
を用いる。選択成長させる金属としては、Ａｌ，Ａｌ−
Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ等で、バリアメタ
ルであるＴｉ，ＴｉＮ，Ｗ，Ｍｏ，Ｔａといった金属と
組合わせて選択成長させても良い（同図（ｃ））。

【０１９４】前記配線用金属８０４を前記開孔部８０３
に埋込んだ後、フォトリソグラフィ工程にて配線形成領
域をパターニングするが、ここでは前記配線形成領域以
外の部分を、レジスト８０５で被覆する（同図
（ｄ））。

【０１９５】前記レジスト８０５をマスクとして前記配
線形成領域となる前記絶縁膜８０２の表面にＳｉ原子を
導入し、前記絶縁膜８０２の表層をＳｉ層８０６に改質
する。前記Ｓｉ原子の導入方法として、イオン注入法を
用いる。注入条件としては、加速エネルギーを１ｋｅＶ
〜８０ｋｅＶ、注入量を１×１０¹¹〜１×１０¹⁵ｉｏｎ
ｓ／ｃｍ² とする。この条件は形成しようとする金属配
線の線幅等で決定される（同図（ｅ））。

【０１９６】この後再びフォトリソグラフィ工程にて前
記レジスト８０５を除去する。

【０１９７】次に前記Ｓｉ原子導入層８０６の界面にお
けるＳｉ層に水素終端層８０７を形成させる。水素終端
させる方法としては、水素雰囲気中で３５０〜４５０℃
の熱処理を１０〜６０分加えるか、同図（ｅ）において
前記レジスト８０５の除去後、希弗酸による洗浄を行い
前記Ｓｉ原子導入層８０６の界面を水素終端させてもよ
い（同図（ｆ））。

【０１９８】その後、前記水素終端領域８０７を含む前
記絶縁膜８０２表面全体に電子線を照射し、前記水素終
端領域８０７上に電子供与領域８０８を形成する。

【０１９９】この時の電子線照射は前記水素終端領域８
０７上の水素を解離させない程度の弱いエネルギーを選
択する必要がある（同図（ｇ））。

【０２００】以上の領域を形成した後、金属配線８０９
を選択成長させる（同図（ｈ））。ここで前記金属配線
８０９を選択成長させる方法としては選択Ａｌ−ＣＶＤ
法を用いる。この選択Ａｌ−ＣＶＤ法は原料ガスとして
もモノメチルアルミニウムハイドライド（ＭＭＡＨ）、
又はジメチルアルミニウムハイドライド（ＤＭＡＨ）等
のメチル基を含むアルキルアルミニウムハイドライドを
用い、反応ガスとしてＨ₂ ガスを用い、これらの混合ガ
スの下で基体表面を加熱すれば良質のＡｌ膜を堆積する
ことが出来る。

【０２０１】ここでＡｌ選択成長の際には直接加熱又は
間接加熱により基体の表面温度をアルキルアルミニウム
ハイドライドの分解温度以上４５０℃未満に保持するこ
とが好ましく、最適には２６０℃以上３５０℃以下がよ
い。

【０２０２】以上に述べた選択ＡｌＣＶＤ法にてＡｌ，
Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ−Ｃｕ，Ａｌ−Ｔ
ｉ，Ａｌ−Ｓｉ−Ｔｉ等の金属配線を選択成長させる。

【０２０３】

【発明の効果】（効果Ａ）このようにして作製された、
本発明のキャパシタは、素子表面積ではドレインのコン
タクト領域またはそれ以下という小面積であって、高集
積化に適し、キャパシタとしての面積、すなわちＡｌ単
結晶の側面を含む酸化膜の全面積は十分に大きく、かつ
酸化膜は薄く、緻密であり、さらにＡｌ₂ Ｏ₃ の誘電率
はＳｉＯ₂の誘電率の約２．５倍という高い値をもって
いるので、大容量のキャパシタを構成できるという効果
が得られる。

【０２０４】

【０２０５】

【０２０６】

【０２０７】

【０２０８】

【０２０９】

【０２１０】

【図面の簡単な説明】

【図１】実施例Ａ１の製造方法を示す模式的断面図であ
る。

【図２】本発明の実施例Ａ１を示す模式的平面図であ
る。

【図３】図２のＡ−Ａ′線模式的断面図である。

【図４】実施例Ａ２の製造方法を示す模式的断面図であ
る。

【図５】本発明の実施例Ａ２を示す模式的断面図であ
る。

【図６】従来のＭＯＳ型キャパシタの模式的断面図であ
る。

【図７】図６に示したキャパシタの等価回路図である。

【図８】従来のｐｎ接合型キャパシタの模式的断面図で
ある。

【図９】図８に示したキャパシタの等価回路図である。

【図１０】従来の他の型のキャパシタの模式的断面図で
ある。

【図１１】従来のメモリセル回路図である。

【図１２】従来の半導体メモリのセルの模式的断面図で
ある。

【図１３】従来の半導体メモリのセルの模式的断面図で
ある。

【図１４】従来の半導体メモリのセルの模式的断面図で
ある。

【図１５】従来のメモリセルの等価回路図である。

【図１６】従来の他の半導体メモリの模式的断面図であ
る。

【図１７】本発明を実施したＮＭＯＳの断面図であり、
アルミニウムのサイドウォール除去前後を示したもので
ある。

【図１８】図１７の構造を形成するまでの工程を示した
ものである。

【図１９】アルミニウムの成膜装置の一例である。

【図２０】本発明の実施例の薄膜形成方法の工程を示す
基体の模式的断面図である。

【図２１】本発明の他の実施例の薄膜形成方法の工程を
示す模式的断面図である。

【図２２】フッ素をイオン注入法でＳｉ基体に導入した
際の、注入した領域がフッ素で終端する完成度を、注入
エネルギー依存性として示した図。

【図２３】酸素をイオン注入法でＳｉ基体に導入した際
の、注入した領域が酸素で終端する完成度を、注入後の
熱処理を行なうか否かで差が表われることを示した図。

【図２４】従来の有機レジストを用いたリソグラフィー
工程を説明するための基体の模式的断面図である。

【図２５】本発明の他の実施例に基づいた基体の製造工
程を示す模式的断面図。

【符号の説明】

１ 基板 ２ ｎチャネルストップ層（ｐ⁺ 領域） ３ フィールド酸化膜 ４ ゲート酸化膜 ５ ｎ領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅ領域） ６ ｎ⁺ 領域 ７ ポリシリコンゲート電極 ８ 熱酸化膜 ９ アルミニウムのサイドウォール １０ フォトレジスト １１ ＣＶＤ酸化膜 ４０１ 基体 ４０２ 薄膜 ４０３ 有機レジスト ４０４ レジストパターン ４０５ エネルギー線 ４０６ レジストパターン ４０７ 薄膜パターン ４０８ 有機レジストマスク ５０１ Ｓｉ基体 ５０２ Ｓｉ基体中のＳｉ原子 ５０３ Ｓｉ基体中の自由電子 ５０４ Ｓｉ基体表面の終端水素原子 ５０６ Ｓｉ基体に導入されるＦイオン ５０７ Ｓｉ基体表面の終端フッ素原子 ５０８ 水素分子 ５０９ ＤＭＡＨ分子 ５１０ Ｓｉ基体中の自由電子 ５１１ 反応を示す領域 ５１２ メタン分子 ５１３ 堆積Ａｌ膜中の自由電子 ５１４ 堆積したＡｌ膜 ５１５ 堆積したＡｌ膜表面の終端水素原子 ５１６ Ｓｉ基体に導入されるＯイオン ５１７ Ｓｉ基体表面の終端酸素原子 ５２１ 有機レジスト ６１１ ｐ型基板 ６１２ ゲート酸化膜 ６１３ フィールド酸化膜 ６１４ ポリシリコンゲート ６１５ ｎ型のドレイン領域 ６１６ ソース領域 ６１７ 酸化膜 ６１８ Ａｌ単結晶 ６１９ 酸化膜Ａｌ₂ Ｏ₃ ６２０ 上部電極のＡｌ ６２１ 層間絶縁膜 ６２２ Ａｌ電極 ７１４ ポリシリコン ７１８ Ａｌ単結晶 ７１９ 酸化膜Ａｌ₂ Ｏ₃ ７２０ 上部電極のＡｌ ８０１ 半導体基体 ８０２ 絶縁膜 ８０３ 配線金属用埋込溝 ８０４ 配線金属 ８０５ レジスト ８０６ イオン注入によるＳｉ層 ８０７ 水素終端領域 ８０８ 電子供与領域 ８０９ 配線金属

フロントページの続き (72)発明者 下津佐 峰生 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (72)発明者 亀井 誠司 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭63−151069（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04 H01L 21/285

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 キャパシタを有する半導体装置の製造方
   法において、 半導体基体の表面又は半導体基体上方の導電性層の表面
   に水素原子を付与する表面処理工程と、 前記工程の後、前記キャパシタの形状パターンを作るた
   め、前記表面に選択的にエネルギー線を照射する工程
   と、 前記キャパシタの一方の電極として、前記表面のエネル
   ギー線の非照射領域上に、選択的に金属領域を形成する
   工程と、 前記キャパシタの誘電体層として、前記金属領域表面に
   誘電体膜を形成する工程と、 前記キャパシタの他方の電極として、前記誘電体膜上に
   金属膜を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記金属領域は、縦長であることを特徴
   とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 前記金属領域は、ＭＯＳＦＥＴのソー
   ス、及び／又はドレイン、及び／又はゲート電極領域の
   上に堆積されることを特徴とする請求項１記載の半導体
   装置の製造方法。
4. 【請求項４】 前記水素原子を付与する表面処理工程
   は、フッ酸を用いて行うことを特徴とする請求項１記載
   の半導体装置の製造方法。
5. 【請求項５】 前記エネルギー線は、電子ビーム又はイ
   オンビームであることを特徴とする請求項１記載の半導
   体装置の製造方法。
6. 【請求項６】 前記金属領域の堆積は、有機金属を原料
   とする化学気相堆積法を利用して行うことを特徴とする
   請求項１記載の半導体装置の製造方法。
7. 【請求項７】 前記有機金属は、アルキルアルミニウム
   ハイドライドであることを特徴とする請求項６記載の半
   導体装置の製造方法。
8. 【請求項８】 前記アルキルアルミニウムハイドライド
   は、ジメチルアルミニウムハイドライドであることを特
   徴とする請求項７記載の半導体装置の製造方法。
9. 【請求項９】 前記金属領域は、Ｓｉ、Ｔｉ及びＣｕか
   らなる群より選択される原子を少なくとも１種含むこと
   を特徴とする請求項１記載の半導体装置の製造方法。