JP3223549B2 - Ｓｉｍｄ型並列演算装置 - Google Patents
Ｓｉｍｄ型並列演算装置Info
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Description
【０００１】
【産業上の利用分野】この発明はＳＩＭＤ（Single Ins
truction Multiple Data-stream ）アーキテクチヤにお
ける条件分岐処理を実現したＳＩＭＤ型並列演算装置に
関する。
truction Multiple Data-stream ）アーキテクチヤにお
ける条件分岐処理を実現したＳＩＭＤ型並列演算装置に
関する。
【０００２】
【従来の技術】従来より、ビデオ信号処理用のデジタル
・シグナル・プロセツサ（以下ＤＳＰという）のアーキ
テクチヤとしてＳＩＭＤ構成を採用するものがある。Ｓ
ＩＭＤ構成は１つの命令を複数のプロセッサエレメント
が同時に処理できるようになされたものである。その具
体例としては例えば、文献「Childers J. et al(TI), "
SVP: Serial Video Processor", IEEE 1990 Custom Int
egrated Circuits Conference, pp.17.3.1-4. 」などが
あり、ここに開示されたＤＳＰにおいては、1024個のシ
リアルプロセツサエレメントを1024個集積している。
・シグナル・プロセツサ（以下ＤＳＰという）のアーキ
テクチヤとしてＳＩＭＤ構成を採用するものがある。Ｓ
ＩＭＤ構成は１つの命令を複数のプロセッサエレメント
が同時に処理できるようになされたものである。その具
体例としては例えば、文献「Childers J. et al(TI), "
SVP: Serial Video Processor", IEEE 1990 Custom Int
egrated Circuits Conference, pp.17.3.1-4. 」などが
あり、ここに開示されたＤＳＰにおいては、1024個のシ
リアルプロセツサエレメントを1024個集積している。
【０００３】このＳＩＭＤ型ビデオ信号処理用演算装置
を簡略化して図示すると、図７のようになる。図は演算
命令部１１とその処理部１２のみを示してあり、演算命
令部１１は図のようにプログラムカウンタ１３とプログ
ラムメモリ１４とで構成されており、プログラムメモリ
１４に接続されたバスａに複数のプロセッサエレメン
ト、本例では３個のプロセッサエレメント１５，１６，
１７が接続されている。
を簡略化して図示すると、図７のようになる。図は演算
命令部１１とその処理部１２のみを示してあり、演算命
令部１１は図のようにプログラムカウンタ１３とプログ
ラムメモリ１４とで構成されており、プログラムメモリ
１４に接続されたバスａに複数のプロセッサエレメン
ト、本例では３個のプロセッサエレメント１５，１６，
１７が接続されている。
【０００４】この構成は１つの命令に対する並列処理で
あるから、個々のプロセツサエレメントでは処理結果に
依存した条件分岐ができない。ＳＶＰを始めとするＳＩ
ＭＤアーキテクチヤの弱点の１つである。
あるから、個々のプロセツサエレメントでは処理結果に
依存した条件分岐ができない。ＳＶＰを始めとするＳＩ
ＭＤアーキテクチヤの弱点の１つである。
【０００５】それは、ＳＩＭＤアーキテクチヤでは、プ
ログラムメモリ（プログラミングメモリ）１４、プログ
ラムカウンタ（プログラミングカウンタ）１３が共有化
されてるので、インストラクシヨンストリーム（命令の
流れ）は一つしか持つことができない。そのため、プロ
セツサエレメントごとに演算結果に依存した条件分岐を
させられないからである。
ログラムメモリ（プログラミングメモリ）１４、プログ
ラムカウンタ（プログラミングカウンタ）１３が共有化
されてるので、インストラクシヨンストリーム（命令の
流れ）は一つしか持つことができない。そのため、プロ
セツサエレメントごとに演算結果に依存した条件分岐を
させられないからである。
【０００６】一方、ビデオ信号処理などにおいては、多
次元に配列された画素に対して、その位置に依存しない
一様な処理を行なう場合が多い。そのため並列性に着目
したＳＩＭＤアーキテクチヤの適用が基本的には適して
いる。特に内積演算を主に用いるデイジタルフイルタ、
マトリクス演算などにおいては演算結果に依存した条件
分岐が不要であるので、ＳＩＭＤアーキテクチヤが最適
である。
次元に配列された画素に対して、その位置に依存しない
一様な処理を行なう場合が多い。そのため並列性に着目
したＳＩＭＤアーキテクチヤの適用が基本的には適して
いる。特に内積演算を主に用いるデイジタルフイルタ、
マトリクス演算などにおいては演算結果に依存した条件
分岐が不要であるので、ＳＩＭＤアーキテクチヤが最適
である。
【０００７】しかしながら、メデイアンフイルタなどの
非線形処理においては、近傍数サンプルをソーテイング
して最大値と最小値を除去してから線形なフイルタリン
グを行なうため、条件分岐処理が不可欠である。
非線形処理においては、近傍数サンプルをソーテイング
して最大値と最小値を除去してから線形なフイルタリン
グを行なうため、条件分岐処理が不可欠である。
【０００８】このように従来のＳＩＭＤ型演算装置で
は、プロセツサエレメントごとに演算結果に依存した条
件分岐をさせられないが、適用分野によっては可能であ
る。例えば、ソーテイングのような処理分野では可能で
ある。
は、プロセツサエレメントごとに演算結果に依存した条
件分岐をさせられないが、適用分野によっては可能であ
る。例えば、ソーテイングのような処理分野では可能で
ある。
【０００９】例えば、ソーテイングの基本操作である最
大値演算は、 ＭＡＸ（Ａ，Ｂ）＝（Ａ〉Ｂ）Ａ＋（Ａ〈Ｂ）Ｂ ・・・・・・・（１） Ａ＞Ｂの真偽判定は（Ｂ−Ａ）を計算してそのＭＳＢを
みれば判定できるから、 ＭＡＸ（Ａ，Ｂ）＝（Ｂ−Ａ）msbＡ＋／（Ｂ−Ａ）msbＢ ・・・（２） （ただし、／Ｘ は、Ｘの論理反転を示す。msbはＭＳＢ
を指す。）のように展開できる。しかし、このＳＩＭＤ
アーキテクチヤではプログラムステツプと実行時間は半
分無駄になる。
大値演算は、 ＭＡＸ（Ａ，Ｂ）＝（Ａ〉Ｂ）Ａ＋（Ａ〈Ｂ）Ｂ ・・・・・・・（１） Ａ＞Ｂの真偽判定は（Ｂ−Ａ）を計算してそのＭＳＢを
みれば判定できるから、 ＭＡＸ（Ａ，Ｂ）＝（Ｂ−Ａ）msbＡ＋／（Ｂ−Ａ）msbＢ ・・・（２） （ただし、／Ｘ は、Ｘの論理反転を示す。msbはＭＳＢ
を指す。）のように展開できる。しかし、このＳＩＭＤ
アーキテクチヤではプログラムステツプと実行時間は半
分無駄になる。
【００１０】同様に、２項演算のＭＡＸ演算処理ができ
れば、ＭＩＮ演算処理や３項以上のＭＡＸ演算処理、Ｍ
ＩＮ演算処理もできる。
れば、ＭＩＮ演算処理や３項以上のＭＡＸ演算処理、Ｍ
ＩＮ演算処理もできる。
【００１１】このように、条件分岐を含む処理を無駄を
覚悟で論理式に展開すると効率は最悪５０％ぐらいに低
下する。
覚悟で論理式に展開すると効率は最悪５０％ぐらいに低
下する。
【００１２】
【発明が解決しようとする課題】このように、従来から
知られている構成のＳＩＭＤアーキテクチヤでは条件分
岐による並列演算処理ができず、その結果処理速度も遅
くなる欠点がある。
知られている構成のＳＩＭＤアーキテクチヤでは条件分
岐による並列演算処理ができず、その結果処理速度も遅
くなる欠点がある。
【００１３】そこで、この発明はこのような従来の課題
を解決したものであって、ハードウエアを僅かに改変す
るだけで条件分岐処理を可能にしたＳＩＭＤ型並列演算
装置を提案するものである。
を解決したものであって、ハードウエアを僅かに改変す
るだけで条件分岐処理を可能にしたＳＩＭＤ型並列演算
装置を提案するものである。
【００１４】
【課題を解決するための手段】上述した課題を解決する
ため、この発明に係るＳＩＭＤ型並列演算装置において
は、複数のプロセッサエレメントと、一部もしくは全部
を多重化したインストラクションストリームを同時に与
えるためにプロセッサエレメントの各々に接続されたバ
スとを備え、各々のプロセッサエレメントは多重化され
たインストラクションストリームの何れかを条件分岐命
令に基づいて選択するためにバスに接続されたセレクタ
と、条件分岐命令の内容によってどのインストラクショ
ンストリームを選択するかをセレクタに指示するステー
タスレジスタと、セレクタによって選択されたインスト
ラクションストリームに基づいて条件分岐を必要とする
かどうかを判断すると共に、ステータスレジスタに条件
分岐命令をセットする演算部とを有することを特徴とす
るものである。
ため、この発明に係るＳＩＭＤ型並列演算装置において
は、複数のプロセッサエレメントと、一部もしくは全部
を多重化したインストラクションストリームを同時に与
えるためにプロセッサエレメントの各々に接続されたバ
スとを備え、各々のプロセッサエレメントは多重化され
たインストラクションストリームの何れかを条件分岐命
令に基づいて選択するためにバスに接続されたセレクタ
と、条件分岐命令の内容によってどのインストラクショ
ンストリームを選択するかをセレクタに指示するステー
タスレジスタと、セレクタによって選択されたインスト
ラクションストリームに基づいて条件分岐を必要とする
かどうかを判断すると共に、ステータスレジスタに条件
分岐命令をセットする演算部とを有することを特徴とす
るものである。
【００１５】
【作用】図２に示すように、プロセッサエレメント１５
を構成する演算部（以下でＣＰＵ２１という）によって
条件分岐を必要とするかどうかが判断され、条件分岐が
不必要なときにはステータスレジスタとして機能するフ
リップフロップ２３がリセットされ、条件分岐が必要な
ときにはセットされるような条件分岐命令が単位命令ブ
ロックの処理が終了する都度このフリップフロップ２３
にセットされる。
を構成する演算部（以下でＣＰＵ２１という）によって
条件分岐を必要とするかどうかが判断され、条件分岐が
不必要なときにはステータスレジスタとして機能するフ
リップフロップ２３がリセットされ、条件分岐が必要な
ときにはセットされるような条件分岐命令が単位命令ブ
ロックの処理が終了する都度このフリップフロップ２３
にセットされる。
【００１６】フリップフロップ２３はその内容によって
セレクタ２２が動作して、２重化されたインストラクシ
ョンストリーム０若しくはインストラクションストリー
ム１の何れかが選択される。インストラクションストリ
ーム０と１とは表（おもて）と裏との関係にあり、通常
は表のインストラクションストリーム０が選択されてい
る。
セレクタ２２が動作して、２重化されたインストラクシ
ョンストリーム０若しくはインストラクションストリー
ム１の何れかが選択される。インストラクションストリ
ーム０と１とは表（おもて）と裏との関係にあり、通常
は表のインストラクションストリーム０が選択されてい
る。
【００１７】条件分岐が発生すると、次の単位命令ブロ
ックでは図５に示すように裏のインストラクションスト
リーム１が選択され、そのインストラクションストリー
ム１に関する単位命令ブロックの内容に基づいてそのプ
ロセッサエレメント１５では信号処理が実行される。
ックでは図５に示すように裏のインストラクションスト
リーム１が選択され、そのインストラクションストリー
ム１に関する単位命令ブロックの内容に基づいてそのプ
ロセッサエレメント１５では信号処理が実行される。
【００１８】最後の単位命令ブロックのときには表のイ
ンストラクションストリーム０に戻るように、直前の単
位命令ブロックには図６Ｄ，Ｅに示すようなリセットデ
ータが単位命令ブロックに挿入され、これをプロセッサ
エレメント１５が解析して次は必ず表のインストラクシ
ョンストリーム０でその信号処理が実行されるようにな
されている。
ンストラクションストリーム０に戻るように、直前の単
位命令ブロックには図６Ｄ，Ｅに示すようなリセットデ
ータが単位命令ブロックに挿入され、これをプロセッサ
エレメント１５が解析して次は必ず表のインストラクシ
ョンストリーム０でその信号処理が実行されるようにな
されている。
【００１９】
【実施例】続いて、この発明に係るＳＩＭＤ型並列演算
装置の一例を図を参照して詳細に説明する。
装置の一例を図を参照して詳細に説明する。
【００２０】図１は上述したビデオ信号処理系に適用し
たときの図７と同様な概略構成を示すものであって、図
７と同様に演算命令部１１とその処理部１２とで構成さ
れ、演算命令部１１はプログラムカウンタ１３とそのカ
ウンタ出力に同期して動作するプログラムメモリ１４と
で構成されている。ハード的には従来と変わるところは
ない。そして、図では３個のプロセッサエレメント１
５，１６，１７が用いられている。
たときの図７と同様な概略構成を示すものであって、図
７と同様に演算命令部１１とその処理部１２とで構成さ
れ、演算命令部１１はプログラムカウンタ１３とそのカ
ウンタ出力に同期して動作するプログラムメモリ１４と
で構成されている。ハード的には従来と変わるところは
ない。そして、図では３個のプロセッサエレメント１
５，１６，１７が用いられている。
【００２１】この発明では、複数のプロセッサエレメン
ト１５，１６，１７に与えるインストラクションストリ
ームとして多重化、例えば２重化されたインストラクシ
ョンストリームが使用される。このインストラクション
ストリームはその一部が２重化されていても、その全て
が２重化されていても構わない。以下の説明ではその全
てが２重化されたインストラクションストリームを例示
する。
ト１５，１６，１７に与えるインストラクションストリ
ームとして多重化、例えば２重化されたインストラクシ
ョンストリームが使用される。このインストラクション
ストリームはその一部が２重化されていても、その全て
が２重化されていても構わない。以下の説明ではその全
てが２重化されたインストラクションストリームを例示
する。
【００２２】２重化されたインストラクションストリー
ムはその一方のインストラクションストリーム０が表の
インストラクションストリームであり、他方のインスト
ラクションストリーム１がこれとは裏の関係にあるイン
ストラクションストリームである。
ムはその一方のインストラクションストリーム０が表の
インストラクションストリームであり、他方のインスト
ラクションストリーム１がこれとは裏の関係にあるイン
ストラクションストリームである。
【００２３】インストラクションストリームを２重化す
る関係上、図１に示すように２本のバスａとｂが用意さ
れ、それぞれがプロセッサエレメント１５，１６，１７
に接続されている。
る関係上、図１に示すように２本のバスａとｂが用意さ
れ、それぞれがプロセッサエレメント１５，１６，１７
に接続されている。
【００２４】図２はプロセッサエレメント１５の具体例
であって、概念的に示せばＣＰＵ２１、ＣＰＵ２１に与
えるインストラクションストリームを選択するセレクタ
２２そしてどのインストラクションストリームを選択す
るかをセレクタ２２に指示するステータスレジスタとし
て機能するフリップフロップ２３とで構成される。
であって、概念的に示せばＣＰＵ２１、ＣＰＵ２１に与
えるインストラクションストリームを選択するセレクタ
２２そしてどのインストラクションストリームを選択す
るかをセレクタ２２に指示するステータスレジスタとし
て機能するフリップフロップ２３とで構成される。
【００２５】フリップフロップ２３はセット、リセット
型のものが使用され、ＣＰＵ２１からの命令でその何れ
かのモードにセットされる。ＣＰＵ２１では入力したイ
ンストラクションストリームのうち単位命令ブロック
（図３参照）の内容を処理した結果、条件分岐が必要か
不必要かを判断し、その判断に応じてフリップフロップ
２３の状態（モード）が制御される。フリップフロップ
２３は通常リセット状態にあり、このときセレクタ２２
はインストラクションストリーム０側（バスａ側）を選
択しているものとする。
型のものが使用され、ＣＰＵ２１からの命令でその何れ
かのモードにセットされる。ＣＰＵ２１では入力したイ
ンストラクションストリームのうち単位命令ブロック
（図３参照）の内容を処理した結果、条件分岐が必要か
不必要かを判断し、その判断に応じてフリップフロップ
２３の状態（モード）が制御される。フリップフロップ
２３は通常リセット状態にあり、このときセレクタ２２
はインストラクションストリーム０側（バスａ側）を選
択しているものとする。
【００２６】図３において、ＮＯＰはノーオペレーショ
ンのことであり、したがってこの単位命令ブロックが仮
え選択されたとしてもプロセッサエレメントでは処理が
行なわれないことを示している。
ンのことであり、したがってこの単位命令ブロックが仮
え選択されたとしてもプロセッサエレメントでは処理が
行なわれないことを示している。
【００２７】条件分岐を伴った演算処理について図３以
下を参照して説明する。図３は表裏の関係にある２重化
されたインストラクションストリーム０，１を単位命令
ブロックごとに時間経過に伴って整列したものである。
図中、ＣＭａｉ，ＣＭｂｉ（ｉは任意の整数であって、
ｉ＝ｎが最後の値）は単位命令ブロックを示す。プロセ
ッサエレメント１５などはこの単位命令ブロックごとに
順次その命令を解析しながら演算処理が実行される。
下を参照して説明する。図３は表裏の関係にある２重化
されたインストラクションストリーム０，１を単位命令
ブロックごとに時間経過に伴って整列したものである。
図中、ＣＭａｉ，ＣＭｂｉ（ｉは任意の整数であって、
ｉ＝ｎが最後の値）は単位命令ブロックを示す。プロセ
ッサエレメント１５などはこの単位命令ブロックごとに
順次その命令を解析しながら演算処理が実行される。
【００２８】図４は条件分岐のないときのインストラク
ションストリームの選択例を示すもので、通常は表のイ
ンストラクションストリーム０が選択されて処理が実行
されるものであるから、条件分岐のないこの図４の例で
はプロセッサエレメント１５などはインストラクション
ストリーム０による命令を次々に実行してその処理を終
了する。
ションストリームの選択例を示すもので、通常は表のイ
ンストラクションストリーム０が選択されて処理が実行
されるものであるから、条件分岐のないこの図４の例で
はプロセッサエレメント１５などはインストラクション
ストリーム０による命令を次々に実行してその処理を終
了する。
【００２９】これに対して、図５の例は条件分岐が発生
したときの処理例であって、最初は表のインストラクシ
ョンストリーム０が選択されて単位命令ブロックＣＭａ
０による処理が実行される。そして、この処理結果時点
ｐ1において条件分岐が必要であるとＣＰＵ２１が判断
したときにはフリップフロップ２３がセットされ、これ
によってセレクタ２２は裏のインストラクションストリ
ーム１側を選択する。
したときの処理例であって、最初は表のインストラクシ
ョンストリーム０が選択されて単位命令ブロックＣＭａ
０による処理が実行される。そして、この処理結果時点
ｐ1において条件分岐が必要であるとＣＰＵ２１が判断
したときにはフリップフロップ２３がセットされ、これ
によってセレクタ２２は裏のインストラクションストリ
ーム１側を選択する。
【００３０】裏のインストラクションストリーム１が選
択されると、プロセッサエレメント１５などは今度は裏
のインストラクションストリーム１側の単位命令ブロッ
クＣＭｂ１に基づいてその処理が実行され、処理が終了
した段階（時点ｐ2）で再び条件分岐の要、不要が判断
されて順次その結果に応じたインストラクションストリ
ームが選択される。
択されると、プロセッサエレメント１５などは今度は裏
のインストラクションストリーム１側の単位命令ブロッ
クＣＭｂ１に基づいてその処理が実行され、処理が終了
した段階（時点ｐ2）で再び条件分岐の要、不要が判断
されて順次その結果に応じたインストラクションストリ
ームが選択される。
【００３１】各単位命令ブロックの長さは一様ではな
い。そのため、図６ＡやＢのようにストリーム長（デー
タ長）の長短が生ずる。ストリーム長は一定であること
が好ましいので、短いストリームの単位命令ブロックに
対しては同図Ｃに示すように例えばＮＯＰデータ（意味
のないデータ）が挿入されてストリーム長が一定となる
ように構築されている。
い。そのため、図６ＡやＢのようにストリーム長（デー
タ長）の長短が生ずる。ストリーム長は一定であること
が好ましいので、短いストリームの単位命令ブロックに
対しては同図Ｃに示すように例えばＮＯＰデータ（意味
のないデータ）が挿入されてストリーム長が一定となる
ように構築されている。
【００３２】また、最後の処理は表のインストラクショ
ンストリーム０となるようにするため、直前のインスト
ラクションストリーム１における単位命令ブロックＣＭ
n-1には図６Ｄ，Ｅに示すようなリセットデータが挿入
される。同図Ｄは同図Ａに対応するデータ構築例であ
り、同図Ｅは同図Ｃに対応するデータ構築例である。
ンストリーム０となるようにするため、直前のインスト
ラクションストリーム１における単位命令ブロックＣＭ
n-1には図６Ｄ，Ｅに示すようなリセットデータが挿入
される。同図Ｄは同図Ａに対応するデータ構築例であ
り、同図Ｅは同図Ｃに対応するデータ構築例である。
【００３３】このようなリセットデータが存在するとき
にはこれを受けたプロセッサエレメントではその最後、
つまり条件分岐を判断する時点ｐn-1でフリップフロッ
プ２３をリセットし、セレクタ２２をインストラクショ
ンストリーム０側のバスａに切り換える。これによって
全てのプロセツサエレメントが表のインストラクシヨン
ストリーム０に復帰して条件分岐を終了させることがで
きる。
にはこれを受けたプロセッサエレメントではその最後、
つまり条件分岐を判断する時点ｐn-1でフリップフロッ
プ２３をリセットし、セレクタ２２をインストラクショ
ンストリーム０側のバスａに切り換える。これによって
全てのプロセツサエレメントが表のインストラクシヨン
ストリーム０に復帰して条件分岐を終了させることがで
きる。
【００３４】なお、裏のインストラクションストリーム
１の条件分岐以外の部分については本来どんな命令を格
納しておいてもよいが、ここにも常にＮＯＰをいれてお
けば使用していないプロセッサエレメントでの不要な電
力を消費するのを防ぐことができる。
１の条件分岐以外の部分については本来どんな命令を格
納しておいてもよいが、ここにも常にＮＯＰをいれてお
けば使用していないプロセッサエレメントでの不要な電
力を消費するのを防ぐことができる。
【００３５】インストラクションストリームの多重化
（本例では２重化）の方式としては上述したように全体
を多重化する他に、レジスタやメモリのアドレス、ＡＬ
Ｕの命令セットなどといったインストラクションのうち
のごく一部を多重化することが考えられる。この考えの
発展形としては、インストラクションストリームを３つ
以上にして必要に応じて目的のインストラクションスト
リームを選択使用するようにすれば、処理の効率化を図
ることができる。
（本例では２重化）の方式としては上述したように全体
を多重化する他に、レジスタやメモリのアドレス、ＡＬ
Ｕの命令セットなどといったインストラクションのうち
のごく一部を多重化することが考えられる。この考えの
発展形としては、インストラクションストリームを３つ
以上にして必要に応じて目的のインストラクションスト
リームを選択使用するようにすれば、処理の効率化を図
ることができる。
【００３６】ＳＩＭＤアーキテクチヤにおいて、命令の
流れを多重化するということは、従来からある命令のマ
スキングや命令の反転といった方式もこの多重化によっ
て実現できるから、この発明に係る多重化の概念はマス
キング命令や反転命令などの概念を含むものである。
流れを多重化するということは、従来からある命令のマ
スキングや命令の反転といった方式もこの多重化によっ
て実現できるから、この発明に係る多重化の概念はマス
キング命令や反転命令などの概念を含むものである。
【００３７】命令の流れを多重化しているという点で
は、厳密にはＳＩＭＤアーキテクチヤではなくＤＩＭＤ
（Double Instruction-stream Multiple-Data）アーキ
テクチヤとも考えられるが、図１に示したようにプログ
ラムカウンタは一つであるので、ＳＩＭＤアーキテクチ
ヤの範疇として捉えることができる。上記説明もこの考
えで統一されている。
は、厳密にはＳＩＭＤアーキテクチヤではなくＤＩＭＤ
（Double Instruction-stream Multiple-Data）アーキ
テクチヤとも考えられるが、図１に示したようにプログ
ラムカウンタは一つであるので、ＳＩＭＤアーキテクチ
ヤの範疇として捉えることができる。上記説明もこの考
えで統一されている。
【００３８】
【発明の効果】以上説明したようにこの発明によれば、
一部もしくは全部を多重化したインストラクションスト
リームを同時に与えるためのバスに複数のプロセッサエ
レメントが接続され、各々のプロセッサエレメントにお
いては、インストラクションストリームに基づいて条件
分岐を必要とするかどうかを判断すると共に、多重化さ
れたインストラクションストリームの何れかを条件分岐
命令に基づいて選択するようになされる。
一部もしくは全部を多重化したインストラクションスト
リームを同時に与えるためのバスに複数のプロセッサエ
レメントが接続され、各々のプロセッサエレメントにお
いては、インストラクションストリームに基づいて条件
分岐を必要とするかどうかを判断すると共に、多重化さ
れたインストラクションストリームの何れかを条件分岐
命令に基づいて選択するようになされる。
【００３９】この構成によって、各々のプロセッサエレ
メントにおいて、条件分岐が発生する都度、直前処理時
とは異なるインストラクションストリームを選択するこ
とができる。しかも、プロセッサエレメントで演算処理
結果に依存した条件分岐ができるので、貴重なプログラ
ム実行ステップの無駄を排除できるから、従来よりもそ
の処理速度を早めることができる。
メントにおいて、条件分岐が発生する都度、直前処理時
とは異なるインストラクションストリームを選択するこ
とができる。しかも、プロセッサエレメントで演算処理
結果に依存した条件分岐ができるので、貴重なプログラ
ム実行ステップの無駄を排除できるから、従来よりもそ
の処理速度を早めることができる。
【００４０】また、この多重化命令は従来からある命令
のマスキング、命令の反転といった方式も実現できる。
ＳＩＭＤアーキテクチャでは共通化されているプログラ
ムのエリアは十分に広く取れるので、プログラムメモリ
の一部が多重化されていても、そのためのコストは僅か
なものである。
のマスキング、命令の反転といった方式も実現できる。
ＳＩＭＤアーキテクチャでは共通化されているプログラ
ムのエリアは十分に広く取れるので、プログラムメモリ
の一部が多重化されていても、そのためのコストは僅か
なものである。
【図１】この発明に係るＳＩＭＤ型並列演算装置の一例
を示す要部の系統図である。
を示す要部の系統図である。
【図２】これに使用されるプロセッサエレメントの要部
の具体例を示す系統図である。
の具体例を示す系統図である。
【図３】インストラクションストリームの一例を示す図
である。
である。
【図４】条件分岐がないときのインストラクションスト
リームの一例を示す図である。
リームの一例を示す図である。
【図５】条件分岐が発生したときのインストラクション
ストリームの一例を示す図である。
ストリームの一例を示す図である。
【図６】インストラクションストリーム長とＮＯＰとの
関係を示す図である。
関係を示す図である。
【図７】従来のＳＩＭＤ型演算装置の系統図である。
１ ＳＩＭＤ型演算装置 １０ ＳＩＭＤ型並列演算装置 １１ 演算命令部 １２ 処理部 １３ プログラムカウンタ １４ プログラムメモリ １５，１６，１７ プロセッサエレメント ２１ ＣＰＵ ２２ セレクタ ２３ フリップフロップ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/16,15/80 G06T 1/20
Claims (1)
- 【請求項１】 ＳＩＭＤ型並列演算装置において、複数のプロセッサエレメントと、 一部もしくは全部を多重化したインストラクションスト
リームを同時に与えるために前記プロセッサエレメント
の各々に接続されたバスとを備え、 各々の前記プロセッサエレメントは、 多重化されたインストラクションストリームの何れかを
条件分岐命令に基づいて選択するために前記バスに接続
されたセレクタと、 前記条件分岐命令の内容によってどのインストラクショ
ンストリームを選択するかを前記セレクタに指示するス
テータスレジスタと、 前記セレクタによって選択されたインストラクションス
トリームに基づいて条件分岐を必要とするかどうかを判
断すると共に、前記ステータスレジスタに条件分岐命令
をセットする演算部とを有する ことを特徴とするＳＩＭ
Ｄ型並列演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34148691A JP3223549B2 (ja) | 1991-12-24 | 1991-12-24 | Ｓｉｍｄ型並列演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34148691A JP3223549B2 (ja) | 1991-12-24 | 1991-12-24 | Ｓｉｍｄ型並列演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174166A JPH05174166A (ja) | 1993-07-13 |
| JP3223549B2 true JP3223549B2 (ja) | 2001-10-29 |
Family
ID=18346433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34148691A Expired - Lifetime JP3223549B2 (ja) | 1991-12-24 | 1991-12-24 | Ｓｉｍｄ型並列演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223549B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4477959B2 (ja) | 2004-07-26 | 2010-06-09 | 独立行政法人理化学研究所 | ブロードキャスト型並列処理のための演算処理装置 |
| CN101416216B (zh) * | 2006-03-30 | 2012-11-21 | 日本电气株式会社 | 并行图像处理系统控制方法和设备 |
-
1991
- 1991-12-24 JP JP34148691A patent/JP3223549B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174166A (ja) | 1993-07-13 |
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