JPH103388A - 分岐アドレス制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェア量を削減し回路構成を簡易化で
きる、分岐アドレス制御回路を提供する。 【解決手段】 命令を処理するステージを５つのステー
ジに分け、それぞれのステージを、Ｄ，Ａ，Ｏ，Ｗ，Ｘ
ステージとすると、Ｄ，Ａ，Ｏ，Ｗステージの分岐先ア
ドレス拡張部を格納するレジスタ１と、信号線１０５と
レジスタ１を選択するセレクタ３１と、Ｘステージの分
岐先アドレス拡張部を格納するレジスタ２と、レジスタ
１とレジスタ２を選択するセレクタ３２と、レジスタ１
のデータをバスへ出力するトライステートバッファ１０
と、レジスタ２のデータをバスへ出力するトライステー
トバッファ２０と、トライステートバッファ１０および
２０を制御するイネーブル信号１０１，１０２を生成す
る制御回路３とを有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、命令パイプライン処理
を行う情報処理装置、時に、命令の処理を複数のステー
ジに分け実行するパイプライン処理方式の計算機システ
ムにおける分岐アドレス制御回路に関する。

【０００２】

【従来の技術】命令の処理を複数のステージに分け実行
するパイプライン処理方式の計算機システムにおいて、
入力データは複数のステージを順次経ることによって演
算処理されるようになっており、各ステージ間には途中
処理結果を一時的に保持するレジスタ手段が設けられる
ようになっている（特公昭５９−１０６０４３号公報参
照）。

【０００３】図４は、５つのステージを有するパイプラ
インの従来の分岐アドレス制御回路を示す。図中４１〜
４５はレジスタを、５１〜５５はトライステートバッフ
ァを示す。

【０００４】この従来の技術では、分岐先アドレス拡張
部取り出しのマイクロ命令で分岐先アドレス拡張部を、
第１のステージの分岐先アドレス拡張部レジスタ４１に
分岐先アドレス拡張部を格納し、ソフトウェア命令終了
のマイクロ命令でトライステートバッファ５１のイネー
ブル信号２０１がオンになり、命令カウンタ拡張部レジ
スタ４２に分岐先アドレス拡張部を格納する。最終ステ
ージの命令カウンタ拡張部レジスタ４５に分岐先アドレ
ス拡張部が格納されるまでの間、分岐先アドレス拡張部
は途中の各ステージに設けた命令カウンタ拡張部レジス
タ４２〜４４で持ち回る。

【０００５】ここで分岐後のソフトウェア命令を実行す
る場合、命令カウンタ拡張部レジスタ４２〜４４に格納
された分岐先アドレス拡張部を使用する。分岐後、ソフ
トウェア命令を直ちに実行するために、分岐先アドレス
拡張部が最終ステージの命令カウンタ拡張部レジスタ４
５に格納される前に、途中のステージの命令カウンタ拡
張部レジスタ４２〜４４のデータをバイパスし、分岐先
アドレス拡張部を取り出す必要がある。

【０００６】このため各ステージの命令カウンタ拡張部
レジスタの出力を、それぞれのレジスタに接続したトラ
イステートバッファ５２〜５４へ入力し、このそれぞれ
のトライステートバッファでバス構成を採り、それぞれ
各ステージで排他的に制御されたイネーブル信号２０２
〜２０４により、各ステージの分岐先アドレス拡張部を
取り出す。

【０００７】このイネーブル信号２０２〜２０４は、分
岐先アドレス拡張部が最終ステージの命令カウンタ拡張
部レジスタ５に格納されるまでの途中の各ステージで実
行されるマイクロ命令により制御され、そのステージの
レジスタ４２〜４４に接続するトライステートバッファ
５２〜５４のイネーブル信号が有効になり、必要なステ
ージの分岐先アドレス拡張部を取り出す。分岐先アドレ
ス拡張部が最終ステージの命令カウンタ拡張部レジスタ
４５に格納された後は、イネーブル信号２０５によりト
ライステートバッファ５５がオンになり、レジスタ４５
のデータが使用される。

【０００８】

【発明が解決しようとする課題】従来の技術において
は、各ステージから分岐先アドレス拡張部を取り出す場
合、各ステージに命令カウンタ拡張部レジスタを設け、
各レジスタのデータをそれぞれトライステートバッファ
に入力し、それぞれのトライステートバッファでバス構
成にし、イネーブル信号により分岐先アドレス拡張部を
バスに出力しなければならない。したがって、ハードウ
ェア量すなわちトランジスタの数が増大してしまうとい
う問題点がある。

【０００９】本発明の目的は、ハードウェア量を削減し
回路構成を簡易化できる、分岐アドレス制御回路を提供
することにある。

【００１０】

【課題を解決するための手段】本発明では、分岐先アド
レス拡張部を格納するレジスタを第１ステージと最終ス
テージの２つだけ設け、途中のステージのレジスタは全
て削除する。この２つのレジスタのデータをそれぞれの
トライステートバッファに入力し、この２つのトライス
テートバッファでバス構成を採る。

【００１１】すなわち、従来の分岐アドレス制御回路の
第１のステージの分岐先アドレス拡張部を格納するレジ
スタと、最終ステージまでの分岐先アドレス拡張部を格
納する複数のレジスタを一つにまとめた共用化レジスタ
と、最終ステージの分岐先アドレス拡張部を格納する最
終ステージレジスタとを有し、これら２つのレジスタの
データを入力するトライステートバッファ２つでバス構
成をとる。さらに共用化レジスタと最終ステージレジス
タを排他的にバスへ出力するために第１および第２のト
ライステートバッファを制御する制御回路を有する。

【００１２】第１ステージから最終ステージまでの間に
分岐先アドレス拡張部を使用する場合、第１のトライス
テートバッファがオン、第２のトライステートバッファ
がオフになり共用化レジスタのデータがバスに出力さ
れ、共用化レジスタのデータが使用される。最終ステー
ジで分岐先アドレス拡張部を使用する場合、第１のトラ
イステートバッファがオフ、第２のトライステートバッ
ファがオンになり最終レジスタのデータがバスに出力さ
れ、最終ステージレジスタのデータが使用される。

【００１３】この様に第１ステージから最終ステージ以
外の命令カウンタ拡張部レジスタを共用化することによ
り、各ステージにレジスタを設けデータを持ち回ること
なくどのステージでも使用することができる。

【００１４】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。

【００１５】図１は、本発明の第１の実施例の分岐アド
レス制御回路を示す図である。

【００１６】この分岐アドレス制御回路では、命令を処
理するステージを５つのステージに分ける。それぞれの
ステージを、Ｄ，Ａ，Ｏ，Ｗ，Ｘステージとすると、
Ｄ，Ａ，Ｏ，Ｗステージの分岐先アドレス拡張部を格納
するレジスタ１と、信号線１０５とレジスタ１を選択す
るセレクタ３１と、Ｘステージの分岐先アドレス拡張部
を格納するレジスタ２と、レジスタ１とレジスタ２を選
択するセレクタ３２と、レジスタ１のデータをバスへ出
力するトライステートバッファ１０と、レジスタ２のデ
ータをバスへ出力するトライステートバッファ２０と、
トライステートバッファ１０および２０を制御するイネ
ーブル信号１０１，１０２を生成する制御回路３とを有
している。

【００１７】セレクタ３１は、セレクト信号１０３によ
り、信号線１０５かレジスタ１かを選択し、レジスタ１
にデータをセットする。セレクタ３２は、セレクト信号
１０４により、レジスタ１かレジスタ２かを選択しレジ
スタ２にデータをセットする。

【００１８】制御回路３は、信号線１０６，１０７，１
０８，１０９によりトライステートバッファ１０のイネ
ーブル信号１０１，１０２を生成し、トライステートバ
ッファ１０のオン，オフを制御する。

【００１９】トライステートバッファ１０および２０は
それぞれ、イネーブル信号１０１，１０２により排他的
に制御され、両方同時にオンまたはオフになることはな
い。

【００２０】次に、図１および図２を参照して、本実施
例の動作について説明する。なお、図２は本発明の実施
例の動作を示すタイムチャート図である。

【００２１】分岐先アドレス拡張部取出しのマイクロ命
令（ｉｒｐ命令）により取り出されたアドレスは、ｉｒ
ｐ命令のＸステージでレジスタ１に格納される（図２の
）。ｉｒｐ命令以外のときは、セレクト信号１０３は
レジスタ１を選択し、レジスタ１のデータをホールドす
る。一方、図２に示すタイミングで、ソフトウェア命令
終了のマイクロ命令（ｐｘｅ命令）が発行され、ｐｘｅ
命令のＸステージでレジスタ２に格納される（図２の
）。セレクト信号１０４は、ｐｘｅ命令のＸステージ
以外はレジスタ２を選択し、レジスタ２のデータをホー
ルドする。ｐｘｅ命令のＸステージのときは、レジスタ
１を選択し、レジスタ２にレジスタ１のデータをセット
する。

【００２２】ここでレジスタ１のデータがレジスタ２に
セットされるまでのＤ，Ａ，Ｏ，Ｗの４ステージの間
に、分岐先アドレス拡張部を使用する命令が発行された
場合はレジスタ１のデータをバス２０１へ出力し使用す
る。

【００２３】図２に示す様に、レジスタ１のデータがレ
ジスタ２にセットされるまでの４ステージの間に、分岐
先アドレス拡張部を使用する命令ａ，ｂ，ｃ，ｄが発行
されると、制御回路３に入力する信号線１０６〜１０９
のいずれかが１になり、制御回路３でデコードし、トラ
イステートバッファ１０のイネーブル信号１０１が１に
なる。トライステートバッファ１０はイネーブル信号１
０１によりオンになりバス２０１にレジスタ１のデータ
が出力される。この時、トライステートバッファ２０の
イネーブル信号１０２は０で、トライステートバッファ
２０はオフになっている。

【００２４】分岐先アドレス拡張部を使用する命令ｅが
図２のタイミングで発行された場合は、トライステート
バッファ２０のイネーブル信号である信号線１０２が１
になり、トライステートバッファ２０がオンになりバス
２０１にレジスタ２のデータを出力する。この時、信号
線１０６〜１０９は全て０で、イネーブル信号１０１は
０となりトライステートバッファ１０はオフになる。

【００２５】以上、図１に示した構成を採ることによ
り、Ｄ，Ａ，Ｏ，Ｗの４ステージで使用するデータを各
ステージごとにレジスタを設け持ち回る必要がなくな
り、ハードウェア量の削減ができる。

【００２６】図３に本発明の第２の実施例を示す。第２
の実施例では、レジスタ１およびレジスタ２のデータ取
り出し方法が、図１に示した実施例とは異なる。すなわ
ち、第１の実施例では、トライステートバッファでバス
構成を採っていたのに対し、第２の実施例ではレジスタ
１とレジスタ２をセレクタ３３に入力し、レジスタ１お
よび２のいずれかのデータを選択している。さらに、第
２の実施例では、セレクタ３３の選択信号１１０の生成
のため、制御回路３に加え制御回路４を有している。こ
の制御回路４は、制御回路３の出力１０１と信号線１１
２によりセレクタ３３の選択信号１１０を生成し、レジ
スタ１とレジスタ２のデータ出力を制御する。

【００２７】

【発明の効果】本発明によれば、各ステージにレジスタ
を設け、データを持ち回る必要がないため、トランジス
タ数が削減できる。

【００２８】また本発明によれば、２つのレジスタだけ
でバス構成を採るため、バスの配線長が短くなり、他の
配線の配線エリアを確保でき、遅延的にも有利である。

【図面の簡単な説明】

【図１】本発明の第１の実施例の回路図である。

【図２】本発明の第１の実施例の動作を示すタイムチャ
ート図である。

【図３】本発明の第２の実施例の回路図である。

【図４】従来の分岐アドレス制御回路の回路図である。

【符号の説明】

１，２ レジスタ ３，４ 制御回路 １０，２０ トライステートバッファ ３１，３２ セレクタ １０１，１０２ イネーブル信号 １０３，１０４，１１０ セレクト信号 １０５〜１１２ 信号線 ２０１ バス線

Claims (3)

【特許請求の範囲】
1. 【請求項１】命令の処理を複数のステージに分け実行す
   るパイプライン処理方式の計算機システムにおいて、最
   初のステージの分岐先アドレス拡張部を格納するレジス
   タと、最終ステージの分岐先アドレス拡張部を格納する
   レジスタとでバス構成をとり、最初のステージのレジス
   タが格納している分岐先アドレス拡張部を最終ステージ
   以外の各ステージへ送出するためのイネーブル信号と、
   最終ステージのレジスタが格納している分岐先アドレス
   拡張部を最終ステージへ送出するためのイネーブル信号
   を生成する制御回路を有する分岐アドレス制御回路。
2. 【請求項２】命令の処理を複数のステージに分け実行す
   るパイプライン処理方式の計算機システムにおいて、 最初のステージの分岐先アドレス拡張部を格納する第１
   のレジスタと、 最終ステージの分岐先アドレス拡張部を格納する第２の
   レジスタと、 前記第１のレジスタのデータをバスへ出力する第１のト
   ライステートバッファと、 前記第２のレジスタのデータをバスへ出力する第２のト
   ライステートバッファと、 前記第１のレジスタが格納している分岐先アドレス拡張
   部を最終ステージ以外の各ステージへ送出するために、
   前記第１のレジスタをオンするイネーブル信号と、前記
   第２のレジスタが格納している分岐先アドレス拡張部を
   最終ステージへ送出するために、前記第２のレジスタを
   オンするイネーブル信号を生成する制御回路と、を有す
   る分岐アドレス制御回路。
3. 【請求項３】命令の処理を複数のステージに分け実行す
   るパイプライン処理方式の計算機システムにおいて、 最初のステージの分岐先アドレス拡張部を格納する第１
   のレジスタと、 最終ステージの分岐先アドレス拡張部を格納する第２の
   レジスタと、 前記第１のレジスタのデータと前記第２のレジスタのデ
   ータとを選択してバスへ出力するセレクタと、 前記第１のレジスタが格納している分岐先アドレス拡張
   部を最終ステージ以外の各ステージへ送出する場合に
   は、前記第１のレジスタを、前記第２のレジスタが格納
   している分岐先アドレス拡張部を最終ステージへ送出す
   る場合には、前記第２のレジスタを、前記セレクタに選
   択させるセレクト信号を生成する回路と、を有する分岐
   アドレス制御回路。