JP3222645B2

JP3222645B2 - 薄膜形成方法および薄膜エッチング方法

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Publication number: JP3222645B2
Application number: JP19502393A
Authority: JP
Inventors: 純生芦田; 勝太郎市原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-08-06
Filing date: 1993-08-06
Publication date: 2001-10-29
Anticipated expiration: 2016-10-29
Also published as: JPH0750263A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜を利用した素子・部
品の製造に用いられる薄膜形成方法および薄膜エッチン
グ方法に関する。

【０００２】

【従来の技術】薄膜を利用した素子・部品は、システム
の小形化・高速化・低消費電力化等多大な効果を有し、
ＤＲＡＭ等の計算機システムの主記憶素子，ＨＤＤ等の
計算機システムの周辺記憶素子，半導体レーザ等の光通
信システムの光源素子，薄膜熱転写ヘッド等のプリンタ
システムの印字素子，ＴＦＴ等のディスプレーシステム
の表示素子等幅広く用いられている。薄膜素子・部品は
一種もしくは多種の薄膜もしくは薄膜パターンを基体面
上に形成した構成を基本的に有しており、この製造に
は、洗浄，薄膜形成，表面処理，薄膜パターニング等か
らなる薄膜プロセスが用いられる。現在実用されている
薄膜プロセスは、〔基体面の清浄化工程〕−〔清浄面上
への薄膜の形成工程〕−〔薄膜上へのレジスト等のマス
ク材料の塗布・露光・現像工程〕−〔マスクの設けられ
た薄膜のエッチング工程〕−〔レジストアッシング等の
マスクの除去工程〕を基本的流れとし、この基本的流
れ、もしくは変形例を必要に応じて繰返す事によって所
定の薄膜素子・部品を形成するものである。

【０００３】

【発明が解決しようとする課題】叙上の如く、薄膜素子
の構造が複雑な程、また用いる薄膜材料が多岐に亘る
程、薄膜のプロセスは高度化・複雑化し、プロセスコス
トしいては素子コストの上昇を招いているのが現状であ
り、生産規模が増大した場合素子単価は低下するもの
の、設備及びそれらの設置施設，生産環境，周辺環境対
策等の初期投資額は巨額に昇る。

【０００４】さらに、従来のフォトリソグラフィー工程
を複数回使用して微細加工を行うことを前提とした薄膜
応用素子は、その設計時にパターニングの際に生じるマ
スクの合わせ誤差による動作不良を防止する必要から十
分な合わせマージンを取る必要があった。これはフォト
リソグラフィー技術を利用する以上、避けることができ
ない問題点として、さらなる微細化の要求を阻害する大
きな問題であった。

【０００５】ここで本発明の主旨に対する理解を助ける
目的で、現状の薄膜プロセスの中本発明に関係の深い事
項に関して簡単に説明を加えて置く。薄膜プロセスにお
ける重要なパラメータの一つは各ユニットプロセス及び
その前後における基体面の温度であり、一般的に、基体
の材料選択範囲を拡張したりプロセスコストを低下する
上では基体温度を低く設定する要請が、薄膜の品質，成
膜性，加工性を向上する上では基体温度を高く設定する
要請が各々あり、実際上は素子・部品毎に実用的な基体
温度が設定されている。成膜方法やエッチング方法にも
依るが、基体面の温度が不十分な場合には、膜質の低
下，化学的成膜では特に成膜速度の低下，化学エッチン
グでは特にエッチング速度の低下等の諸問題を起こす事
が知られている。さらにもう一つ本発明に関係が深い事
項として、プラズマを利用したドライプロセス特有の事
項があげられる。プラズマは薄膜プロセスにおいては、
スパッタリング成膜，プラズマＣＶＤ，プラズマ陽極酸
化，ＲＩＥ等に利用されており、低ガス圧プラズマの励
起やプラズマ密度向上の効果的な手法として、電界の印
加に加え磁界を付与する技術が知られている。磁界印加
の効果はプラズマ中の電子の閉込めであり、電子サイク
ロトロン共鳴，ヘリコン波，高周波誘導結合，マグネト
ロン運動誘起等様々な形態に分類されるが、本発明に最
も近いのはプラズマ電子のマグネトロン運動の誘起であ
る。

【０００６】本発明は掲記した従来の薄膜プロセスの有
する技術課題に対してなされたものであり、薄膜素子の
構造が複雑化した場合でも素子に用いる薄膜材料が多岐
に亘る場合においても、プロセスコスト，素子コストが
過剰に上昇するのを防止し、また自己整合型のプロセス
を提供することで微細加工時の合わせ精度を大幅に上
げ、それによって素子の高速化，高密度化を実現し、薄
膜素子のさらなる発展を促す事をその目的としている。

【０００７】

【課題を解決するための手段】本発明にかかる薄膜形成
方法および薄膜エッチング方法は、「基体上に導電性パ
ターンを形成する工程と、前記導電性パターンに通電し
つつ前記基体上に気相成長法にて薄膜被着を施し前記導
電性パターンと前記基体上とで異なる膜質に薄膜を形成
する工程を含むことを特徴とする薄膜形成方法」と、
「基体上に導電性パターンを形成し、該導電性パターン
に及び前記基体表面に薄膜を形成する工程と、前記導電
性パターンに通電しつつ前記薄膜にドライエッチングを
施し前記導電性パターンを選択的に露出させる工程とを
含むことを特徴とする薄膜エッチング方法」を含む。

【０００８】この手段の基本的な主旨は、導電性パター
ンへの通電による薄膜形成表面の解像性加熱及びプラズ
マを用いた薄膜プロセスの場合には通電によって生ずる
磁界を利用した解像性プラズマの励起という点にある。
解像性プラズマを励起する場合には成膜もしくはエッチ
ング等のユニットプロセス実行中に通電する事が必須で
あるが、解像性加熱を利用する場合には成膜の前後もし
くはエッチング前という様にユニットプロセス実行中で
なくても効果が得られる。ここで解像性の意味は導電性
パターンサイズに応じて空間的に温度もしくはプラズマ
密度が変化している事である。従って従来より薄膜プロ
セスの一環として実施されている薄膜素子機能の検査工
程としての導電性パターンへの通電は本発明とは無関係
である。

【０００９】

【作用】本発明の一つの本質的な作用効果は、成膜時に
上記の手段を行うことによって、導電性パターン直上及
びその極く近傍とその他の場所における膜の質を異なら
せるか、もしくは導電性パターン直上及びその極く近傍
のみに所定の膜の形成を行うか、もしくは導電性パター
ン直上及びその極く近傍とその他の場所における耐エッ
チング性の程度を異ならせる事であり、こうする事によ
って成膜に続いて実施されるレジスト塗布・現像・露光
（ＰＥＰ）工程の削減もしくは削除が可能となり、プロ
セスコストは大幅に削減できる。基体上への導電性パタ
ーンの形成は薄膜素子の構造に合せて成されるものであ
り素子構造上必須なものでない場合には予め基体上に設
けられ、構造上必要な場合にはそれを利用する事が可能
である。前者の場合には素子構造上必須なプロセス以外
に導電性パターン形成の為のプロセスが必要となるが、
導電性パターン材料は基本的には何でも良いので扱いや
すい材料及びパターニングプロセスを用いる事が出来る
上に導電性パターンから外部へのリード線の設置も極く
簡便な方法で構わないので、素子上必須材料のＰＥＰ工
程を削減もしくは削除する効果は導電性パターン形成プ
ロセス導入によるコスト増を打消して余りある。導電性
パターンが素子機能の発現を妨害する場合には、導電性
パターンの利用は主に導電性パターン直上及びその極く
近傍とその他の場所における耐エッチング性を異ならせ
る事に利用されるべきであり、この様な利用法であれば
導電性パターンを除去するプロセスを導入する事が可能
であり、この除去プロセスも前記した導電性パターン形
成プロセス同様簡便な手法による事が出来る。

【００１０】本発明のもう一つの本質的な作用効果は、
ドライエッチング時に上記の手段を行うことによって、
導電性パターン直上及びその極く近傍とその他の場所に
おけるエッチングレートを異ならせる事であり、これに
よってドライエッチングに先だって実施されるレジスト
塗布・現像・露光（ＰＥＰ）工程の削減もしくは削除が
可能となり、プロセスコストは大幅に削減できる。基体
上への導電性パターンの形成は薄膜素子の構造に合せて
成されるものであり素子構造上必須なものでない場合に
は予め基体上に設けられ、構造上必要な場合にはそれを
利用する事が可能である。前者の場合には素子構造上必
須なプロセス以外に導電性パターン形成の為のプロセス
が必要となるが、導電性パターン材料は基本的には何で
も良いので扱いやすい材料及びパターニングプロセスを
用いる事が出来又導電性パターンから外部へのリード線
の設置も極く簡便な方法で構わないので、素子上必須材
料のＰＥＰ工程を削減もしくは削除する効果は導電性パ
ターン形成プロセス導入によるコスト増を打消して余り
ある。導電性パターンが素子機能の発現を妨害する場合
には、導電性パターン上に形成された薄膜をすべて除去
した後に、導電性パターン自体を除去するプロセスを導
入する事が可能であり、この除去プロセスも前記した導
電性パターン形成プロセス同様簡便な手法による事が出
来る。

【００１１】又、本発明のさらに一つの大きな作用効果
は、複数の材料を自己整合的に加工ないし成膜できるた
め該複数材料パターン同士の微細加工時の合わせ精度を
大幅に上げ、それによって素子の高速化、高密度化を実
現できることである。

【００１２】前記した本発明の基本的な手段のより好ま
しい実施態様として、導電性パターンに通電した状態に
おいて、基体上に薄膜を形成するプロセスないしドライ
エッチングを行うプロセスを具備する事で、こうすれば
通電による解像性加熱の効果をプロセス間の時間的な遅
れ無しに顕著に発現出来ると共に、前述の如く解像性プ
ラズマの励起による選択的な膜形成もしくはエッチング
をも可能足らしめる。

【００１３】さらに前記した解像性を良好なものとする
上では、解像性加熱の場合でも解像性プラズマの励起の
場合でも導電性パターンは高温へ昇温もしくは大電流通
電しつつかつ導電性パターン以外の場所での加熱もしく
はプラズマ励起を抑制するのが好ましく、この為には、
適度な熱伝導率と電気的絶縁性を有する導電性パターン
周囲部材料の選択と特に解像性プラズマ励起の場合には
低い比抵抗，高い比熱，高い密度を有する導電性パター
ン材料の選択が好ましい。又、解像性加熱を利用する場
合には加熱による熱膨張に起因して導電性パターンが剥
離するのを防止する上ではなるべく熱膨脹率の小さい導
電性パターン材料を選択するのが好ましい。又、近接し
て設けられた複数の導電性パターンに通電した場合、フ
レミングの法則に従ってパターン間に電磁力が作用する
がこの力は通常微弱であり又導電性パターンへの通電方
向を吟味する等すれば互いに打消し合せる事も可能なの
で実用上問題にならない。但し上記したパラメータの選
定は素子毎に又要求される薄膜パターンサイズ毎に異な
るので実施例レベルでの要請である。

【００１４】

【実施例】

（実施例１）以下、図面を参照して本発明の薄膜形成お
よびドライエッチングプロセスの実施例を説明する。本
発明は様々な薄膜素子・部品に応用が可能な為、実際の
素子に対する例示は記述説明に委ねるものとし、実施例
としては本発明の基本的概念を実証する目的で行ったも
のを説明する事とする。

【００１５】図１ないし図３は本発明の実証試験に用い
た導電性パターンの一実施例の概略の構成を示す図であ
り、図１は導電性パターンの上面図，図２（ａ），
（ｂ）は導電性パターンの一部の断面図である。図１に
おいて、１はＡｌ薄膜を用いた導電性パターン，１ａ，
１ｂは通電用のバー，１１，１２，１３・・・１９は所
定の薄膜を選択的に形成もしくはエッチングする為のラ
ダーバー，１Ａ，１Ｂは各々通電用バー１ａ，１ｂに連
結するリード取出し用導電用ペースト，２は導電性パタ
ーン１の設けられたガラス基板，３１，３２は各々電極
１Ａ，１Ｂに連結するリード線，４はリード線３１，３
２に連結する電源である。本実施例では導電性パターン
の寸法は図１（ａ）におけるラダーバー１１，１２，１
３・・・１９の長さを各々１０ｃｍ，隣接するラダーバ
ーの間隔を各々５０μｍ，通電バー１ａ，１ｂの長さを
２００μｍ，幅を２０μｍ，導電ペースト１Ａ，１Ｂへ
の連結部を１ｍｍ四方，図２（ａ）における導電性パタ
ーン１の膜厚を１μｍ，ガラス基板２の厚さを１ｍｍと
した。導電性パターンのＡｌ膜は洗浄・乾燥後のガラス
基板２上に１μｍの厚さに真空蒸着したものを、フォト
レジスト塗布、パターン転写、現像という通常のリソグ
ラフィ工程でレジストパターンを形成した後湿式エッチ
ングで不要の部分を抜き落とした。

【００１６】導電性パターン１は、Ａｌ以外にも、Ｃ
ｕ、Ａｇ、Ｍｏ、Ｗなど種々の物質から選択できる。ま
た金属に限らず、ＩＴＯ、ＺｎＯなどの酸化物導電体、
あるいは有機物導電体を用いることも可能である。

【００１７】本発明の実施は基本的に膜材料に限定され
るものではないが、ここではＳｉＯ₂膜を、プラズマＣ
ＶＤ装置を用いて形成することとする。原料のＳｉＣｌ
₄は気化器において加熱し、蒸気圧を高めると同時に酸
素ガスを流して反応器に輸送する。通常のプラズマＣＶ
Ｄの手順によって成膜をおこなうと、基板２上にＳｉＯ
₂膜が付着する。ここでＤＣ電源４により基板上のパタ
ーン１に電流を流した場合と、流さない場合を比較する
と、流さない場合は基板全体に密度の低い膜が付着する
のに対し、流した場合はパターン１の上のみに密度の高
い膜が付着する。その理由はパターン上の温度上昇、お
よびパターン上でのプラズマ密度の局部的な上昇による
イオン衝撃の増大の片方、あるいは両方が起こるためで
ある。

【００１８】さてこの基板２を反応容器からとりだし、
希ふっ酸中でのエッチングを施す。すると導電性パター
ン１に電流を流さずに成膜した試料は時間とともに基板
面全体にわたりＳｉＯ₂膜がエッチングされる。一方電
流を流して成膜した試料は導電性パターン以外の部分が
電流を流さなかった試料と同程度のレートで、しかし導
電性パターンの上の膜ははるかに遅いレートでエッチン
グされる。最終的な膜構造の説明図が図２（ｂ）に示さ
れる。

【００１９】以上の手順により、プラズマＣＶＤにおい
て、従来のようなフォトリソグラフィなしで、選択的に
ＳｉＯ₂が成膜される。

【００２０】本例では導電性パターンの上にのみＳｉＯ
₂が成膜されたが、他の材料系では温度が高すぎる場合
に却って膜付着が阻害される場合があり、その場合条件
を適当に選べば逆に導電性パターンの上には膜を付着さ
せず、導電性パターンのないところに膜を付着させるこ
とも可能である。

【００２１】本発明の別な実施態様について、図４およ
び図５ａ，ｂを用いて説明する。図において２は基板、
５ａおよび５ｂは低抵抗導電性パターン、５１は前記の
低抵抗導電性パターンに比較して高抵抗な導電性膜であ
る。

【００２２】ここで低抵抗導電性パターン５ａおよび５
ｂはＡｌ蒸着膜を用いる。膜厚は５ａ，５ｂともに１μ
ｍとする。またパターンを幅をいずれも１μｍ、パター
ンのピッチを３μｍとする一方、５ａ，５ｂ両導電膜に
挟まれて比較的高抵抗の導電膜５１を置く。導電膜５１
は基板全体を覆うように成膜すればよく、特にパターニ
ングは必要ない。さらに、導電膜５１が主要な発熱部と
して働くため、導電性パターン５ａ，５ｂよりも抵抗率
の大きい物質を用いることが好ましい。実施例では１μ
ｍ厚のタングステン膜を用いる。

【００２３】本発明の実施は基本的に膜材料に限定され
るものではないが、ここでは一例として白金Ｐｔのパタ
ーン作製をＭＯＣＶＤ反応容器を用いて行うこととし、
原料ガスにはＰｔ（ＰＦ₃）₄を用いる。このガスを用い
たＰｔの成膜はＪ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏ
ｃ．，Ｖｏｌ．１２０，Ｎｏ．５，ｐ６８６に詳述され
ており、基板温度により選択的にＰｔ膜を作製できるこ
とが公知である。

【００２４】実施例１のごとく導電性パターンから引き
出したリード線３１，３２を容器外の電源に接続する。
該電源には、導電性パターンの電気抵抗をリアルタイム
にモニターし、その信号からフィードバック制御を行う
ことで成膜中に基板２上の発熱部の温度を一定に保つこ
とができ、より再現性のよい解像性成膜が可能であるた
め、温調器を用いることが好ましい。また、反応容器中
の基板ホルダーもまた加熱あるいは冷却できるようにす
ることで、解像性成膜の制御がより容易になる。具体的
には、しきい値温度を挟んで膜付着反応の進行速度が大
きく違うならば、基板をあらかじめ全体的にある程度加
温することで導電性パターンに流す電流を小さくでき
る。

【００２５】解像性成膜の具体的手順は次の通りであ
る。まず、導電性パターンつきのガラス基板２をＭＯＣ
ＶＤ反応容器の基板ホルダーに装着する。次に反応容器
全体を真空排気した後スロットバルブを開け、Ｐｔ（Ｐ
Ｆ₃）₄ガスを導入する。次に、電源４により適度な電流
をパターン５ａ，５ｂに流し、成膜を開始する。ある程
度経過したところで導電性パターンの電流を切断し、Ｐ
ｔ（ＰＦ₃）₄ガスのバルブを閉め、容器内を大気圧にパ
ージして本プロセスを終了する。この手順により、５ａ
と５ｂとの交差部分、すなわち図４で５２で示した部分
にのみＰｔが付着し、それ以外の部分には変化がなく、
解像性成膜が行われることが実証できる。交差部分５２
の上のみにＰｔ膜が付着した原因は、導電膜５１を介し
て電流が流れる際に、特に５１近傍でのみジュール発熱
が生じるためである。一方５１以外の部分では基板温度
が低すぎ、原料ガスの熱分解が促進されず、従って実質
的に膜が付着しない。

【００２６】上記のプロセスにより得られるＰｔ膜のパ
ターンは、図５（ｂ）に示す通り、導電性パターン５ａ
および５ｂの交差部の直上およびその近傍に付着する。
換言すれば、Ｐｔの微細パターン５３が導電性パターン
に自己整合的に得られる。

【００２７】ここで本実施例によるより好ましい実施態
様は次のようである。発熱部５２に十分な解像性成膜を
行う、あるいは逆に発熱部５２の部分のみに膜付着を防
止する上では、発熱部５２以外の部分と、発熱部５２の
部分に十分な温度差がえられることが望ましい。そのた
めには導電性パターン５ａ，５ｂの膜厚が厚い方がよ
く、抵抗膜５１の膜厚も厚い方がよく、導電性パターン
５ａ，５ｂのパターン幅は小さい方がよい。これは、発
熱部に集中してジュール加熱を行うためである。ただし
抵抗膜５１の比抵抗が導電性パターン５ａ，５ｂのそれ
に比較して高いほど、その制約は緩和される。

【００２８】以上の説明は本発明の実施例を示したにす
ぎない。従って、ほかの実施態様、例えば付着膜材料は
必要に応じ広い範囲から選択が可能であり、また導電性
パターンに流す電流もＤＣに限る必要もない。さらに本
発明の主旨は通電によって膜の付着確率あるいは膜の耐
エッチング性を始めとする物性を異ならせることである
から、ここで例示した成膜プロセスに限らず実施可能で
あることはいうまでもない。例えば、スパッタリング成
膜、イオンプレーティング、プラズマ化学輸送法もまた
可能である。

【００２９】（実施例２）以下、本発明の一実施例とし
て本発明を実施したドライエッチングプロセスを説明す
る。

【００３０】図１ないし図３は本発明の実証試験に用い
た導電性パターンの一実施例の概略構成図であり、上記
（実施例１）において用いたものと同一とし、説明は重
複するため省略する。なお、同一のパターンを用いるこ
とは単に説明上の便宜のためであり、他の意図のもとに
行うものではない。さて、同パターンを形成したガラス
基板２上全体にわたりＳｉＯ₂膜１０２を成膜する。Ｓ
ｉＯ₂膜形成は熱ＣＶＤ法を用いる。図３（ａ）にＳｉ
Ｏ₂成膜後の基板２の断面図の概略を示す。

【００３１】本実施例ではＲＩＥ装置を用いてＳｉＯ₂
膜をエッチングすることとする。上記のＳｉＯ₂膜１０
２付基板２を装着し、真空容器を充分排気したのち、Ｃ
Ｆ₄およびＯ₂の混合ガスを容器中に導入する。次に３
１，３２のリード線を介して４の電源から導電性パター
ンに電流を流す。続いて電極に高周波を印加してエッチ
ングを開始する。所定の時間経過後、ガスおよび高周波
を止めて容器内をパージし、基板２を取り出し、観察を
行なう。叙上のプロセスによって形成された試料におい
てＳｉＯ₂膜１０２の膜厚は基板面全体にわたり減少す
る。しかし導電性パターンの上部近傍は特に深くエッチ
ングされる。この様子を図３（ｂ）に概念的に示す。同
図から明らかなように、本発明の実施によって、ＳｉＯ
₂膜１０２のパターンが１１の導電性パターンに自己整
合的に形成できる。

【００３２】

【発明の効果】以上説明したように、本発明によれば薄
膜形成プロセス及びドライエッチングプロセスにおいて
リソグラフィ工程を省略したプロセスを提供でき、従っ
て素子の製造工程を大幅に簡略化でき、製造コストを削
減できる。さらに、複数の材料を自己整合的に加工でき
るため該複数材料パターン同士の合わせマージンを大き
く取る必要がなく、素子の性能向上の効果がある。

【図面の簡単な説明】

【図１】本発明の実施に用いられる導電性パターンの上
面図。

【図２】（ａ），（ｂ）は本発明の実施例に係る導電性
パターンの形成を説明するための断面図。

【図３】（ａ），（ｂ）は本発明の別の実施例に係る導
電性パターンの形成を説明するための断面図。

【図４】本発明の実施に用いられる別の導電性パターン
の上面図。

【図５】（ａ），（ｂ）は本発明の実施例に係る別の導
電性パターンの形成を説明するための断面図。

【符号の説明】

１導電性パターン１ａ，１ｂ通電用のバー１１，１２，１３・・・１９ラダーバー１Ａ，１Ｂ導電性ペースト２ガラス基板３１，３２リード線４電源５ａ，５ｂ低抵抗導電性パターン５１（低抵抗導電性パターンに比較して）高抵抗な導
電性パターン５２導電性パターンの交差部分５３Ｐｔ膜パターン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/205 H01L 21/3065

Claims

(57)【特許請求の範囲】

【請求項１】基体上に導電性パターンを形成する工程
と、前記導電性パターンに通電しつつ前記基体上に気相
成長法にて薄膜被着を施し前記導電性パターンと前記基
体上とで異なる膜質に薄膜を形成する工程とを含むこと
を特徴とする薄膜形成方法。
【請求項２】基体上に導電性パターンを形成し、該導
電性パターン及び前記基体表面に薄膜を形成する工程
と、前記導電性パターンに通電しつつ前記薄膜にドライ
エッチングを施し前記導電性パターンを選択的に露出さ
せる工程とを含むことを特徴とする薄膜エッチング方
法。