JP3220524B2 - Bare chip - Google Patents
Bare chipInfo
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ベアチップの構造に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a bare chip.
【０００２】[0002]
【従来の技術】フリップチップ実装等に使用されるベア
チップの従来例を図３に示す。この従来例において、表
面部に集積回路を形成したシリコン基板１には外部接続
用のアルミニウムパッド２が薄膜形成され、該アルミパ
ッド２を除く領域には、酸化シリコン等のパッシベーシ
ョン膜６が形成される。2. Description of the Related Art FIG. 3 shows a conventional example of a bare chip used for flip chip mounting or the like. In this conventional example, an aluminum pad 2 for external connection is formed in a thin film on a silicon substrate 1 having an integrated circuit formed on a surface portion thereof, and a passivation film 6 such as silicon oxide is formed in a region other than the aluminum pad 2. You.
【０００３】ベアチップは、上述したように、アルミパ
ッド２が設けられた状態、あるいは図３において鎖線で
示すように、アルミパッド２に接合用バンプ３を固着し
た状態で出荷される。As described above, the bare chip is shipped in a state where the aluminum pad 2 is provided, or in a state where the bonding bump 3 is fixed to the aluminum pad 2 as shown by a chain line in FIG.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上述した従来
例においては、アルミパッド２が外部に露出しており、
高温雰囲気では酸化するために、高温雰囲気下における
単体試験が行えないという欠点を有するものであった。However, in the above-mentioned conventional example, the aluminum pad 2 is exposed to the outside.
Since it is oxidized in a high-temperature atmosphere, there is a disadvantage that a unit test cannot be performed in the high-temperature atmosphere.
【０００５】本発明は、以上の欠点を解消すべくなされ
たものであって、高温雰囲気下における単体試験が可能
なベアチップの構造を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned drawbacks, and has as its object to provide a bare chip structure which can be subjected to a unit test in a high-temperature atmosphere.
【０００６】[0006]
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図１に示すように、シリコン基板
１上に形成された酸化可能材質からなるパッド２と、該
パッド２に固定された接合用バンプ３と、シリコン基板
１の表面に形成された酸化防止用パッシベーション膜
６、接合用バンプ３の先端部を除いた箇所、及び該シリ
コン基板１のパッド形成面を被覆するとともに、絶縁性
と耐熱性を有する保護膜５と、を有し、前記接合用バン
プ３の先端が前記保護膜５の外部に突出することを特徴
とするベアチップを提供することにより達成される。According to the present invention, the object is to provide a pad 2 made of an oxidizable material and formed on a silicon substrate 1 as shown in FIG. , The oxidation preventing passivation film 6 formed on the surface of the silicon substrate 1, the portion excluding the tip of the bonding bump 3, and the pad formation surface of the silicon substrate 1. together have a protective film 5 having an insulating property and heat resistance, the tip of the bonding bumps 3 can be achieved by providing a bare chip, characterized in that protrude to the outside of the protective film 5.
【０００７】[0007]
【作用】本発明において、ベアチップのパッド形成面４
は、接合用バンプ３の先端のみが外部に突出した状態で
保護膜５により覆われる。この結果、高温環境下におい
ても、アルミニウムパッド２の酸化等が生じることが防
止され、チップ単体での高温環境下の試験等が可能とな
る。According to the present invention, the pad forming surface 4 of the bare chip is used.
Is covered with the protective film 5 with only the tip of the bonding bump 3 protruding outside. As a result, even in a high-temperature environment, oxidation of the aluminum pad 2 is prevented from occurring, and a test or the like in a high-temperature environment can be performed on a single chip.
【０００８】[0008]
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図１に本発明の第１の実施例
を示す。この実施例において、シリコン基板１上には、
複数の集積回路が構成されており、その入出力部には、
アルミパッド２が形成されている。また、シリコン基板
１のアルミパッド２の形成面４には、酸化シリコン等の
パッシベーション膜６がアルミパッド２形成部を除いて
全面に形成され、集積回路部の保護がなされる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be described below in detail with reference to the accompanying drawings. FIG. 1 shows a first embodiment of the present invention. In this embodiment, on the silicon substrate 1,
A plurality of integrated circuits are configured, and the input / output unit includes:
An aluminum pad 2 is formed. In addition, a passivation film 6 of silicon oxide or the like is formed on the entire surface 4 of the silicon substrate 1 on which the aluminum pads 2 are formed except for the portions where the aluminum pads 2 are formed, thereby protecting the integrated circuit portion.
【０００９】かかる集積回路を図示しないプリント基板
上にベア実装するために、アルミパッド２には、接合用
バンプ３が接合されている。図示の接合用バンプ３は、
金製のスタッドバンプであり、アルミパッド２に対して
例えば超音波接合されている。In order to bare-mount such an integrated circuit on a printed circuit board (not shown), a bonding bump 3 is bonded to the aluminum pad 2. The bonding bump 3 shown in FIG.
The stud bump is made of gold and is, for example, ultrasonically bonded to the aluminum pad 2.
【００１０】また、上記パッシベーション膜６には、保
護膜５が積層される。この保護膜５は、接合バンプの先
端のみが外部に突出するように、シリコン基板１のパッ
ド形成面４の全面に渡って形成され、アルミパッド２等
を被覆し、高温環境下における各種試験のチップ単体で
の実施を可能としている。On the passivation film 6, a protective film 5 is laminated. The protective film 5 is formed over the entire surface of the pad formation surface 4 of the silicon substrate 1 so that only the tip of the bonding bump protrudes to the outside, covers the aluminum pad 2 and the like, and performs various tests in a high-temperature environment. It is possible to implement with a single chip.
【００１１】保護膜５としては、モールド用合成樹脂材
のように、絶縁性と、適度の耐熱性とを備えていれば、
種々の材料が使用可能である。また、保護膜５の形成方
法としては、スピンコート法や、あるいはプリント基板
のレジスト塗布に多用されるＥＤ法等、種々の手法の適
用が可能である。コーティングの際に接合用バンプ３が
保護膜５により覆われてしまうような場合には、エッチ
ングや研磨等の手段を使用して保護膜５を除去すること
により、接合用バンプ３を突出状態とすることができ
る。If the protective film 5 has insulation and moderate heat resistance like a synthetic resin material for molding,
Various materials can be used. As a method for forming the protective film 5, various methods such as a spin coating method and an ED method frequently used for applying a resist on a printed circuit board can be applied. In the case where the bonding bump 3 is covered with the protective film 5 during coating, the protective film 5 is removed by using a method such as etching or polishing, so that the bonding bump 3 is brought into a protruding state. can do.
【００１２】また、以上の説明においては、ダイシング
後に保護膜５を形成する場合を示したが、ダイシング前
のウエハ状態で接合用バンプ３を接合し、さらに、保護
膜５を形成することも可能であり、この場合には、ダイ
シング工程において保護膜５が剥離しないように、エッ
チングにより予め切断部位の保護膜５を除去しておくの
が望ましい。In the above description, the case where the protective film 5 is formed after dicing has been described. However, it is also possible to bond the bonding bumps 3 in a wafer state before dicing and further form the protective film 5. In this case, it is desirable to remove the protective film 5 at the cut portion in advance by etching so that the protective film 5 does not peel off in the dicing step.
【００１３】なお、本発明は、上述したような、スタッ
ドバンプ型の接合用バンプ３を備えたベアチップに限ら
ず、図２に示すようなメッキバンプを備えたベアチップ
にも適用が可能であり、メッキバンプの形成は、先ず、
アルミパッド２に、密着層７としてＴｉ層とＰｂ層を積
層し、該密着層７上にメッキを施すことにより形成され
る。The present invention can be applied not only to the bare chip having the stud bump type bonding bumps 3 as described above, but also to a bare chip having plated bumps as shown in FIG. First, the formation of the plating bump
It is formed by laminating a Ti layer and a Pb layer as the adhesion layer 7 on the aluminum pad 2 and plating the adhesion layer 7.
【００１４】[0014]
【発明の効果】以上の説明から明らかなように、本発明
によれば、ベアチップのパッド形成面が保護膜により覆
われているために、バーイン等の高温雰囲気における単
体試験が可能になる。As is apparent from the above description, according to the present invention, since the pad formation surface of the bare chip is covered with the protective film, a unit test in a high-temperature atmosphere such as burn-in becomes possible.
【００１５】また、ベアチップの保管や取り扱いがパッ
ケージと同様に行えるので、管理が容易になる。Further, since the storage and handling of the bare chip can be performed in the same manner as the package, the management becomes easy.
【図１】本発明の実施例を示す要部断面図である。FIG. 1 is a sectional view of a main part showing an embodiment of the present invention.
【図２】接合用バンプの変形例を示す図である。FIG. 2 is a view showing a modification of a bonding bump.
【図３】従来例を示す図である。FIG. 3 is a diagram showing a conventional example.
１ シリコン基板 ２ パッド ３ 接合用バンプ ４ パッド形成面 ５ 保護膜 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Pad 3 Bonding bump 4 Pad formation surface 5 Protective film
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−237149（ＪＰ，Ａ) 特開 平２−278170（ＪＰ，Ａ) 特開 平２−28924（ＪＰ，Ａ) 特開 平５−55278（ＪＰ，Ａ) 特開 平３−94438（ＪＰ，Ａ) 特開 昭62−136049（ＪＰ，Ａ) 実開 平２−131348（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-4-237149 (JP, A) JP-A-2-278170 (JP, A) JP-A-2-28924 (JP, A) JP-A-5 55278 (JP, A) JP-A-3-94438 (JP, A) JP-A-62-136049 (JP, A) JP-A-2-131348 (JP, U) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/60
Claims (3)
からなるパッドと、 該パッドに固定された接合用バンプと、 シリコン基板の表面に形成された酸化防止用パッシベー
ション膜、接合用バンプの先端部を除いた箇所、及び該
シリコン基板のパッド形成面を被覆するとともに、絶縁
性と耐熱性を有する保護膜と、を有し、 前記接合用バンプの先端が前記保護膜の外部に突出する
ことを特徴とするベアチップ。1. A pad made of an oxidizable material formed on a silicon substrate, a bonding bump fixed to the pad, an oxidation preventing passivation film formed on the surface of the silicon substrate, and a tip of the bonding bump. portion excluding the parts, and with covering the pad forming surface of the silicon substrate, anda protective film having an insulating property and heat resistance, the tip of the bonding bumps protrude to the outside of the protective layer < A bare chip characterized by the following:
状態であり、且つ前記薄膜形成後に、該ウエハ状のシリ
コン基板をダイシングして形成することを特徴とする請
求項１記載のベアチップ。2. The bare chip according to claim 1, wherein the silicon substrate is in a wafer state before dicing, and after the thin film is formed, the silicon substrate in a wafer form is formed by dicing.
からなるパッドと、 該パッドに固定された接合用バンプと、 シリコン基板の表面に形成された酸化防止用パッシベー
ション膜、接合用バンプの先端部を除いた箇所、及び該
シリコン基板のパッド形成面を被覆するとともに、絶縁
性と耐熱性を有する保護膜と、を有し、 前記接合用バンプの先端が前記保護膜の外部に突出する
ベアチップの製造方法であって、 前記シリコン基板がダイシング前のウエハ状態で、該シ
リコン基板に前記接合用バンプを形成し、 バンプ形成後に該バンプの先端のみが外部に突出した状
態で保護膜を形成し、 その後に、ダイシングして前記シリコン基板を各ベアチ
ップに分割することを特徴とするベアチップの製造方
法。3. A pad made of an oxidizable material formed on a silicon substrate, a bonding bump fixed to the pad, an oxidation preventing passivation film formed on the surface of the silicon substrate, and a tip of the bonding bump. portion excluding the parts, and with covering the pad forming surface of the silicon substrate, anda protective film having an insulating property and heat resistance, the tip of the bonding bumps protrude to the outside of the protective layer < A method for manufacturing a bare chip, wherein the bonding bump is formed on the silicon substrate in a state where the silicon substrate is in a wafer state before dicing, and only the tip of the bump protrudes to the outside after the bump is formed.
A method for producing a bare chip, comprising: forming a protective film in a state ; and dicing the silicon substrate into bare chips.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808592A JP3220524B2 (en) | 1992-08-04 | 1992-08-04 | Bare chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20808592A JP3220524B2 (en) | 1992-08-04 | 1992-08-04 | Bare chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661232A JPH0661232A (en) | 1994-03-04 |
| JP3220524B2 true JP3220524B2 (en) | 2001-10-22 |
Family
ID=16550395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP20808592A Expired - Lifetime JP3220524B2 (en) | 1992-08-04 | 1992-08-04 | Bare chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220524B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19516189C2 (en) * | 1995-05-07 | 1998-02-26 | P & I Gmbh | Projection screen |
-
1992
- 1992-08-04 JP JP20808592A patent/JP3220524B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661232A (en) | 1994-03-04 |
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