JP3219287B2 - 回路検査方法 - Google Patents

回路検査方法

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JP3219287B2
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/3167—Testing of combined analog and digital circuits

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、アナログシステム或は
デジタルシステムの欠陥を、印加された刺激に対するそ
れらのシステムの応答から検出し且つ突き止める方法に
関する。本発明は、順序デジタル回路と組合せデジタル
回路との両方の検査に好適である。
【０００２】
【従来の技術】英国特許出願公開ＧＢ−Ａ−２２２６８
８９は、電源電位を含む一連の刺激がアナログ回路へ第
１ノードで印加されるために選択され、この回路の第２
ノードで一連の検査測定がなされる、アナログ回路の検
査方法を開示している。この回路は、刺激、測定及びモ
ジュールによって課される制約から、少なくとも幾つか
のノードでの変数の少なくとも２つの別々に推論される
値を推論するために、ノード及びモジュールのネットワ
ークとして解析される。もし別々に推論された範囲が一
致しないならば、欠陥が検出される。
【０００３】不一致に到った解析サイクルは、選択され
たモジュールへの全電流が総計ゼロになるという制約以
外の、その選択されたモジュールでの制約が除去された
状態で繰り返され、このような制約の除去がその不一致
の除去に通じるならば、その選択されたモジュールはも
しかすると欠陥があると見做される。
【０００４】上記文献ＧＢ−Ａ−２２２６８８９は本発
明の背景として参照されている。この文献は、欠陥が検
出されれば、この欠陥を突き止めるために、種々の回路
部品によって課されている制約の選択的一時停止を含む
方法を記載している。制約とは回路モジュールがそれら
の入力と出力との間で電圧値及び電流値を変更する規則
であることが解るだろう。制約の一時停止即ち除去と
は、各モジュールへの電流が合計でゼロになるという基
本的な電流規則以外の規則の一時停止である。
【０００５】
【発明が解決しようとする課題】従来の回路検査におい
ては、入力値から出力値を模擬するためにシミュレータ
が用いられる。シミュレータからの出力値が測定された
出力値と一致しない場合に、不一致が発見される。しか
しながら、このような従来のシミュレータは、模擬しよ
うとしている回路から部品が欠落していることが発見さ
れる場合には、適切な解答に収束することが非常に困難
である。その時は、幾つかの回路部分のシミュレーショ
ンの入力値として、測定された出力値を使用することが
できない。
【０００６】（制約の一時停止を伴わない）従来の方法
を用いた回路検査においては、もし欠陥が検出されたな
らば、更に欠陥を突き止めるために回路のどのノードを
精査すべきかの決定が、２つの手引きのうちの１つを用
いて自動的になされる。第１の手引きにおいては、操作
者は、測定値が予期値と整合するまで、欠陥のある出力
から一部品ずつ回路を逆上らされる。これに伴う問題
は、帰還ループの場合、そのループをまっすぐに素通り
するまで、操作者は良好な値を発見しないということで
ある。
【０００７】第２の手引きは、精査されなければならな
いノードの数を減少させようとして、２進（バイナリ）
サーチを用いることである。この手法は、欠陥を含む帰
還ループ中における良好な値の欠落によって完全に混乱
する。測定された誤った値がその回路のある部分と相互
に矛盾していないことを確かめるための何らかの形態の
オンラインシミュレーションが存在しない限り、予期し
ない値の存在下でその回路の各部分の疑惑を晴らすこと
はできない。
【０００８】本発明が取り組む問題は、診断即ち欠陥の
突き止めを促進するために、未測定のどの回路ノードが
測定に最適であるかを決定することである。もし、欠陥
があるのではないかと疑惑を持たれる回路のモジュール
（そのモジュールが部品であっても部品群であっても）
の数が可能な限り迅速に且つ完全に減少させられるなら
ば、診断は最良である。
【０００９】
【課題を解決するための手段】本発明は、測定ルーチン
を備えた、アナログ回路の検査方法であって、電源信号
を含む一連の刺激が前記回路への印加用に選択されて前
記回路の第１ノードで印加され、前記回路の選択された
第２ノードで一連の検査測定がなされ、前記刺激、前記
測定及びモジュールの制約から、幾つかの前記ノードの
各々における少なくとも２つの別々に推論される値を得
るために、前記回路が前記ノード及び前記モジュールの
ネットワークとして解析される解析サイクルを前記測定
ルーチンが含んでおり、前記推論値が範囲を持ってお
り、もし前記別々に推論された値が一致しないならば欠
陥が検出され、もし欠陥が発見されたならば、選択され
たモジュールの制約が一時停止された状態で、不一致に
到った解析サイクルが繰り返され、前記制約の前記一時
停止が前記不一致の除去に通じるならば前記選択された
モジュールに欠陥があるのではないかと疑惑を持たれ、
欠陥があるのではないかと疑惑を持たれる回路モジュー
ルの数を減少させるための検査測定用に少なくとも１つ
の更なるノードが選択されるアナログ回路の検査 方法に
おいて、前記選択される少なくとも１つの更なるノード
が、疑惑モジュール間の識別のレベルの減少順に並べら
れている一連の以前に選択されていないノードの最初の
ノード或はノード群であることと、以前に選択されてい
ないノードでの前記識別のレベルはそのノード用に計算
される識別ファクタに関連し、この識別ファクタは別々
の選択されたモジュールの制約が除外される時に前記そ
のノードで決定される範囲から計算されることとを特徴
とする回路検査方法を提供する。
【００１０】本発明は、更に、デジタル回路の検査方法
であって、測定ルーチンを備えており、電源信号を含む
一連の刺激が前記回路への印加用に選択されて前記回路
の第１ノードで印加され、前記回路の選択された第２ノ
ードで一連の検査測定がなされ、前記刺激、前記測定及
びモジュールの制約から、幾つかの前記ノードの各々に
おける少なくとも２つの別々に推論される値を得るため
に、前記回路が前記ノード及び前記モジュールのネット
ワークとして解析される解析サイクルを前記測定ルーチ
ンが含んでおり、もし前記別々に推論された値が一致し
ないならば欠陥が検出され、もし欠陥が発見されたなら
ば、選択されたモジュールの制約が一時停止された状態
で、不一致に到った解析サイクルが繰り返され、前記制
約の前記一時停止が前記不一致の除去に通じるならば前
記選択されたモジュールに欠陥があるのではないかと疑
惑を持たれ、欠陥があるのではないかと疑惑を持たれる
回路モジュールの数を減少させるための検査測定用に少
なくとも１つの更なるノードが選択されるデジタル回路
の検査方法において、前記値が、２進数１，０或は未知
数（１或は０）であることと、前記測定ルーチンにおい
て、時間的に変化する刺激が印加され、時間的に連続し
て検査測定が実施され、各解析サイクルにおいて、時間
的に連続して一連の値が各ノード毎に推論され、もし、
欠陥が検出されたならば、種々のモジュールの制約が除
去され、時間の関数としての一連の値の形態の対応ノー
ドパターンが以前 に選択されていないノード毎に決定さ
れ、選択された前記少なくとも１つの更なるノードは、
少なくとも幾つかの疑惑モジュール用の別々のノードパ
ターンが存在する一連の以前に選択されていないノード
のうちのノードであることとを特徴とする回路検査方法
も提供する。
【００１１】
【実施例】以下に、本発明の回路検査方法の一実施例
を、図面を参照して例示的に説明する。図１には、検査
用のアナログ回路の一例が示されている。この回路は、
３つのトランジスタＱ１，Ｑ２，Ｑ３と、電源ラインＶ
cc，Ｖeeと、種々の抵抗Ｒ１〜Ｒ８と、入力ＩＮと、出
力ＯＵＴとからなる。図１には、刺激が選択的に印加さ
れ且つ／または応答の測定がなされる回路ノード１〜１
０が示されている。この例においては、トランジスタＱ
３に欠陥（オープン回路）があるものとする。
【００１２】この検査方法は、電流及び電圧の全範囲の
値を極端な値に設定することによって開始される。例え
ば、電圧は公差を見越した最大及び最小の電源ラインの
電圧に設定され、電流が±３００Ａの極端な値に設定さ
れる。各ノードでの値の範囲は、その後、計測誤差を見
越しながら、実施される測定に従って縮小される。
【００１３】ノードでの範囲の値は、その後、そのノー
ドと隣接ノードとの間に接続されている部品の制約を通
して、隣接ノードに伝播される。隣接ノード用に計算さ
れた範囲は、それの以前の範囲と比較される。もし、こ
れらの範囲が重複したならば、真の値が重複の範囲内に
あるはずであると推論される。他方、もし重複しないな
らば、不一致が発見されている。
【００１４】一致の解答においては、各範囲毎に計算さ
れた値は、利用可能なモデル及び測定が与えられれば可
能な限り窮屈に束縛されるようになり得るだけである。
しかしながら、その範囲が収束するであろうことと、計
算された範囲が真の値を含んでいることとの、両者が想
定され得る。
【００１５】不一致は、良好なモデルのみを含む回路の
シミュレーションによっては測定値が支持され得ないこ
とを意味している。不一致が発見された状況は、最後に
使用された制約が間違いだったことを直接には意味して
おらず、欠陥を検出するために十分な情報が得られたこ
とを意味しているだけである。次の作業は、部品に欠陥
があるならば、実施された測定を説明できるその部品を
突き止めることである。
【００１６】この欠陥の突き止めは、各疑惑部品用の縮
小回路モデル上で範囲の伝播が実行される以外は制約を
通す範囲の同様な伝播を実行することによって、達成さ
れる。これらの縮小回路モデルにおいては、疑惑部品の
制約が、除去され、その疑惑部品の全接続点を流れる電
流が合計ゼロにならなければならないという単一の単純
な制約に置換される。これらの縮小回路モデルの幾つか
は、その関連部品が疑惑を持たれ得ないことを証明する
測定と一致しないことがわかる。縮小回路モデルのその
他のものは、その縮小回路モデルと一致する一連の範囲
に帰する。
【００１７】図１に示す回路の検査において、入力及び
出力での測定後、ノード２、３、４、６、７及び９での
電圧範囲が、９つのモジュールの各々の制約を順に除去
することによって推論される。この例においては、モジ
ュールはトランジスタ及び抵抗である回路部品である。
これらの電圧範囲は図２に示されている。
【００１８】図２に示されている範囲から、後述するよ
うに更なる測定のためにノード６が選択される。ノード
６での測定が実施され、その後この測定に従って電圧値
の範囲が推論される。結果の電圧範囲が図３に示されて
いる。
【００１９】図３から、依然として疑惑を持たれている
モジュールの数が３に減少していることが解る。これ
は、実施された測定と一致するノード２、３、４、７及
び９での値の範囲を提供する３つの疑惑のモジュールが
あるからである。
【００２０】ノード２、３、４及び７はゼロ識別ファク
タ値を持っているので、これらのいずれのノードでの測
定も３つの疑惑物の総てと一致する。識別ファクタは後
述する。従って、欠陥の位置は、これらのいずれのノー
ドでの測定によっても区別できない。反対に、ノード９
は、最高の識別ファクタを持っているので、測定用に選
択される。図３に示すように、もしＱ３が欠陥部品なら
ば、測定値が１５〜１４．９０ボルトの間であり、もし
抵抗Ｒ５が欠陥の部品ならば、９．４８〜−１５ボルト
の間であり、もし抵抗Ｒ８が欠陥の部品ならば、１０．
１８〜９．１６ボルトの間である。これら範囲には僅か
な重複（９．４８〜９．１６）しかなく、もしノード９
で測定がなされたならば、確実に単一の疑惑物に変わ
る。実際、ノード９での測定が１５ボルトである時に
は、考えられる唯一の疑惑物がトランジスタＱ３である
ことを証明する。
【００２１】識別ファクタは、存在している疑惑物同士
の間にそのノード（精査点）の測定がどの程度うまく区
別を生じるかを定量化している。識別ファクタは種々の
方法で計算できるが、測定が未だ実施されていない複数
のノードの更なる測定がどの程度うまく疑惑物を除去す
るかに従って、識別ファクタがこれらのノードをランク
付けしなければならない。
【００２２】この実施例においては、このようなノード
での識別ファクタが次のように計算される。
【数２】 但し、ｉ＝１，２・・ｎ、ｎはかねて疑惑を持たれてい
るモジュール即ち部品の数であり、ＶＲｉは、以前に選
択されていないノードでの測定が実施されてその範囲内
であると発見されたならば、ｉ個の残存疑惑モジュール
が存在することになる、値の範囲の正味量であり、（ｎ
−ｉ）はこのような測定で疑惑を晴らされる疑惑物の数
であり、ＶTOT は、以前に選択されていないノードでの
測定値が存在する可能性のある全範囲である。
【００２３】１つ以上の疑惑物の推論電圧範囲が含まれ
る全電圧範囲の各部分が考慮され、疑惑物が疑惑を晴ら
され得るその範囲の部分が、識別ファクタを計算するた
めに決定される。ノード４用に図２中に示されている範
囲を考えてみる。もし、ノード４が１５〜１４．９５ボ
ルトの間であると測定されたならば、一致し得る８個の
疑惑物がある。１つは疑惑を晴らされる。同様に、ノー
ド４の電圧測定値が１４．９５〜１０．１３ボルトの間
であるならば、５つの疑惑物が残り、４つの疑惑物が疑
惑を晴らされる。識別ファクタは、疑惑物が全範囲のよ
り広い部分に亙って疑惑を晴らされるノードに対して、
より大きい。
【００２４】図３の検査から、疑惑物に対する電圧値の
範囲は、ノード９を除いて類似していることが解る。識
別ファクタを計算する代わりに、ノード９が、最大の電
圧範囲を持つことを根拠として、測定用に選択可能であ
る。
【００２５】図２に戻ると、ノード６での測定前の、各
モジュールでの値の範囲が示されている。各ノード２、
３、４、６、７及び９では、識別ファクタが検査機器内
で自動的に計算される。最大の識別ファクタを持つノー
ド（測定に合わせて修正可能である）が応答の測定のた
めに選択される。
【００２６】図２には、各ノードでの識別ファクタ用の
値が示されている。ノード２は、同図に示すように、ノ
ード１及び１０での測定時に最大の識別ファクタを持
つ。しかしながら、ノード２は、精査されないに越した
ことはない事実上の接地点であるので、次の最大の識別
ファクタを持つノード６が測定すべき追加のノードとし
て選択される。
【００２７】アナログ回路の検査においては、直流、交
流或はインパルス応答信号の刺激が印加されても良く、
適切な測定がなされる。
【００２８】勿論、本発明は、デジタル回路にも適用で
きる。時間順序デジタル回路において、時間的に変化す
る刺激が幾つかのノードに印加され、時間に依存する出
力信号が他のノードで検出される。除去されている部品
の制約から一連の２次元配列が生成される。各配列は、
横方向のノード指数と、下降方向の時間指数とを持つ。
各時間段階毎に（測定或は未測定の）各ノードの状態が
各配列を埋める。これらの状態は、１、０或は未知数
（１、或は０）であり、配列が如何に埋められるかは、
どの対応疑惑部品の制約が除去されるかに依存する。
【００２９】各配列は、各ノード毎にノードパターンを
持っている。一連の配列のノードパターンを考慮するこ
とによって、次の測定サイクルに含まれるべき最適なノ
ードが選択され得る。もし、１つのノードでのパターン
が各疑惑部品毎に異なるならば、これらの初期疑惑物の
うちのどの１つが欠陥であるのかを、そのノードでの測
定が明らかにする。
【００３０】しばしば、実際上は、各配列が異なった疑
惑部品に関連している幾つかの配列によって、ノードパ
ターンが共有される。疑惑部品の数を最も確実に間違い
なく減少させるために、大まかに等しい個数つまり互い
に最も近い個数の配列によって共有されるノードパター
ンを持つ次の測定用のノードが選択されるのが最適であ
る。例えば、もし、８つの対応の配列を有する８つの疑
惑部品が、次のような分布で、ノードＪで３つのノード
パターンＡ，Ｂ，Ｃを、ノードＫで３つのノードパター
ンＤ，Ｅ，Ｆを共有するならば、 パターン ノードＪ パターン ノードＫ Ａ ３ Ｄ ６ Ｂ ３ Ｅ １ Ｃ ２ Ｆ １ 次の測定のためにノードＪを選択することが、ノードＫ
を選択するよりも、疑惑物の数をより確実に減少させ
る。制約の一時停止によって回路が解析されている間
に、回路の検査に要求される全時間を節約するために、
追加の回路ノードが精査されてもよい。このような欠陥
発見のコンピュータによるシミュレーションが 、例とし
て下記に記載されている。
【００３１】模擬される一例の回路は、アナログであ
り、図４に示されている。シミュレーションにおいて、
５つの欠陥が印加された。全回路中で１つの不一致を検
出するためには、最初の測定サイクルにおいて、５つの
初期測定が必要であった。この不一致は、少なくとも１
つの欠陥があることを示している。制約の一時停止の方
法が、その後、このプロセスを助けるために規則正しい
間隔で実行される追加の測定と共に、欠陥を突き止める
ために用いられる。更なる測定で提供される情報は、可
能性のある値の範囲を縮小させるために使用される。精
査のためにどの更なるノードを選択するかは、更なる可
能な検査測定のためのノードが提供できる識別のレベル
に依存する。識別のレベルは、次の幾つかの戦略を含む
方法によって決定された。 （Ａ）最も広い電圧範囲を持つノードを選択する。 （Ｂ）不一致が最初に検出されたノードの近傍のノード
を選択する。 （Ｃ）あるノードの識別ファクタ（前述の図１で定義さ
れたもの）が疑惑物の間に区別を生じれば、そのノード
を選択する。 （Ｄ）２つよりも多い分枝を接続しており最も広い電圧
範囲を持つノードを選択する。
【００３２】これらの方法は、 （１）戦略（Ａ）、 （２）戦略（Ｂ）さもなければ戦略（Ａ）、 （３）戦略（Ｃ）さもなければ戦略（Ａ）、 （４）戦略（Ｄ）さもなければ戦略（Ａ）、 （５）戦略（Ｃ）さもなければ戦略（Ｄ）である。
【００３３】最初の戦略を満足する測定すべき可能なノ
ードがない第２、３及び４の方法のために、戦略（Ａ）
に戻れることが必要である。
【００３４】制約の一時停止においては、疑惑モジュー
ルの制約が除去される。疑惑モジュールに囲まれている
ノードは一般に最も広い電圧範囲を持つ。しかしなが
ら、このようなノードの測定は識別を殆ど提供しないの
で、総ての戦略において、このようなノードは更なる測
定を回避される。
【００３５】第１及び４の方法においては、ノードでの
測定が範囲を殆どゼロに縮小するので、広い範囲を持つ
が疑惑モジュールに囲まれていないノードが測定される
ことが有効である。多くの分枝を接続しているノード
も、回路のより広い部分に影響を及ぼし、それ故、もし
測定されるならば、他のノードでの範囲の収束により大
きな効果を持つ。
【００３６】シミュレーションによる測定を規則正しい
間隔で実施し、このシミュレーション及び診断用にサン
社の３／５０型コンピュータを用いることによって、次
の結果が得られた。
【００３７】５つの診断の各々の平均時間
【表１】
【００３８】精査の平均数
【表２】
【００３９】残存疑惑物の数（５つの診断の合計）
【表３】
【００４０】各診断は、利用可能な情報によってもノー
ドでの範囲がもはや縮小しなくなった時に止まった。そ
の結果は、残存疑惑物の数を確実に最も少なくするため
には第３方法を含む方法が必要であり、また、第５方法
が最も短い時間で残存疑惑物の数を最も少なくする、と
いうことを示している。
【００４１】本発明においては、測定すべき好適なノー
ドが選択される。前記第３及び第５方法は、５つの欠陥
による疑惑モジュールの数を８つに減少している。この
ような選択をしなければ、図４に示す本例回路におい
て、１６の精査点が用いられるかもしれない。
【００４２】測定が標準の１６の点で実施されると２０
の疑惑物が存在する。９のうまく配置された精査（２４
０秒の時間間隔の例で使用されているような）はあまり
うまく選択されなかったもっと多数の精査と同程度に多
くの情報を与えることができる。
【００４３】もし、従来の失敗出力からの引き返しが用
いられたならば、必要とする精査の数を予言することは
困難である。これは、回路内の多重通路及び帰還ループ
のせいである。しかしながら、その数は多分２０〜３０
台であり、その場合でさえ、欠陥の原因を認識するため
には高度な熟練が操作者に要求されるだろう。
【００４４】１６の精査点の総てが使用された時には、
測定同士の間に３０秒の時間間隔を伴う測定及び解析に
６９０秒（１１の追加のノードを精査するために３６０
秒＋１１×３０秒）かかる。これを第５方法による診断
中の測定のための５３０秒と比較すると、第５方法では
約３分の節約になる。アルゴリズムがより早いプロセッ
サで実行されたならば、同じ数の残存疑惑物を達成する
ために、より少ない精査しか必要とされない。例えば、
８倍の速度を持つプロセッサが３０秒毎（この例におい
ては２４０秒毎と等価）の精査と共に使用されたなら
ば、第３方法を用いる診断は４つの精査によって１４８
秒の平均時間で完了するだろう。使用される精査の平均
数は、欠陥の検出後に４つに減少され得る。
【００４５】
【発明の効果】以上説明したように、本発明による回路
検査方法は、最少の精査を使用してアナログ回路或はデ
ジタル回路の欠陥を検出し且つ突き止めることを可能に
している。文献ＧＢ−Ａ−２２２６８８９に記載されて
いるような検査である制約一時停止法内での精査すべき
回路ノードのうまいシステム的選択によって、回路欠陥
診断が促進される。
【図面の簡単な説明】
【図１】検査されるアナログ回路の一例（増幅回路）で
ある。
【図２】種々のモジュールの制約が除去されている図１
の回路の種々のノードで起こり得る値の範囲のグラフ図
である。
【図３】一つのノードでの追加の精査後に図１の回路で
起こり得る値の範囲のグラフ図である。
【図４】検査されるアナログ回路の第２例である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベンジャミン ロゲール ファビーラ イギリス ロンドン エスダブリュー３ キャルストリート サットン エステ ート ネトルデン ハウス 32シー (72)発明者 アントニー ウェイクリング イギリス ウインボーン ドーセット ビーエッチ21 ３ディエル アシントン ウィレット ロード 49 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 測定ルーチンを備えた、アナログ回路の
    検査方法であって、電源信号を含む一連の刺激が前記回
    路への印加用に選択されて前記回路の第１ノードで印加
    され、前記回路の選択された第２ノードで一連の検査測
    定がなされ、前記刺激、前記測定及びモジュールの制約
    から、幾つかの前記ノードの各々における少なくとも２
    つの別々に推論される値を得るために、前記回路が前記
    ノード及び前記モジュールのネットワークとして解析さ
    れる解析サイクルを前記測定ルーチンが含んでおり、前
    記推論値が範囲を持っており、 もし前記別々に推論された値が一致しないならば欠陥が
    検出され、もし欠陥が発見されたならば、選択されたモ
    ジュールの制約が一時停止された状態で、不一致に到っ
    た解析サイクルが繰り返され、前記制約の前記一時停止
    が前記不一致の除去に通じるならば前記選択されたモジ
    ュールに欠陥があるのではないかと疑惑を持たれ、 欠陥があるのではないかと疑惑を持たれ る回路モジュー
    ルの数を減少させるための検査測定用に少なくとも１つ
    の更なるノードが選択されるアナログ回路の検査方法に
    おいて、前記 選択される少なくとも１つの更なるノードが、疑惑
    モジュール間の識別のレベルの減少順に並べられている
    一連の以前に選択されていないノードの最初のノード或
    はノード群であることと、以 前に選択されていないノードでの前記識別のレベルは
    そのノード用に計算される識別ファクタに関連し、この
    識別ファクタは別々の選択されたモジュールの制約が除
    去される時に前記そのノードで決定される範囲から計算
    されることとを特徴とする回路検査方法。
  2. 【請求項２】 不一致に到った解析サイクルは何回か繰
    り返され、その都度別の残りの疑惑モジュールの制約が
    一時停止されることを特徴とする請求項１に記載の回路
    検査方法。
  3. 【請求項３】 選択されていない各ノードでの前記識別
    ファクタは、次の 【数１】 但し、ｉ＝１，２・・ｎ、ｎはかねて疑惑を持たれてい
    るモジュールの数であり、 ＶＲｉは、以前に選択されていないノードでの測定が実
    施されてその範囲内であると発見されたならば、ｉ個の
    残存疑惑モジュール／ノードが存在することになる、前
    記値の範囲の正味量であり、 （ｎ−ｉ）はこのような測定で疑惑を晴らされる疑惑物
    の数であり、 ＶTOT は、以前に選択されていないノードでの測定値が
    存在する可能性のある全範囲である、 で計算されることを特徴とする請求項１に記載の回路検
    査方法。
  4. 【請求項４】 前記繰り返される測定つまり解析サイク
    ルにおいて、推論範囲が重複するノードは、重複範囲の
    交差部分である新規な範囲内に存在する変数の値を持つ
    ことが要求されることを特徴とする請求項１〜３までの
    いずれかに記載の回路検査方法。
  5. 【請求項５】 測定ルーチンを備えた、デジタル回路の
    検査方法であって、電源信号を含む一連の刺激が前記回
    路への印加用に選択されて前記回路の第１ノードで印加
    され、前記回路の選択された第２ノードで一連の検査測
    定がなされ、前記刺激、前記測定及びモジュールの制約
    から、幾つかの前記ノードの各々における少なくとも２
    つの別々に推論される値を得るために、前記回路が前記
    ノード及び前記モジュールのネットワークとして解析さ
    れる解析サイクルを前記測定ルーチンが含んでおり、 もし前記別々に推論された値が一致しないならば欠陥が
    検出され、もし欠陥が発見されたならば、選択されたモ
    ジュールの制約が一時停止された状態で、不一致に到っ
    た解析サイクルが繰り返され、前記制約の前記一時停止
    が前記不一致の除去に通じるならば前記選択されたモジ
    ュールに欠陥があるのではないかと疑惑を持たれ、欠陥があるのではないかと疑惑を持たれる 回路モジュー
    ルの数を減少させるための検査測定用に少なくとも１つ
    の更なるノードが選択されるデジタル回路の検査方法に
    おいて、 前記値が、２進数１，０或は未知数（１或は０）である
    ことと、 前記測定ルーチンにおいて、時間的に変化する刺激が印
    加され、時間的に連続して検査測定が実施され、各解析
    サイクルにおいて、時間的に連続して一連の値が各ノー
    ド毎に推論され、もし、欠陥が検出されたならば、種々
    のモジュールの制約が除去され、時間の関数としての一
    連の値の形態の対応ノードパターンが以前に選択されて
    いないノード毎に決定され、選択された前記少なくとも
    １つの更なるノードは、少なくとも幾つかの疑惑モジュ
    ール用の別々のノードパターンが存在する一連の以前に
    選択されていないノードのうちのノードであることとを
    特徴とする回路検査方法。
  6. 【請求項６】 前記別々のノードパターンは、そのノー
    ド用に推論された互いに最も近い個数の前記一連の値に
    よって共有されていることを特徴とする請求項５に記載
    の回路検査方法。
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