JP3216990B2 - Si transistor with built-in partial matching circuit - Google Patents

Si transistor with built-in partial matching circuit

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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、衛星通信、地上
マイクロ波通信、移動体通信等に使用する高出力増幅器
に用いるトランジスタに関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor used in a high-power amplifier used for satellite communication, terrestrial microwave communication, mobile communication, and the like.

【0002】[0002]

【従来の技術】ソース(エミッタ)接地トランジスタ素子
を用いて高出力増幅器を形成する場合に、高出力を得る
ために、ゲート幅(エミッタサイズ)の大きなトランジス
タを用いる。その場合、入出力のインピーダンスが非常
に低いインピーダンスとなり、整合が困難となる。広帯
域に整合を行うためには、できるだけ素子の近傍に整合
回路を設け、整合を行う、もしくは、外部回路による整
合が容易なインピーダンスへ入出力のインピーダンスを
変換する(パーシャルマッチングする)必要がある。
2. Description of the Related Art When a high-output amplifier is formed using a source (emitter) grounded transistor element, a transistor having a large gate width (emitter size) is used to obtain a high output. In this case, the input and output impedances are extremely low, and matching is difficult. In order to perform matching over a wide band, it is necessary to provide a matching circuit as close to the element as possible and perform matching, or to convert input / output impedance into impedance that can be easily matched by an external circuit (partial matching).

【0003】図8は、例えば1992年電子情報通信学
会春季大会C−57、「8GHz帯30W級GaAs
FET」に示された、従来のGaAsトランジスタを用
いた内部整合回路付き増幅器を模式的に表わした一例で
ある。FETの入力側に対して、パーシャルマッチング
を行っている場合の例である。また、図9(a)にその等
価回路を、図9(b)に入力側のインピーダンスを示す。
図9、図10において1はFET、2はキャパシタンス
Cの整合用コンデンサ、3はインダクタンスLのボンデ
ィングワイヤ、4は入力側整合回路基板、5は出力側整
合回路基板である。
[0003] FIG. 8 is, for example, a 1992 Spring Meeting of the Institute of Electronics, Information and Communication Engineers, C-57, “8 GHz band 30 W class GaAs”.
5 is an example schematically showing an amplifier with an internal matching circuit using a conventional GaAs transistor shown in "FET". This is an example of a case where partial matching is performed on the input side of the FET. FIG. 9A shows an equivalent circuit thereof, and FIG. 9B shows an input impedance.
9 and 10, 1 denotes an FET, 2 denotes a matching capacitor having a capacitance C, 3 denotes a bonding wire having an inductance L, 4 denotes an input-side matching circuit board, and 5 denotes an output-side matching circuit board.

【0004】また、図9(a)、(b)において、S11は
FET1のゲート端子からFET側をみたインピーダン
ス、S11′は入力側のボンディングワイヤ3のインダ
クタンスLを介してFET1を見たインピーダンス、S
11″は入力側のキャパシタンスCの整合用コンデンサ
2からFET側を見たインピーダンスである。
In FIGS. 9 (a) and 9 (b), S11 is the impedance when the FET side is viewed from the gate terminal of the FET1, S11 'is the impedance when the FET1 is viewed through the inductance L of the bonding wire 3 on the input side. S
11 ″ is the impedance when the FET side is viewed from the matching capacitor 2 having the capacitance C on the input side.

【0005】次に、動作について説明する。FETの入
力側のインピーダンスはゲート幅の大きなFETの場
合、図9(b)のS11の点に表わされるように、非常に
低いインピーダンスとなる。そこで、ボンディングワイ
ヤ3のインダクタンスLによりインピーダンスを誘導性
(S11′参照)とした後、グランドとの間に並列に整合
用コンデンサ2を挿入することによりコンデンサのキャ
パシタンスCによって、入力側のインピーダンスを特性
インピーダンスに近づける(S11″参照)ことができ、
パーシャルマッチングを行うことができる。
Next, the operation will be described. In the case of an FET having a large gate width, the impedance on the input side of the FET has a very low impedance as represented by a point S11 in FIG. 9B. Therefore, the inductance is induced by the inductance L of the bonding wire 3.
After that (see S11 '), the impedance on the input side can be made closer to the characteristic impedance by the capacitance C of the capacitor by inserting the matching capacitor 2 in parallel with the ground (see S11 ").
Partial matching can be performed.

【0006】[0006]

【発明が解決しようとする課題】以上のように構成され
た従来の内部整合回路付きのトランジスタにおいては、
整合回路の一部としてボンディングワイヤを用いる構成
であるため、ボンディングワイヤの長さのバラツキによ
って、整合特性が大きく変動し、安定的に必要な性能を
得ることが困難となる問題点がある。
In a conventional transistor with an internal matching circuit configured as described above,
Since the configuration uses a bonding wire as a part of the matching circuit, there is a problem that the variation in the length of the bonding wire greatly changes the matching characteristics and makes it difficult to stably obtain required performance.

【0007】この発明は上記のような問題点を解決する
ためになされたもので、Si基板を用いた素子におい
て、安定的に素子の特性を得るために、Siトランジス
タ素子上にパーシャルマッチングを行うための回路を設
けた、パーシャルマッチング回路内蔵型Siトランジス
タを得ることを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and in a device using a Si substrate, partial matching is performed on a Si transistor device in order to stably obtain device characteristics. To obtain a Si transistor with a built-in partial matching circuit provided with a circuit for performing the above.

【0008】[0008]

【課題を解決するための手段】上記の目的に鑑み、この
発明は、電源の両端に接続される第1および第2の電
極、並びに上記第1の電極と第2の電極の間の電流およ
び電圧のいずれかを制御するための第3の電極を有する
Siトランジスタにおいて、上記第1および第3の電極
の少なくとも一方にパーシャルマッチング回路用として
設けられた、該電極からSiトランジスタ側を見たとき
のインピーダンスが使用する周波数において誘導性とな
る長さの導体引出部と、上記導体引出部を有する電極に
パーシャルマッチング回路用として設けられた、上記電
極を上部電極としたMIMキャパシタと、を備え、上記
導体引出部が上記上部電極から直接、Siトランジスタ
側に延び、低インピーダンスを整合することを特徴とす
るパーシャルマッチング回路内蔵型Siトランジスタに
ある。また、電源の両端に接続される第1および第2の
電極、並びに上記第1の電極と第2の電極の間の電流お
よび電圧のいずれかを制御するための第3の電極を有す
るSiトランジスタにおいて、上記第1および第3の電
極の少なくとも一方にパーシャルマッチング回路用とし
て設けられた、該電極からSiトランジスタ側を見たと
きのインピーダンスが使用する周波数において誘導性と
なる長さの導体引出部と、上記導体引出部を有する電極
にパーシャルマッチング回路用として設けられた、上記
電極を上部電極としたMIMキャパシタと、を備え、上
記第1の電極および第3の電極の少なくとも一方が一部
に、直下に上記MIMキャパシタが形成されていない、
電気的接続を行うための接続用パッド部を含むことを特
徴とするパーシャルマッチング回路内蔵型Siトランジ
スタにある。
SUMMARY OF THE INVENTION In view of the above-mentioned object, the present invention provides first and second electrodes connected to both ends of a power supply, and the current and current between the first and second electrodes. In a Si transistor having a third electrode for controlling any one of voltages, at least one of the first and third electrodes is provided for a partial matching circuit. A conductor leading portion having a length that is inductive at the frequency used by the impedance, and a MIM capacitor having the electrode as an upper electrode, provided for an electrode having the conductor leading portion for a partial matching circuit , the above
The conductor extraction part is directly from the upper electrode,
Side, and match low impedance
Si transistor with built-in partial matching circuit
is there. In addition, a Si transistor having first and second electrodes connected to both ends of a power supply, and a third electrode for controlling any one of a current and a voltage between the first and second electrodes , A conductor lead-out portion provided for at least one of the first and third electrodes for a partial matching circuit, and having a length such that the impedance when viewing the Si transistor side from the electrode becomes inductive at a frequency used. And an MIM capacitor having the electrode as an upper electrode, provided for the electrode having the conductor lead-out portion for a partial matching circuit, wherein at least one of the first electrode and the third electrode is partially provided. , The MIM capacitor is not formed immediately below,
A Si transistor with a built-in partial matching circuit, comprising a connection pad portion for making an electrical connection.

【0009】[0009]

【0010】[0010]

【0011】[0011]

【0012】[0012]

【0013】[0013]

【0014】[0014]

【0015】[0015]

【0016】[0016]

【発明の実施の形態】以下この発明を各実施の形態に従
って説明する。 実施の形態1.図1はこの発明の一実施の形態によるパ
ーシャルマッチング回路内蔵型Siトランジスタを示
し、(a)はパーシャルマッチング回路内蔵型Siトラン
ジスタの構成を示す構造図、(b)は(a)のA−A線に沿
った断面図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below according to each embodiment. Embodiment 1 FIG. 1A and 1B show a Si transistor with a built-in partial matching circuit according to an embodiment of the present invention, wherein FIG. 1A is a structural diagram showing a configuration of a Si transistor with a built-in partial matching circuit, and FIG. It is sectional drawing along the line.

【0017】図において、101はSi基板、102は
ゲート(ベース)導体引出部、103はゲート(ベース)側
整合用MIMキャパシタの下部電極、104はゲート
(ベース)側整合用MIMキャパシタのキャパシタ用層間
絶縁膜、105はゲート(ベース)電極、106はSi基
板101の低不純物濃度層の不純物濃度をイオン注入法
等で部分的に高濃度化した不純物高濃度領域である。
In the drawing, 101 is a Si substrate, 102 is a gate (base) conductor lead-out portion, 103 is a lower electrode of the MIM capacitor for gate (base) side matching, and 104 is a gate
(Base) side inter-layer insulating film for a MIM capacitor for matching MIM capacitor, 105 is a gate (base) electrode, 106 is an impurity obtained by partially increasing the impurity concentration of a low impurity concentration layer of the Si substrate 101 by ion implantation or the like. This is a high concentration area.

【0018】107はドレイン(コレクタ)導体引出部、
108はドレイン(コレクタ)側整合用MIMキャパシタ
の下部電極、109はドレイン(コレクタ)側整合用MI
Mキャパシタのキャパシタ用層間絶縁膜、110はドレ
イン(コレクタ)電極、111はSi基板101の低不純
物濃度層の不純物濃度をイオン注入法等で部分的に高濃
度化した不純物高濃度領域、112はソース(エミッタ)
電極、図1(b)の113は絶縁膜、114はSi基板1
01の低不純物濃度層、115はSi基板101の高不
純物濃度層である。
Reference numeral 107 denotes a drain (collector) conductor lead-out portion,
Reference numeral 108 denotes a lower electrode of the drain (collector) side matching MIM capacitor, and reference numeral 109 denotes a drain (collector) side matching MI capacitor.
110, a drain (collector) electrode; 111, a high impurity concentration region in which the impurity concentration of the low impurity concentration layer of the Si substrate 101 is partially increased by ion implantation or the like; Source (emitter)
Electrodes, 113 in FIG. 1B is an insulating film, 114 is Si substrate 1
01 is a low impurity concentration layer, and 115 is a high impurity concentration layer of the Si substrate 101.

【0019】図2には図1(a)のパーシャルマッチング
回路内蔵型Siトランジスタの等価回路を示す。図2に
おいて1はSiトランジスタ、2はゲート(ベース)側整
合用キャパシタ、6はドレイン(コレクタ)側整合用キャ
パシタ、102はゲート(ベース)導体引出部、107は
ドレイン(コレクタ)導体引出部である。また図3(a)、
(b)に図2の等価回路の各部位よりトランジスタ側を見
た入出力インピーダンスを示す。(a)はゲート(ベース)
電極からトランジスタ側を見たインピーダンス、(b)は
ドレイン(コレクタ)電極からトランジスタ側を見たイン
ピーダンスを示す。
FIG. 2 shows an equivalent circuit of the Si transistor with a built-in partial matching circuit shown in FIG. In FIG. 2, 1 is a Si transistor, 2 is a gate (base) side matching capacitor, 6 is a drain (collector) side matching capacitor, 102 is a gate (base) conductor lead-out portion, and 107 is a drain (collector) conductor lead-out portion. is there. FIG. 3 (a),
FIG. 2B shows the input / output impedance when the transistor side is viewed from each part of the equivalent circuit of FIG. (a) is the gate (base)
(B) shows the impedance when the transistor side is viewed from the drain (collector) electrode.

【0020】なお、ドレイン(コレクタ)電極110が第
1の電極、ソース(エミッタ)電極112が第2の電極、
ゲート(ベース)電極105が第3の電極をそれぞれ構成
する。また、ゲート(ベース)電極105、キャパシタ用
層間絶縁膜104、下部電極103がゲート(ベース)側
整合用MIMキャパシタ2を構成し(図2のゲート(ベー
ス)側整合用キャパシタ2に相当する)、ドレイン(コレ
クタ)電極110、キャパシタ用層間絶縁膜109、下
部電極108がドレイン(コレクタ)側整合用MIMキャ
パシタを構成する(図2のドレイン(コレクタ)側整合用
キャパシタ6に相当する)。
The drain (collector) electrode 110 is a first electrode, the source (emitter) electrode 112 is a second electrode,
The gate (base) electrode 105 constitutes a third electrode. The gate (base) electrode 105, the capacitor interlayer insulating film 104, and the lower electrode 103 constitute a gate (base) side matching MIM capacitor 2 (corresponding to the gate (base) side matching capacitor 2 in FIG. 2). The drain (collector) electrode 110, the capacitor interlayer insulating film 109, and the lower electrode 108 constitute a drain (collector) side matching MIM capacitor (corresponding to the drain (collector) side matching capacitor 6 in FIG. 2).

【0021】次に、動作について説明する。まず、ゲー
ト(ベース)側について説明する。図3(a)において、ゲ
ート(ベース)電極105からトランジスタ側を見たイン
ピーダンスS11はゲート(ベース)導体引出部102に
よってS11′となり、誘導性となる。また、ゲート
(ベース)電極105直下にはMIMキャパシタ(10
5、104、103)がある。このMIMキャパシタの
下部電極103を接地させることにより、MIMキャパ
シタがグランドとの間に並列に挿入されることになり、
ゲート(ベース)側の等価回路は図2となる。図2中のゲ
ート(ベース)側整合用キャパシタ2により、入力側のイ
ンピーダンスは図3のS11″となり、規格化インピー
ダンスに近づき、パーシャルマッチングが可能となる。
Next, the operation will be described. First, the gate (base) side will be described. In FIG. 3A, the impedance S11 when the transistor side is viewed from the gate (base) electrode 105 becomes S11 ′ by the gate (base) conductor lead-out portion 102, and becomes inductive. Also the gate
Immediately below the (base) electrode 105, an MIM capacitor (10
5, 104, 103). By grounding the lower electrode 103 of this MIM capacitor, the MIM capacitor is inserted in parallel with the ground,
FIG. 2 shows an equivalent circuit on the gate (base) side. By the gate (base) side matching capacitor 2 in FIG. 2, the impedance on the input side becomes S11 ″ in FIG. 3, approaching the normalized impedance, and enabling partial matching.

【0022】次に、MIMキャパシタの下部電極を接地
する方法について述べる。トランジスタを形成するSi
基板101は、図1(b)に示すように、厚い高不純物濃
度層115の上にトランジスタの能動領域を形成するた
めの薄い低不純物濃度層114が形成されている。高不
純物濃度層115は低抵抗であるが、低不純物濃度層1
14の抵抗値は高い。そこで、MIMキャパシタの下の
部分の低不純物濃度層114の不純物濃度をイオン注入
法等の方法で部分的に高濃度化し低抵抗の不純物高濃度
領域106を形成することによって、MIMキャパシタ
の下部電極103を非常に低い抵抗でSi基板101の
裏面のグランドに接地することができる。
Next, a method of grounding the lower electrode of the MIM capacitor will be described. Si forming transistors
In the substrate 101, as shown in FIG. 1B, a thin low impurity concentration layer 114 for forming an active region of a transistor is formed on a thick high impurity concentration layer 115. Although the high impurity concentration layer 115 has a low resistance,
14 has a high resistance value. Therefore, the impurity concentration of the low impurity concentration layer 114 below the MIM capacitor is partially increased by an ion implantation method or the like to form a low-resistance impurity high-concentration region 106, thereby forming the lower electrode of the MIM capacitor. 103 can be grounded to the ground on the back surface of the Si substrate 101 with a very low resistance.

【0023】ドレイン(コレクタ)電極110側について
も同様にドレイン(コレクタ)導体引出部107により、
図3(b)に示すドレイン(コレクタ)電極からトランジス
タ側を見たインピーダンスS22は誘導性となりS2
2′となる。ドレイン(コレクタ)電極110直下にMI
Mキャパシタ(110、109、108)を形成し、その
下のSi基板101の低不純物濃度層114の不純物濃
度をイオン注入法などにより部分的に高濃度化して低抵
抗の不純物高濃度領域111を形成することによって、
MIMキャパシタの下部電極108を非常に低い抵抗で
Si基板101の裏面のグランドに接地することができ
る。
Similarly, on the drain (collector) electrode 110 side, the drain (collector) conductor extraction portion 107
The impedance S22 when the transistor side is viewed from the drain (collector) electrode shown in FIG.
2 '. MI is located immediately below the drain (collector) electrode 110.
M capacitors (110, 109, 108) are formed, and the impurity concentration of the low impurity concentration layer 114 of the Si substrate 101 thereunder is partially increased by ion implantation or the like to form a low-resistance impurity high concentration region 111. By forming
The lower electrode 108 of the MIM capacitor can be grounded to the ground on the back surface of the Si substrate 101 with a very low resistance.

【0024】このとき、トランジスタの出力側の等価回
路は図2となり、ドレイン(コレクタ)側整合用キャパシ
タ6により、出力側のインピーダンスはS22″とな
り、パーシャルマッチングを行うことができる。したが
って、図1に示す構造を用いることにより、Siトラン
ジスタの入出力のパーシャルマッチングを素子上で行う
ことができる。
At this time, the equivalent circuit on the output side of the transistor is as shown in FIG. 2, and the impedance on the output side is S22 ″ by the drain (collector) side matching capacitor 6, and partial matching can be performed. By using the structure shown in (1), partial matching of the input and output of the Si transistor can be performed on the element.

【0025】このような手段でパーシャルマッチングを
行うため、従来のようにボンディングワイヤのインダク
タンスを整合に用いていないため、ワイヤ長のバラツキ
に起因する特性のバラツキを抑えることができ、安定し
て必要な性能を得ることができる。
Since the partial matching is performed by such a means, the inductance of the bonding wire is not used for matching as in the related art, so that the variation in the characteristics due to the variation in the wire length can be suppressed, and the stable matching is required. Performance can be obtained.

【0026】なお、ゲート(ベース)電極、ドレイン(コ
レクタ)電極、ソース(エミッタ)電極とされているよう
に、この発明はFETトランジスタでもバイポーラトラ
ンジスタでも実施可能である。さらに上記の説明ではゲ
ート(ベース)電極105、ドレイン(コレクタ)電極11
0にそれぞれ導体引出部およびMIMキャパシタを形成
したものを示したが、いずれか一方に形成してもよい。
これは以下に示す実施の形態についても同様である。
It should be noted that the present invention can be implemented with either a FET transistor or a bipolar transistor, assuming a gate (base) electrode, a drain (collector) electrode, and a source (emitter) electrode. Further, in the above description, the gate (base) electrode 105, the drain (collector) electrode 11
0 shows the case where the conductor lead portion and the MIM capacitor are formed, respectively, but they may be formed on either one.
This is the same for the following embodiments.

【0027】実施の形態2.図4はこの発明の別の実施
の形態によるパーシャルマッチング回路内蔵型Siトラ
ンジスタを示し、(a)はパーシャルマッチング回路内蔵
型Siトランジスタの構成を示す構造図、(b)は(a)の
A2−A2線に沿った断面図である。
Embodiment 2 FIG. 4A and 4B show a Si transistor with a built-in partial matching circuit according to another embodiment of the present invention, wherein FIG. 4A is a structural diagram showing the configuration of a Si transistor with a built-in partial matching circuit, and FIG. It is sectional drawing which followed the A2 line.

【0028】図4において、上記実施の形態のものと同
一もしくは相当する部分は同一符号で示す。この実施の
形態では、ゲート(ベース)電極105側およびドレイン
(コレクタ)電極110側のMIMキャパシタの下部電極
103、108を省略した。
In FIG. 4, parts that are the same as or correspond to those in the above embodiment are denoted by the same reference numerals. In this embodiment, the gate (base) electrode 105 side and the drain
The lower electrodes 103 and 108 of the MIM capacitor on the (collector) electrode 110 side are omitted.

【0029】次に、動作について説明する。この実施の
形態は上記実施の形態1と比較して、図1のゲート(ベ
ース)側整合用MIMキャパシタの下部電極103、ド
レイン(コレクタ)側整合用MIMキャパシタの下部電極
108がなく、ゲート(ベース)側整合用のMIMキャパ
シタ用層間絶縁膜104およびドレイン(コレクタ)側整
合用のMIMキャパシタ用層間絶縁膜109が、それぞ
れ直接、Si基板101の低不純物濃度層114の不純
物濃度をイオン注入法等で部分的に高濃度化した不純物
高濃度領域106、111に接している点が異なる。不
純物高濃度領域106、111は十分に低抵抗となって
いるため、この層をMIMキャパシタの下部電極として
使用することが可能となる。
Next, the operation will be described. This embodiment is different from the first embodiment in that the lower electrode 103 of the gate (base) side matching MIM capacitor and the lower electrode 108 of the drain (collector) side matching MIM capacitor shown in FIG. The MIM capacitor interlayer insulating film 104 for base) side matching and the MIM capacitor interlayer insulating film 109 for drain (collector) side matching are directly formed by ion implantation using the impurity concentration of the low impurity concentration layer 114 of the Si substrate 101. The difference lies in that they are in contact with the impurity high concentration regions 106 and 111 which have been partially increased in concentration. Since the high-impurity-concentration regions 106 and 111 have sufficiently low resistance, this layer can be used as a lower electrode of the MIM capacitor.

【0030】従って、図4に示す構造を用いることによ
り、上記実施の形態1と同様に、Siトランジスタの入
出力のパーシャルマッチングを素子上で行うことができ
る。また、従来のようにボンディングワイヤのインダク
タンスを整合に用いていないため、ワイヤ長のバラツキ
に起因する特性のバラツキを抑えることができ、安定し
て必要な性能を得ることができる。さらに、MIMキャ
パシタの下部電極を形成するプロセスを省略することが
できる。また、不純物高濃度領域自体の面の平坦度の方
が、その上に形成した電極の平坦度よりも良好であるた
め、MIMキャパシタの信頼性を飛躍的に高めることが
できる。
Therefore, by using the structure shown in FIG. 4, partial matching of the input and output of the Si transistor can be performed on the element as in the first embodiment. In addition, since the inductance of the bonding wire is not used for matching as in the related art, variations in characteristics due to variations in wire length can be suppressed, and required performance can be stably obtained. Further, the process for forming the lower electrode of the MIM capacitor can be omitted. Further, since the flatness of the surface of the high impurity concentration region itself is better than the flatness of the electrode formed thereon, the reliability of the MIM capacitor can be significantly improved.

【0031】実施の形態3.図5はこの発明のさらに別
の実施の形態によるパーシャルマッチング回路内蔵型S
iトランジスタの構成を示す構造図である。図5におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、上記実施の形
態1の下部電極103、108とソース(エミッタ)電極
112を1つの共通電極とした。また、低不純物濃度層
114に不純物高濃度領域106、111を形成してい
ない。
Embodiment 3 FIG. 5 shows a partial matching circuit built-in type S according to still another embodiment of the present invention.
FIG. 3 is a structural diagram illustrating a configuration of an i-transistor. In FIG. 5, parts that are the same as or correspond to those in the above embodiment are denoted by the same reference numerals. In this embodiment, the lower electrodes 103 and 108 and the source (emitter) electrode 112 of the first embodiment are one common electrode. Further, the high impurity concentration regions 106 and 111 are not formed in the low impurity concentration layer 114.

【0032】次に、動作について説明する。この実施の
形態では上記実施の形態1と比較して、図1の不純物高
濃度領域106、111がない点、およびゲート(ベー
ス)側整合用MIMキャパシタの下部電極103および
ドレイン(コレクタ)側整合用MIMキャパシタの下部電
極108がソース(エミッタ)電極112と接続されて共
通電極116となっている点が異なる。
Next, the operation will be described. Compared to the first embodiment, this embodiment differs from the first embodiment in that the high impurity concentration regions 106 and 111 in FIG. 1 are not provided, and the lower electrode 103 and the drain (collector) side of the MIM capacitor for gate (base) side matching. The difference is that the lower electrode 108 of the MIM capacitor is connected to the source (emitter) electrode 112 to form a common electrode 116.

【0033】上記実施の形態1において、ゲート(ベー
ス)側整合用MIMキャパシタの下部電極103および
ドレイン(コレクタ)側整合用MIMキャパシタの下部電
極108はその下のSi基板101の低不純物濃度層1
14の不純物高濃度領域106、111を介して接地さ
れているが、この実施の形態3においては、ゲート(ベ
ース)側整合用MIMキャパシタの下部電極103と、
ドレイン(コレクタ)側整合用MIMキャパシタの下部電
極108とソース(エミッタ)電極112を共通化するこ
とで接地を行っている。この共通電極116をボンディ
ングワイヤ等で接地する。
In the first embodiment, the lower electrode 103 of the gate (base) side MIM capacitor for matching and the lower electrode 108 of the MIM capacitor for drain (collector) side match the lower impurity concentration layer 1 of the Si substrate 101 below.
In the third embodiment, the lower electrode 103 of the gate (base) side matching MIM capacitor,
The lower (108) and source (emitter) electrodes 112 of the MIM capacitor for drain (collector) side matching are shared to ground. The common electrode 116 is grounded with a bonding wire or the like.

【0034】従って、図5に示す構造を用いることによ
り、発明の実施の形態1と同様に、Siトランジスタの
入出力のパーシャルマッチングを素子上で実現すること
ができる。また、素子上でパーシャルマッチングを行う
ため、従来のようにボンディングワイヤのインダクタン
スを整合に用いる必要がなく、その結果、ワイヤ長さの
バラツキに起因する特性のバラツキを抑えることがで
き、安定して必要な性能を得ることができる。さらに、
Si基板の低不純物濃度層に不純物高濃度層を形成する
プロセスを省略することができる。
Therefore, by using the structure shown in FIG. 5, as in the first embodiment, partial matching of the input and output of the Si transistor can be realized on the element. In addition, since partial matching is performed on the element, it is not necessary to use the inductance of the bonding wire for matching as in the related art, and as a result, it is possible to suppress variations in characteristics due to variations in wire length and stably. The required performance can be obtained. further,
The process of forming the high impurity concentration layer on the low impurity concentration layer of the Si substrate can be omitted.

【0035】実施の形態4.図6はこの発明のさらに別
の実施の形態によるパーシャルマッチング回路内蔵型S
iトランジスタの構成を示す構造図である。図6におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、上記実施の形
態1において、下部電極103、108とソース(エミ
ッタ)電極112を1つの共通電極116とし、またS
i基板101の低不純物濃度層114に共通電極116
に沿って不純物高濃度領域106、111を含む不純物
高濃度領域119を形成した。
Embodiment 4 FIG. FIG. 6 shows a partial matching circuit built-in type S according to still another embodiment of the present invention.
FIG. 3 is a structural diagram illustrating a configuration of an i-transistor. In FIG. 6, parts that are the same as or correspond to those in the above embodiment are denoted by the same reference numerals. In this embodiment, the lower electrodes 103 and 108 and the source (emitter) electrode 112 are formed as one common electrode 116 in the first embodiment.
The common electrode 116 is formed on the low impurity concentration layer 114 of the i-substrate 101.
, A high impurity concentration region 119 including the high impurity concentration regions 106 and 111 was formed.

【0036】次に、動作について説明する。この実施の
形態では、実施の形態1と比較して、図1のゲート(ベ
ース)側整合用MIMキャパシタの下部電極103およ
びドレイン(コレクタ)側整合用MIMキャパシタの下部
電極108がソース(エミッタ)電極112と接続され共
通電極116となっている点、Si基板101の低不純
物濃度層114に、不純物高濃度領域106、111お
よびソース(エミッタ)電極112下も含めた不純物高濃
度領域119が形成されている点で異なる。
Next, the operation will be described. In this embodiment, the lower electrode 103 of the MIM capacitor for gate (base) side matching and the lower electrode 108 of the MIM capacitor for drain (collector) side matching shown in FIG. A high impurity concentration region 119 including the high impurity concentration regions 106 and 111 and the region under the source (emitter) electrode 112 is formed in the low impurity concentration layer 114 of the Si substrate 101 in that the common electrode 116 is connected to the electrode 112. Is different.

【0037】ゲート(ベース)側整合用MIMキャパシタ
の下部電極、ドレイン(コレクタ)側整合用MIMキャパ
シタの下部電極はソース(エミッタ)電極とともに共通電
極116として、不純物高濃度領域119を介してSi
基板101の裏面に接地されている。
The lower electrode of the MIM capacitor for gate (base) side matching and the lower electrode of the MIM capacitor for drain (collector) side serve as a common electrode 116 together with the source (emitter) electrode, through the high impurity concentration region 119 through the high impurity concentration region 119.
It is grounded on the back surface of the substrate 101.

【0038】従って、図6に示す構造を用いることによ
り、実施の形態1と同様に、Siトランジスタの入出力
のパーシャルマッチングを素子上で行うことができる。
また、従来のようにボンディングワイヤのインダクタン
スを整合に用いていないため、ワイヤ長のバラツキに起
因する特性のバラツキを抑えることができ、安定して必
要な性能を得ることができる。
Therefore, by using the structure shown in FIG. 6, the input / output partial matching of the Si transistor can be performed on the element as in the first embodiment.
In addition, since the inductance of the bonding wire is not used for matching as in the related art, variations in characteristics due to variations in wire length can be suppressed, and required performance can be stably obtained.

【0039】さらに、実施の形態1と比較して、共通電
極116が不純物高濃度領域119を介して接地される
ため、接地面が広くなり、不純物高濃度領域119の抵
抗値および寄生のインダクタンスを小さくすることがで
き、結果として、損失を減らし、素子性能を高めること
ができる。実施の形態3と比較しても、接地をボンディ
ングワイヤ等で行う必要がないため寄生のインダクタン
スを低減し素子の性能を向上することができる。
Furthermore, as compared with the first embodiment, since common electrode 116 is grounded through high impurity concentration region 119, the ground plane is widened, and the resistance value and parasitic inductance of high impurity concentration region 119 are reduced. As a result, loss can be reduced and device performance can be improved. Compared with the third embodiment, since it is not necessary to perform grounding with a bonding wire or the like, the parasitic inductance can be reduced and the performance of the element can be improved.

【0040】実施の形態5.図7はこの発明のさらに別
の実施の形態によるパーシャルマッチング回路内蔵型S
iトランジスタの構成を示す構造図である。図7におい
て、上記実施の形態のものと同一もしくは相当する部分
は同一符号で示す。この実施の形態では、ゲート(ベー
ス)電極側において、ゲート(ベース)電極105、キャ
パシタ用層間絶縁膜104、下部電極103から構成さ
れるゲート(ベース)側整合用MIMキャパシタを両側に
設け、これらを接続するように延びるゲート(ベース)電
極105の中央の電極直下にMIMキャパシタが形成さ
れていない部分が接続用パッド部120となっている。
Embodiment 5 FIG. 7 is a partial matching circuit built-in type S according to still another embodiment of the present invention.
FIG. 3 is a structural diagram illustrating a configuration of an i-transistor. In FIG. 7, the same or corresponding parts as those in the above embodiment are denoted by the same reference numerals. In this embodiment, on the gate (base) electrode side, a gate (base) side matching MIM capacitor composed of a gate (base) electrode 105, a capacitor interlayer insulating film 104, and a lower electrode 103 is provided on both sides. The portion where the MIM capacitor is not formed immediately below the center electrode of the gate (base) electrode 105 extending so as to connect the connection pad portion 120 is the connection pad portion 120.

【0041】またドレイン(コレクタ)電極側でも同様
に、ドレイン(コレクタ)電極110、キャパシタ用層間
絶縁膜109、下部電極108からなるドレイン(コレ
クタ)側整合用MIMキャパシタが両側に設けられ、こ
れらを接続するように延びるドレイン(コレクタ)電極1
10の中央の電極直下にMIMキャパシタが形成されて
いない部分が接続用パッド部121となっている。
Similarly, on the drain (collector) electrode side, a drain (collector) -side matching MIM capacitor comprising a drain (collector) electrode 110, a capacitor interlayer insulating film 109, and a lower electrode 108 is provided on both sides. Drain (collector) electrode 1 extending to connect
The portion where the MIM capacitor is not formed immediately below the center electrode of 10 is the connection pad portion 121.

【0042】次に、動作について説明する。この実施の
形態では、実施の形態1と比較して、ゲート(ベース)電
極105、ドレイン(コレクタ)電極110が一部分にそ
れぞれ、電極直下にMIMキャパシタを形成しない接続
用パッド部120、121をもつ点が異なる。
Next, the operation will be described. In this embodiment, as compared with the first embodiment, the gate (base) electrode 105 and the drain (collector) electrode 110 are partially provided with connection pad portions 120 and 121 in which no MIM capacitor is formed immediately below the electrodes. The points are different.

【0043】従って、図7に示す構造を用いることによ
り、実施の形態1と同様に、Siトランジスタの入出力
のパーシャルマッチングを素子上で行うことができる。
また、従来とは異なりボンディングワイヤのインダクタ
ンスを整合に用いていないため、ワイヤ長のバラツキに
起因する特性のバラツキを抑えることができ、安定して
必要な性能を得ることができる。
Therefore, by using the structure shown in FIG. 7, as in the first embodiment, the input / output partial matching of the Si transistor can be performed on the element.
Further, unlike the related art, since the inductance of the bonding wire is not used for matching, variation in characteristics due to variation in wire length can be suppressed, and required performance can be stably obtained.

【0044】さらに、ゲート(ベース)電極、ドレイン
(コレクタ)電極の一部分に、電極直下にMIMキャパシ
タを形成しない接続用パッド部をもつため、ゲート(ベ
ース)電極、ドレイン(コレクタ)電極に外部からワイヤ
ボンディングする際に、電極直下にMIMキャパシタを
形成しない部分にワイヤボンディングすることができ
る。従って、MIMキャパシタ上に直接ワイヤボンディ
ングせずにすむため、MIMキャパシタの信頼性を向上
することができる。
Further, a gate (base) electrode, a drain
Since a part of the (collector) electrode has a connection pad part that does not form an MIM capacitor directly under the electrode, when wire bonding is performed from the outside to the gate (base) electrode and drain (collector) electrode, the MIM capacitor is placed directly under the electrode. Wire bonding can be performed on a portion that is not formed. Accordingly, since it is not necessary to perform wire bonding directly on the MIM capacitor, the reliability of the MIM capacitor can be improved.

【0045】[0045]

【発明の効果】上記のようにこの発明の第1の発明で
は、電源の両端に接続される第1および第2の電極、並
びに上記第1の電極と第2の電極の間の電流および電圧
のいずれかを制御するための第3の電極を有するSiト
ランジスタにおいて、上記第1および第3の電極の少な
くとも一方に設けらた、該電極からSiトランジスタ側
を見たときのインピーダンスが使用する周波数において
誘導性となる長さの導体引出部と、上記導体引出部を有
する電極に設けられた、上記電極を上部電極としたMI
Mキャパシタと、を備えたので、Si基板の素子上で入
出力のパーシャルマッチングを行うことができ、ボンデ
ィングワイヤのインダクタンスを整合に用いる必要がな
いため、ワイヤ長のバラツキに起因する特性のバラツキ
を抑えることができ、安定して必要な性能を得ることが
できるパーシャルマッチング回路内蔵型Siトランジス
タを提供できる等の効果が得られる。
As described above, according to the first aspect of the present invention, the first and second electrodes connected to both ends of the power supply, and the current and voltage between the first and second electrodes are provided. In a Si transistor having a third electrode for controlling any one of the above, a frequency used by an impedance provided at at least one of the first and third electrodes when the Si transistor side is viewed from the electrode is used. And a conductor lead portion having a length that becomes inductive and an MI provided on the electrode having the conductor lead portion, wherein the electrode is an upper electrode.
M capacitor, it is possible to perform input / output partial matching on the element of the Si substrate, and it is not necessary to use the inductance of the bonding wire for matching. It is possible to obtain an effect such that a Si transistor with a built-in partial matching circuit capable of stably obtaining required performance can be provided.

【0046】この発明の第2の発明では、上記MIMキ
ャパシタが、上記上部電極、キャパシタ用層間絶縁膜お
よび下部電極が順次積層されており、上記下部電極がS
i基板の低不純物濃度層中に形成された不純物高濃度領
域に接するようにしたので、安定して必要な性能を得る
ことができるパーシャルマッチング回路内蔵型Siトラ
ンジスタを提供できる等の効果が得られる。
According to a second aspect of the present invention, the MIM capacitor is formed by sequentially laminating the upper electrode, the interlayer insulating film for the capacitor, and the lower electrode, and the lower electrode is
Since it is in contact with the high impurity concentration region formed in the low impurity concentration layer of the i-substrate, it is possible to obtain an effect such as providing a partial matching circuit built-in Si transistor capable of stably obtaining required performance. .

【0047】この発明の第3の発明では、上記MIMキ
ャパシタが、上記上部電極がキャパシタ用層間絶縁膜を
介してSi基板の低不純物濃度層中に形成された不純物
高濃度領域に接するようにしたので、上記効果に加え
て、MIMキャパシタの下部電極を作製するプロセスを
省略することができ、また、不純物濃度をイオン注入法
等で部分的に高濃度化した領域自体の面の平坦度の方
が、その上に形成した電極の平坦度よりも良いため、キ
ャパシタの信頼性を飛躍的に高めたパーシャルマッチン
グ回路内蔵型Siトランジスタを提供できる等の効果が
得られる。
According to a third aspect of the present invention, in the MIM capacitor, the upper electrode is in contact with the high impurity concentration region formed in the low impurity concentration layer of the Si substrate via the capacitor interlayer insulating film. Therefore, in addition to the above effects, the process of manufacturing the lower electrode of the MIM capacitor can be omitted, and the flatness of the surface of the region itself where the impurity concentration is partially increased by ion implantation or the like can be reduced. However, since it is better than the flatness of the electrode formed thereon, there can be obtained effects such as provision of a Si transistor with a built-in partial matching circuit which dramatically improves the reliability of the capacitor.

【0048】この発明の第4の発明では、上記MIMキ
ャパシタが、上記上部電極、キャパシタ用層間絶縁膜お
よび下部電極が順次積層されており、上記下部電極が上
記第2の電極と共通電極となっているので、共通電極を
ボンディングワイヤ等で接地すればよく、Si基板の低
不純物濃度層に不純物高濃度領域を形成するプロセスを
省略することができる製造の容易なパーシャルマッチン
グ回路内蔵型Siトランジスタを提供できる等の効果が
得られる。
According to a fourth aspect of the present invention, the MIM capacitor is formed by sequentially laminating the upper electrode, the interlayer insulating film for the capacitor, and the lower electrode, and the lower electrode becomes a common electrode with the second electrode. Therefore, the common electrode may be grounded with a bonding wire or the like, and a process for forming a high impurity concentration region in the low impurity concentration layer of the Si substrate can be omitted. The effect of being able to provide is obtained.

【0049】この発明の第5の発明では、第4の発明に
おいて、上記共通電極が、Si基板の低不純物濃度層中
に形成された不純物高濃度領域に接するようにしたの
で、Si基板の低不純物濃度層の不純物高濃度領域を介
して接地されるため、接地面が広くなり、Si基板の不
純物高濃度領域の抵抗値および寄生のインダクタンスを
小さくすることができ、結果として、損失を減らし、素
子性能を高めたパーシャルマッチング回路内蔵型Siト
ランジスタを提供できる等の効果が得られる。
According to a fifth aspect of the present invention, in the fourth aspect, the common electrode is in contact with the high impurity concentration region formed in the low impurity concentration layer of the Si substrate. Since the grounding is performed via the high impurity concentration region of the impurity concentration layer, the ground plane is widened, and the resistance value and the parasitic inductance of the high impurity concentration region of the Si substrate can be reduced. As a result, the loss is reduced, Effects such as providing a Si transistor with a built-in partial matching circuit with improved element performance can be obtained.

【0050】この発明の第6の発明では、上記第1の電
極および第3の電極の少なくとも一方が一部に、直下に
上記MIMキャパシタが形成されていない、電気的接続
を行うための接続用パッド部を含むようにしたので、ゲ
ート(ベース)電極、ドレイン(コレクタ)電極に外部から
ワイヤボンディングする際に、電極直下にMIMキャパ
シタを形成しない接続用パッド部にワイヤボンディング
することができ、従って、MIMキャパシタ上に直接ワ
イヤボンディングをする必要がないため、MIMキャパ
シタの信頼性を飛躍的に向上させたパーシャルマッチン
グ回路内蔵型Siトランジスタを提供できる等の効果が
得られる。
According to the sixth aspect of the present invention, at least one of the first electrode and the third electrode is partially formed, and the MIM capacitor is not formed immediately below the first electrode and the third electrode. Since the pad portion is included, when wire bonding is performed externally to the gate (base) electrode and the drain (collector) electrode, wire bonding can be performed to the connection pad portion where no MIM capacitor is formed immediately below the electrode. Since it is not necessary to perform wire bonding directly on the MIM capacitor, it is possible to obtain an effect such as providing a Si transistor with a built-in partial matching circuit in which the reliability of the MIM capacitor is greatly improved.

【0051】この発明の第7の発明では、この発明をF
ETトランジスタで実施したので、上記の効果を有する
FETトランジスタで構成したパーシャルマッチング回
路内蔵型Siトランジスタを提供できる等の効果が得ら
れる。
In a seventh aspect of the present invention, the present invention
Since the present invention is implemented using the ET transistor, it is possible to obtain an effect that a partial matching circuit built-in Si transistor constituted by an FET transistor having the above effects can be provided.

【0052】この発明の第8の発明では、この発明をバ
イポーラトランジスタで実施したので、上記の効果を有
するバイポーラトランジスタで構成したパーシャルマッ
チング回路内蔵型Siトランジスタを提供できる等の効
果が得られる。
In the eighth aspect of the present invention, since the present invention is implemented by a bipolar transistor, it is possible to obtain an effect such as providing a partial matching circuit built-in type Si transistor constituted by a bipolar transistor having the above-mentioned effects.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の実施の形態1によるパーシャルマ
ッチング回路内蔵型Siトランジスタを示す図である。
FIG. 1 is a diagram illustrating a Si transistor with a built-in partial matching circuit according to a first embodiment of the present invention;

【図2】 図1のパーシャルマッチング回路内蔵型Si
トランジスタの等価回路図である。
2 is a partial matching circuit built-in type Si shown in FIG.
FIG. 3 is an equivalent circuit diagram of a transistor.

【図3】 図1のパーシャルマッチング回路内蔵型Si
トランジスタの入出力インピーダンスを示す図である。
FIG. 3 shows a Si with a built-in partial matching circuit shown in FIG.
FIG. 4 is a diagram illustrating input / output impedance of a transistor.

【図4】 この発明の実施の形態2によるパーシャルマ
ッチング回路内蔵型Siトランジスタを示す図である。
FIG. 4 is a diagram showing a Si transistor with a built-in partial matching circuit according to a second embodiment of the present invention;

【図5】 この発明の実施の形態3によるパーシャルマ
ッチング回路内蔵型Siトランジスタを示す図である。
FIG. 5 is a diagram showing a Si transistor with a built-in partial matching circuit according to a third embodiment of the present invention;

【図6】 この発明の実施の形態4によるパーシャルマ
ッチング回路内蔵型Siトランジスタを示す図である。
FIG. 6 is a diagram showing a Si transistor with a built-in partial matching circuit according to a fourth embodiment of the present invention;

【図7】 この発明の実施の形態5によるパーシャルマ
ッチング回路内蔵型Siトランジスタを示す図である。
FIG. 7 is a diagram showing a Si transistor with a built-in partial matching circuit according to a fifth embodiment of the present invention;

【図8】 従来の内部整合回路付トランジスタの構成を
示す図である。
FIG. 8 is a diagram showing a configuration of a conventional transistor with an internal matching circuit.

【図9】 図8に示す内部整合回路付トランジスタの等
価回路を示す図である。
9 is a diagram showing an equivalent circuit of the transistor with an internal matching circuit shown in FIG.

【符号の説明】[Explanation of symbols]

1 Siトランジスタ、2 ゲート(ベース)側整合用キ
ャパシタ、6 ドレイン(コレクタ)側整合用キャパシ
タ、101 Si基板、102 ゲート(ベース)導体引
出部、103,108 下部電極、104,109 キ
ャパシタ用層間絶縁膜、105 ゲート(ベース)電極、
106,111,119 不純物高濃度領域、107
ドレイン(コレクタ)導体引出部、110 ドレイン(コ
レクタ)電極、112 ソース(エミッタ)電極、113
絶縁膜、114 低不純物濃度層、115 高不純物
濃度層、116 共通電極、120,121 接続用パ
ッド部。
Reference Signs List 1 Si transistor, 2 Gate (base) side matching capacitor, 6 Drain (collector) side matching capacitor, 101 Si substrate, 102 Gate (base) conductor lead-out portion, 103, 108 Lower electrode, 104, 109 Interlayer insulation for capacitor Membrane, 105 gate (base) electrode,
106, 111, 119 High impurity concentration region, 107
Drain (collector) conductor extraction part, 110 drain (collector) electrode, 112 source (emitter) electrode, 113
Insulating film, 114 low impurity concentration layer, 115 high impurity concentration layer, 116 common electrode, 120, 121 connection pad part.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−119174(JP,A) 特開 平2−34014(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/04 H01L 21/822 H03F 3/60 ────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-2-119174 (JP, A) JP-A-2-34014 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 27/04 H01L 21/822 H03F 3/60

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 電源の両端に接続される第1および第2
の電極、並びに上記第1の電極と第2の電極の間の電流
および電圧のいずれかを制御するための第3の電極を有
するSiトランジスタにおいて、 上記第1および第3の電極の少なくとも一方にパーシャ
ルマッチング回路用として設けられた、該電極からSi
トランジスタ側を見たときのインピーダンスが使用する
周波数において誘導性となる長さの導体引出部と、 上記導体引出部を有する電極にパーシャルマッチング回
路用として設けられた、上記電極を上部電極としたMI
Mキャパシタと、 を備え 上記導体引出部が上記上部電極から直接、Siトランジ
スタ側に延び、低インピーダンスを整合することを特徴
とするパーシャルマッチング回路内蔵型Siトランジス
タ。
1. A first and a second terminal connected to both ends of a power supply.
And an Si transistor having a third electrode for controlling any of a current and a voltage between the first electrode and the second electrode, wherein at least one of the first and third electrodes has From the electrode provided for the partial matching circuit, Si
A conductor lead portion having a length that is inductive at the frequency used when the impedance when viewing the transistor side is inductive, and an MI having the above electrode provided as an upper electrode provided for an electrode having the conductor lead portion for a partial matching circuit
It includes a M capacitor, and the conductor lead-out portion is directly from the upper electrode, Si Transitional
It extends to the star side and features low impedance matching
Si transistor with built-in partial matching circuit
Ta.
【請求項2】 電源の両端に接続される第1および第2
の電極、並びに上記第1の電極と第2の電極の間の電流
および電圧のいずれかを制御するための第3の電極を有
するSiトランジスタにおいて、 上記第1および第3の電極の少なくとも一方にパーシャ
ルマッチング回路用として設けられた、該電極からSi
トランジスタ側を見たときのインピーダンスが使用する
周波数において誘導性となる長さの導体引出部と、 上記導体引出部を有する電極にパーシャルマッチング回
路用として設けられた、上記電極を上部電極としたMI
Mキャパシタと、 を備え、 上記第1の電極および第3の電極の少なくとも一方が一
部に、直下に上記MIMキャパシタが形成されていな
い、電気的接続を行うための接続用パッド部を含むこと
を特徴とするパーシャルマッチング回路内蔵型Siトラ
ンジスタ。
2. A first and a second terminal connected to both ends of a power supply.
And the current between the first and second electrodes
And a third electrode for controlling any of the
In the Si transistor to be used, at least one of the first and third electrodes has a partial
From the electrode provided for the matching circuit.
Use the impedance when looking at the transistor side
A conductor extraction portion having a length that becomes inductive at a frequency and an electrode having the conductor extraction portion are partially matched to the electrode having the conductor extraction portion.
The MI provided with the above-mentioned electrode as an upper electrode provided for roads
It includes a M capacitor, the at least one of the first electrode and the third electrode is one
The above MIM capacitor is not formed immediately below
Includes connection pads for making electrical connections
Si tras with built-in partial matching circuit
Nista.
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