JP3214592B2 - メモリ使用範囲自動検出方法およびメモリ使用範囲自動検出装置 - Google Patents
メモリ使用範囲自動検出方法およびメモリ使用範囲自動検出装置Info
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Description
【０００１】
【産業上の利用分野】メモリの使用方法に係わり、特
に、大容量メモリの欠陥部を避けて、使用できる領域を
自動的に検出して使用するメモリ使用範囲自動検出方法
およびメモリ使用範囲自動検出装置に関する。
に、大容量メモリの欠陥部を避けて、使用できる領域を
自動的に検出して使用するメモリ使用範囲自動検出方法
およびメモリ使用範囲自動検出装置に関する。
【０００２】
【従来の技術】近年、メモリは大容量化が進み、小容量
の汎用メモリは入手が難しくなっている。例えば、プロ
ンプター（反転器）の場合は、２ラインのデータを記憶
するメモリ容量で十分であるため、従来は図５に示すよ
うに、ＨＤ信号を入力してトグル信号を発生するトグル
信号発生部と、アップ・ダウンカウンタと、比較的大容
量のメモリとで構成し、前記トグル信号によりカウンタ
のアップカウントとダウンカウントを切り換え、前記ア
ップ・ダウンカウンタの出力をアドレスとして前記メモ
リに入力するデジタル映像信号データを１ラインづつ書
き込みながらＭＳＢの異なるメモリ部より読み出すよう
にしていた。しかし、この構成では、前記トグル信号発
生手段よりのトグル信号および、前記アップダウンカウ
ンタのカウント開始位置は、電源オン時の条件により異
なるようにしてもメモリが正常であれば、問題ないが、
メモリの一部に欠陥があると、欠陥部が画面の不定位置
に現れたり、現れなかったりするため、メモリ領域は十
分余っているにも係わらず、メモリを交換しなくてはな
らないという問題があった。
の汎用メモリは入手が難しくなっている。例えば、プロ
ンプター（反転器）の場合は、２ラインのデータを記憶
するメモリ容量で十分であるため、従来は図５に示すよ
うに、ＨＤ信号を入力してトグル信号を発生するトグル
信号発生部と、アップ・ダウンカウンタと、比較的大容
量のメモリとで構成し、前記トグル信号によりカウンタ
のアップカウントとダウンカウントを切り換え、前記ア
ップ・ダウンカウンタの出力をアドレスとして前記メモ
リに入力するデジタル映像信号データを１ラインづつ書
き込みながらＭＳＢの異なるメモリ部より読み出すよう
にしていた。しかし、この構成では、前記トグル信号発
生手段よりのトグル信号および、前記アップダウンカウ
ンタのカウント開始位置は、電源オン時の条件により異
なるようにしてもメモリが正常であれば、問題ないが、
メモリの一部に欠陥があると、欠陥部が画面の不定位置
に現れたり、現れなかったりするため、メモリ領域は十
分余っているにも係わらず、メモリを交換しなくてはな
らないという問題があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、メモリの一部に欠陥があっても、交換す
ることなく、余剰領域における使用範囲を自動的に検出
して、使用できるようにするメモリ使用範囲自動検出装
置を提供することを目的とする。
題点を解決し、メモリの一部に欠陥があっても、交換す
ることなく、余剰領域における使用範囲を自動的に検出
して、使用できるようにするメモリ使用範囲自動検出装
置を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、電源投入時、所定時間ＬまたはＨレベルに
保持する電源オン信号発生回路と、入力する映像信号に
同期するＨＤ信号を入力してトグル信号を発生するトグ
ル信号発生回路と、該トグル信号によりアップカウント
とダウンカウントを切り換えるアップ・ダウンカウンタ
部と、メモリの欠陥領域のアドレスを記憶するアドレス
メモリ部と、記憶された欠陥アドレスから使用できるメ
モリ範囲を判断して、カウントアップ開始アドレスとカ
ウントダウン開始アドレスを設定するアドレス範囲判断
部と、データ長分の擬似雑音符号発生部と、入力するデ
ジタル映像信号と前記シフトレジスタ部よりの信号とを
選択するセレクタ部と、データを書き込み，読み出すメ
モリ部と、該メモリよりの読み出しデータと前記擬似雑
音符号発生部よりのデータとを比較する比較部と、前記
各部を制御する制御部とで構成している。
決するため、電源投入時、所定時間ＬまたはＨレベルに
保持する電源オン信号発生回路と、入力する映像信号に
同期するＨＤ信号を入力してトグル信号を発生するトグ
ル信号発生回路と、該トグル信号によりアップカウント
とダウンカウントを切り換えるアップ・ダウンカウンタ
部と、メモリの欠陥領域のアドレスを記憶するアドレス
メモリ部と、記憶された欠陥アドレスから使用できるメ
モリ範囲を判断して、カウントアップ開始アドレスとカ
ウントダウン開始アドレスを設定するアドレス範囲判断
部と、データ長分の擬似雑音符号発生部と、入力するデ
ジタル映像信号と前記シフトレジスタ部よりの信号とを
選択するセレクタ部と、データを書き込み，読み出すメ
モリ部と、該メモリよりの読み出しデータと前記擬似雑
音符号発生部よりのデータとを比較する比較部と、前記
各部を制御する制御部とで構成している。
【０００５】また、電源投入時、所定時間ＬまたはＨレ
ベルに保持する電源オン信号発生回路と、入力する映像
信号に同期するＨＤ信号を入力してトグル信号を発生す
るトグル信号発生回路と、該トグル信号によりアップカ
ウントとダウンカウントを切り換えるアップ・ダウンカ
ウンタ部と、メモリの欠陥領域のアドレスを記憶するア
ドレスメモリ部と、入力するデジタル映像信号と前記ア
ップ・ダウンカウンタ部よりの信号とを選択するセレク
タ部と、データを書き込み，読み出すメモリ部と、該メ
モリよりの読み出しデータと前記アップ・ダウンカウン
タ部よりのデータとを比較する比較部と、該比較部より
の比較信号と前記ＨＤ信号を入力して前記アップ・ダウ
ンカウンタのカウントをオン，オフするカウンタ制御部
と、前記各部を制御する制御部とで構成している。
ベルに保持する電源オン信号発生回路と、入力する映像
信号に同期するＨＤ信号を入力してトグル信号を発生す
るトグル信号発生回路と、該トグル信号によりアップカ
ウントとダウンカウントを切り換えるアップ・ダウンカ
ウンタ部と、メモリの欠陥領域のアドレスを記憶するア
ドレスメモリ部と、入力するデジタル映像信号と前記ア
ップ・ダウンカウンタ部よりの信号とを選択するセレク
タ部と、データを書き込み，読み出すメモリ部と、該メ
モリよりの読み出しデータと前記アップ・ダウンカウン
タ部よりのデータとを比較する比較部と、該比較部より
の比較信号と前記ＨＤ信号を入力して前記アップ・ダウ
ンカウンタのカウントをオン，オフするカウンタ制御部
と、前記各部を制御する制御部とで構成している。
【０００６】
【作用】以上のように構成したので、本発明のメモリ使
用範囲自動検出方法および装置によれば、電源投入時、
所定時間内に、ＭＳＢ＝０および１における全アドレス
領域に順次所定のデータを書き込み、書き込みデータと
読み出しデータを比較することにより、メモリの正常領
域を検出して、使用範囲を自動的に設定するようにして
いる。
用範囲自動検出方法および装置によれば、電源投入時、
所定時間内に、ＭＳＢ＝０および１における全アドレス
領域に順次所定のデータを書き込み、書き込みデータと
読み出しデータを比較することにより、メモリの正常領
域を検出して、使用範囲を自動的に設定するようにして
いる。
【０００７】
【実施例】以下、図面に基づいて本発明によるメモリ使
用範囲自動検出方法およびメモリ使用範囲自動検出装置
を詳細に説明する。図１及び図２は本発明によるメモリ
使用範囲自動検出装置の一実施例を示す要部ブロック図
である。図において、１はトグル信号発生回路で、入力
する映像信号に同期するＨＤパルスが入力する度に極性
を反転するトグル信号を発生している。２はアアップ・
ダウンカウンタ部で、前記トグル信号によりアップ，ダ
ウンを切り換えている。３はメモリ部で、２ライン分以
上のデータを記憶する記憶容量を有している。４はセレ
クタ部で、入力するデジタル映像信号と後述のシフトレ
ジスタ部５よりの信号とを選択出力している。シフトレ
ジスタ部５は、擬似雑音符号、例えば、Ｍ系列乱数発生
回路を形成している。６は比較部で、前記メモリ３より
読み出すデータと前記シフトレジスタ部５よりの書き込
み信号を比較して比較信号を出力している。７は電源オ
ン信号発生回路で、電源を投入すると所定期間出力をＬ
レベルに保持するようにしている。８は制御部で、前記
各部を制御している。９はアドレスメモリ部で、前記比
較器６よりの比較信号に基づく欠陥アドレスを記憶して
いる。１０はアドレス使用範囲判断部で、前記アドレス
メモリ部９に記憶された欠陥アドレスから使用できるメ
モリ範囲を判断して、カウントアップ開始アドレスとカ
ウントダウン開始アドレスを設定している。
用範囲自動検出方法およびメモリ使用範囲自動検出装置
を詳細に説明する。図１及び図２は本発明によるメモリ
使用範囲自動検出装置の一実施例を示す要部ブロック図
である。図において、１はトグル信号発生回路で、入力
する映像信号に同期するＨＤパルスが入力する度に極性
を反転するトグル信号を発生している。２はアアップ・
ダウンカウンタ部で、前記トグル信号によりアップ，ダ
ウンを切り換えている。３はメモリ部で、２ライン分以
上のデータを記憶する記憶容量を有している。４はセレ
クタ部で、入力するデジタル映像信号と後述のシフトレ
ジスタ部５よりの信号とを選択出力している。シフトレ
ジスタ部５は、擬似雑音符号、例えば、Ｍ系列乱数発生
回路を形成している。６は比較部で、前記メモリ３より
読み出すデータと前記シフトレジスタ部５よりの書き込
み信号を比較して比較信号を出力している。７は電源オ
ン信号発生回路で、電源を投入すると所定期間出力をＬ
レベルに保持するようにしている。８は制御部で、前記
各部を制御している。９はアドレスメモリ部で、前記比
較器６よりの比較信号に基づく欠陥アドレスを記憶して
いる。１０はアドレス使用範囲判断部で、前記アドレス
メモリ部９に記憶された欠陥アドレスから使用できるメ
モリ範囲を判断して、カウントアップ開始アドレスとカ
ウントダウン開始アドレスを設定している。
【０００８】また、図２では図１と同じ機能のブロック
は同一番号としているが、１１はカウンタ制御部で、前
記比較部６よりの比較信号と前記ＨＤ信号を入力して前
記アップ・ダウンカウンタ部２のカウントをオン，オフ
制御している。
は同一番号としているが、１１はカウンタ制御部で、前
記比較部６よりの比較信号と前記ＨＤ信号を入力して前
記アップ・ダウンカウンタ部２のカウントをオン，オフ
制御している。
【０００９】以上の構成において、つぎにその動作を、
まず、図１について説明する。電源が投入されると、電
源オン信号発生回路７は所定期間出力をＬレベルに保持
する。該Ｌレベル信号がセレクタ部４に入力され、シフ
トレジスタ部５を選択入力し、メモリ３に接続し、シフ
トレジスタ部５の発生するＭ系列の乱数をメモリ３に入
力する。一方、トグル信号発生回路１は、ＨＤ信号が入
力する度に出力を反転させてトグル信号を発生し、制御
部８に入力するが、前記電源オン信号がＬレベルの間、
アップ・ダウンカウンタ２をアップカウントするように
制御している。該アップ・ダウンカウンタ２の出力は、
前記メモリ３のアドレス信号として入力し、また、前記
制御手段８よりＭＳＢ＝０の信号をメモリ３のＭＳＢ端
子に入力して、前記シフトレジスタ部５の発生するＭ系
列の乱数をメモリ３に書き込んでいる。メモリ３の全領
域に書き込みが完了すると、ＭＳＢ＝１の領域に、同様
に書き込みながら、前記書き込んだＭＳＢ＝０のデータ
を読み出して比較器６でデータを比較している。
まず、図１について説明する。電源が投入されると、電
源オン信号発生回路７は所定期間出力をＬレベルに保持
する。該Ｌレベル信号がセレクタ部４に入力され、シフ
トレジスタ部５を選択入力し、メモリ３に接続し、シフ
トレジスタ部５の発生するＭ系列の乱数をメモリ３に入
力する。一方、トグル信号発生回路１は、ＨＤ信号が入
力する度に出力を反転させてトグル信号を発生し、制御
部８に入力するが、前記電源オン信号がＬレベルの間、
アップ・ダウンカウンタ２をアップカウントするように
制御している。該アップ・ダウンカウンタ２の出力は、
前記メモリ３のアドレス信号として入力し、また、前記
制御手段８よりＭＳＢ＝０の信号をメモリ３のＭＳＢ端
子に入力して、前記シフトレジスタ部５の発生するＭ系
列の乱数をメモリ３に書き込んでいる。メモリ３の全領
域に書き込みが完了すると、ＭＳＢ＝１の領域に、同様
に書き込みながら、前記書き込んだＭＳＢ＝０のデータ
を読み出して比較器６でデータを比較している。
【００１０】この時、前記シフトレジスタ５のデータは
２の（データ長）乗−１の周期で繰り返し乱数を発生し
ているので、メモリに異常がない限り、ＭＳＢ＝０より
読み出すデータと、ＭＳＢ＝１に書き込むデータは同じ
になり比較器６の出力は正常出力となる。しかし、メモ
リに欠陥があると、前記比較結果が異なることになり、
比較器６の出力は異常出力となる。該比較器６の出力
は、制御部８に入力し、制御部８は異常入力を受ける
と、そのときのアップ・ダウンカウタ２の出力をアドレ
スメモリ部９に記憶している。このようにして、メモリ
３のＭＳＢ＝１の全領域に乱数データを書き込み終わる
と、再度、ＭＳＢ＝０に書き込みながらＭＳＢ＝１のデ
ータを読み、同様に書き込みデータと読み出しデータを
比較器６で比較することにより、メモリ欠陥部のアドレ
スを全て、アドレスメモリ部９に記憶している。以上の
動作が完了すると、欠陥アドレスのないメモリ領域をア
ドレス使用範囲判断部１０が判断して、前記アップ・ダ
ウンカウンタのカウント開始位置を設定している。
２の（データ長）乗−１の周期で繰り返し乱数を発生し
ているので、メモリに異常がない限り、ＭＳＢ＝０より
読み出すデータと、ＭＳＢ＝１に書き込むデータは同じ
になり比較器６の出力は正常出力となる。しかし、メモ
リに欠陥があると、前記比較結果が異なることになり、
比較器６の出力は異常出力となる。該比較器６の出力
は、制御部８に入力し、制御部８は異常入力を受ける
と、そのときのアップ・ダウンカウタ２の出力をアドレ
スメモリ部９に記憶している。このようにして、メモリ
３のＭＳＢ＝１の全領域に乱数データを書き込み終わる
と、再度、ＭＳＢ＝０に書き込みながらＭＳＢ＝１のデ
ータを読み、同様に書き込みデータと読み出しデータを
比較器６で比較することにより、メモリ欠陥部のアドレ
スを全て、アドレスメモリ部９に記憶している。以上の
動作が完了すると、欠陥アドレスのないメモリ領域をア
ドレス使用範囲判断部１０が判断して、前記アップ・ダ
ウンカウンタのカウント開始位置を設定している。
【００１１】所定時間後、電源オン信号がＨレベルにな
り、セレクタ４はデジタル映像信号を選択入力してメモ
リ３に入力するとともに、前記トグル信号発生回路より
発生するトグル信号によりアップ・ダウンカウンタ２は
前記設定するカウント開始位置から、アップカウントと
ダウンカウントを繰り返し、メモリ３に１ラインづつ書
き込むＭＳＢを切り換えながら、書き込みと同時に書き
込むＭＳＢとは反対のＭＳＢ領域のデータを読み出すよ
うにして、通常のプロンプタとしての動作を行うように
している。
り、セレクタ４はデジタル映像信号を選択入力してメモ
リ３に入力するとともに、前記トグル信号発生回路より
発生するトグル信号によりアップ・ダウンカウンタ２は
前記設定するカウント開始位置から、アップカウントと
ダウンカウントを繰り返し、メモリ３に１ラインづつ書
き込むＭＳＢを切り換えながら、書き込みと同時に書き
込むＭＳＢとは反対のＭＳＢ領域のデータを読み出すよ
うにして、通常のプロンプタとしての動作を行うように
している。
【００１２】次に図２の場合を説明する。図１の場合、
電源オン信号がＬレベルのとき、メモリ３に書き込むデ
ータは乱数であったが、図２の場合は、アドレスと同じ
アップ・ダウンカウンタ２よりのデータを書き込んでい
る。また図１の場合、電源オン信号がＬレベルのとき、
アップ・ダウンカウンタはアップカウントしていたが、
図２の場合、アップ・ダウンカウンタは前記トグル信号
発生回路よりのＨＤに同期したトグル信号によりアップ
カウントとダウンカウントを繰り返すようにしている。
図３および図４は本発明の動作を説明するメモリ書き込
み読み出し概念図である。図３および図４を参照して以
下説明を加える。
電源オン信号がＬレベルのとき、メモリ３に書き込むデ
ータは乱数であったが、図２の場合は、アドレスと同じ
アップ・ダウンカウンタ２よりのデータを書き込んでい
る。また図１の場合、電源オン信号がＬレベルのとき、
アップ・ダウンカウンタはアップカウントしていたが、
図２の場合、アップ・ダウンカウンタは前記トグル信号
発生回路よりのＨＤに同期したトグル信号によりアップ
カウントとダウンカウントを繰り返すようにしている。
図３および図４は本発明の動作を説明するメモリ書き込
み読み出し概念図である。図３および図４を参照して以
下説明を加える。
【００１３】制御部８により制御して、先ず図３のよう
にアップカウントして、ＭＳＢ＝０の領域のアドレス
ａ，ｂ，・・・ｎにデータａ，ｂ，・・・ｎを書き込
む。つぎに、ダウンカウントしながら、ＭＳＢ＝１の領
域のアドレスｎ，ｍ，・・・ｂ，ａにデータｎ，ｍ，・
・・ｂ，ａを書き込みながら、ＭＳＢ＝０の領域のアド
レスｎ，ｍ，・・・ｂ，ａのデータを読んで、該読み出
すＭＳＢ＝０の領域のデータと書き込むＭＳＢ＝１のデ
ータを比較器６に入力して比較している。全てのデータ
が同じであれば、アップカウントしてＭＳＢ＝０の領域
のアドレスａ，ｂ，・・・ｎにデータａ，ｂ，・・・ｎ
を書き込みながら、ＭＳＢ＝１の領域のアドレスａ，
ｂ，・・・ｎのデータａ，ｂ，・・・ｎを読み出し、該
読み出すＭＳＢ＝１の領域のデータと書き込むＭＳＢ＝
０のデータを比較器６に入力して比較している。全ての
データが同じであれば、電源オン信号がＨレベルになる
までこれを繰り返すようにしている。
にアップカウントして、ＭＳＢ＝０の領域のアドレス
ａ，ｂ，・・・ｎにデータａ，ｂ，・・・ｎを書き込
む。つぎに、ダウンカウントしながら、ＭＳＢ＝１の領
域のアドレスｎ，ｍ，・・・ｂ，ａにデータｎ，ｍ，・
・・ｂ，ａを書き込みながら、ＭＳＢ＝０の領域のアド
レスｎ，ｍ，・・・ｂ，ａのデータを読んで、該読み出
すＭＳＢ＝０の領域のデータと書き込むＭＳＢ＝１のデ
ータを比較器６に入力して比較している。全てのデータ
が同じであれば、アップカウントしてＭＳＢ＝０の領域
のアドレスａ，ｂ，・・・ｎにデータａ，ｂ，・・・ｎ
を書き込みながら、ＭＳＢ＝１の領域のアドレスａ，
ｂ，・・・ｎのデータａ，ｂ，・・・ｎを読み出し、該
読み出すＭＳＢ＝１の領域のデータと書き込むＭＳＢ＝
０のデータを比較器６に入力して比較している。全ての
データが同じであれば、電源オン信号がＨレベルになる
までこれを繰り返すようにしている。
【００１４】今、図４に示すように、ダウンカウント
中、アドレスｍの読み出しデータが異なる場合、前記比
較部６よりの異常比較信号がカウンタ制御部１１に入力
すると、前記アップ・ダウンカウンタ部２のカウントを
一端中断し、ＨＤのタイミングでｍ＋１＝ｎよりカウン
トアップを開始するように制御し、ＭＳＢ＝０の領域の
アドレスｎ，ｏ，・・・ｓにデータｍ，ｏ，・・・ｓを
書き込み、つぎに、ダウンカウントしながら、ＭＳＢ＝
１の領域のアドレスｓ，ｒ，・・・ｏ，ｍにデータｓ，
ｒ，・・・ｏ，ｍを書き込みながら、ＭＳＢ＝０の領域
のアドレスｓ，ｒ，・・・ｏ，ｍのデータを読んで、該
読み出すＭＳＢ＝０の領域のデータと書き込むＭＳＢ＝
１のデータを比較器６に入力して比較するようにしてい
る。また、データの相違があれば、同様の動作を繰り返
し、全てのデータが同じとなる正常領域でアップ・ダウ
ンが繰り返される。所定時間後、電源オン信号がＨレベ
ルになると、セレクタ６がデジタル映像信号を選択し、
メモリ３にデータとして入力し、メモリ３の前記正常ア
ドレス領域を使用して、通常のプロンプタとしての動作
を行うようにしている。
中、アドレスｍの読み出しデータが異なる場合、前記比
較部６よりの異常比較信号がカウンタ制御部１１に入力
すると、前記アップ・ダウンカウンタ部２のカウントを
一端中断し、ＨＤのタイミングでｍ＋１＝ｎよりカウン
トアップを開始するように制御し、ＭＳＢ＝０の領域の
アドレスｎ，ｏ，・・・ｓにデータｍ，ｏ，・・・ｓを
書き込み、つぎに、ダウンカウントしながら、ＭＳＢ＝
１の領域のアドレスｓ，ｒ，・・・ｏ，ｍにデータｓ，
ｒ，・・・ｏ，ｍを書き込みながら、ＭＳＢ＝０の領域
のアドレスｓ，ｒ，・・・ｏ，ｍのデータを読んで、該
読み出すＭＳＢ＝０の領域のデータと書き込むＭＳＢ＝
１のデータを比較器６に入力して比較するようにしてい
る。また、データの相違があれば、同様の動作を繰り返
し、全てのデータが同じとなる正常領域でアップ・ダウ
ンが繰り返される。所定時間後、電源オン信号がＨレベ
ルになると、セレクタ６がデジタル映像信号を選択し、
メモリ３にデータとして入力し、メモリ３の前記正常ア
ドレス領域を使用して、通常のプロンプタとしての動作
を行うようにしている。
【００１５】
【発明の効果】以上説明したように、本発明によれば、
電源投入後、所定時間内に、ＭＳＢ＝０およびＭＳＢ＝
１に対応する全アドレス領域に順次所定のデータを書き
込み、書き込みデータと読み出しデータを比較すること
により、メモリの正常領域を検出して、使用範囲を自動
的に設定するようにしているので、メモリの一部に欠陥
があっても、交換する必要がなく、余剰領域における使
用範囲を自動的に検出して、使用できるようにするメモ
リ使用範囲自動検出装置を提供することができる。
電源投入後、所定時間内に、ＭＳＢ＝０およびＭＳＢ＝
１に対応する全アドレス領域に順次所定のデータを書き
込み、書き込みデータと読み出しデータを比較すること
により、メモリの正常領域を検出して、使用範囲を自動
的に設定するようにしているので、メモリの一部に欠陥
があっても、交換する必要がなく、余剰領域における使
用範囲を自動的に検出して、使用できるようにするメモ
リ使用範囲自動検出装置を提供することができる。
【図１】本発明によるメモリ使用範囲自動検出装置の一
実施例を示す要部ブロック図である。
実施例を示す要部ブロック図である。
【図２】本発明によるメモリ使用範囲自動検出装置の別
の実施例を示す要部ブロック図である。
の実施例を示す要部ブロック図である。
【図３】本発明によるメモリ使用範囲自動検出装置の動
作を説明する図である。
作を説明する図である。
【図４】本発明によるメモリ使用範囲自動検出装置の動
作を説明する図である。
作を説明する図である。
【図５】従来のプロンプタの要部ブロック図である。
１ トグル信号発生回路 ２ アップ・ダウンカウンタ部 ３ メモリ部 ４ セレクタ ５ シフトレジスタ ６ 比較器 ７ 電源オン信号発生回路 ８ 制御部 ９ アドレスメモリ部 １０ アドレス使用範囲判断部 １１ カウンタ制御部
Claims (7)
- 【請求項１】 電源投入時、メモリのＭＳＢ＝０または
１の全ての領域に擬似雑音符号を記憶し、ＭＳＢ＝１ま
たは０の領域に同じ擬似雑音符号を書き込みながら前記
ＭＳＢ＝０または１の領域に記憶するデータを読み出し
て、該読み出すデータと書き込むデータとを比較して、
比較結果の異なる欠陥アドレスを記憶し、つぎに、ＭＳ
Ｂ＝０または１に書き込みながら前記ＭＳＢ＝１または
０の領域に記憶するデータを読み出して、該読み出すデ
ータと書き込むデータとを比較して、比較結果の異なる
欠陥アドレスを記憶して、記憶された欠陥アドレスから
使用できるメモリ範囲を判断して、アップダウンカウン
タにカウントアップ開始アドレスとカウントダウン開始
アドレスを設定することにより、使用できるメモリ領域
を自動検出するようにしていることを特徴とするメモリ
使用範囲自動検出方法。 - 【請求項２】 電源投入時、メモリのＭＳＢ＝０または
１の１ライン分の領域にアドレスと同じアドレスデータ
を書き込み、ＭＳＢ＝１または０の領域に同じアドレス
データを書き込みながら前記ＭＳＢ＝０または１の領域
に記憶するデータを読み出して、該読み出すデータと書
き込むデータとを比較して、比較結果の異なる欠陥アド
レスを検出する。欠陥がある場合は、同様に、前記欠陥
アドレス＋１のアドレスから順次ＭＳＢ＝０または１の
１ライン分の領域にアドレスと同じデータを書き込み、
ＭＳＢ＝１または０の領域に同じアドレスデータを書き
込みながら前記ＭＳＢ＝０または１の領域に記憶するデ
ータを読み出して、該読み出すデータと書き込むデータ
とを比較して、比較結果の異なる欠陥アドレスを検出す
る。欠陥がない場合は、再度ＭＳＢ＝０または１に書き
込みながら前記ＭＳＢ＝１または０の領域に記憶するデ
ータを読み出して、該読み出すデータと書き込むデータ
とを比較して、比較結果の異なる欠陥アドレスを検出し
て記憶し、記憶された欠陥アドレスから使用できるメモ
リ範囲を判断して、アップダウンカウンタにカウントア
ップ開始アドレスとカウントダウン開始アドレスを設定
することにより、使用できるメモリ領域を自動検出する
ようにしていることを特徴とするメモリ使用範囲自動検
出方法。 - 【請求項３】 電源投入時、所定時間ＬまたはＨレベル
に保持する電源オン信号発生回路と、入力する映像信号
に同期するＨＤ信号を入力してトグル信号を発生するト
グル信号発生回路と、該トグル信号によりアップカウン
トとダウンカウントを切り換えるアップ・ダウンカウン
タ部と、メモリの欠陥領域のアドレスを記憶するアドレ
スメモリ部と、記憶された欠陥アドレスから使用できる
メモリ範囲を判断して、カウントアップ開始アドレスと
カウントダウン開始アドレスを設定するアドレス範囲判
断部と、データ長分の擬似雑音符号発生部と、入力する
デジタル映像信号と前記シフトレジスタ部よりの信号と
を選択するセレクタ部と、データを書き込み，読み出す
メモリ部と、該メモリよりの読み出しデータと前記擬似
雑音符号発生部よりのデータとを比較する比較部と、前
記各部を制御する制御部とで構成していることを特徴と
するメモリ使用範囲自動検出装置。 - 【請求項４】 電源投入時、所定時間ＬまたはＨレベル
に保持する電源オン信号発生回路と、入力する映像信号
に同期するＨＤ信号を入力してトグル信号を発生するト
グル信号発生回路と、該トグル信号によりアップカウン
トとダウンカウントを切り換えるアップ・ダウンカウン
タ部と、メモリの欠陥領域のアドレスを記憶するアドレ
スメモリ部と、入力するデジタル映像信号と前記アップ
・ダウンカウンタ部よりの信号とを選択するセレクタ部
と、データを書き込み，読み出すメモリ部と、該メモリ
よりの読み出しデータと前記アップ・ダウンカウンタ部
よりのデータとを比較する比較部と、該比較部よりの比
較信号と前記ＨＤ信号を入力して前記アップ・ダウンカ
ウンタのカウントをオン，オフするカウンタ制御部と、
前記各部を制御する制御部とで構成していることを特徴
とするメモリ使用範囲自動検出装置。 - 【請求項５】 前記アップ・ダウンカウンタは、電源オ
ン信号の入力時はアップ方向にカウントし、電源オン信
号がなくなるとアップ・ダウンカウントするようにして
いることを特徴とする請求項３記載のメモリ使用範囲自
動検出装置。 - 【請求項６】 前記カウンタ制御部は、前記比較部より
の比較信号により、カウントアップまたはカウントダウ
ンを一端中止する信号を出力し、ＨＤ信号によりカウン
トを再開する信号を出力するようにしていることを特徴
とする請求項４記載のメモリ使用範囲自動検出装置。 - 【請求項７】 前記アップ・ダウンカウンタ部は、前記
カウンタ制御部よりの制御信号により、カウントアップ
またはカウントダウンを一端中止し、または一端中止し
たカウント数＋１から再度アップ・ダウンカウントを再
開するようにしていることを特徴とする請求項４記載の
メモリ使用範囲自動検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917094A JP3214592B2 (ja) | 1994-06-10 | 1994-06-10 | メモリ使用範囲自動検出方法およびメモリ使用範囲自動検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917094A JP3214592B2 (ja) | 1994-06-10 | 1994-06-10 | メモリ使用範囲自動検出方法およびメモリ使用範囲自動検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334430A JPH07334430A (ja) | 1995-12-22 |
| JP3214592B2 true JP3214592B2 (ja) | 2001-10-02 |
Family
ID=15002880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12917094A Expired - Fee Related JP3214592B2 (ja) | 1994-06-10 | 1994-06-10 | メモリ使用範囲自動検出方法およびメモリ使用範囲自動検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214592B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010017589A (ja) * | 2009-10-28 | 2010-01-28 | Daiichi Shokai Co Ltd | 遊技機 |
| WO2015196464A1 (zh) * | 2014-06-27 | 2015-12-30 | 华为技术有限公司 | 一种控制器、闪存装置和将数据写入闪存装置的方法 |
| CN110597616B (zh) * | 2018-06-13 | 2022-07-29 | 华为技术有限公司 | 一种神经网络的内存分配方法及装置 |
-
1994
- 1994-06-10 JP JP12917094A patent/JP3214592B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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