JP3211055B2 - マトリックス状表示素子 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主として液晶表示
装置に用いられるマトリックス状表示素子に係り、特に
は、２次元マトリックス状に配列された画素と各画素を
駆動するために２次元マトリックス状に配列された三端
子以上のスイッチング素子とを備え、同一基板上で複数
のエリアに分けて形成したパターンどうしをつないで作
製される表示素子であって、この表示素子を作製する工
程に用いるパターン形成装置のアライメント精度のばら
つき、あるいはパターン形状のばらつきが隣接エリアの
境界線において隣り合うスイッチング素子間で電気特性
の変化を与える結果生じるショットムラを解消する技術
に関するものである。

【０００２】

【従来の技術】近年、スイッチング素子として非品質シ
リコン（アモルファスシリコン：以下、ａ−Ｓｉと略
す）を用いた薄膜トランジスタアレー（以下、ＴＦＴア
レーと略す）と画素としての液晶とを組み合わせた液晶
表示装置がフラットパネルディスプレイとして商品化さ
れている。この液晶表示装置が製造されて以来、ａ−Ｓ
ｉＴＦＴアレー基板を生産するためにいろいろな技術が
開発され、表示面積の大型化が進んできた。その製造技
術の中でもパターン形成装置の１つである露光機の進歩
は目を見張る勢いである。特に発達しているのは、ステ
ッパー方式とミラープロジェクション方式であり、それ
ぞれにメリットとデメリットがあるが、ここでは本発明
に関係するステッパー方式を取り上げて、以下に説明す
る。

【０００３】ステッパー方式とは、いくつものエリアに
分割したパターンを順次に基板の中につなぎ込んでいく
方式であり、メリットとして、レンズ系をコンパクトに
できるとともに、基板サイズの大きさが変わってもコン
トロールしやすいという点があげられる。デメリット
は、つなぎ合わせるために、拡大電気回路記号略図の図
５に示すような隣接エリア間の境界線７が発生し、点灯
表示したときにエリアのつなぎ目で表示ムラ（以下、シ
ョットムラと呼ぶ）が発生するという点である。

【０００４】ここで、図５に示すマトリックス状表示素
子の構造を説明しておく。図５において、１はａ−Ｓｉ
を半導体層として形成した逆スタガー型の薄膜トランジ
スタ（ＴＦＴ）、３はトランジスタ１に充電電気信号を
送るソース配線、４はトランジスタ１に書き込み電気信
号を送るゲート配線、破線で示した５は画素である。

【０００５】トランジスタ１のゲートはゲート配線４に
接続され、ソースはソース配線３に接続され、ドレイン
は画素５に接続されている。この画素５の上に液晶層が
配置され、トランジスタ１の電流が画素５に流れて電位
差を生じることにより、液晶層が駆動されて表示が行わ
れる。

【０００６】一点鎖線で示す６ａ，６ｂはプロセス的に
できた第１および第２のエリアで、具体的にはＴＦＴア
レーを形成する際に使用する露光機におけるグループ化
されたエリアであり、電気回路設計上生じたものではな
い。各エリア６ａ，６ｂにおいて、複数のトランジスタ
１の電気特性は同一である。図５においては、左側の第
１のエリア６ａと右側の第２のエリア６ｂとの境界線７
でゲート配線４のつなぎ目で位置ずれが生じ、第１のエ
リア６ａ内と第２のエリア６ｂ内との互いに隣り合った
画素５，５…間のゲート配線４がずれて形成されるため
に、トランジスタ１を形成したときに、第１のエリア６
ａのトランジスタ１の充電容量と第２のエリア６ｂのト
ランジスタ１の充電容量とが相違するようになる。この
充電容量の相違は１点のみで生じるのではなく、直線的
な境界線７に沿って全体的に生じる。充電容量の変化
は、境界線７全体で同等な数字のステップ関数となる。
したがって、画像を表示して境界線７を見たときに、境
界線７を境として隣り合ったトランジスタ１どうしのＷ
／Ｌが互いに同一であれば、ショットムラ（輝度ムラ）
として感知されることになる。ここで、Ｌはトランジス
タのソース・ドレイン間長さであり、Ｗはそれに直交す
る方向の長さであり、Ｗ／Ｌはその両者の長さの比であ
る。

【０００７】

【発明が解決しようとする課題】上記した従来の構造の
マトリックス状表示素子においては、ＴＦＴカラー液晶
ディスプレイを生産していく過程でショットムラという
画像性能の劣化が発生する。これは、１つのＴＦＴアレ
ーの画像面積に対し、ＴＦＴアレーを形成する製造装置
が一括で処理できず、複数のエリアに分割して形成する
ために、分割の境界線でトランジスタに与える充電容量
がステップ関数的に変化するために起こる現象である。
現在、この現象をなくすためにトランジスタの能力を上
げたり、トランジスタパターンの大きさがばらついても
画像の歪が生じないようなキャパシタンスを設計したり
して、設計的改善をしている。しかし、今後、大画面で
高画質なディスプレイをユーザー（液晶ディスプレイの
メーカー）が要求してくれば、現在のプロセス設計や電
気回路設計では対応できない。また、現在の大きさまで
は、露光機以外の装置はガラス基板に対して一括で処理
してきたが、これ以上の大きさになれば、今後は分割処
理を考えなくてはならず、前記露光機と同じようなずれ
が発生してくる。

【０００８】そこで、本発明は上記欠点を解消してショ
ットムラを目立たなくし、かつ安価に生産できる液晶表
示装置等のマトリックス状表示素子を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明に係るマトリック
ス状表示素子は、同一基板上で複数のエリアに分けて形
成した画素とそのスイッチング素子とからなる２次元マ
トリックス状パターンどうしをつないで作製される表示
素子であって、各エリアでの複数のスイッチング素子の
間で電気特性に差を与えて、隣接エリアの境界線で隣り
合うスイッチング素子間の電気特性の変化によるショッ
トムラを相殺するように構成してあることを特徴として
いる。各エリアでの複数のスイッチング素子の間で電気
特性に差を与えることにより、そのエリアでも隣接エリ
アでもほぼ全域にわたってショットムラと同じ現象を作
り上げ、結果として境界線でのショットムラを画面全体
に紛れ込ませてしまうことで、境界線でのショットムラ
を目立たなくする。また、各エリアでの複数のスイッチ
ング素子の電気特性は同一とし、隣接エリア間の境界線
を２次元的にランダムな折れ線状に形成することによ
り、隣接エリアの境界線が直線状であったことが１要因
であったショットムラを、目立たなくする。

【００１０】

【発明の実施の形態】本発明に係る請求項１のマトリッ
クス状表示素子の構造は、２次元マトリックス状に配列
された画素と各画素を駆動するために２次元マトリック
ス状に配列された三端子以上のスイッチング素子とを備
え、同一基板上で複数のエリアに分けて形成したパター
ンどうしをつないで作製される表示素子であって、この
表示素子を作製する工程に用いるパターン形成装置のア
ライメント精度のばらつき、あるいはパターン形状のば
らつきが隣接エリアの境界線で隣り合うスイッチング素
子間で電気特性の変化を与える場合に、各エリアでの複
数のスイッチング素子の間で電気特性に差を与えて、前
記各エリアでほぼ全域にわたってショットムラと同じ現
象を作り、前記隣接スイッチング素子間の電気特性の変
化によるショットムラを相殺するように構成してあるこ
とを特徴としている。各エリアでの複数のスイッチング
素子の電気特性を均一にしてあると、画像表示したとき
に、隣接スイッチング素子間の電気特性の変化によるシ
ョットムラが目立つことになるが、各エリアでの複数の
スイッチング素子の間で電気特性に差を与えることによ
り、そのエリアでも隣接エリアでもほぼ全域にわたって
ショットムラと同じ現象を作り上げ、結果として境界線
でのショットムラを画面全体に紛れ込ませてしまうこと
で、境界線でのショットムラを目立たなくすることがで
き、大画面・高画質のディスプレイの製造に有利とな
る。

【００１１】本発明に係る請求項２のマトリックス状表
示素子は、上記請求項１において、画素を駆動するため
のスイッチング素子として、第１の電気特性をもつ第１
のスイッチング素子と、第２の電気特性をもつ第２のス
イッチング素子との２種類のスイッチング素子を形成す
るものとし、前記第１のスイッチング素子と第２のスイ
ッチング素子とを２次元的に千鳥足状に配列してあるこ
とを特徴としている。

【００１２】各エリアで、互いに電気特性の異なる第１
のスイッチング素子と第２のスイッチング素子とを２次
元的に千鳥足状に配列することにより、そのエリアでも
隣接エリアでもほぼ全域にわたってショットムラと同じ
現象を作り上げ、結果として境界線でのショットムラを
画面全体に紛れ込ませてしまうことで、境界線でのショ
ットムラを目立たなくすることができる。

【００１３】本発明に係る請求項３のマトリックス状表
示素子は、上記請求項２において、第１のスイッチング
素子がソース・ドレイン間長さＬとそれに直交する方向
の長さＷとの比Ｗ／Ｌの大きい第１のトランジスタであ
り、第２のスイッチング素子がＷ／Ｌの小さい第２のト
ランジスタであり、前記第１のトランジスタと第２のト
ランジスタとを２次元的に千鳥足状に配列してあること
を特徴としている。隣接エリアの境界線上でのショット
ムラは隣接トランジスタの充電容量の変化に起因してい
るが、各エリアで、Ｗ／Ｌの大きい第１のトランジスタ
とＷ／Ｌの小さい第２のトランジスタとを２次元的に千
鳥足状に配列することにより、第１のトランジスタの充
電容量と第２のトランジスタの充電容量とに差をもたせ
て、そのエリアでも隣接エリアでもほぼ全域にわたって
ショットムラと同じ現象を作り上げ、結果として境界線
でのショットムラを画面全体に紛れ込ませてしまうこと
で、境界線でのショットムラを目立たなくすることがで
きる。

【００１４】本発明に係る請求項４のマトリックス状表
示素子は、上記請求項１において、画素を駆動するため
のスイッチング素子として、第１の電気特性をもつ第１
のスイッチング素子と、第２の電気特性をもつ第２のス
イッチング素子との２種類のスイッチング素子を形成す
るものとし、列方向に沿っては、第１行目で第１のスイ
ッチング素子、第２のスイッチング素子および第２のス
イッチング素子の順またはその順の繰り返しとし、第２
行目で第２のスイッチング素子、第１のスイッチング素
子および第２のスイッチング素子の順またはその順の繰
り返しとし、第３行目で第２のスイッチング素子、第２
のスイッチング素子および第１のスイッチング素子の順
またはその順の繰り返しとし、行方向に沿っては、前記
列方向と同一パターンとなしてあることを特徴としてい
る。各エリアで、互いに電気特性の異なる第１のスイッ
チング素子と第２のスイッチング素子とを、２次元的に
千鳥足状に配列することに代えて、上記のように第１の
スイッチング素子１個と第２のスイッチング素子２個の
組み合わせからなる２次元的変形千鳥足状に配列するこ
とにより、そのエリアでも隣接エリアでもほぼ全域にわ
たってショットムラと同じ現象を作り上げ、結果として
境界線でのショットムラを画面全体に紛れ込ませてしま
うことで、境界線でのショットムラを目立たなくするこ
とができる。

【００１５】本発明に係る請求項５のマトリックス状表
示素子は、上記請求項４において、第１のスイッチング
素子がソース・ドレイン間長さＬとそれに直交する方向
の長さＷとの比Ｗ／Ｌの大きい第１のトランジスタであ
り、第２のスイッチング素子がＷ／Ｌの小さい第２のト
ランジスタであり、前記第１のトランジスタと第２のト
ランジスタとを２次元的変形千鳥足状に配列してあるこ
とを特徴としている。

【００１６】隣接エリアの境界線上でのショットムラは
隣接トランジスタの充電容量の変化に起因しているが、
各エリアで、Ｗ／Ｌの大きい第１のトランジスタの１個
とＷ／Ｌの小さい第２のトランジスタの２個との組み合
わせからなる２次元的変形千鳥足状に配列することによ
り、そのパターンでの第１のトランジスタと第２のトラ
ンジスタとの間に充電容量の差をもたせて、そのエリア
でも隣接エリアでもほぼ全域にわたってショットムラと
同じ現象を作り上げ、結果として境界線でのショットム
ラを画面全体に紛れ込ませてしまうことで、境界線での
ショットムラを目立たなくすることができる。

【００１７】なお、以上では２種類以上のスイッチング
素子あるいはトランジスタでの構成について説明した
が、２種類以上のスイッチング素子あるいはトランジス
タで境界線でのショットムラを目立たなくすることがで
きる配列であれば、本発明の範囲に属するものとする。
すなわち、３種類のスイッチング素子を形成する場合に
は、列方向に沿っては、第１行目で第１のスイッチング
素子、第２のスイッチング素子および第３のスイッチン
グ素子の順またはその順の繰り返しとし、第２行目で第
２のスイッチング素子、第３のスイッチング素子および
第１のスイッチング素子の順またはその順の繰り返しと
し、第３行目で第３のスイッチング素子、第１のスイッ
チング素子および第２のスイッチング素子の順またはそ
の順の繰り返しとし、行方向に沿っては、前記列方向と
同一パターンとなしてある、あるいは４種類以上のスイ
ッチング素子を形成する場合には、上記と同様の条件の
配列のパターンとなしてあってもよい。

【００１８】本発明に係る請求項６のマトリックス状表
示素子は、２次元マトリックス状に配列された画素と各
画素を駆動するために２次元マトリックス状に配列され
た三端子以上のスイッチング素子とを備え、同一基板上
で複数のエリアに分けて形成したパターンどうしをつな
いで作製される表示素子であって、この表示素子を作製
する工程に用いるパターン形成装置のアライメント精度
のばらつき、あるいはパターン形状のばらつきが隣接エ
リアの境界線で隣り合うスイッチング素子間で電気特性
の変化を与える場合において、各エリアでの複数のスイ
ッチング素子の電気特性は同一とし、隣接エリア間の境
界線を２次元的にランダムな折れ線状に形成することを
特徴としている。従来においては、隣接エリアの境界線
が直線状であったことがショットムラの１要因となって
いたが、隣接エリア間の境界線を２次元的にランダムな
折れ線状にすることで、結果として境界線でのショット
ムラを画面全体に紛れ込ませてしまうことにより、境界
線でのショットムラを目立たなくすることができる。

【００１９】本発明に係る請求項７のマトリックス状表
示素子は、上記請求項６において、隣接するエリアを形
成する工程が２工程以上あり、少なくとも２工程での隣
接エリア間の境界線がともに２次元的にランダムな折れ
線状でかつ全部もしくは大部分において平面的に重なっ
ていないことを特徴としている。２工程での隣接エリア
の境界線を互いに重ならない折れ線状にしてあるので、
境界線でのショットムラを目立たなくすることができ
る。

【００２０】本発明に係る請求項８のマトリックス状表
示素子は、上記請求項６または請求項７において、スイ
ッチング素子が薄膜トランジスタであり、隣接エリア間
の境界線を折れ線状にする工程がゲート配線の形成工程
とソース配線の形成工程とであることを特徴としてい
る。ゲート配線の位置ずれによるショットムラもソース
配線の位置ずれによるショットムラも目立たないものに
することができる。

【００２１】以下、本発明に係るマトリックス状表示素
子の実施の形態について、図面に基づいて詳細に説明す
る。

【００２２】〔実施の形態１〕まず、本発明の実施の形
態１に係るマトリックス状表示素子について説明する。

【００２３】図１は本発明の実施の形態１に係るマトリ
ックス状表示素子におけるＴＦＴアレー配置を示す部分
拡大電気回路記号略図である。図１において、１は非晶
質シリコン（ａ−Ｓｉ）を半導体層として形成した逆ス
タガー型の薄膜トランジスタ（ＴＦＴ）で、電気移動度
μがほぼ１、Ｗ／Ｌが１／２（＝１１／２２）の三端子
トランジスタである。ここで、Ｌはトランジスタのソー
ス・ドレイン間長さであり、Ｗはそれに直交する方向の
長さであり、Ｗ／Ｌはその両者の長さの比である。以
下、このＷ／Ｌが１／２の逆スタガー型トランジスタ１
を第１のトランジスタ１と記載する。２は非晶質シリコ
ン（ａ−Ｓｉ）を半導体層として形成した逆スタガー型
の薄膜トランジスタで、電気移動度μがほぼ１、Ｗ／Ｌ
が１０／２２の三端子トランジスタである。以下、この
Ｗ／Ｌが１０／２２の逆スタガー型トランジスタ２を第
２のトランジスタ２と記載する。第１のトランジスタ１
と第２のトランジスタ２とは、プロセス上や電気設計上
の構造は同一であり、ただ、Ｗ／Ｌのみが異なってい
る。そのＷ／Ｌの相違のパーセンテージは、 (11/22−10/22)/(10/22)×100 ＝(1/10)×100 ＝10
（％） である。このように、第１のトランジスタ１と第２のト
ランジスタ２の各Ｗ／Ｌを上記のように１／２，１０／
２２と定め、Ｗ／Ｌの相違のパーセンテージを１０％と
したのは、後述するように、用いる製造装置によるゲー
ト配線４のつなぎ目のずれの割合が１０％であるからで
ある。

【００２４】第１のトランジスタ１と第２のトランジス
タ２とは、ソース配線３の配線方向においても、また、
ゲート配線４の配線方向においても、互い違い（交互）
に配列されており、第１のトランジスタ１も第２のトラ
ンジスタ２も２次元的に千鳥足状に配列されている。

【００２５】３はソース配線で、第１のトランジスタ１
および第２のトランジスタ２に充電電気信号を送る配線
である。４はゲート配線で、２０μｍの幅（配線材料の
抵抗と配線長さからくる抵抗値により規定される）を有
し、第１のトランジスタ１および第２のトランジスタ２
に書き込み電気信号を送る配線である。破線で示した５
はディスプレイパネルにしたときに画素になる部分であ
る。トランジスタ１，２のゲートはゲート配線４に接続
され、ソースはソース配線３に接続され、ドレインは画
素５に接続されている。画素５の上に液晶層が配置さ
れ、トランジスタの電流が画素５に流れて電位差を生じ
ることにより、液晶層が駆動されて表示が行われるよう
になっている。

【００２６】一点鎖線で示す６ａ，６ｂはプロセス的に
できた第１および第２のエリアで、具体的にはＴＦＴア
レーを形成する際に使用する露光機におけるグループ化
されたエリアであり、電気回路設計上生じたものではな
い。両エリア６ａ，６ｂとも、５×５のマトリックスア
レーとなっている。図１においては、左側の第１のエリ
ア６ａと右側の第２のエリア６ｂとの直線状の境界線７
でゲート配線４のつなぎ目で最大２μｍのずれが生じ、
第１のエリア６ａ内と第２のエリア６ｂ内との互いに隣
り合った画素５，５…間のゲート配線４がずれて形成さ
れるために、ゲート配線４の幅が２０μｍであることか
ら、トランジスタを形成したときの充電容量が第１のエ
リア６ａと第２のエリア６ｂとで１０％変化する。充電
容量の変化は１点のみで生じるのではなく、直線状の境
界線７に沿って全体的に生じる。

【００２７】充電容量の変化は、境界線７全体で同等な
数字のステップ関数となる。したがって、画像を表示し
て境界線７を見たときに、第１のトランジスタ１と第２
のトランジスタ２とが、それぞれのＷ／Ｌが互いに同一
であれば、ショットムラ（輝度ムラ）として感知される
ことになる。

【００２８】しかし、本実施の形態１においては、Ｗ／
Ｌを１０％異ならせた第１のトランジスタ１と第２のト
ランジスタ２とを、第１のエリア６ａにおいても第２の
エリア６ｂにおいても、２次元的に千鳥足状に配列し
て、各エリアの画面全体にショットムラと同じ現象を作
り上げているので、しかも、充電容量の１０％の相違を
生み出す境界線７でゲート配線４の配線方向で隣接する
トランジスタは、同じ第１のトランジスタ１どうし、お
よび、同じ第２のトランジスタ２どうしとすることで、
境界線７での充電容量の１０％の変化が相殺されること
となり、結果として境界線７でのショットムラを画面全
体に紛れ込ませてしまうこととなり、人間の目にはショ
ットムラとは感知されない状態となる。したがって、大
画面・高画質のディスプレイの製造に有利となる。

【００２９】また、第１のエリア６ａと第２のエリア６
ｂとで、ソース配線３と第１のトランジスタ１および第
２のトランジスタ２とが接続される位置がソース配線方
向で異なる。しかし、これも上記同様に画面全体で差が
目立たなくなり、人間の目にはショットムラとは感知さ
れない状態となる。

【００３０】なお、本実施の形態１では、それぞれ２次
元的に千鳥足状に配列された第１のトランジスタ１と第
２のトランジスタ２とで電気特性を変化させるために、
Ｗ／Ｌを設計的に変化させたが、ゲート線幅を変化させ
た状態に構成してもよく、この場合も本実施の形態１と
同様の効果が得られる。

【００３１】さらに、本実施の形態１では、第１のトラ
ンジスタ１と第２のトランジスタ２を三端子トランジス
タとして説明したが、三端子以上のスイッチング素子で
あるならば、本実施の形態１と同様の構成を採用するこ
とにより、本実施の形態１と同様の効果が得られる。

【００３２】また、プロセス的にできた第１のエリア６
ａと第２のエリア６ｂとでゲート配線４のずれを１０％
とし、第１のエリア６ａおよび第２のエリア６ｂでの２
次元的に千鳥足状に配列した第１のトランジスタ１と第
２のトランジスタ２のＷ／Ｌを１０％の違いとして電気
特性の差を説明したが、それ以外のずれ量であっても、
充電容量の差を相殺するように第１のトランジスタ１と
第２のトランジスタ２とを形成することができ、また、
違うずれのパターン（例えばトランジスタのチャンネル
長のパターン変化等）であっても、本実施の形態１と同
様の構成を採用することにより、本実施の形態１と同様
の効果が得られる。

【００３３】さらに、プロセス的にできた隣接エリアの
ずれを本実施の形態１では露光機という製造装置による
ものと説明したが、本発明では、マトリックス状アレー
に対して分割的に作用する装置、例えば、レーザーアニ
ール装置やイオンドーピング装置等による隣接エリアの
ずれに対しても、本実施の形態１と同様の構成を採用す
ることにより、本実施の形態１と同様の効果が得られ
る。

【００３４】なお、本実施の形態１の説明では、プロセ
ス的に生じたエリアを５×５のマトリックス状ＴＦＴア
レーで構成したが、奇数個×奇数個のマトリックス状Ｔ
ＦＴアレーであれば、プロセス的に生じた電気的な容量
差を、本実施の形態１で人為的に生じさせた電気的な容
量差によって相殺することにより、ショットムラを防止
することができる。

【００３５】ただし、２×２以上のマトリックス状の三
端子以上のスイッチング素子アレーでプロセス的なエリ
アが区切られているものに対して、本発明を適用しても
同様の効果が得られる。

【００３６】〔実施の形態２〕次に、本発明の実施の形
態２に係るマトリックス状表示素子について説明する。
上記した実施の形態１においては、Ｗ／Ｌが互いに相違
する第１のトランジスタ１と第２のトランジスタ２とを
２次元的に千鳥足状に配列したが、本実施の形態２は、
２つのトランジスタの２次元的な千鳥足状配列を必須と
しないことを示すものである。

【００３７】図２は本発明の実施の形態２に係るマトリ
ックス状表示素子におけるＴＦＴアレー配置を示す部分
拡大電気回路記号略図である。図２において、１は非晶
質シリコン（ａ−Ｓｉ）を半導体層として形成した逆ス
タガー型の薄膜トランジスタ（ＴＦＴ）で、電気移動度
μがほぼ１、Ｗ／Ｌが１／２（＝１１／２２）の三端子
トランジスタである第１のトランジスタである。２は非
晶質シリコン（ａ−Ｓｉ）を半導体層として形成した逆
スタガー型の薄膜トランジスタで、電気移動度μがほぼ
１、Ｗ／Ｌが１０／２２の三端子トランジスタである第
２のトランジスタである。第１のトランジスタ１と第２
のトランジスタ２とは、プロセス上や電気設計上の構造
は同一であり、ただ、Ｗ／Ｌのみが異なっている。その
Ｗ／Ｌの相違のパーセンテージは、実施の形態１の場合
と同様で、１０％である。また、このように、第１のト
ランジスタ１と第２のトランジスタ２の各Ｗ／Ｌを上記
のように１／２，１０／２２と定め、Ｗ／Ｌの相違のパ
ーセンテージを１０％としたのは、後述するように、用
いる製造装置によるゲート配線４のつなぎ目のずれの割
合が１０％であるからである。

【００３８】第１のトランジスタ１と第２のトランジス
タ２とは、第１のトランジスタ１をＴｒ１、第２のトラ
ンジスタ２をＴｒ２と表すと、列方向すなわちゲート配
線４の配線方向において、１行目は、Ｔｒ１、Ｔｒ２、
Ｔｒ２の繰り返しであり、２行目は、Ｔｒ２、Ｔｒ１、
Ｔｒ２の繰り返しであり、３行目は、Ｔｒ２、Ｔｒ２、
Ｔｒ１の繰り返しであり、以下、４行目以降は１行目か
らの繰り返しとなる。

【００３９】また、行方向すなわちソース配線３の配線
方向において、１列目、２列目、３列目はそれぞれ１行
目、２行目、３行目と同様であり、４列目以降は１列目
からの繰り返しとなっている。この実施の形態２の場合
は、第１のトランジスタ１の１個と第２のトランジスタ
２の２個との組み合わせからなる２次元的変形千鳥足状
の配列となっている。

【００４０】３はソース配線で、第１のトランジスタ１
および第２のトランジスタ２に充電電気信号を送る配線
である。４はゲート配線で、２０μｍの幅（配線材料の
抵抗と配線長さからくる抵抗値により規定される）を有
し、第１のトランジスタ１および第２のトランジスタ２
に書き込み電気信号を送る配線である。トランジスタ
１，２のゲートはゲート配線４に接続され、ソースはソ
ース配線３に接続され、ドレインは画素５に接続されて
いる。破線で示す５はディスプレイパネルにしたときに
画素になる部分である。画素５の上に液晶層が配置さ
れ、トランジスタの電流が画素５に流れて電位差を生じ
ることにより、液晶層が駆動されて表示が行われるよう
になっている。

【００４１】一点鎖線で示す６ａ，６ｂはプロセス的に
できた第１および第２のエリアで、具体的にはＴＦＴア
レーを形成する際に使用する露光機におけるグループ化
されたエリアであり、電気回路設計上生じたものではな
い。両エリア６ａ，６ｂとも、７×７のマトリックスア
レーとなっている。図２においては、左側の第１のエリ
ア６ａと右側の第２のエリア６ｂとの境界線７でゲート
配線４のつなぎ目で最大２μｍのずれが生じ、第１のエ
リア６ａ内と第２のエリア６ｂ内との互いに隣り合った
画素５，５…間のゲート配線４がずれて形成されるため
に、ゲート配線４の幅が２０μｍであることから、トラ
ンジスタを形成したときの充電容量が第１のエリア６ａ
と第２のエリア６ｂとで１０％変化する。充電容量の変
化は１点のみで生じるのではなく、直線的な境界線７に
沿って全体的に生じる。充電容量の変化は、境界線７全
体で同等な数字のステップ関数となる。したがって、画
像を表示して境界線７を見たときに、第１のトランジス
タ１と第２のトランジスタ２とが、それぞれのＷ／Ｌが
互いに同一であれば、ショットムラ（輝度ムラ）として
感知されることになる。

【００４２】しかし、本実施の形態２においては、Ｗ／
Ｌを１０％異ならせた１個の第１のトランジスタ１と２
個の第２のトランジスタ２との組み合わせを２次元的変
形千鳥足状に配列して、各エリアの画面全体にショット
ムラと同じ現象を作り上げているので、しかも、充電容
量の１０％の相違を生み出す境界線７でゲート配線４の
配線方向で隣接するトランジスタは、同じ第１のトラン
ジスタ１どうし、および、同じ第２のトランジスタ２ど
うしとすることで、境界線７での充電容量の１０％の変
化が目立たないものとなり、結果として境界線７でのシ
ョットムラを画面全体に紛れ込ませてしまうこととな
り、人間の目にはショットムラとは感知されない状態と
なる。

【００４３】また、第１のエリア６ａと第２のエリア６
ｂとで、ソース配線３と第１のトランジスタ１および第
２のトランジスタ２とが接続される位置がソース配線方
向で異なる。しかし、これも上記同様に画面全体で差が
目立たなくなり、人間の目にはショットムラとは感知さ
れない状態となる。

【００４４】なお、本本実施の形態２では、それぞれ２
次元的変形千鳥足状に配列された第１のトランジスタ１
と第２のトランジスタ２とで電気特性を変化させるため
に、Ｗ／Ｌを設計的に変化させたが、ゲート線幅を変化
させた状態に構成してもよく、この場合も本実施の形態
２と同様の効果が得られる。

【００４５】さらに、本実施の形態２では、第１のトラ
ンジスタ１と第２のトランジスタ２を三端子トランジス
タとして説明したが、三端子以上のスイッチング素子で
あるならば、本実施の形態２と同様の構成を採用するこ
とにより、本実施の形態２と同様の効果が得られる。

【００４６】また、プロセス的にできた第１のエリア６
ａと第２のエリア６ｂとでゲート配線４のずれを１０％
とし、第１のエリア６ａおよび第２のエリア６ｂでの２
次元的変形千鳥足状に配列した第１のトランジスタ１と
第２のエリア６ｂのＷ／Ｌを１０％の違いとして電気特
性の差を説明したが、それ以外のずれ量であっても、充
電容量の差を相殺するように第１のトランジスタ１と第
２のエリア６ｂとを形成することができ、また、違うず
れのパターン（例えばトランジスタのチャンネル長のパ
ターン変化等）であっても、本実施の形態２と同様の構
成を採用することにより、本実施の形態２と同様の効果
が得られる。

【００４７】さらに、プロセス的にできた隣接エリアの
ずれを本実施の形態２では露光機という製造装置による
ものと説明したが、本発明では、マトリックス状アレー
に対して分割的に作用する装置、例えば、レーザーアニ
ール装置やイオンドーピング装置等による隣接エリアの
ずれに対しても、本実施の形態２と同様の構成を採用す
ることにより、本実施の形態２と同様の効果が得られ
る。

【００４８】なお、本実施の形態２の説明では、プロセ
ス的に生じたエリアを７×７のマトリックス状ＴＦＴア
レーで構成したが、｛（グループ化された数の倍数）＋
１｝×｛（グループ化された数の倍数）＋１｝のマトリ
ックス状ＴＦＴアレーであれば、プロセス的に生じた電
気的な容量差を、本実施の形態２で人為的に生じさせた
電気的な容量差によって相殺することにより、ショット
ムラを防止することができる。なお、７×７の場合は、
グループ化された数＝３である。

【００４９】ただし、３×３以上のマトリックス状の三
端子以上のスイッチング素子アレーでプロセス的なエリ
アが区切られているものに対して、本発明を適用しても
同様の効果が得られる。また、本実施の形態２では２種
類のトランジスタ１，２を用いて７×７のマトリックス
状の三端子トランジスタアレーを１つの集合体として説
明したが、２種類以上電気特性をもつスイッチング素子
の集合体であり、かつ、３×３以上のマトリックス状の
スイッチング素子の集合体であるならば、本実施の形態
２と同様の構成を採用することにより、本実施の形態２
と同様の効果が得られる。

【００５０】これまでの説明では、第１のトランジスタ
１（Ｔｒ１）と第２のトランジスタ２（Ｔｒ２）の２種
類のトランジスタでアレイを構成する場合を扱ったが、
本発明はこれに限定されるものではない。本発明は、３
種類以上のトランジスタ（一般的にはスイッチング素
子）を用いてアレイを構成するものでもよい。第１のト
ランジスタＴｒ１と第２のトランジスタＴｒ２と第３の
トランジスタＴｒ３とを用いる場合には、次のような配
列とする。すなわち、１行目は、Ｔｒ１、Ｔｒ２、Ｔｒ
３の繰り返しであり、２行目はＴｒ２、Ｔｒ３、Ｔｒ１
の繰り返しであり、３行目はＴｒ３、Ｔｒ１、Ｔｒ２の
繰り返しであり、以下、４行目以降は１行目からの繰り
返しとする。そして、１列目、２列目、３列目はそれぞ
れ１行目、２行目、３行目と同様であり、４列目以降は
１列目からの繰り返しとする。さらに、４種類のトラン
ジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４を用いる場合に
は、次のような配列とする。すなわち、１行目は、Ｔｒ
１、Ｔｒ２、Ｔｒ３、Ｔｒ４の繰り返しであり、２行目
はＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ１の繰り返しであり、
３行目はＴｒ３、Ｔｒ４、Ｔｒ１、Ｔｒ２の繰り返しで
あり、４行目はＴｒ４、Ｔｒ１、Ｔｒ２、Ｔｒ３の繰り
返しであり、以下、５行目以降は１行目からの繰り返し
とする。そして、１列目、２列目、３列目、４列目はそ
れぞれ１行目、２行目、３行目、４行目と同様であり、
５列目以降は１列目からの繰り返しとする。さらにトラ
ンジスタ（スイッチング素子）の種類を増やすときに
は、上記と同様の条件の配列のパターンとする。

【００５１】〔実施の形態３〕次に、本発明の実施の形
態３に係るマトリックス状表示素子について説明する。
本実施の形態３は、第１のトランジスタ１と第２のトラ
ンジスタ２について２次元的な千鳥足状配列あるいは２
次元的な変形千鳥足状配列を必須としないものである。

【００５２】図３は本発明の実施の形態３に係るマトリ
ックス状表示素子におけるＴＦＴアレー配置を示す部分
拡大電気回路記号略図である。図３において、１は非晶
質シリコン（ａ−Ｓｉ）を半導体層として形成した逆ス
タガー型の薄膜トランジスタ（ＴＦＴ）で、電気移動度
μがほぼ１、Ｗ／Ｌが１／２の三端子トランジスタであ
る。本実施の形態３においては、すべてのトランジスタ
１がＷ／Ｌ＝１／２となっている。３はソース配線で、
トランジスタ１に充電電気信号を送る配線である。４は
ゲート配線で、２０μｍの幅（配線材料の抵抗と配線長
さからくる抵抗値により規定される）を有し、トランジ
スタ１に書き込み電気信号を送る配線である。トランジ
スタ１のゲートはゲート配線４に接続され、ソースはソ
ース配線３に接続され、ドレインは画素５に接続されて
いる。破線で示す５はディスプレイパネルにしたときに
画素になる部分である。画素５の上に液晶層が配置さ
れ、トランジスタの電流が画素５に流れて電位差を生じ
ることにより、液晶層が駆動されて表示が行われるよう
になっている。

【００５３】一点鎖線で示す６ｃ，６ｄはゲート配線４
を形成するプロセス工程でできた第１および第２のエリ
アで、具体的にはゲート配線４を形成する際に使用する
露光機におけるグループ化されたエリアであり、電気回
路設計上生じたものではない。

【００５４】図４（ａ）は、ゲート配線４を形成する工
程において露光機でグループ化されたエリアを電気回路
設計上に転記した図である。図４（ａ）における一点鎖
線で示した６ｃのエリアは図３の第１のエリア６ｃと同
じものであり、６ｄのエリアは図３の第２のエリア６ｄ
と同じものである。第１のエリア６ｃと第２のエリア６
ｄとの境界線８は、２次元的にランダムな折れ線状にな
っている。

【００５５】図４（ｂ）は、ソース配線３を形成する工
程において露光機でグループ化されたエリアを電気回路
設計上に転記した図である。図４（ｂ）における一点鎖
線で示した左側の第３のエリア６ｅと右側の第４のエリ
ア６ｆとは、ソース配線３を形成する際に使用する露光
機におけるグループ化されたエリアを示している。第３
のエリア６ｅと第３のエリア６ｆとの境界線９も、２次
元的にランダムな折れ線状になっている。

【００５６】露光機の特性上、第１のエリア６ｃと第２
のエリア６ｄとの境界線８でのゲート配線４のつなぎ目
で最大２μｍのずれが生じ、第１のエリア６ｃ内と第２
のエリア６ｄ内との互いに隣り合った画素５，５…のゲ
ート配線４がずれて形成されるために、トランジスタ１
を形成したときの充電容量が折れ線状の境界線８を境に
して１０％変化する。それも１点のみではなく、境界線
８全体で同等な数字のステップ関数となる。また、同様
に、第３のエリア６ｅと第４のエリア６ｆとの折れ線状
の境界線９でのソース配線３のつなぎ目で最大２μｍの
ずれが生じ、第３のエリア６ｅ内と第４のエリア６ｆ内
との互いに隣り合った画素５，５…のソース配線３がず
れて形成されるために、トランジスタ１を形成したとき
の充電容量が境界線９を境にして１０％変化する。それ
も１点のみではなく、境界線９全体で同等な数字のステ
ップ関数となる。したがって、境界線８，９が直線状で
あれば、画像として見たときにショットムラとして感知
されることになる。

【００５７】しかし、本実施の形態３においては、ステ
ップ関数の電気特性差を出す境界線８，９が直線状では
なく２次元的にランダムな折れ線状になっているので、
画像として見ると、画面全体で境界線が発生せず、結果
として境界線でのショットムラを画面全体に紛れ込ませ
てしまうこととなり、人間の目にはショットムラとは感
知されない状態となる。

【００５８】すなわち、ゲート配線４を形成する工程に
おいて、図４（ａ）のような２次元的にランダムな折れ
線状の境界線８で仕切られた第１のエリア６ｃと第２の
エリア６ｄとを形成し、ソース配線３を形成する工程に
おいて、図４（ｂ）のような２次元的にランダムな折れ
線状の境界線９で仕切られた第３のエリア６ｅと第４の
エリア６ｆとを形成してあるので、境界線８，９には直
線性がないので、画像として見ると、画面全体で境界線
が発生せず、人間の目にはショットムラとは感知されな
い状態となる。

【００５９】なお、本実施の形態３では、トランジスタ
１を三端子トランジスタとして説明したが、三端子以上
のスイッチング素子であるならば、本実施の形態３と同
様の構成を採用することにより、本実施の形態３と同様
の効果が得られる。

【００６０】また、プロセス的にできたエリアを、第１
のエリア６ｃと第２のエリア６ｄと第３のエリア６ｅと
第４のエリア６ｆとし、ゲート配線４のずれとソース配
線３のずれがあるとして電気特性の差を説明したが、そ
れ以外のずれ（たとえばトランジスタのチャンネル長の
パターン変化等）であっても、本実施の形態３と同様の
構成を採用することにより、本実施の形態３と同様の効
果が得られる。

【００６１】さらに、プロセス的にできた隣接エリアの
ずれを本実施の形態３では露光機という製造装置による
ものと説明したが、本発明では、マトリックス状アレー
に対して分割的に作用する装置、例えば、レーザーアニ
ール装置やイオンドーピング装置等による隣接エリアの
ずれに対しても、本実施の形態３と同様の構成を採用す
ることにより、本実施の形態３と同様の効果が得られ
る。

【００６２】なお、本実施の形態３の説明では、プロセ
ス的に生じたエリアを６×６のマトリックス状ＴＦＴア
レーで構成したが、３×３以上のマトリックス状の三端
子以上のスイッチング素子アレーでプロセス的なエリア
をゲート配線４の工程とソース配線３の工程とで２次元
的にランダムな折れ線状で区切っても、また、トランジ
スタのチャンネルパターン形成工程とゲート配線４とソ
ース配線３の３種類のうち２つ以上でそれぞれ違う２次
元的にランダムな折れ線状で区切っても、同様な効果が
得られる。

【００６３】

【発明の効果】本発明に係るマトリックス状表示素子に
よれば、同一基板上で複数のエリアに分けて形成した画
素とそのスイッチング素子とからなる２次元マトリック
ス状パターンどうしをつないで作製されるものにおい
て、各エリアでの複数のスイッチング素子の間で電気特
性に差を与えることにより、そのエリアでも隣接エリア
でもほぼ全域にわたってショットムラと同じ現象を作り
上げ、結果として境界線でのショットムラを画面全体に
紛れ込ませてしまうことで、境界線でのショットムラを
目立たなくすることができる。また、各エリアでの複数
のスイッチング素子の電気特性は同一とし、隣接エリア
間の境界線を２次元的にランダムな折れ線状に形成する
ことにより、ショットムラを目立たなくすることができ
る。これにより、大画面・高画質のディスプレイの製造
を有利なものとすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るマトリックス状表
示素子におけるＴＦＴアレー配置を示す部分拡大電気回
路記号略図である。

【図２】本発明の実施の形態２に係るマトリックス状表
示素子におけるＴＦＴアレー配置を示す部分拡大電気回
路記号略図である。

【図３】本発明の実施の形態３に係るマトリックス状表
示素子におけるＴＦＴアレー配置を示す部分拡大電気回
路記号略図である。

【図４】実施の形態３における第１のエリアと第２のエ
リアの境界線および第３のエリアと第４のエリアの境界
線を示す概略パターン図である。

【図５】従来の技術に係るマトリックス状表示素子にお
けるＴＦＴアレー配置を示す部分拡大電気回路記号略図
である。

【符号の説明】

１……第１のトランジスタ ２……第２のトランジスタ ３……ソース配線 ４……ゲート配線 ５……画素 ６ａ…第１のエリア ６ｂ…第２のエリア ６ｃ…第１のエリア ６ｄ…第２のエリア ６ｅ…第３のエリア ６ｆ…第４のエリア ７……境界線 ８……境界線 ９……境界線

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1362 G02F 1/1343 G02F 1/13 101

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ２次元マトリックス状に配列された画素
   と各画素を駆動するために２次元マトリックス状に配列
   された三端子以上のスイッチング素子とを備え、同一基
   板上で複数のエリアに分けて形成したパターンどうしを
   つないで作製される表示素子であって、この表示素子を
   作製する工程に用いるパターン形成装置のアライメント
   精度のばらつき、あるいはパターン形状のばらつきが隣
   接エリアの境界線で隣り合うスイッチング素子間で電気
   特性の変化を与える場合に、 各エリアでの複数のスイッチング素子の間で電気特性に
   差を与えて、前記各エリアでほぼ全域にわたってショッ
   トムラと同じ現象を作り、前記隣接スイッチング素子間
   の電気特性の変化によるショットムラを相殺するように
   構成してあることを特徴とするマトリックス状表示素
   子。
2. 【請求項２】 画素を駆動するためのスイッチング素子
   として、第１の電気特性をもつ第１のスイッチング素子
   と、第２の電気特性をもつ第２のスイッチング素子との
   ２種類のスイッチング素子を形成するものとし、前記第
   １のスイッチング素子と第２のスイッチング素子とを２
   次元的に千鳥足状に配列してあることを特徴とする請求
   項１に記載のマトリックス状表示素子。
3. 【請求項３】 第１のスイッチング素子がソース・ドレ
   イン間長さＬとそれに直交する方向の長さＷとの比Ｗ／
   Ｌの大きい第１のトランジスタであり、第２のスイッチ
   ング素子がＷ／Ｌの小さい第２のトランジスタであり、
   前記第１のトランジスタと第２のトランジスタとを２次
   元的に千鳥足状に配列してあることを特徴とする請求項
   ２に記載のマトリックス状表示素子。
4. 【請求項４】 画素を駆動するためのスイッチング素子
   として、第１の電気特性をもつ第１のスイッチング素子
   と、第２の電気特性をもつ第２のスイッチング素子との
   ２種類のスイッチング素子、あるいは２種類以上のスイ
   ッチング素子を形成するものとし、２種類のスイッチン
   グ素子を形成する場合には、列方向に沿っては、第１行
   目で第１のスイッチング素子、第２のスイッチング素子
   および第２のスイッチング素子の順またはその順の繰り
   返しとし、第２行目で第２のスイッチング素子、第１の
   スイッチング素子および第２のスイッチング素子の順ま
   たはその順の繰り返しとし、第３行目で第２のスイッチ
   ング素子、第２のスイッチング素子および第１のスイッ
   チング素子の順またはその順の繰り返しとし、行方向に
   沿っては、前記列方向と同一パターンとなしてある、あ
   るいは３種類のスイッチング素子を形成する場合には、
   列方向に沿っては、第１行目で第１のスイッチング素
   子、第２のスイッチング素子および第３のスイッチング
   素子の順またはその順の繰り返しとし、第２行目で第２
   のスイッチング素子、第３のスイッチング素子および第
   １のスイッチング素子の順またはその順の繰り返しと
   し、第３行目で第３のスイッチング素子、第１のスイッ
   チング素子および第２のスイッチング素子の順またはそ
   の順の繰り返しとし、行方向に沿っては、前記列方向と
   同一パターンとなしてある、あるいは４種類以上のスイ
   ッチング素子を形成する場合には、上記と同様の条件の
   配列のパターンとなしてあることを特徴とする請求項１
   に記載のマトリックス状表示素子。
5. 【請求項５】 第１のスイッチング素子がソース・ドレ
   イン間長さＬとそれに直交する方向の長さＷとの比Ｗ／
   Ｌの大きい第１のトランジスタであり、第２のスイッチ
   ング素子がＷ／Ｌの小さい第２のトランジスタであり、
   あるいは第３のスイッチング素子がＷ／Ｌのさらに小さ
   い第３以上のトランジスタであり、前記第１のトランジ
   スタと第２のトランジスタとを、あるいは前記第１ない
   し第３以上のトランジスタを、２次元的変形千鳥足状に
   配列してあることを特徴とする請求項４に記載のマトリ
   ックス状表示素子。
6. 【請求項６】 ２次元マトリックス状に配列された画素
   と各画素を駆動するために２次元マトリックス状に配列
   された三端子以上のスイッチング素子とを備え、同一基
   板上で複数のエリアに分けて形成したパターンどうしを
   つないで作製される表示素子であって、この表示素子を
   作製する工程に用いるパターン形成装置のアライメント
   精度のばらつき、あるいはパターン形状のばらつきが隣
   接エリアの境界線で隣り合うスイッチング素子間で電気
   特性の変化を与える場合において、各エリアでの複数の
   スイッチング素子の電気特性は同一となし、隣接エリア
   間の境界線を２次元的にランダムな折れ線状に形成する
   ことを特徴とするマトリックス状表示素子。
7. 【請求項７】 隣接するエリアを形成する工程が２工程
   以上あり、少なくとも２工程での隣接エリア間の境界線
   がともに２次元的にランダムな折れ線状でかつ全部もし
   くは大部分において平面的に重なっていないことを特徴
   とする請求項６に記載のマトリックス状表示素子。
8. 【請求項８】 スイッチング素子が薄膜トランジスタで
   あり、隣接エリア間の境界線を折れ線状にする工程がゲ
   ート配線の形成工程とソース配線の形成工程とであるこ
   とを特徴とする請求項６または請求項７に記載のマトリ
   ックス状表示素子。