JP3206656B2 - バス上でのプリフェッチ装置およびプリフェッチ方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムでのバス使用調停において、リードサイクルならび
にライトサイクルのためのバス使用要求によりプリフェ
ッチ要求が優先的に調停されるプリフェッチプロトコル
に関する。

【０００２】

【従来の技術】本発明が関するバス・プロトコルは、特
に、コンピュータ装置において、バスアービタが集中的
にバス使用調停作業を行うようなシステムバス構成にお
いて、バス使用効率を向上させるために用いられる。

【０００３】一般的に、このようなバス・プロトコルで
は、ライトサイクルならびにリードサイクル（この２つ
のサイクルをまとめて、これ以降通常サイクルと呼ぶ）
についてのバス調停作業に関しては区別せずに取り扱っ
ており、リードサイクルが起こった際に、その読み出し
データの格納先のメモリ装置のアクセス速度が遅く、読
み出しデータの準備が遅れる場合には、リードサイクル
開始から読み出しデータ取得までのレイテンシ（Latenc
y:遅延時間）はその分遅れ、バス使用効率も低下してい
たが、近年のコンピュータ装置内のシステムバスの高速
化に伴い、読み出しデータ取得までのレイテンシの低
減、バス使用効率の向上が要請されていた。

【０００４】図１４は、従来行われている要求リトライ
サイクルの動作を示すタイミングチャートである。

【０００５】上記の要請に応えるために、図１４に示さ
れるタイミングチャートでは、リードコマンドを受けた
ターゲット装置（図示せず）がリードコマンドを出した
マスタ装置（図示せず）にリトライ要求を出し、マスタ
装置にサイクルを終了させることによってバスの無駄な
占有を防ぐといった手法がこれまでとられてきた。

【０００６】図１４において、マスタ装置は読み出しを
行うアドレスとリードコマンドをそれぞれアドレス／デ
ータ線１０１とコマンド線１０２に出力し、同時にバス
占有信号１０４にＨｉｇｈベルを出力し、バスを使用し
ていることを他の装置に通知している。ターゲット装置
はアドレス／データ線１０１のアドレスとコマンド線１
０２のリードコマンドをデコードし、自らの内部アドレ
スに対するリードであることを認識し、メモリからのデ
ータのフェッチを開始する。バス上にはリトライ要求信
号線１０３にＨｉｇｈレベルを出力し、マスタ装置にサ
イクル終了とリトライ要求をする。マスタ側はリトライ
要求信号線がＨｉｇｈレベルになっていることを検知
し、バス占有信号線１０４をＬｏｗレベルに戻し、サイ
クルを占有する。この結果、バス占有期間は２クロック
となる。

【０００７】

【発明が解決しようとする課題】上述したような従来の
リトライ要求による手法を用いた際には、マスタ装置は
読み出し行う先の装置のフェッチに要する期間を関知し
ないために、フェッチが終了しないうちにリトライによ
るリードサイクルが起こってしまい、バスを無駄に占有
してしまうという問題点があった。

【０００８】本発明は、上述したような従来の技術が有
する問題点に鑑みなされたものであって、リードサイク
ルのプロトコルに、プリフェッチ要求サイクルを設け、
それに伴い、バス使用権獲得調停においては、通常サイ
クルのためのバス使用要求信号より上述のプリフェッチ
要求サイクル用バス使用要求信号が優先的に調停され、
さらに、ターゲットとなる装置のフェッチ期間中は、プ
リフェッチ要求を行ったマスタ装置のバス使用要求を受
け付けないプリフェッチ・プロトコルおよびそのバス調
停方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記の問題点を解決する
ため、本発明によれば、システムバスを介して接続され
た複数の装置から入力されるバス使用要求を調停を行う
バスアービタを有するプリフェッチ装置であって、バス
アービタは、優先順位が付与された複数の装置からのバ
ス使用要求および前もって複数の装置からデータを読み
出すためのプリフェッチ要求とを受け付け、バス使用要
求とプリフェッチ要求に付与された優先順位および複数
の装置のフェッチに要する期間をあらかじめ認識し、そ
のフェッチに要する期間に基づいてプリフェッチ要求を
優先的に許可し、かつプリフェッチ要求を行った装置か
らのバス使用要求を受け付けないことを特徴とする。

【００１０】また、バスアービタは、システムバスに接
続された複数の装置からのプリフェッチ要求を調停する
プリフェチ要求サイクルアービタと、プリフェッチ要求
を出した装置のプリフェッチ実行中に、プリフェッチ要
求を出した装置からのバス使用要求をマスクするリクエ
ストマスクユニットと、リクエストマスクユニットから
出力されたバス使用要求を調停する通常サイクルアービ
タと、プリフェッチ要求サイクルアービタと通常サイク
ルアービタの出力を多重化するマルチプレクサと、マル
チプレクサの出力からバス使用要求を出した装置にバス
使用許可を与える信号を生成するバス使用許可信号出力
ユニットと、を具備することを特徴とする。

【００１１】また、マルチプレクサは、通常サイクルア
ービタから出力されたバス使用要求より、プリフェッチ
要求サイクルアービタから出力されたプリフェッチ要求
を優先的に多重化し、プリフェッチ要求を出力した装置
へバス使用許可信号を出力することを特徴とする。

【００１２】また、リクエストマスクユニットは、複数
の装置のフェッチに要するクロック数が格納された複数
のマスク用フェッチ期間レジスタと、複数のマスク用フ
ェッチ期間レジスタの１つに格納されたクロックとフェ
ッチ開始信号の１つとを比較し、一致した場合に信号を
出力するとともにカウントを開始するコンペアタイマ
と、複数の装置からのフェッチ開始信号の論理和をとっ
た信号とバス使用許可信号出力ユニットから出力された
バス使用許可信号の論理積をとるＡＮＤゲート回路と、
ＡＮＤゲート回路からの信号が入力するとセットされ、
コンペアタイマからの信号が入力するとリセットされる
フリップフロップと、を具備することを特徴とする。

【００１３】また、フロップフロップは、コンペアタイ
マから信号が入力されたときにセットされ、プリフェッ
チ要求およびバス使用要求が同時に出力されたときにリ
セットされることを特徴とする。

【００１４】また、プリフェッチ要求サイクル・アービ
タとリクエストマスクユニットの間に該２装置からの信
号をデコードするデコーダを設けたことを特徴とする。

【００１５】また、デコーダは、複数の装置からのプリ
フェッチ要求信号とバス使用要求信号とを入力して、こ
れらの信号からバス使用許可要求信号とフェッチ開始信
号およびバス使用要求信号とを生成して出力することを
特徴とする。

【００１６】また、システムバスに接続されたリードサ
イクルのプロトコルにメモリから前もってデータを読み
出しておくプリフェッチ要求を設け、バス使用要求より
プリフェッチ要求が優先的に処理されることを特徴とす
る。

【００１７】上記のように構成される本発明において
は、リードサイクルに先立って行うプリフェッチ要求サ
イクルをあらかじめ定義し、これに基づいてプリフェッ
チ要求の処理を行うことにしたので、従来、フェッチに
長時間を要する装置に対して用いられていたリトライ等
のバス効率化の手段よりもバス占有期間が短くすること
ができる。

【００１８】また、プリフェッチ要求サイクルをバス・
プロトコル中で定義し、通常サイクルよりも優先させて
バス使用許可を与えているので、リードサイクルにおい
て、リードデータを受け取るまでのレイテンシを軽減す
ることができ、また、プリフェッチ要求サイクルの実行
によってバスを占有する時間が、従来のリトライサイク
ルによってバスを占有する時間よりも短くなるので、バ
ス使用効率全体の効率を向上させることができる。

【００１９】さらに、プリフェッチ要求サイクル用のバ
ス使用許可要求信号とノーマルサイクル用のバス使用許
可要求信号とは分離しているので、各々に異なった優先
順位の設定が可能であり、フェッチ時間の長い装置に対
しては、通常サイクル用のバス使用許可信号割り当ての
優先順位とは関係なく、プリフェッチ要求サイクルのバ
ス使用許可要求信号割り当ての優先順位を高く設定する
ことができる。これにより、プリフェッチ要求サイクル
のバス使用許可が、複数装置から同時にアクティブにさ
れた場合であっても、効率的に調停を行うことが可能で
ある。

【００２０】また、さらに、プリフェッチ要求に応答し
てプリフェッチ中の装置に対して、データの準備が整わ
ない内にプリフェッチを要求した装置からリードサイク
ルが起こることを防ぐため、バスアービタ中にリクエス
トマスクユニットを設けて、調停対象から一時的に外す
処理を行っているので、無意味なトラフィックの増大を
防ぎ、バス使用効率化を果たすことができる。

【００２１】

【発明の実施の形態】次に、本発明の実施例を図面を参
照して説明する。

【００２２】図１は、本発明の第１の実施例の構成例を
示すブロック図である。

【００２３】図１に示すように、本実施例のコンピュー
タ装置１は、一本のシステムバス２にホストブリッジ
３、メモリコントローラ５、ＵＳＢ(Universal Serial
Bus)インタフェース６、グラフィックコントローラ
７、ＳＣＳＩ(Small ComputerSystem Interface)イン
タフェース８の各装置が、そして、ホストブリッジ３に
はＣＰＵ９が、メモリコントローラ５にはメモリ１０が
接続され、各装置３，５，６，７，８から出力されるバ
ス使用要求の調停作業を、一つのバスアービタ４で行う
という構成である。

【００２４】バスアービタ４は、コンピュータ装置１を
構成する各装置３，５，６，７，８からのバス使用要求
を調停するバスアービトレーションを行う装置である。
もし、このバスアービトレーションを行わないと、各装
置が同時または時間的にほぼ同時にバス使用要求を出し
た場合、どちらの装置のバス使用要求を優先的に処理し
てよいか分からなくなってしまう。

【００２５】そこで、複数の装置から同時にバス使用要
求が出された場合を考えて、各装置３，５，６，７，８
にバス使用要求を受け付ける優先順位が付与されてい
る。こうすることにより、同時にバス使用要求が出され
た場合は、高い優先順位が付与された装置から順に処理
されるので、混乱が生じることはなくなる。

【００２６】なお、上記において、ＵＳＢは、パソコン
と周辺機器を接続するためのインタフェース規格、ＳＣ
ＳＩは、パソコン等とハードディスクやレーザープリン
タ等の周辺機器を接続するためのインタフェース規格で
ある。

【００２７】図２は、本発明の第１の実施例のシステム
バス２を介した要求／フェッチ信号２０とバス使用許可
信号２１の信号の流れを示すブロック図である。

【００２８】図２を参照すると、ホストブリッジ３、メ
モリコントローラ５、グラフィックコントローラ７、Ｕ
ＳＢインタフェース６、ＳＣＳＩインタフェース８から
要求／フェッチ信号２０が出力され、バスアービタ４に
入力される。バスアービタ４は、これらの要求／フェッ
チ信号２０を受けて要求／フェッチ信号２０を出力した
各装置にバス使用許可信号２１を出力する。

【００２９】図３は、各装置に入出力される信号と優先
順位を表にまとめた図である。

【００３０】ここで、要求／フェッチ信号２０は、単一
の信号ではなく、図３に示すように、各装置３，５，
６，７，８から通常サイクルを要求する通常サイクル用
バス使用要求信号REQA〜REQEと、プリフェッチを要求す
るプリフェッチ要求サイクル用バス使用要求信号FETCHR
EQA〜FETCHREQEと、フェッチ開始信号FETCHA〜FETCHE
と、から成り立っている。

【００３１】しかし、バスアービタ４は、要求／フェッ
チ信号２０を出力したすべての装置３，５，６，７，８
に等しくバス使用許可を与えるわけではなく、あらかじ
め付与された優先順位に従ってバス使用許可を与える。
各装置の優先順位を図３に示す。図３に示すように、優
先順位は、ホストブリッジ３、メモリコントローラ５、
グラフィックコントローラ７、ＵＳＢインタフェース
６、ＳＣＳＩインタフェース８の順に設定されている。
これらの各装置３，５，６，７，８が同時にバスアービ
タ４に要求／フェッチ信号２０を出力した場合は、上述
した優先順位に従ってバス使用許可が与えられる。

【００３２】また、ホストブリッジ３、グラフィックコ
ントローラ７、ＳＣＳＩインタフェース８等から同時で
はなくほとんど同時、マシンサイクルによって決定され
る時間内に重複して要求／フェッチ信号２０が出力され
た場合も同様に上述した優先順位によりバス使用許可が
与えられる。

【００３３】詳述すると、要求／フェッチ信号２０が同
時ではなく、時間的にずれて出力された場合はどうであ
ろうか、このような場合は、各装置３，５，６，７，８
からの要求／フェッチ信号２０の出力が時間的にどれだ
けずれていかるによる。各装置間のバス使用時間が全く
重複していなく異なるマシンサイクルに出力されている
場合には、優先順位に関係なく要求／フェッチ信号２０
が出力された順に要求が受け付けられる。時間的に多少
とも重複していて同じマシンサイクル内に出力されてい
る場合には、原則的に早く到着した処理の実行が終了し
てから、次に到着した要求の処理が実行される。

【００３４】バスアービタ４は以上のように、各装置
３，５，６，７，８からのバス使用要求またはプリフェ
ッチ要求を受けつけ、各装置３，５，６，７，８に付与
された優先順位に従って順に処理していく。バス使用要
求とプリフェッチ要求が同時に出された場合は、プリフ
ェッチ要求を優先的に調停し、プリフェッチ要求の処理
が済んでから、バス使用要求処理を行う。

【００３５】本実施例の動作の説明に入る前に、図３に
掲載した各信号の入出力装置とその入出力タイミングを
ここで簡単に説明しておく。

【００３６】REQA〜REQEは、通常サイクル時に各装置
３，５，６，７，８からバスアービタ４に入力される通
常サイクル用バス使用要求信号である。 FETCHREQA〜FE
TCHEREQEは、プリフェッチ要求時にバスアービタ４に入
力されるプリフェッチ要求サイクル用バス使用要求信号
である。 FETCHA〜FETCHEは、フェッチ開始時にバスア
ービタ４に入力されるフェッチ開始信号である。 GNTA
〜GNTEは、バスアービタ４からバス使用が許可された装
置に出力されるバス使用許可信号である。

【００３７】上記の各信号１３〜１６の出力順序は、通
常サイクル発生の際には、まず、通常サイクル用バス使
用要求信号REQA〜REQEを、プリフェッチ要求サイクル発
生の際には、プリフェッチ要求サイクル用バス使用要求
信号FETCHREQA〜FETCHEREQEが出力され、続いて、フェ
ッチ開始信号FETCHA〜FETCHEが、最後に、バス使用許可
信号GNTA〜GNTEが出力される。

【００３８】図４（ａ）〜（ｃ）のそれぞれは、例とし
て、図３に示したホストブリッジ３がメモリコントロー
ラ５に対して読み出しを行う際の、ホストブリッジ３、
メモリコントローラ５、バスアービタ４の動作内容を時
間軸上に表したものである。読み出しを行う際は、図４
（ａ）に示されるプリフェッチ要求サイクル、図４
（ｂ）に示されるプリフェッチ実行中、図４（ｃ）に示
されるリードサイクルの３フェーズから成る。

【００３９】それでは、時間の経過の従って動作内容を
説明する。

【００４０】プリフェッチ要求サイクルにおいて、ホス
トブリッジ３は、バスアービタ４に対して、例えば、プ
リフェッチ要求サイクル用バス使用要求信号FETCHREQA
１４を出力する。この信号は優先的に調停され、プリフ
ェッチ要求サイクルを発生し、メモリコントローラ５が
それに応じてメモリ１０からデータのフェッチを実行す
る間、バスアービタ４は、ホストブリッジ３からのバス
使用要求をマスクし、受け付けない。

【００４１】プリフェッチ中においては、フェッチ開始
信号FETCHA１５によりメモリコントローラ５がメモリ１
０からデータをプリフェッチする。

【００４２】リードサイクルにおいては、プリフェッチ
終了後、バス使用要求のマスクを解除し、ホストブリッ
ジ３からのバス使用要求を加えて調停を行い、ホストブ
リッジ３にバス使用許可信号GNTA１６を出力する。これ
によって、ホストブリッジ３はメモリコントローラ５に
対して読み出しを行い、読み出しデータを取得する。

【００４３】以上のように、リードサイクルに先立っ
て、プリフェッチ要求サイクルを実行することをバスア
ービタ４が優先的に許可する。また、以上のことによ
り、リードサイクルを起こした装置が読み出しデータを
取得するまでのレイテンシが減少し、バス全体の使用効
率が改善される。

【００４４】図５は、図２に示したバスアービタ４の内
部構成を示す図である。図５に示すように、バスアービ
タ４は、システムバス２に接続された各装置３，５，
６，７，８からのプリフェッチ要求を調停するプリフェ
ッチ要求サイクル・アービタ２８と、プリフェッチを出
した装置のプリフェッチ実行中に、プリフェッチ要求を
出した装置からの通常サイクルをためのバス使用要求を
マスクするリクエストマスクユニット３０と、リクエス
トマスクユニット３０から出力された通常サイクルを調
停する通常サイクル・アービタ３１と、プリフェッチ要
求サイクルアービタ２８と通常サイクル・アービタ３１
の出力をマルチプレクスするマルチプレクサ３３と、マ
ルチプレクサ３３の出力からバス使用要求を出した装置
にバス使用許可を与えるバス使用許可信号GNTA〜GNTE２
９を生成して出力するバス使用許可信号出力ユニットと
３２と、を含む。

【００４５】リクエストマスクユニット３０は、プリフ
ェッチ要求サイクル用バス使用要求信号FETCHREQA〜FET
CHREQE２６を出力した装置がプリフェッチ要求サイクル
を発生しフェッチを実行する間、プリフェッチ用要求サ
イクル用バス使用要求信号FETCHREQA〜FETCHREQE２６を
出力した装置からのバス使用要求をマスクし、受け付け
なくする。これは、プリフェッチ要求を優先的に処理す
るためと、プリフェッチ要求および通常のバス使用要求
が混在してシステムバス２が混乱するのを防ぐためであ
る。

【００４６】通常サイクル用バス使用要求信号REQA〜RE
QE２７と、プリフェッチ要求サイクル用バス使用要求信
号FETCHREQA〜FETCHEREQE２６は、それぞれバスアービ
タ４内のリクエストマスクユニット３０とプリフェッチ
要求サイクル・アービタ２８に入力される。リクエスト
マスクユニット３０によって、フェッチ期間中は該当す
るプリフェッチ要求サイクル使用要求信号FETCHREQA〜F
ETCHREQE２６を出した装置からの通常サイクル用バス使
用要求信号REQA〜REQE２７はマスクされ、調停には加わ
らない。

【００４７】リクエストマスクユニット３０から出力さ
れた通常サイクルバス使用要求信号BUSREQA〜BUSREQE２
４と、各装置３，５，６，７，８からのプリフェッチ要
求サイクル用バス使用要求信号FETCHREQA〜FETCHREQE２
６は、それぞれプリフェッチ要求サイクル・アービタ２
８と通常サイクル・アービタ３１に入力され、それぞれ
の調停プロトコルによってバス使用許可信号の出力先が
決定され、バス使用許可信号出力先コード２２および２
３がマルチプレクサ３３に入力される。マルチプレクサ
３３は、プリフェッチ要求サイクル・アービタ２８から
のバス使用許可信号出力先コード２３を優先的にマルチ
プレクスし、バス使用許可信号出力ユニット３２へとバ
ス使用許可信号出力先コード２９を出力する。バス使用
許可信号出力ユニット３２はこれをデコードした結果、
バス使用許可信号GNTA〜GNTE２１をリクエストマスクユ
ニット３０にフィードバックし、システムバス２に接続
された各装置３，５，６，７，８へと出力され、バス使
用許可信号GNTA〜GNTE２１のうちの１つをアクティブに
することで、それが接続する装置に対してバス使用を許
可する。

【００４８】なお、上述した各信号は、優先順位の高い
装置から、FETCHREQA〜FETCHREQE６,FETCHA〜FETCHE２
５,REQA〜REQE２７,GNTA〜GNTE２１の順に割り当てても
よいし、この逆になる割り当ててもよい。

【００４９】図６は、バスアービタ３内のリクエストマ
スクユニット３０の内部構成を示す図である。

【００５０】上述したバスアービタ４の機能を実現する
部分がこのリクエストマスクユニット３０である。

【００５１】図６に示すように、リクエストマスクユニ
ット３０は、システムバス２上の各装置３，５，６，
７，８のフェッチに要するクロック数が格納された複数
のREQA〜REQEマスク用フェッチ期間レジスタ４１と、複
数のREQA〜REQEマスク用フェッチレジスタ４１の１つに
格納されたクロック数と各装置３，５，６，７，８から
入力したフェッチ開始信号信号FETCHA〜FETCHE２５の１
つとを比較し、一致した場合に、一致信号４６を出力す
るとともにカウントダウンを開始するコンペアタイマ４
５と、フェッチ開始信号FETCHA〜FETCHE２５の論理和を
とった信号とバス使用許可出力ユニット３２からフィー
ドバックされたバス使用許可信号GNTA〜GNTE２１との論
理積をとって、ＡＮＤゲート回路３８から入力した信号
でリセットされ、コンペアタイマ４５から入力した信号
でセットされるＲＳフリップフロップ３４と、ＲＳフリ
ップフロップ３４および各装置３，５，６，７，８から
入力した通常サイクル用バス使用要求信号REQA〜REQE２
７からバス使用許可信号BUSREQA〜BUSREQE２４を生成す
るＡＮＤゲート回路３６と、を含む。

【００５２】リクエストマスクユニット３０において、
プリフェッチ要求の開始タイミングとそのプリフェッチ
の実行期間はあらかじめ決まっており、これらは、リク
エストマスクユニット３０に内蔵されたREQA〜REQEマス
ク用フェチ期間レジスタ４１の値によって設定される。
例えば、ホストブリッジ３は、REQAマスク用フェッチ期
間レジスタ４１により、グラフィックコントローラ７
は、REQCマスク用フェッチ期間レジスタ４１によって設
定される。

【００５３】しかし、プリフェッチの実行期間は、シス
テムバス２上の装置の位置や性能等によって決定される
ものであり、必ずしもプリフェッチ期間の長い装置から
高い優先順位を付与する必要はなく、プリフェッチ期間
の短いものから高い優先順位を付与してもよい。

【００５４】システムバス２上の各装置３，５，６，
７，８のフェッチに要するクロック数は各装置３，５，
６，７，８のREQA〜REQEマスク用フェッチ期間レジスタ
４１にそれぞれ書込まれている。このREQA〜REQEフェッ
チ期間レジスタ４１に書込まれた値の内の１つが、コン
ペアタイマ４５のコンペア値となる。ＲＳラッチ３４
は、ＲＳラッチを5個並列に配置したもので、それぞれ
のセット端子（Ｓ）にはコンペアタイマ４４の一致信号
４５が入力されており、それぞれのリセット端子（Ｒ）
には各装置３，５，６，７，８からのフェッチ開始信号
FETCHA〜FETCHE２５をＯＲゲート回路４２で論理和をと
った後、ＡＮＤゲート回路３８でバス使用許可信号GNTA
〜GNTE２１と論理積をとった信号が入力される。このＲ
Ｓラッチ３４の出力３５は、ＡＮＤゲート３６によっ
て、各装置３，５，６，７，８からの通常サイクル用バ
ス使用要求信号REQA〜REQE１７をマスクし、バス使用要
求信号BUSREQA〜BUSREQE３４として通常サイクルアービ
タ３１へ出力される。

【００５５】これに対して、通常サイクル用バス使用要
求信号REQA〜REQE１７とリクエストマスク信号REQMASKA
〜REQMASKE３５の両方の信号が入力されたときＡＮＤゲ
ート３６の出力は始めて１（Ｈｉｇｈレベル）になる。
これがマスクされていない状態である。

【００５６】なお、図１のバスアービタ４以外のシステ
ム構成ブロック３，５，６，７，８，９，１０は、当業
者にとってよく知られており、また本発明とは直接関係
しないので、その詳細な構成は省略する。

【００５７】図７は、本発明の第１の実施例のバス使用
要求調停時のタイミングチャートであり、図８（ａ）
は、プリフェッチ要求サイクルを示すタイミングチャー
トであり、図８（ｂ）は、プリフェッチ終了後の読み出
しを示すタイミングチャートである。

【００５８】以下、図１〜図８を参照して本実施例の動
作について説明する。

【００５９】図７から分かるように、システムバス２に
接続された各装置３，５，６，７，８は、通常サイクル
を発生する際には通常サイクル用バス使用要求信号REQA
〜REQE２７を、またプリフェッチ要求サイクルを発生す
る際にはプリフェッチ要求サイクル用バス使用要求信号
FETCHREQA〜FETCHREQE２６をアクティブにする。それに
対してバスアービタ４は１つの装置にのみバス使用許可
信号GNTA〜GNTE２１をアクティブにする。

【００６０】本実施例では、プリフェッチ要求サイクル
用バス使用要求信号FETCHREQA〜FETCHREQE２８は通常サ
イクル用バス使用要求信号REQA〜REQE２７よりも優先す
る。今、図７に示すように、ホストブリッジ３がプリフ
ェッチ要求サイクル用バス使用要求信号FETCHREQA２８
をアクティブ（Ｈｉｇｈレベル）にし、メモリコントロ
ーラ５がプリフェッチ要求サイクル用バス使用要求信号
FETCHREQB２８をアクティブにし、グラフィックコント
ローラ７、ＵＳＢインタフェース６、ＳＣＳＩインタフ
ェース８が各々通常サイクル使用バス要求信号REQC,REQ
D,REQE２７をアクティブにした場合、プリフェッチ要求
サイクル・アービタ２８はプリフェッチ要求サイクル用
バス使用要求信号FETCHREQA,FETCHREQB２８のうち、優
先順位の高いホストブリッジ３の装置コードを、バス使
用許可信号出力先コード２３としてマルチプレクサ３３
へ出力する。

【００６１】一方、通常サイクル・アービタ３１は、通
常サイクル用バス使用要求信号REQC,REQD,REQE２７のう
ち、リクエストマスクユニット３０でマスクされなかっ
たものの優先順位の高い装置コードをバス使用許可信号
出力先コード２２としてマルチプレクサ３３へ出力す
る。マルチプレクサ３３は、プリフェッチ要求サイクル
・アービタ２８からのバス使用許可出力信号２３を優先
してバス使用許可信号出力ユニット３２へ出力する。バ
ス使用許可信号出力ユニット３２はこれをデコードし、
各装置３，５，６，７，８へのバス使用許可信号GNTA〜
GNTE２１の内、ホストブリッジ３へのバス使用許可信号
GNTA２１を図７に示すようにアクティブに（Ｈｉｇｈレ
ベルに）する。

【００６２】プリフェッチ要求サイクルを発生する装置
はこのようにしてバス使用許可信号GNTA２１を受け取っ
た後、読み出しを行う予定のアドレスとプリフェッチ要
求を示すコマンドとをシステムバス２上へ出力し、その
後あらためて同一アドレスを用いてリードサイクルを発
生する。読み出し対象となった装置がプリフェッチ終了
するまでの間は、マスタ装置によるリードサイクルは無
意味にトラフィックの増大を招く恐れがあるため、この
マスタ装置からのバス使用許可要求は受け付けない。

【００６３】図８（ａ）のタイミングチャートに示すよ
うに、バス使用要求許可信号GNTA２１がアクティブにな
ったことを検知したホストブリッジ３は、アドレス／デ
ータ線８８に読み出すアドレスを、コマンド線８９にフ
ェッチコマンドを出力する。

【００６４】システムバス２上の各装置３，６，７，８
は、常にこれらのアドレスおよびコマンドの出力を監視
しており、このアドレスが自らのアドレス範囲に該当す
る場合、コマンド線８９のプリフェッチ要求コマンドに
従い、上述のアドレスから直ちにデータを読み出し、自
からの内部レジスタ（図示せず）内にデータをフェッチ
しておく。

【００６５】今、メモリコントローラ５が上述したフェ
ッチコマンドおよびアドレスをデコードし、次のクロッ
クでフェッチ開始信号FETCHB９０をアクティブにし、フ
ェッチを開始する。バスアービタ４内のリクエストマス
クユニット３０では、フェッチ開始信号FETCHB９０がア
クティブになったことにより、メモリコントローラ５用
REQA〜REQEフェッチ期間レジスタ４１の値がコンペアタ
イマ４５のコンペア値として選択され、同時にコンペア
タイマ４５がカウントダウンを開始する。フェチ開始信
号FETCHB９３がアクティブになったことにより、フェッ
チ開始信号FETCHA〜FETCHE２５の論理和をとった信号４
４がアクティブ（Ｈｉｇｈレベル）になり、その時、バ
ス使用許可信号GNTA８９もアクティブ（Ｈｉｇｈレベ
ル）になるため、リクエストマスク信号REQMASKA〜REQM
ASKE３５のうち、ホストブリッジ３のリクエストマスク
信号REQMASKA３５のみがアクティブ（Ｌｏｗレベル）に
なり、通常サイクル用バス使用要求信号REQA２７をマス
クする。このとき、バス使用許可要求信号BUSREQA〜BUS
REQE２４のうち、ホストブリッジ３用のバス使用許可要
求信号BUSREQA３９はＬｏｗレベルになる。

【００６６】その後、コンペアタイマ４５の一致信号４
６がアクティブ（Ｈｉｇｈレベル）になると、ＲＳラッ
チ３４が全てセットされ、ホストブリッジ３のリクエス
トマスク信号BUSREQA３７がＨｉｇｈレベルになること
により、マスクは解除される。

【００６７】一方、前述のプリフェッチ要求サイクルを
発生したマスタ装置は、図８（ｂ）に示したように、そ
の後あらためてリードサイクルを起こし、アドレス／デ
ータ線８８上に上述のアドレスを、コマンド線上８９に
リードコマンドを出力する。先程プリフェッチ要求コマ
ンドを受け付けた装置は、このアドレスが上述のプリフ
ェッチ要求サイクル時のアドレスと一致していることを
確認すると、レジスタ上にフェッチしていた読み出しデ
ータをアドレス／データ線上８８に出力する。

【００６８】以上のように、本実施例によれば、システ
ムバス２に接続された各装置３，４，５，６，７，８の
フェッチに要するクロック数をバスアービタ４内のREQA
〜REQEマスク用フェッチ期間レジスタ４１に記憶してあ
り、プリフェッチを行った装置がプリフェッチ開始タイ
ミングをバスアービタ４に通知することにより、フェッ
チ期間中はプリフェッチ要求を出したマスタ装置を調停
処理の対象外にすることで無駄なリードサイクルによる
バス効率低下を防ぐことができる。

【００６９】図９は、本発明の第２の実施例の全体構成
を示すブロック図である。

【００７０】図９に示すように、本実施例は、バスアー
ビタ４’内のプリフェチ要求サイクル・アービタ２８と
リクエストマスクユニット７１の間にデコーダ７０を設
け、図５におけるフェッチ開始信号FETCHA〜FETCHE２５
の入力を省略した例である。本発明の第２の実施例とし
て、その基本的構成は上記の通りであるが、システムバ
ス２上に必要な信号線の本数削減について、さらに工夫
を加えている。

【００７１】これ以外の構成は図５に示した第１の実施
例と同様であるため、図５と同じ符号を付して示す。

【００７２】各装置３，５，６，７，８からのプリフェ
ッチ要求用バス使用要求信号FETCHREQA〜FETCHREQE２６
と、各装置３，５，６，７，８からの通常サイクル用バ
ス使用要求信号FETCHA〜FETCHE２７は、ともにデコーダ
７０に入力される。デコーダ７０はこの2系統の信号の
組み合わせから、プリフェッチ要求サイクル・アービタ
２８にバス使用許可要求信号FETCHREQA〜FETCHREQE７２
を出力し、リクエストマスクユニット７１に、フェッチ
開始信号FETCHA〜FETCHE７３、およびバス使用要求信号
BUSREQA〜BUSREQE７４を生成して出力する。

【００７３】システムバス２上の各装置３，５，６，
７，８は、プリフェッチ要求サイクルに応答してプリフ
ェッチを開始した場合は、第１の実施例のフェッチ開始
信号２５の代わりに、プリフェッチ要求用バス使用要求
信号FETCHREQA〜FETCHREQE２６と、通常サイクル用バス
要求信号FETCHA〜FETCHE２７がともにＨｉｇｈレベルに
なる。デコーダ７０はこれをデコードし、フェッチ開始
信号７３の該当部分をＨｉｇｈレベルにすることによ
り、リクエストマスクユニット３０に、プリフェッチ開
始のタイミングを知らせる。

【００７４】図１０は、デコーダ７０の内部構成を示す
図である。図１０に示すように、デコーダは、１５個の
ＡＮＤゲート回路７１を含み、このうちの５個は、通常
サイクル用バス使用要求信号REQA〜REQE２７を反転して
入力し、また別の５個は、プリフェッチ要求サイクル用
バス使用要求信号FETCHREQA〜FETCHREE２６を反転して
入力している。

【００７５】以上のように、本実施例によれば、フェッ
チ開始信号FETCHA〜FETCHE２５の入力を削減し、バスア
ービタ４’の内部で生成する構成をとることによって、
このシステムバス２を用いたマザーボード上の配線混雑
の緩和、消費電力の低減等が可能になる。

【００７６】図１１は、本実施例の第３の実施例の構成
を示すブロック図であり、図１２は、バスアービタ４’
の内部構成を示す図である。本実施例は、基本的に図１
に示した第１の実施例の構成と同じであるが、リクエス
トマスクユニット３０に各装置３，５，６，７，８の優
先権を変更する優先権変更信号PCHANGE３５が入力して
いる。

【００７７】図１１に示すように、本実施例は、各装置
３，５，６，７，８のトランザクション量（負荷状況）
を監視するトランザクションモニタ２２を設けた例であ
り、各装置３，５，６，７，８からトランザクション監
視信号TMONITOR２３が入力される。第１の実施例では、
各装置３，５，６，７，８のフェッチに要する期間の長
さに応じて優先権を付与していたが、本実施例は、フェ
ッチ期間長さに関係なく、その装置の現在のトランザク
ション量に応じて優先順位を決定するものである。具体
的には、例えば、画像データの処理量が多くなれば、グ
ラフィックコントローラ７に最も高い優先順位が付与さ
れる。

【００７８】以上のように、本実施例によれば、各装置
３，５，６，７，８のトランザクション量に応じて優先
順位をダイナミックに変更でき、システム各部の負荷状
態応じバス使用許可を獲得して順次処理を実行すること
ができるため、バスの効率化だけでなく、システム全体
の効率化も図ることができる。また、トランザクション
の量に関わらず、処理の緊急性や重要性に応じて優先権
を付与してもよい。

【００７９】図１３は、第１から第３の実施例のプリフ
ェッチ要求サイクルのタイミングチャートである。

【００８０】図１３において、マスタ装置は読み出しを
行うアドレスとフェッチコマンドをそれぞれアドレス／
データ線１０６とコマンド線１０７に出力し、同時に、
バス占有信号１０８にＨｉｇｈレベルを出力し、バスを
使用していることを他の装置に通知し、次のクロックで
はバス占有信号をＬｏｗレベルに戻し、サイクルを終了
している。このように、ターゲット装置からの応答を待
たずにバス占有を行っているため、図１４に示す従来例
ではと比較すると、バス占有期間は１クロック（従来例
の半分）となり、従来のリトライサイクルによるプリフ
ェッチ実行よりもバス占有期間が短くなる。

【００８１】なお、以上説明した各実施例の各回路およ
び信号の組み合わせに限定されるものではなく、これら
をどのように組み合わせても、また、同等の機能を実現
できるものであれば、別の回路構成にしてもよい。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
以下のような顕著な効果を奏する。

【００８３】（１）リードサイクルに先立って行うプリ
フェッチ要求サイクルを定義した事によって、従来、フ
ェッチに長時間を要する装置に対して用いられていたリ
トライ等のバス効率化の手段よりもバス占有期間が短く
することができる。

【００８４】（２）プリフェッチ要求サイクルをバス・
プロトコル中で定義し、通常サイクルよりも優先させて
バス使用許可を与えることにより、リードサイクルにお
いて、リードデータを受け取るまでのレイテンシを軽減
することができる。また、プリフェッチ要求サイクルの
実行によってバスを占有する時間は、従来のリトライサ
イクルによってバスを占有する時間よりも短くなり、バ
ス使用効率全体の効率化につながる。

【００８５】（３）プリフェッチ要求サイクル用のバス
使用許可要求信号とノーマルサイクル用のバス使用許可
要求信号とは分離しているため、各々に異なった優先順
位の設定が可能であり、フェッチ時間の長い装置に対し
ては、通常サイクル用のバス使用許可信号割り当ての優
先順位とは関係なく、プリフェッチ要求サイクルのバス
使用許可要求信号割り当ての優先順位を高く設定するこ
とができる。これによって、プリフェッチ要求サイクル
のバス使用許可が、複数装置から同時にアクティブにさ
れた場合であっても、効率的に調停を行うことが可能で
ある。

【００８６】（４）プリフェッチ要求に応答してプリフ
ェッチ中の装置に対して、データの準備が整わない内に
プリフェッチを要求した装置からリードサイクルが起こ
ることを防ぐため、バスアービタ中にリクエストマスク
ユニットを設けて、調停対象から一時的に外す処理を行
っているため、無意味なトラフィックの増大を防ぎ、バ
スを効率的に使用することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成例を示すブロック
図である。

【図２】本発明の第１の実施例のシステムバス２を介し
た要求／フェッチ信号２０とバス使用許可信号２１の信
号の流れを示すブロック図である。

【図３】各装置に入出力される信号と優先順位を表にま
とめた図である。

【図４】図３に示したホストブリッジ３がメモリコント
ローラ５に対して読み出しを行う際の、ホストブリッジ
３、メモリコントローラ５、バスアービタ４の動作内容
を時間軸上に表したものである。

【図５】図２に示したバスアービタ３の内部構成を示す
図である。

【図６】リクエストマスクユニット３０の内部構成を示
す図である。

【図７】本発明の第１の実施例のバス使用要求調停時の
タイミングチャートである。

【図８】プリフェッチ要求サイクルを用いた読み出しを
示すタイミングチャートである。

【図９】本発明の第２の実施例の全体構成を示すブロッ
ク図である。

【図１０】デコーダ７０の内部構成を示す図である。

【図１１】本実施例の第３の実施例の構成を示すブロッ
ク図である。

【図１２】バスアービタ４’’の内部構成を示す図であ
る。

【図１３】従来例の要求リトライサイクルのタイミング
チャートである。

【図１４】従来行われている要求リトライサイクル動作
を示すタイミングチャートである。

【符号の説明】

１ コンピュータ装置 ２ システムバス ３ ホストブリッジ ４，４’ バスアービタ ５ メモリコントローラ ６ ＵＳＢ(Universal System Interface)インタフェ
ース ７ グラフィックコントローラ ８ ＳＣＳＩ（Small Computer System Interface）
インタフェース ９ ＣＰＵ １０ メモリ ２８ プリフェッチ要求サイクル・アービタ ３０ リクエストマスクユニット ３１ 通常サイクル・アービタ ３２ バス使用許可信号出力ユニット ３３ マルチプレクサ ３４ ＲＳフリップフロップ ３６，３８ ＡＮＤゲート回路 ４１ REQA〜REQEマスク用フェッチ期間レジスタ ４２ ＯＲゲート回路 ４５ コンペアタイマ ７０ デコーダ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 システムバスと、 該システムバスに接続された複数の装置と、 前記各装置間の前記システムバスの使用の調停を行なっ
   て、前記各装置のうち、いずれか１つの装置に前記シス
   テムバスの使用を許可するバスアービタと を有するプリ
   フェッチ装置において、 前記各装置は、前記各装置のうちの他の装置にデータを
   プリフェッチさせるために前記システムバスの使用を要
   求するプリフェッチ要求と、該プリフェッチ要求より優
   先順位が低い要求であって前記データを読み込むために
   前記システムバスの使用を要求するバス使用要求と、前
   記データのプリフェッチを開始したことを知らせるプリ
   フェッチの開始通知とを、前記バスアービタに送信可能
   であり、 前記バスアービタは、前記各装置における前記データの
   プリフェッチに要する時間を前記各装置毎に記憶してお
   り、前記プリフェッチ要求を送信した装置のうち、いず
   れか１つの装置に前記システムバスの使用を許可した
   後、前記他の装置から前記プリフェッチの開始通知を受
   信したときから前記他の装置のプリフェッチに要する時
   間が経過するまでに、前記システムバスの使用を許可し
   た装置から前記バス使用要求を受信した場合には、当該
   バス使用要求を 受け付けないことを特徴とするプリフェ
   ッチ装置。
2. 【請求項２】 請求項１に記載のプリフェッチ装置にお
   いて、 前記バスアービタは、前記システムバスに接続された前
   記複数の装置からのプリフェッチ要求を調停するプリフ
   ェチ要求サイクルアービタと、 プリフェッチ要求を出した装置のプリフェッチ実行中
   に、該プリフェッチ要求を出した装置からのバス使用要
   求をマスクするリクエストマスクユニットと、 前記リクエストマスクユニットから出力されたバス使用
   要求を調停する通常サイクルアービタと、 前記プリフェッチ要求サイクルアービタと通常サイクル
   アービタの出力を多重化するマルチプレクサと、 前記マルチプレクサの出力からバス使用要求を出した装
   置にバス使用許可を与える信号を生成するバス使用許可
   信号出力ユニットと、を具備することを特徴とするプリ
   フェッチ装置。
3. 【請求項３】 請求項２に記載のプリフェッチ装置にお
   いて、 前記マルチプレクサは、前記通常サイクルアービタから
   出力されたバス使用要求より、前記プリフェッチ要求サ
   イクルアービタから出力されたプリフェッチ要求を優先
   的に多重化し、プリフェッチ要求を出力した装置へバス
   使用許可信号を出力することを特徴とするプリフェッチ
   装置。
4. 【請求項４】 請求項２に記載のプリフェッチ装置にお
   いて、 前記リクエストマスクユニットは、前記複数の装置のフ
   ェッチに要するクロック数が格納された複数のマスク用
   フェッチ期間レジスタと、 前記複数のマスク用フェッチ期間レジスタの１つに格納
   されたクロックとフェッチ開始信号の１つとを比較し、
   一致した場合に信号を出力するとともにカウントを開始
   するコンペアタイマと、 前記複数の装置からのフェッチ開始信号の論理和をとっ
   た信号と前記バス使用許可信号出力ユニットから出力さ
   れたバス使用許可信号の論理積をとるＡＮＤゲート回路
   と、 前記ＡＮＤゲート回路からの信号が入力するとセットさ
   れ、前記コンペアタイマからの信号が入力するとリセッ
   トされるフリップフロップと、を具備することを特徴と
   するプリフェッチ装置。
5. 【請求項５】 請求項４に記載のプリフェッチ装置にお
   いて、 前記フロップフロップは、前記コンペアタイマから信号
   が入力されたときにセットされ、プリフェッチ要求およ
   びバス使用要求が同時に出力されたときにリセットされ
   ることを特徴とするプリフェッチ装置。
6. 【請求項６】 請求項２に記載のプリフェッチ装置にお
   いて、 前記プリフェッチ要求サイクル・アービタとリクエスト
   マスクユニットの間に該２装置からの信号をデコードす
   るデコーダを設けたことを特徴とするプリフェッチ装
   置。
7. 【請求項７】 請求項６に記載のプリフェッチ装置であ
   って、 前記デコーダは、前記複数の装置からのプリフェッチ要
   求信号とバス使用要求信号とを入力して、これらの信号
   からバス使用許可要求信号とフェッチ開始信号およびバ
   ス使用要求信号とを生成して出力することを特徴とする
   プリフェッチ装置。
8. 【請求項８】 システムバスと、 該システムバスに接続された複数の装置と、 前記各装置のうちの他の装置にデータをプリフェッチさ
   せるために前記システムバスを使用する要求であるプリ
   フェッチ要求と、該プリフェッチ要求より優先順位が低
   い要求であって前記データを読み込むための前記バス使
   用要求と、前記データのプリフェッチを開始したことを
   示すプリフェッチの開始通知とを受け付け可能であり、
   前記各装置間の前記システムバスの使用の調停を行なっ
   て、前記各装置のうち、いずれか１つの装置に前記シス
   テムバスの使用を許可するバスアービタと を有するシス
   テムのプリフェッチ方法であって、前記バスアービタは、前記各装置における前記データの
   プリフェッチに要する時間を、予め前記各装置毎に記憶
   しておき、 前記バスアービタは、前記プリフェッチ要求を送信した
   装置のうち、いずれか１つの装置に前記システムバスの
   使用を許可した後、前記他の装置から前記プリフェッチ
   の開始通知を受信したときから前記他の装置のプリフェ
   ッチに要する時間が経過するまでに、前記システムバス
   の使用を許可した装置から前記バス使用要求を受信した
   場合には、当該バス使用要求を 受け付けないようにする
   プリフェッチ装置。