JP2000211216A - 複合機器の情報処理方法及びシステム - Google Patents

複合機器の情報処理方法及びシステム

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JP2000211216A
JP2000211216A JP11055958A JP5595899A JP2000211216A JP 2000211216 A JP2000211216 A JP 2000211216A JP 11055958 A JP11055958 A JP 11055958A JP 5595899 A JP5595899 A JP 5595899A JP 2000211216 A JP2000211216 A JP 2000211216A
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Abstract

(57)【要約】 【課題】 従来の複合機器では、ジョブ単位にシリアル
な処理しかできなかった。 【解決手段】情報処理装置から送信された手続きを解釈
し、手続きの解釈に基きジョブを生成する。生成したジ
ョブはページ単位に分割され、該ページの処理を実行す
るデバイスが割り当てられる。ページを処理単位とした
デバイスの処理結果は複数のバスの使用を制御してデー
タの書込みと読取りを並列に行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリンタ、ファッ
クス（ＦＡＸ）、複写機等、複合機器に関して情報を処
理する方法及びシステムに関する。
【０００２】
【従来の技術】従来、スキャナなどの画像入力装置とプ
リンタなどの画像出力装置とを組み合わせた複写機やフ
ァクシミリ、あるいはそれらを単体として備えたコンピ
ュータシステムなど、複合機器と呼ばれる画像処理装置
が実用化されている。このような装置では、画像入力機
能、画像出力機能、コピー機能等の複合機能を実現する
ために、画像入力装置及び画像出力装置が同期して動作
することが不可能な場合には、画像入力装置から一旦メ
モリに取り込んだ画像データを画像出力装置に出力する
ことでコピー機能を実現していた。また、画像入力装置
及び画像出力装置が同期して動作することが可能な場合
には、画像入力装置から画像出力装置へ直接画像信号を
転送する経路を設けてコピー機能を実現していた。
【０００３】従来のデジタル複合機は、複写機にファッ
クス機能を追加したものや、ファックスにプリンタ機能
を追加したもの等、従来機の機能追加という形で発展し
てきており、複合動作ができてもジョブ単位の複合動作
及び並列動作しか行えなかった。従来のデジタル複合機
では、扱う種々のデータを入出力のために授受する十分
なバスの使用が確保できない場合のために、スキャナ、
プリンタ等のインタフェース部にローカルなメモリを分
散させた構成となっていた。
【０００４】図１１２はジョブ単位の制御をした場合
の、ジョブ処理を説明するタイミングチャートである。
プリントジョブ１及びプリントジョブ２が複合機器で処
理するべきジョブである。これらのジョブが、あるリソ
ース（例えばページメモリ）を獲得する場合を考える。
時刻Ｔ１で先に投入されたプリントジョブ１がリソース
を獲得する。Ｔ２のタイミングで後続のプリントジョブ
２がリソースの獲得を行うが、プリントジョブ１がリソ
ースを占有しており（ロック）しており、獲得できず、
リソースの獲得要求はキューイングされる。そしてＴ３
のタイミングでプリントジョブ１がリソースを開放する
と、キューイング中のプリントジョブ２のリソース獲得
要求に従い、プリントジョブ２がリソースを獲得し、処
理を行う。つまり、Ｔ１からＴ３の時間、プリントジョ
ブ１は排他的にリソースを使用するためにプリントジョ
ブ１とプリントジョブ２の処理はシリアルになる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
デジタル複合機では、一連のジョブの処理をジョブ単位
ごとに順序だてて実行させていたために、複数のジョブ
がデジタル複合機に入力された場合は先行するジョブの
処理終了まで、後続のジョブは待機状態となり、ジョブ
のスループットは低下した。
【０００６】また、ローカルに分散して確保されたメモ
リは、デバイスごとに重複した情報を格納する場合もあ
り、必要な領域以上の冗長なメモリ領域を必要としてい
た。
【０００７】また、リアルタイム性の要否に差がある処
理を単一のＣＰＵでまかなう場合、リアルタイム性を必
要とする処理が、リアルタイム性を要さない処理の犠牲
となり、システム全体の処理能力を低下させていた。
【０００８】
【課題を解決するための手段】本発明にかかる方法、及
びシステムは上記課題のいずれかを解決するためののも
であり、主として以下の構成からなることを特徴とす
る。
【０００９】すなわち、複合機器の情報処理方法は、情
報処理装置から送信された手続きを解釈する解釈工程
と、前記手続きの解釈に基き、ジョブを生成するジョブ
生成工程と、前記生成されたジョブを構成する要素に分
割する分割工程と、前記分割した要素を処理するための
デバイスの割り付けと解放とを管理するデバイス管理工
程と、前記分割した要素の処理を並列に処理するために
データの書込みと、読取りを行う複数のバスの使用を制
御するバス制御工程とを備え、前記要素の並列処理によ
り、スループットを最短にすることを特徴とする。ある
いは、複合機器の情報処理システムは、情報処理装置か
ら送信された手続きを解釈する解釈手段と、前記手続き
の解釈に基き、ジョブを生成するジョブ生成手段と、前
記生成されたジョブを構成する要素に分割する分割手段
と、前記分割した要素を処理するためのデバイスの割り
付けと解放とを管理するデバイス管理手段と、前記分割
した要素の処理を並列に処理するためにデータの書込み
と、読取りを行う複数のバスの使用を制御するバス制御
手段とを備え、前記要素の並列処理により、スループッ
トを最短にすることを特徴とする。
【発明の実施の形態】次にプロセッサコア、プロセッサ
周辺コントローラ、メモリコントローラ、スキャナ／プ
リンタコントローラ、ＰＣＩインターフェースなどを内
蔵したシングルチップ・スキャニング・プリンティング
エンジンである“ＤｏＥｎｇｉｎｅ”を説明する。
【００１０】１．ＤｏＥｎｇｉｎｅ概要 ＤｏＥｎｇｉｎｅは、ＭＩＰＳテクノロジー社のＲ４０
００プロセッサとコンパチブルなプロセッサコア、プロ
セッサ周辺コントローラ、メモリコントローラ、スキャ
ナー／プリンタコントローラ、ＰＣＩインターフェース
などを内蔵したシングルチップ・スキャニング・プリン
ティングエンジンである。高速並列動作、ビルディング
ブロック手法を採用し実装される。
【００１１】プロセッサシェル（プロセッサコアを含む
プロセッサ周辺回路の総称）内には最大でインストラク
ション、データそれぞれ１６Ｋバイトの計３２Ｋバイト
のキャッシュメモリ、ＦＰＵ（浮動小数点演算ユニッ
ト）、ＭＭＵ（メモリ管理ユニット）、ユーザー定義可
能なコプロセッサなどを内蔵することが可能である。
【００１２】ＰＣＩバスインターフェースを有するの
で、ＰＣＩバススロットを有するコンピュータシステム
と共に用いることができる。また、ＰＣＩサテライト構
成に加え、ＰＣＩホストバスブリッジ構成にてＰＣＩバ
スコンフィギュレーションを発行することが可能であ
り、安価なＰＣＩ周辺デバイスと組み合わせることによ
り、マルチファンクションペリフェラル（複合機能周辺
機器）のメインエンジンとして使用することも可能であ
る。さらにＰＣＩバスインターフェースを有するレンダ
リングエンジン、圧縮・伸長エンジンと組み合わせるこ
とも可能である。
【００１３】チップ内部に汎用ＩＯコアを接続するＩＯ
バス（Ｂバス）、及び、画像データ転送に最適化したグ
ラフィックバス（Ｇバス：Ｇｒａｐｈｉｃｓ Ｂｕｓ）
の２系統の独立したバスを有し、メモリ、プロセッサと
これらのバスをクロスバスイッチを介して接続すること
により、マルチファンクションシステムにおける同時動
作に必須の、並列性の高い高速データ転送を実現してい
る。
【００１４】メモリには、画像データに代表される、連
続したデータ列のアクセスに対し、最高のコストパフォ
ーマンスを有するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
をサポートし、ＳＤＲＡＭのバーストアクセス高速デー
タ転送のメリットを享受できない小さなデータ単位での
ランダムアクセスにおける性能低下を最小に抑えるため
に、８Ｋバイトの２ウェイセットアソシアティブ・メモ
リフロントキャッシュをメモリコントローラ内に備え
る。メモリフロントキャッシュは、すべてのメモリライ
トに対するバススヌープが難しい、クロスバスイッチを
採用したシステム構成においても、複雑な機構なしに、
キャッシュメモリによる高性能化が達成出来る方式であ
る。また、リアルタイムデータ転送（機器制御）が可能
な、プリンタ及びスキャナーとのデータインターフェー
ス（ＶｉｄｅｏＩｎｔｅｒｆａｃｅ）を有し、さらにハ
ードウェアによる、機器間同期のサポート及び画像処理
を行う事により、スキャナ、プリンタ分離型の構成にお
いても、高品質で高速なコピー動作の実現が可能な構成
となっている。
【００１５】なお、ＤｏＥｎｇｉｎｅは、コアが３．３
Ｖで動作し、ＩＯは５Ｖトレラントである。
【００１６】図１及び図２，図３は、ＤｏＥｎｇｉｎｅ
を用いた装置あるいはシステムの構成例を示している。
図１は分離構成型であり、パーソナルコンピュータ１０
２には、それが備えるＰＣＩインターフェースを介して
ＤｏＥｎｇｉｎｅを備えたローカルボード１０１が装着
される。ローカルボード１０１にはＤｏＥｎｇｉｎｅの
ほか、後述するメモリバスを介してＤｏＥｎｇｉｎｅと
接続されたメモリと、色処理回路（チップ）が設けられ
ている。このローカルボード１０１を介して、高速スキ
ャナ１０３とカラー／モノクロプリンタ１０４とがパー
ソナルコンピュータ１０２に接続される。この構成によ
り、パーソナルコンピュータの制御のもとで，ローカル
ボード１０１により、スキャナ１０３から入力された画
像情報を処理し、プリンタ１０４から出力させることが
できる。
【００１７】また、図２及び図３はスキャナ２０３とプ
リンタ２０２とを一体に組み込んだ例で、図２は通常の
複写機に類する構成を、図３（ａ）はファクシミリ装置
などの構成を示している。図３（ｂ）は、図３（ａ）を
コントロールするコンピュータを示している。
【００１８】これらのうち、図１，２は、ＰＣＩインタ
ーフェースを介して接続された外部のＣＰＵによりＤｏ
Ｅｎｇｉｎｅが制御されるというスレーブモードで使用
されている例であり、図３は、ＤｏＥｎｇｉｎｅのＣＰ
Ｕが主体となり、ＰＣＩインターフェースを介して接続
されたデバイスを制御するマスタモードで使用されてい
る例である。
【００１９】表１として、ＤｏＥｎｇｉｎｅの仕様を示
す。外部インターフェースとして、ＰＣＩ，メモリバ
ス，ビデオ，汎用入出力，ＩＥＥＥ１２８４，ＲＳ２３
２Ｃ，１００ｂａｓｅＴ／１０ｂａｓｅＴ，ＬＣＤパネ
ル及びキーを備えるが、更にＵＳＢを有していてもよ
い。内蔵ブロックとして、ＣＰＵコアに加えて、１次キ
ャッシュ，キャッシュ付きメモリコントローラ，コピー
エンジン，ＩＯバスアービタ（Ｂバスアービタ），グラ
フィックバスアービタ（Ｇバスアービタ）などを備えて
いる。また、ＤＭＡコントローラはチャネル数が５であ
り、グラフィックバス（Ｇバス），ＩＯバス（Ｂバス）
ともに、アービトレーションは優先度付きの先着順処理
方式で行われる。
【００２０】
【表１】
【００２１】２．ＤｏＥｎｇｉｎｅの構成及び動作 本章では、ＤｏＥｎｇｉｎｅの総論に加え、各機能ブロ
ック毎のブロック図、概要、詳細、コアインターフェー
ス、タイミング図などを解説する。
【００２２】２．１．ＤｏＥｎｇｉｎｅのチップ構成 図４として、ＤｏＥｎｇｉｎｅのブロック図を示す。Ｄ
ｏＥｎｇｉｎｅ４００は次世代複合機能周辺機器（シス
テム）（ＭＦＰ：Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎ Ｐｅ
ｒｉｐｈｅｒａｌ ｏｒ ＭＦＳ：Ｍｕｌｔｉ Ｆｕｎ
ｃｔｉｏｎ Ｓｙｓｔｅｍ）の主たるコントローラとし
て設計、開発された。
【００２３】ＣＰＵ（プロセッサコア）４０１として、
ＭＩＰＳテクノロジー社のＭＩＰＳＲ４０００コアを採
用する。プロセッサコア４０１内には、８Ｋバイトずつ
のインストラクション，データのキャッシュメモリ、Ｍ
ＭＵなどが実装される。プロセッサコア４０１は、６４
ビットのプロセッサバス（ＳＣバス）を介して、システ
ム・バス・ブリッジ（ＳＢＢ）４０２に接続される。Ｓ
ＢＢ４０２は４×４の６４ビットクロスバスイッチであ
り、プロセッサコア４０１の他に、キャッシュメモリを
備えたＳＤＲＡＭやＲＯＭを制御するメモリコントロー
ラ４０３と専用のローカルバス（ＭＣバス）で接続され
ており、さらに、グラフィックバスであるＧバス４０
４、ＩＯバスであるＢバス４０５と接続され、全部で４
つのバスに接続される。システムバスブリッジ４０２
は、これら４モジュール間を、可能な限り、同時平行接
続を確保することができるように設計されている。
【００２４】Ｇバス４０４はＧバスアービタ（ＧＢＡ）
４０６により協調制御されており、スキャナやプリンタ
と接続するためのスキャナコントローラ４３０２やプリ
ンタコントローラ４３０３に接続される。また、Ｂバス
４０５は、Ｂバスアービタ（ＢＢＡ）４０７により協調
制御されており、スキャナ／プリンタコントローラのほ
か、電力管理ユニット（ＰＭＵ）４０９，インタラプト
コントローラ（ＩＣ）４１０，ＵＡＲＴを用いたシリア
ルインターフェースコントローラ（ＳＩＣ）４１１，Ｕ
ＳＢコントローラ４１２，ＩＥＥＥ１２８４を用いたパ
ラレルインターフェースコントローラ（ＰＩＣ）４１
３，イーサネットを用いたＬＡＮコントローラ（ＬＡＮ
Ｃ）４１４，ＬＣＤパネル，キー，汎用入出力コントロ
ーラ（ＰＣ）４１５，ＰＣＩバスインターフェース（Ｐ
ＣＩＣ）４１６にも接続されている。
【００２５】２．２．プロセッサシェル プロセッサシェルとは、プロセッサコアに加えＭＭＵ
（Ｍｅｍｏｒｙ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）、
命令キャッシュ、データキャッシュ、ライトバックバッ
ファ及び掛け算ユニットを含んだブロックを指す。
【００２６】＜キャッシュメモリ＞図５に示したよう
に、キャッシュメモリコントローラは、無効（Ｉｎｖａ
ｌｉｄ），有効かつクリーン（Ｖａｌｉｄ Ｃｌｅａ
ｎ：キャッシュが更新されていない），有効かつダーテ
ィ（Ｖａｌｉｄ Ｄｉｒｔｙ：キャッシュが更新されて
いる）の３つのステートキャッシュを管理する。この状
態に応じて、キャッシュは制御される。
【００２７】２．３．インタラプトコントローラ 図６にインタラプトコントローラ４１０のブロック図を
示す。
【００２８】インタラプトコントローラ４１０は、Ｂバ
スインターフェース６０５を介してＢバス４０５に接続
され、ＤｏＥｎｇｉｎｅチップ内の各機能ブロック及
び、チップ外部からのインタラプトを集積し、ＣＰＵコ
ア４０１がサポートする、６レベルの外部インタラプト
及び、ノンマスカブルインタラプト（ＮＭＩ）に再分配
する。各機能ブロックとは、電力管理ユニット４０９，
シリアルインターフェースコントローラ４１１，ＵＳＢ
コントローラ４１２，パラレルインターフェースコント
ローラ４１３，イーサネットコントローラ４１４，汎用
ＩＯコントローラ４１５，ＰＣＩインターフェースコン
トローラ４１６，スキャナコントローラ４３０２，プリ
ンタコントローラ４３０３などである。
【００２９】この際、ソフトウェアコンフィギュレーシ
ョン可能なマスクレジスタ（ＩｎｔＭａｓｋ Ｌｏｇｉ
ｃ０−５）６０２により、各要因毎に割り込みをマスク
をすることが可能である。また、外部インタラプト入力
は、選択的エッジ検出回路６０１により、信号線ごと
に、エッジセンス／レベルセンスを選択することが出来
る。要因レジスタ（Ｄｅｔｅｃｔ ａｎｄ ｓｅｔ Ｃ
ａｕｓｅ Ｒｅｇ ０−５）６０３は、各レベルごと
に、どのインタラプトがアサートされているかを示すと
ともに、ライト動作を行うことで、レベルごとにクリア
を行う事が出来る。
【００３０】各レベルの割込み信号は、各レベル毎に少
なくともひとつの割り込みがあれば割込み信号を出力す
べく、論理和回路６０４により論理和として出力され
る。なお、各レベル内での複数要因間のレベル付けはソ
フトウェアにて行う。
【００３１】２．４．メモリコントローラ 図７は、メモリコントローラ４０３のブロック図であ
る。メモリコントローラ４０３は、メモリコントローラ
専用のローカルバスであるＭＣバスにＭＣバスインター
フェース７０１を介して接続され、最大１ギガバイトの
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と、３２メガバイ
トのフラッシュＲＯＭあるいはＲＯＭをサポートする。
ＳＤＲＡＭの特徴であるバースト転送時の高速性を活か
すため、６４（１６×４）バースト転送を実現する。ま
た、ＣＰＵやＢバスよりの連続したアドレスのシングル
転送を考慮し、メモリコントローラ内にＳＲＡＭ（メモ
リフロントキャッシュ）７０２を内蔵し、ＳＤＲＡＭへ
直接シングル転送を行うことを可能な限り回避して転送
効率を向上させる。メモリコントローラーＳＤＲＡＭ間
のデータバス幅は、信号ｒａｍＤａｔａ及びｒａｍＰａ
ｒをあわせて７２ビット（このうち８ビットの信号ｒａ
ｍＰａｒはパリティ）、フラッシュＲＯＭ間のデータバ
スｆｎｔｒｏｍＤａｔａ，ｐｒｇｒｏｍＤａｔａの幅は
３２ビットとする。
【００３２】２．４．２．構成及び動作 メモリコントローラの各部はこれから説明するような構
成となっている。
【００３３】＜ＭＣバスインターフェース（７０１）＞
ＭＣバスは、ＳＢＢ４０２−メモリコントローラ４０３
間の専用のバスであり、またＳＢＢ内部の基本バスとし
て用いられている。
【００３４】ＣＰＵ４０１とバスブリッジ４０２とを接
続する専用バスＰＢｕｓのバースト転送が４バーストの
み規定しているのに対し、ＭＣバスにおいては１６バー
スト×４までの転送を追加している。このためにバース
ト長を示す信号としてｍＴＴｙｐｅ［６：０］を新たに
定義した。 （ＭＣバス信号の定義） ＭＣバスの各信号は下記の通り定義される。 ・ｍＣｌｋ（出力） … ＭＣバスクロック ・ｍＡｄｄｒ［３１：０］（出力） … ＭＣバスアドレス ３２ビットのアドレスバスであり、ｍＴｓ＿Ｌがアサートされた時点からｍＢＲ ｄｙ＿Ｌがアサートされるまで保持される。 ・ｍＤａｔａＯｕｔ［６３：０］（出力） … ＭＣバスデータ出力 ６４ビットの出力データバスであり、ｍＤａｔａＯｅ＿Ｌがアサートされている 時のみ有効である。 ・ｍＤａｔａＯｅ＿Ｌ（出力） … ＭＣバスデータ出力イネーブル ｍＤａｔａＯｕｔ［６３：０］が有効であることを示す。またその転送がＷｒｉ ｔｅであることを示す。 ・ｍＤａｔａＩｎ［６３：０］（入力） … ＭＣバスデータ入力 ６４ビットの入力データバスであり、ｍＢＲｄｙ＿ＬがアサートされているｍＣ ｌｋの立ち上がりでサンプリングされる。 ・ｍＴｓ＿Ｌ（出力） … ＭＣバストランザクション開始ストローブ 転送が開始したことを示す。転送の最初の１クロックの間だけアサートされる。 転送が１クロックで終了し、次の転送がすぐに始められるのならばｍＴｓ＿Ｌは 引続きアサートされたままになる。 ・ｍＴＴｙｐｅ［６：０］（出力） … ＭＣバストランザクションタイプ ＭＣバス上の転送のタイプを示す。シングル転送時はその転送の間、バースト転 送時は最初の転送（ｂｅａｔ）の間保持される。上位３ビットがソース（マスタ ）をあらわし、下位ビットがシングル／バースト長をあらわす。タイプには次の ようなものがある。
【００３５】 ・ｍＢＥ＿Ｌ［７：０］（出力） … ＭＣバストランザクションバイトイ ネーブル シングル転送時、６４ビットデータバス上の有効なバイトレーンを示す。バース ト転送時はＷｒｉｔｅ時のみ有効であり、Ｒｅａｄ時は無視される。 ・ｍＢＲｄｙ＿Ｌ（入力） …ＭＣバスレディ 現在の転送（ｂｅａｔ）が終了したことを示す。 ・ｍＴＰＷ＿Ｌ（出力） … 次トランザクションがＩｎ−ｐａｇｅ ｗｒ ｉｔｅ（ページ内書き込み） 次の転送が同じページ（同じＲｏｗアドレス）のＷｒｉｔｅであることを示し、 最大４個までのＷｒｉｔｅを続けることができる。ページサイズはあらかじめコ ンフィギュレーションレジスタに設定しておく。 ・ｍＢＰＷＡ＿Ｌ（入力） … バスのページ内書き込み許可 ＭＣバススレーブ（メモリコントローラ）がページ内書き込みトランザクション を許可するかどうかを示し、ｍＢＲｄｙ＿Ｌと同じクロックでサンプリングされ る。この時ｍＢＰＷＡ＿ＬがディアサートされていればｍＴＰＷ＿Ｌは無意味と なる。 ・ｍＢＲｔｙ＿Ｌ（入力） … バスリトライ ＭＣバススレーブ（メモリコントローラ）がアクセスを未実行のまま終了させる 場合にアサートし、少なくとも１サイクル以上のアイドルの後に再試行しなけれ ばならないことを示す。（もしｍＢＲｄｙ＿ＬとｍＢＲｔｙ＿Ｌが同時にアサー トされた場合は、ｍＢＲｔｙ＿Ｌが優先される。） ・ｍＢｅｒｒ＿Ｌ（入力） … バスエラー パリティエラーやその他のバスエラーが発生した場合にアサートされる。
【００３６】なお、上述した入出力の別はＳＢＢからみ
ての定義である。 （ＭＣバストランザクション）ＭＣバス上のトランザク
ションとしては、以下のトランザクションをサポートす
る。 ベーシックトランザクション（１，２，３，４，８バ
イト Ｒｅａｄ／Ｗｒｉｔｅ） ｍＢＥ＿Ｌ［７：０］信号に従い、１，２，３，４，８
バイトのシングルトランザクションをサポートする。 バーストトランザクション （ＣＰＵからの）４−ダブルワードバーストまでのトラ
ンザクションをサポートする。 Ｇバスからの１６−ダブルワードバーストｘ４までの
トランザクションをサポートする。 Ｉｎ−ｐａｇｅ ｗｒｉｔｅ（ページ内書き込み）ト
ランザクション ｍＴＰＷ＿Ｌで示される同一ページ内の書き込みに関し
て、連続的なＷｒｉｔｅアクセスをサポートする。 バスリトライ メモリコントローラ内の制限によりメモリアクセスがで
きない場合は、ｍＢＲｔｙ＿Ｌ信号をアサートし、バス
リトライを通知する。
【００３７】＜ＳＤＲＡＭコントローラ（７０５）＞メ
モリコントローラ４０３は、次のような構成を有するＳ
ＤＲＡＭを以下のように制御する。
【００３８】（ＤＲＡＭ構成）ＤＲＡＭの構成として
は、ｘ４，ｘ８，ｘ１６ビットタイプの１６／６４メガ
ビットＳＤＲＡＭを６４ビットデータバスで８バンク制
御することができる。
【００３９】
【表２】
【００４０】（ＤＲＡＭアドレスビット構成）ＤＲＡＭ
のアドレスビットの割付けについては、６４ビットＳＤ
ＲＡＭの場合にはＭＡ［１３：０］を、１６ビットＳＤ
ＲＡＭの場合にはＭＡ［１１：０］を使用する。
【００４１】
【表３】
【００４２】（ＳＤＲＡＭプログラマブル構成（モード
レジスタ））ＳＤＲＡＭは内部にモードレジスタを持
ち、モードレジスタ設定コマンドを用いて下記の項目を
設定する。 バースト長 バースト長は、１，２，４，８，フルページのいずれか
が設定可能であるが、ＣＰＵからのバースト転送長が４
であることから、バースト長４が最適である。Ｇバスか
らの１６バースト以上の転送は、Ｒｅａｄ／Ｗｒｉｔｅ
コマンド（オートプリチャージ無し）を連続して発行す
ることにより実現する。 ラップタイプ（Ｗｒａｐ Ｔｙｐｅ） バースト転送時のアドレスのインクリメント順を設定す
る。「シーケンシャル」または「インターリーブ」のど
ちらかが設定可能である。 ＣＡＳレイテンシ ＣＡＳレイテンシは、１，２，３のいずれかが設定可能
であり、使用するＳＤＲＡＭのグレードと動作クロック
により決定される。
【００４３】（ＳＤＲＡＭコマンド）ＳＤＲＡＭに対し
て以下のコマンドをサポートする。各コマンドの詳細
は、ＳＤＲＡＭデータブックに記載されている。 ・モードレジスタ設定コマンド ・アクティブコマンド ・プリチャージコマンド ・ライトコマンド ・リードコマンド ・ＣＢＲ（Ａｕｔｏ）リフレッシュコマンド ・セルフリフレッシュ開始コマンド ・バーストストップコマンド ・ＮＯＰコマンド （ＳＤＲＡＭリフレッシュ）ＳＤＲＡＭは、２０４８サ
イクル／３２ｍｓ（４０９６／６４ｍｓ）であるので、
１６，６２５ｎｓおきにＣＢＲリフレッシュコマンドを
発行する。メモリコントローラは設定可能なリフレッシ
ュカウンタを持ち、自動的にＣＢＲリフレッシュコマン
ドを発行する。Ｇバスからの１６−バーストｘｎの転送
中は、リフレッシュ要求を受け付けない。したがって、
リフレッシュカウンタは１６−バーストｘ４転送の時間
だけ余裕を持った値を設定しなければならない。また、
セルフリフレッシュをサポートする。このコマンドを発
行すると、パワーダウンモード（ｒａｍｃｌｋｅ＿Ｌ＝
Ｌｏｗ）時にセルフリフレッシュが続行される。
【００４４】（ＳＤＲＡＭ初期化）メモリコントローラ
はパワーオンリセット後、ＳＤＲＡＭに対して以下の初
期化を行なう。すなわち、電源投入後１００μｓのポー
ズ期間をおいて、 プリチャージウコマンドを用いて全バンクをプリチャ
ージする。 ＳＤＲＡＭのモードレジスタを設定する。 オートリフレッシュコマンドを用いて、リフレッシュ
を８回行う。
【００４５】＜フラッシュＲＯＭコントローラ（７０
４）＞フラッシュＲＯＭコントローラ７０４は、ｒｏｍ
Ａｄｄｒ［２３：２］のアドレス信号と４個のチップセ
レクト（ｒｏｍＣｓ＿Ｌ［３：０］）信号をサポートす
る。アドレス信号ｒｏｍＡｄｄｒ２〜ｒｏｍＡｄｄｒ９
はパリティ信号ｒａｍＰａｒ０〜ｒａｍＰａｒ７とマル
チプレクスされ、アドレス信号ｒｏｍＡｄｄｒ１０〜ｒ
ｏｍＡｄｄｒ２３は、ＤＲＡＭアドレスｒａｍＡｄｄｒ
０〜ｒａｍＡｄｄｒ１３とマルチプレクスされている。
【００４６】＜ＳＲＡＭコントロール（メモリフロント
キャッシュ）＞メインメモリとして用いられるＳＤＲＡ
Ｍは、バースト転送は非常に高速であるが、シングル転
送においてはその高速性が発揮できない。そこで、メモ
リコントローラ内にメモリフロントのキャッシュを実装
し、シングル転送の高速化をはかる。メモリフロントキ
ャッシュは、キャッシュコントローラ７０６とＳＲＡＭ
７０２より構成される。ＭＣバスに定義されたｍＴＴｙ
ｐｅ［６：０］信号により、その転送マスターと転送長
を知ることができるので、各マスターごと、あるいは転
送長ごとにキャッシュのオン／オフが設定可能である。
キャッシュの方式は、次の通りである。なお、以下、特
に断らない限り、単なるキャッシュあるいはキャッシュ
メモリという呼称は、プロセッサコアに内蔵されたキャ
ッシュではなく、メモリコントローラが内蔵するメモリ
フロントキャッシュを指すものとする。 ・２ウェイセットアソシアティブ ・８ｋバイトデータＲＡＭ ・１２８ｘ２１ｘ２ タグＲＡＭ ・ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）
アルゴリズム ・ライトスルー ・Ｎｏ Ｗｒｉｔｅ Ａｌｌｏｃａｔｅ 次にキャッシュコントローラ７０６を中心とする詳細な
ブロック図を図８に示す。
【００４７】（キャッシュの動作）ここで、ＭＣバスよ
りメモリリード／ライト転送が要求された場合のキャッ
シュの動作を図８のブロック図と、図９及び図１０に示
すフローチャートを用いて説明する。
【００４８】ＭＣバスよりデータ転送が開始されると、
その転送の最初にＭＣバス上で示されるｍＴＴｙｐｅ
［６：０］によって、その転送がキャッシュオンでおこ
なうか、オフでおこなうかの判断がおこなわれる。この
説明では、転送がシングル転送であればオン、バースト
転送であればオフと判断することにする（ステップＳ９
０１）。すなわち、ｍＴＴｙｐｅ（３）が“１”ｈであ
れば、シングル転送をあらわすのでキャッシュオンで、
“０”ｈであればバースト転送をあらわすのでキャッシ
ュオフで転送を行う。
【００４９】シングル転送（キャッシュオン）の場合、
アドレスｌｍａｄｄｒ［３１：０］が与えられると、ｌ
ｍａｄｄｒ［１１：５］がインデックスとしてｂ１＿ｔ
ａｇ＿ｒａｍ８０１，ｂ２＿ｔａｇ＿ｒａｍ８０２，ｂ
１＿ｄａｔａ＿ｒａｍ７０２−ａ，ｂ２＿ｄａｔａ＿ｒ
ａｍ７０２−ｂ，ｌｒｕ８０３へ与えられ、それぞれの
ブロックから、入力されたインデックスに対応するバリ
ッドビット″ｖ″及びｂ１＿ｔａｇ＿ａｄｄｒ，バリッ
ドビット″ｖ″及びｂ２＿ｔａｇ＿ａｄｄｒ，ｂ１ ｏ
ｕｔ ｄａｔａ，ｂ２ ｏｕｔ ｄａｔａ，ｌｒｕ ｉ
ｎがそれぞれ出力される（ステップＳ９０２）。
【００５０】ｂ１＿ｔａｇ＿ｒａｍ８０１とｂ２＿ｔａ
ｇ＿ｒａｍ８０２より出力されたｂ１＿ｔａｇ＿ａｄｄ
ｒとｂ２＿ｔａｇ＿ａｄｄｒがそれぞれｂ１＿ｃｏｍｐ
ａｒａｔｅｒ８０４，ｂ２−ｃｏｍｐａｒａｔｅｒ８０
５でアドレス ｌｍａｄｄｒ［３１：１２］と比較さ
れ、その結果、すなわちヒットか否かがｂ１＿ｈｉｔ ｍ
ｉｓｓ＿Ｌ，ｂ２＿ｈｉｔ＿ｍｉｓｓ＿Ｌ信号によりキ
ャッシュコントローラ７０６へ知らされ、判定される
（ステップＳ９０３）。
【００５１】ここでヒットであれば、リードかライトか
が判定される（ステップＳ９０４）。ヒットであると
は、ｂ１＿ｔａｇ＿ａｄｄｒとｂ２＿ｔａｇ＿ａｄｄｒ
のいずれかにアドレスｌｍａｄｄｒ［３１：１２］と一
致するものがある場合である。ヒットかつリードの場合
にはつぎのようになる。すなわち、ｂ１がヒットであ
り、要求された転送がリードであった場合は、すでに読
み出されているｂ１＿ｏｕｔ＿ｄａｔａとｂ２＿ｏｕｔ
＿ｄａｔａのうちｂ１＿ｏｕｔ＿ｄａｔａを選択し、ｌ
ｍａｄｄｒ［４：３］で示される８バイトのデータをＭ
Ｃバスへ出力する（ステップＳ９０５）。同時にそのイ
ンデックスに対応するｌｒｕを“０”（＝ｂ１ヒット）
に書き換えて、転送が終了する。ｂ２がヒットであり、
要求された転送がリードであった場合は、すでに読み出
されているｂ１＿ｏｕｔ＿ｄａｔａとｂ２＿ｏｕｔ＿ｄ
ａｔａのうちｂ２＿ｏｕｔ＿ｄａｔａを選択し、ｌｍａ
ｄｄｒ［４：３］で示される８バイトのデータをＭＣバ
スへ出力する（ステップＳ９０５）。同時にそのインデ
ックスに対応するｌｒｕを“１”ｈ（＝ｂ２ヒット）に
書き換えて、転送が終了する。
【００５２】一方、ヒットかつライトの場合にはつぎの
ようになる。すなわち、ｂ１がヒットであり、要求され
た転送がライトであった場合は、インデックスで示され
るｂ１＿ｄａｔａ＿ｒａｍ７０２−ａのｌｍａｄｄｒ
［４：３］で示される８バイトのデータのうちｍＢＥ＿
Ｌ［７：０］で示される有効なバイトレーンのみを書き
換え、同時にそのインデックスに対応するｌｒｕを
“０”ｈ（＝ｂ１ヒット）に書き換える。またＳＤＲＡ
Ｍも同様に書き換えて転送が終了する（ステップＳ９０
６）。ｂ２がヒットであり、要求された転送がライトで
あった場合は、インデックスで示されるｂ２＿ｄａｔａ
＿ｒａｍ７０２−ｂのｌｍａｄｄｒ［４：３］で示され
る８バイトのデータのうちｍＢＥ＿Ｌ［７：０］で示さ
れる有効なバイトレーンのみを書き換え、同時にそのイ
ンデックスに対応するｌｒｕを“１”ｈ（＝ｂ２ヒッ
ト）に書き換える。またＳＤＲＡＭも同様に書き換えて
転送が終了する（ステップＳ９０６）。
【００５３】一方、ｂ１，ｂ２ともにミスである場合に
も、リードかライトか判定される（ステップＳ１００
１）。要求された転送がリードであった場合は、そのｌ
ｍａｄｄｒ［３１：３］で示される８バイトのデータが
ＳＤＲＡＭより読み出され（ステップＳ１００３）、Ｍ
Ｃバスへ出力される（ステップＳ１００４）。同時にそ
のインデックスに対応するｌｒｕが読み出され、“０”
ｈであった場合はｂ２＿ｄａｔａ＿ｒａｍへＳＤＲＡＭ
からのデータを書きｌｒｕも“１”ｈへ書き換える。ｌ
ｒｕが“１”ｈであった場合はｂ１＿ｄａｔａ ｒａｍ
へＳＤＲＡＭからのデータを書き、ｌｒｕも“０”ｈへ
書き換え終了する（ステップＳ１００５）。ｂ１，ｂ２
ともにミスであり、要求された転送がライトであった場
合は、ＳＤＲＡＭに書き込むだけで転送が終了する（ス
テップＳ１００２）。
【００５４】ステップＳ９０１においてバースト転送
（キャッシュオフ）の場合、リード、ライトともＳＤＲ
ＡＭに対してだけ行われ（ステップＳ９０７−Ｓ９０
９）、キャッシュデータやタグの書き換え等は行わな
い。
【００５５】＜ＲＯＭ／ＲＡＭインターフェース（７０
７）＞ＲＯＭ／ＲＡＭコントローラ７０７の構成を図１
１に示す。ブロック１１０１〜ブロック１１０４によ
り、ＳＤＲＡＭのデータ信号、アドレス信号、パリティ
信号が、フラッシュＲＯＭのデータ信号、アドレス信号
と多重化される。
【００５６】２．４．３．タイミングダイアグラム 上述したメモリコントローラ４０３によるデータの読み
出し・書き込み等の処理のタイミングを、図１２〜図１
９を用いて説明する。
【００５７】図１２は、ＣＰＵからのバースト読み出し
のタイミングを示す。バースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０９における処理に
相当する。
【００５８】図１３は、ＣＰＵからのバースト書き込み
のタイミングを示す。バースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０８における処理に
相当する。
【００５９】図１４は、Ｇバスデバイスからのバースト
読み出しのタイミングを示す。Ｇバスのバースト長は１
６、ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシは
３である。図９のステップＳ９０９における処理に相当
する。
【００６０】図１５は、Ｇバスデバイスからのバースト
書き込みのタイミングを示す。Ｇバスのバースト長は１
６、ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシは
３である。図９のステップＳ９０８における処理に相当
する。
【００６１】図１６は、メモリフロントキャッシュにヒ
ットした場合のシングル読み出しのタイミングを示す。
読み出されるデータｍＤａｔａＩｎ［６３：０］として
は、キャッシュメモリであるｂ１＿ｄａｔａ＿ｒａｍ７
０２−ａあるいはｂ２＿ｄａｔａ＿ｒａｍ７０２−ｂか
ら読み出されたｂ１／ｂ２＿ｏｕｔ＿ｄａｔａが出力さ
れる。ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシ
は３である。図９のステップＳ９０５における処理に相
当する。
【００６２】図１７は、メモリフロントキャッシュにヒ
ットしなかった場合のシングル読み出しのタイミングを
示す。読み出されるデータｍＤａｔａＩｎ［６３：０］
としては、ＳＤＲＡＭから読み出されたデータｒａｍＤ
ａｔａ［６３：０］が出力される。また、このデータは
ｂ１／ｂ２＿ｉｎ＿ｄａｔａとしてキャッシュメモリで
あるｂ１＿ｄａｔａ＿ｒａｍ７０２−ａあるいはｂ２＿
ｄａｔａ＿ｒａｍ７０２−ｂにも書き込まれる。ＳＤＲ
ＡＭのバースト長は４、ＣＡＳレイテンシは３である。
図１０のステップＳ１００４及びＳ１００５における処
理に相当する。
【００６３】図１８は、メモリフロントキャッシュにヒ
ットした場合のシングル書き込みのタイミングを示す。
書き込まれるデータｍＤａｔａＯｕｔ［６３：０］は、
キャッシュメモリであるｂ１＿ｄａｔａ＿ｒａｍ７０２
−ａあるいはｂ２−ｄａｔａ＿ｒａｍ７０２−ｂに書き
込まれるとともに、ＳＤＲＡＭにも書き込まれる。ＳＤ
ＲＡＭのバースト長は４、ＣＡＳレイテンシは３であ
る。図９のステップＳ９０６における処理に相当する。
【００６４】図１９は、メモリフロントキャッシュにヒ
ットしなかった場合のシングル書き込みのタイミングを
示す。書き込まれるデータｍＤａｔａＯｕｔ［６３：
０］は、キャッシュメモリであるｂ１＿ｄａｔａ＿ｒａ
ｍ７０２−ａあるいはｂ２−ｄａｔａ＿ｒａｍ７０２−
ｂには書き込まれず、ＳＤＲＡＭに対してだけ書き込ま
れる。ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシ
は３である。図１０のステップＳ１００２における処理
に相当する。
【００６５】なお、ここでは、ＭＣバスよりデータ転送
が開始されると、その転送の最初にＭＣバス上で示され
るｍＴＴｙｐｅ［６：０］によって、転送がシングル転
送であればオン、バースト転送であればオフと判断して
いるが、バースト転送の場合に、さらにバースト長を判
定し、バースト長がキャッシュの１ラインよりも小さい
場合にはキャッシュオンとし、そうでない場合にはキャ
ッシュオフとして動作するようにしてもよい。
【００６６】また、ＭＣバスに、メモリへのデータ転送
を要求したバスマスタの識別子を示す信号を含ませるこ
とで、メモリコントローラがその識別子を判定し、識別
子に応じてキャッシュオン／キャッシュオフの制御を行
うこともできる。この場合には、識別子とキャッシュオ
ン／オフの別とを対応させた書換え可能なテーブルを用
意し、それを参照してキャッシュのオンオフを切り替え
ることもできる。このテーブルは、例えば特定のアドレ
スを割り当ててＣＰＵ４０１などから書換え可能にする
こともできる。
【００６７】２．５．システムバスブリッジ（ＳＢＢ）
及びＢバス，Ｇバス 図２０としてシステムバスブリッジ（ＳＢＢ）４０２の
ブロック図を示す。
【００６８】ＳＢＢ４０２は、Ｂバス（入出力バス），
Ｇバス（グラフィックバス），ＳＣバス（プロセッサロ
ーカルバス）及びＭＣバス間の相互接続をクロスバスイ
ッチを用いて提供する、マルチチャネル双方向バスブリ
ッジである。クロスバスイッチにより、２系統の接続を
同時に確立することが出来、並列性の高い高速データ転
送を実現出来る。
【００６９】ＳＢＢ４０２は、Ｂバス４０５と接続する
ためのＢバスインターフェース２９０６と、Ｇバス４０
４と接続するためのＧバスインターフェース２００６
と、プロセッサコア４０１と接続するためのＣＰＵイン
ターフェーススレーブポート２００２と、メモリコント
ローラ４０３と接続するためのメモリインターフエース
マスターポートを備えるほか、アドレスバスを接続する
アドレススイッチ２００３，データバスを接続するデー
タスイッチ２００４を含む。また、プロセッサコアのキ
ャッシュメモリを無効化するキャッシュ無効化ユニット
２００５を備えている。
【００７０】Ｂバスインターフェース２００９には、Ｂ
バスデバイスからのＤＭＡライトを高速化するライトバ
ッファと、Ｂバスデバイスのリードを効率化するリード
プリフェッチキューを実装する。これらのキュー内に一
時的に存在するデータに関するコヒーレンシ管理はハー
ドウェアにて行う。なお、Ｂバスに接続されたデバイス
をデバイスと呼ぶ。
【００７１】プロセッサコアは３２ビットバスに対する
ダイナミックバスサイジングをサポートしているが、Ｓ
ＢＢ４０２ではこれをサポートしない、将来、バスサイ
ジングをサポートしないプロセッサを用いる場合にもＳ
ＢＢに必要な改造を最小限におさえるためである。
【００７２】２．５．１．ＳＢＢ及び各バスの構成及び
動作 ＜Ｂバスインターフェース＞図２１は、Ｂバスインター
フェースのブロック図である。
【００７３】Ｂバスインターフェース２００９は、Ｂバ
スとＭＣバス間の双方向ブリッジ回路である。Ｂバスは
ＤｏＥｎｇｉｎｅの内部汎用バスである。
【００７４】Ｂバスインターフェース２００９内には、
マスタコントロールブロック２０１１、スレーブコント
ロールブロック２０１０、データインターフェース２０
１２、ＤＭＡＣ２０１３、Ｂバスバッファの５ブロック
が含まれる。図２１上で、ＤＭＡＣ２０１３は、機能上
３個のシーケンサとレジスタブロックに分割される。そ
れら３つのシーケンサのうち、ＤＭＡメモリアクセスシ
ーケンサはＢバススレーブコントロールブロック２０１
０に、ＤＭＡｒｅｇシーケンサはＢバスマスターコント
ロールブロック２０１１に内蔵される。レジスタブロッ
クであるＤＭＡレジスタはＢバスデータインターフェー
ス２０１２部に内蔵される。
【００７５】またＢバスインターフェース２００９はＢ
バス側からのメモリへの書き込み時、及びＤＭＡによる
デバイスからメモリへの転送が起こった時に、キャッシ
ュ無効化インターフェースを介してＣＰＵシェル内のデ
ータ、命令両キャッシュの無効化の制御を行う。
【００７６】なお、ＣＰＵライト時のライトバックバッ
ファはＢバスインターフェースには実装しないが、Ｂバ
ス上の外部マスタライト時のライトバッファを実装す
る。これにより、バースト転送でない、連続した外部マ
スタからの書き込みが高速化される。このライトバッフ
ァのフラッシュは、Ｂバスアービタ４０７によるメモリ
への接続が許された時点で行われる。Ｂバスマスタリー
ドのライトバッファバイパスは行わない。
【００７７】また、外部マスタのリードプリフェッチキ
ューを実行する。これにより、外部マスタからの連続し
た、データストリームの読み出しの高速化を図る。リー
ドバッファの無効化は、 １．Ｂバスの新たなリードがバッファにヒットしなかっ
た場合。 ２．ＣＰＵからメモリへのライトが行われた場合。 ３．Ｇバスからメモリへのライトが行われた場合。 ４．Ｂバスからメモリへのライトが行われた場合。 に行われる。
【００７８】またＢバスインターフェース２００９には
Ｂバス４０５上の各デバイスとメモリ間のＤＭＡコント
ローラ２０１３が内蔵される。システムバスブリッジ４
０２にＤＭＡコントローラを内蔵することにより、ブリ
ッジ双方へ、同時にアクセス要求が発行出来、効率的な
ＤＭＡ転送が実現出来る。
【００７９】Ｂバスインターフェース２００９はプロセ
ッサ４０１からのアクセス要求に対して、ダイナミック
バスサイジングの使用を要求しない。またＢバスマスタ
からのメモリアクセス要求時に、メモリコントローラ４
０３からのバスサイジングにも対応しない。すなわち、
メモリコントローラはバスサイジングを期待すべきでは
ない。
【００８０】＜Ｂバス＞ＢバスはＤｏＥｎｇｉｎｅ内の
汎用ＩＯバスであり、以下の仕様を持つ。 ・アドレス、データ分離型３２ビットバス。 ・任意のウェイトサイクルを挿入可能、最短はノーウェ
イト。 ・バーストトランザクションのサポート。 ・最大転送速度は、クロックが５０ＭＨｚ時に２００Ｍ
ｂｙｔｅ／Ｓｅｃ。 ・バスエラーとバスリトライのサポート。 ・複数バスマスタのサポート。
【００８１】（Ｂバス信号定義）以下にバス信号の定義
を説明する。各信号毎に、「信号名（英語呼称）：入力
元＞出力先（，３Ｓｔａｔｅｓ）…信号の説明」の要領
で記載されている。なお、３ステートの項は３ステート
の信号に限り記載した。
【００８２】ｂＡｄｄｒ［３１：２］（ＩＯＢｕｓ Ａ
ｄｄｒｅｓｓ Ｂｕｓ） ：Ｍａｓｔｅｒ＞Ｓｌａｂ
ｅ，３Ｓｔａｔｅ… ＩＯＢｕｓアドレスバス。
【００８３】ｂＤａｔａ［３１：０］（ＩＯＢｕｓ Ｄ
ａｔａ Ｂｕｓ） ：ＤａｔａＤｒｉｖｅｒ＞Ｄａｔａ
Ｒｅｃｅｉｖｅｒ，３Ｓｔａｔｅ …ＩＯＢｕｓデータ
バス。
【００８４】ｂ（Ｄａｔａｄｒｉｖｅｒｎａｍｅ）Ｄａ
ｔａＯｅＲｅｑ（ＩＯＢｕｓ Ｄａｔａ Ｏｕｔｐｕｔ
Ｅｎａｂｌｅ Ｒｅｑｕｅｓｔ）：Ｄａｔａｄｒｉｖ
ｅｒ＞ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ … 後
述する双方向ＩＯバスを実現するため、デフォルトドラ
イバーコントロールロジックへの出力信号である。Ｄａ
ｔａｄｒｉｖｅｒｎａｍｅを持つデバイスが、バス上に
データをドライブするための要求信号である。データの
出力を許可されたデバイスには、デフォルトドライバー
コントロールロジックよりｂ（Ｄａｔａｄｒｉｖｅｒｎ
ａｍｅ）ＤａｔａＯｅ＿Ｌが出力される。Ｄａｔａｄｒ
ｉｖｅｒの例：Ｐｃｉ，Ｓｂｂ，Ｊｐｅｇ，Ｓｐｕ。
【００８５】ｂ（Ｄａｔａｄｒｉｖｅｒｎａｍｅ）Ｄａ
ｔａＯｅ＿Ｌ（ＩＯＢｕｓ Ｄａｔａ Ｏｕｔｐｕｔ
Ｅｎａｂｌｅ）：ｄｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ
＞Ｄａｔａｄｒｉｖｅｒ … ｂ（Ｄａｔａｄｒｉｖｅ
ｒｎａｍｅ）ＤａｔａＯｅＲｅｑを出力したデバイスに
対し、デフォルトドライバーロジックがデータバスへの
データのドライブを許す場合 ｂ（Ｄａｔａｄｒｉｖｅ
ｒｎａｍｅ）ＤａｔａＯｅ＿Ｌ信号をそのデバイスに対
して返す。
【００８６】ｂＥｒｒｏｒ＿Ｌ（ＩＯＢｕｓ Ｂｕｓ
Ｅｒｒｏｒ） ：Ｓｌａｖｅ＞Ｍａｓｔｅｒ ３Ｓｔａ
ｔｅ … ＩＯバストランザクションがエラーで終了し
たことを示す。
【００８７】ｂ（Ｍａｓｔｅｒｎａｍｅ）ＢＧｎｔ＿Ｌ
（ＩＯＢｕｓ Ｇｒａｎｔ）：Ａｒｂｉｔｅｒ＞Ｍａｓ
ｔｅｒ … バスアービトレーションにより当マスタが
バスの使用権を得たことを示す。Ｍａｓｔｅｒｎａｍｅ
の例：Ｐｃｉ，Ｓｂｂ，Ｊｐｅｇ，Ｓｐｕ。
【００８８】ｂｌｎｓｔＮｏｔＤａｔａ（ＩＯＢｕｓ
Ｉｎｓｔｒｕｃｔｉｏｎ／ＤａｔａＯｕｔｐｕｔ Ｉｎ
ｄｉｃａｔｏｒ）：Ｍａｓｔｅｒ＞Ｓｌａｖｅ，３Ｓｔ
ａｔｅ … Ｂバスマスタがインストラクションフェッ
チをＢバススレーブに対して行う場合にＨｉｇｈにドラ
イブする。データトランザクションの場合はＬｏｗにド
ライブする。
【００８９】ｂ（Ｍａｓｔｅｒｎａｍｅ）ＣｎｔｌＯｅ
Ｒｅｑ （ＩＯＢｕｓ Ｍａｓｔｅｒ Ｃｏｎｔｒｏｌ
Ｏｕｔｐｕｔ ＥｎａｂｌｅＲｅｑｕｅｓｔ） ：Ｍ
ａｓｔｅｒ＞ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ
… Ｂバスマスタが、ｂＳｔａｒｔ＿Ｌ，ｂＴｘ＿Ｌ，
ｂＷｒ＿Ｌ，ｖＩｎｓｔＮｏｔＤａｔａとｂＡｄｄｒ
［３１：２］を３ステートバス上にドライブしたい場合
に、ＩＯＢｕｓ Ｏｕｔｐｕｔ Ｃｏｎｔｒｏｌ Ｌｏ
ｇｉｃに対してアサートする。ＩＯＢｕｓ Ｏｕｔｐｕ
ｔ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃは各マスタからの、ｂ
ＭＣｎｔｌＯｅＲｅｑに基づきドライブを許すマスタに
対し、ｂ（Ｍａｓｔｅｒｎａｍｅ）ＣｎｔｌＯｅ＿Ｌ信
号を返す。
【００９０】ｂ（Ｍａｓｔｅｒｎａｍｅ）ＣｎｔｌＯｅ
＿Ｌ（ＩＯＢｕｓ ＭａｓｔｅｒＣｏｎｔｒｏｌ Ｏｕ
ｔｐｕｔ Ｅｎａｂｌｅ）：ＤｅｆａｕｌｔＤｒｉｖｅ
ｒＬｏｇｉｃ＞Ｍａｓｔｅｒ … ｂ（Ｍａｓｔｅｒｎ
ａｍｅ）ＣｎｔｌＯｅＲｅｑを出力したマスタに対し、
デフォルトドライバーロジックがドライブを許す場合ｂ
（Ｍａｓｔｅｒｎａｍｅ）ＣｎｔｌＯｅ＿Ｌ信号をその
マスタに対して返す。
【００９１】ｂＲｄｙ＿Ｌ（ＩＯＢｕｓＲｅａｄｙ）
：Ｓｌａｖｅ＞Ｍａｓｔｅｒ，３Ｓｔａｔｅ… Ｂバ
ススレーブは、現在のＢバスデータトランザクションが
現在のクロックサイクルを最後に終了することを示すた
めにこの信号をアサートする。Ｂバスマスタは、この信
号により、現在のトランザクションがこのクロックサイ
クルで終了することを知る。
【０１０４】ｂ（Ｍａｓｔｅｒｎａｍｅ）ＢＲｅｑ＿Ｌ
（ＩＯＢｕｓ Ｂｕｓ Ｒｅｑｕｅｓｔ） ：Ｍａｓｔ
ｅｒ＞Ａｒｂｉｔｅｒ … Ｂバスマスタが、Ｂバスア
ービタに対し、バスの使用権要求を行う事を示す。
【００９２】ｂＲｅｔｒｙ＿Ｌ（ＩＯＢｕｓ Ｂｕｓ
Ｒｅｔｒｙ） ：Ｓｌａｖｅ＞Ｍａｓｔｅｒ ３Ｓｔａ
ｔｅ … Ｂバススレーブがマスタに対し、バストラン
ザクションの最実行を要求する。
【００９３】ｂ（Ｓｌａｖｅｎａｍｅ）ＲｄｙＯｅＲｅ
ｑ（ＩＯＢｕｓ Ｓｌａｖｅ Ｒｅａｄｙ Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ Ｒｅｑｕｅｓｔ）：Ｓｌａｖｅ＞Ｄ
ｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ … Ｂバススレ
ーブが、ｂＲｄｙ＿Ｌ，ｂＷＢｕｒｓｔＲｅｑ＿Ｌ，ｂ
ＢｕｒｓｔＡｃｋ＿Ｌを３ステートバス上にドライブし
たい場合に、ＩＯＢｕｓ Ｏｕｔｐｕｔ Ｃｏｎｔｒｏ
ｌ Ｌｏｇｉｃに対してアサートする。ＩＯＢｕｓＤｅ
ｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃは各マスタからの、
ｂ（Ｓｌａｖｅｎａｍｅ）ＲｄｙＯｅＲｅｑに基づきド
ライブを許すスレーブに対し、ｂ（Ｓｌａｖｅｎａｍ
ｅ）ＲｄｙＯｅ＿Ｌ信号を返す。
【００９４】ｂ（Ｓｌａｖｅｎａｍｅ）ＲｄｙＯｅ＿Ｌ
（ＩＯＢｕｓ Ｓｌａｖｅ Ｒｅａｄｙ Ｏｕｔｐｕ
ｔ Ｅｎａｂｌｅ）ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇ
ｉｃ＞Ｓｌａｖｅ … ｂ（Ｓｌａｖｅｎａｍｅ）Ｒｄ
ｙＯｅＲｅｑを出力したマスタに対し、デフォルトドラ
イバーロジックがドライブを許す場合ｂ（Ｓｌａｖｅｎ
ａｍｅ）ＲｄｙＯｅ＿Ｌ信号をそのマスタに対して返
す。
【００９５】ｂＳｎｏｏｐＷａｉｔ（ＩＯＢｕｓ Ｓｎ
ｏｏｐ Ｗａｉｔ） ：ＳＢＢ＞ＮｅｘｔＭａｓｔｅｒ
… ＢバスインターフェースがＢバスに接続された他
のデバイスに対し、キャッシュのスヌーピング実行中で
あることを示す。Ｂバスに接続されたデバイスはこの信
号がアサートされている間は新たなトランザクションを
発行できない。
【００９６】ｂＳｔａｒｔ＿Ｌ（ＩＯＢｕｓ Ｔｒａｎ
ｓａｃｔｉｏｎ ＳＴＡＲＴ） ：Ｍａｓｔｅｒ＞Ｓｌ
ａｖｅ ３Ｓｔａｔｅ … ＢバスマスタがＢバストラ
ンザクションをスタートすることを示す信号、Ｂバスス
レーブは、この信号を監視することにより、Ｂバストラ
ンザクションのスタートを知ることが出来る。
【００９７】ｂＴｘ＿Ｌ（ＩＯＢｕｓ Ｔｒａｎｓａｃ
ｔｉｏｎ Ｉｎｄｉｃａｔｏｒ Ｉｎｐｕｔ） ：Ｍａ
ｓｔｅｒ＞Ｓｌａｖｅ ３Ｓｔａｔｅ… Ｂバスマスタ
がＢバススレーブに対し、Ｂバストランザクションが現
在実行中である事を示すためにアサートする。
【００９８】ｂＷＢｕｒｓｔＧｎｔ＿Ｌ（ＩＯＢｕｓ
Ｂｕｒｓｔ Ｗｒｉｔｅ Ｇｒａｎｔ）：Ｍａｓｔｅｒ
＞Ｓｌａｖｅ，３Ｓｔａｔｅ… Ｂバスマスタが、Ｂバ
スバーストライトのリクエストに対し、バーストライト
実行することを示すためにドライブする。
【００９９】ｂＷＢｕｒｓｔＲｅｑ＿Ｌ（ＩＯＢｕｓ
Ｂｕｒｓｔ Ｗｒｉｔｅ Ｒｅｑｕｅｓｔ） ：Ｓｌａ
ｖｅ＞Ｍａｓｔｅｒ，３Ｓｔｅｔｅ …Ｂバススレーブ
がＢバスマスタに対し、バースとライトを要求する場合
にアサートする。
【０１００】ｂＷｒ−Ｌ（ＩＯＢｕｓ Ｗｒｉｔｅ Ｔ
ｒａｎｓａｃｔｉｏｎ Ｉｎｄｉｃａｔｅｒ） ：Ｍａ
ｓｔｅｒ＞Ｓｌａｖｅ，３Ｓｔａｔｅ… Ｂバスマスタ
が、Ｂバススレーブに対し、現在のトランザクションが
ライトである事を示すためにアサートする。
【０１０１】ｂＢｙｔｅＥｎ［３：０］（ＩＯＢｕｓ
Ｂｙｔｅ Ｅｎａｂｌｅｓ）：ＤａｔａＤｒｉｖｅｒ＞
ＤａｔａＲｅｃｅｉｖｅｒ，３Ｓｔａｔｅ…Ｂバス上に
データをドライブするエージェントが、各ビットに対応
したｂＤａｔａ［３１：０］上のバイトレーンが有効で
ある事を示すためにＨｉｇｈにドライブする。本信号の
各ラインとｂＤａｔａのバイトレーンは表４の対応関係
にある。
【０１０２】
【表４】
【０１０３】ｂＢｕｒｓｔ＿Ｌ（ＩＯＢｕｓ Ｅｘｔｅ
ｎｄｅｄ Ｂｕｒｓｔ Ｒｅｑｕｅｓｔ） ：Ｍａｓｔ
ｅｒ＞Ｓｌａｖｅ，３Ｓａｔｅ… Ｂバスマスタが拡張
バーストを行いたい事を示す。アサート、ネゲートタイ
ミングはｂＴｘ＿Ｌと同一。
【０１０４】ｂＢｕｒｓｔＡｃｋ＿Ｌ（ＩＯＢｕｓ Ｅ
ｘｔｅｎｄｅｄ Ｂｕｒｓｔ Ａｃｋｎｏｗｌｅｄｇ
ｅ）：Ｓｌａｖｅ＞Ｍａｓｔｅ，３Ｓｔａｔｅ… Ｂバ
ススレーブが拡張バーストを行える事を示す。アサー
ト、ネゲートタイミングはｂＲｄｙ＿Ｌと同一。
【０１０５】ｂＢｕｒｓｔＳｈｏｒｔＮｏｔＬｏｎｇ＿
Ｌ（ＩＯＢｕｓ Ｂｕｒｓｔ Ｌｅｎｇｔｈ） ：Ｍａ
ｓｔｅｒ＞Ｓｌａｖｅ，３Ｓｔａｔｅ…Ｂバスマスタが
拡張バーストを行う場合のバースト長を示す。アサー
ト、ネゲートタイミングはｂＴｘ＿Ｌと同一であり、信
号値とバースト長との対応は表５に示したとおりであ
る。
【０１０６】
【表５】
【０１０７】Ｂバス信号は上述の通りである。ＤｏＥｎ
ｇｉｎｅ内部のバスである、Ｂバス（及びＧバス）は接
続される機能ブロック数が１０以上になるので、ＩｎＯ
ｕｔ分離バスですべてのブロックを接続することは、困
難である。ＤｏＥｎｇｉｎｅでは、チップ内双方向バス
を採用する。
【０１０８】＜Ｇバスインターフェース＞図２２にＧバ
スインターフェース２００６のブロック図を示す。この
概要は下記の通りである。
【０１０９】（Ｇバス概要）Ｇバスは、ＭＦＰ用１チッ
プコントローラＤｏＥｎｇｉｎｅ内部において、各画像
データ処理部間のデータ転送を高速に実行するために定
義されたバスである。６４ビットのデータバスをもち、
４Ｇｂｙｔｅ（１２８ｂｙｔｅ ｂｏｕｎｄａｒｙ）の
アドレス空間をサポートする。１６ビート（１２８ｂｙ
ｔｅ＝６４ビットｘ１６）を１ロングバーストとした転
送を基本とし、連続して４ロングバースト（５１２ｂｙ
ｔｅ＝１６ビートｘ４）までを可能とする。（シングル
ビートなど１６ビート以下の転送はサポートしない） （Ｇバス信号定義）信号の定義に用いる記号をまず定め
ておく。信号名の直後には、必要に応じて信号の方向が
記述されている。それは次のように定める。 Ｉｎ（Ｉｎｐｕｔ ｓｉｇｎａｌ） … バスエージェ
ントに対する入力信号 Ｏｕｔ（Ｏｕｔｐｕｔ Ｓｉｇｎａｌ） … バスエー
ジェントからの出力信号 ＩｎＯｕｔ（Ｂｉ−Ｄｉｒｅｃｔｉｏｎａｌ Ｔｒｉ−
Ｓｔａｔｅ ｓｉｇｎａｌ） … 双方向の信号で、複
数のバスエージェントがドライブする。一度にひとつの
エージェントだけがドライブする。信号をドライブする
各エージェントのイネーブルリクエスト信号をデフォル
トドライバで集中管理し、どのエージェントがドライブ
するかはデフォルトドライバが決定する。どのエージェ
ントもイネーブルリクエストを出さない場合や、複数の
エージェントが同時にイネーブルリクエストを出してい
る場合はデフォルトドライバ信号をドライブする。エー
ジェントは、信号をロウにドライブする場合は、前後１
クロックの間ハイにドライブしなければならない。信号
のアサートはドライブを初めてから１クロック以上経過
してからしか行えない。基本的に信号のリリースはネゲ
ートした次のクロックで行う。
【０１１０】なお、各信号名の後の“ Ｌ”はその信号
がローアクティブであることを示す。信号の記述のしか
たは、ほぼＢバス信号の記述に準ずる。説明は、システ
ム信号、アドレス及びデータ信号、インターフェース制
御信号、アービトレーション信号に分けて行う。また、
バスエージェントとは、バスに接続されるバスマスタや
バススレーブの総称である。
【０１１１】（システム信号）ｇＣｌｋ（Ｇ−Ｂｕｓ
Ｃｌｏｃｋ） … Ｇバス上のすべてのトランザクショ
ンについてタイミングを提供し、すべてのデバイスに対
して入力となる。
【０１１２】ｇＲｓｔ＿Ｌ（Ｇ−Ｂｕｓ Ｒｅｓｅｔ）
… Ｇバス上のすべてのデバイスをリセットする。す
べての内部レジスタはクリアーされ、すべての出力信号
はネゲートされる。
【０１１３】（アドレスおよびデータ信号）ｇＡｄｄｒ
［３１：７］，ＩｎＯｕｔ，（Ｇ−Ｂｕｓ Ａｄｄｒｅ
ｓｓ） ：Ｍａｓｔｅｒ＞Ｓｌａｖｅ … Ｇバス上の
データ転送はすべて１２８ｂｙｔｅ（１６ビート）単位
で行われるため、ｇＡｄｄｒ［３１］〜ｇＡｄｄｒ
［７］の２５ビットで４Ｇｂｙｔｅのアドレス空間をサ
ポートする。 ｄｒｉｖｅ：ｇＴｓ＿Ｌと同時にマスターがドライブ ａｓｓｅｒｔ：ドライブした次のクロック ｎｅｇａｔｅ：ｇＡａｃｋ＿Ｌのアサートを確認したク
ロック。
【０１１４】ｇ（Ｍａｓｔｅｎａｍｅ）ＡｄｄｒＯｅＲ
ｅｑ（Ｇ−Ｂｕｓ ＡｄｄｒｅｓｓＯｕｔＰｕｔ Ｅｎ
ａｂｌｅ Ｒｅｑｕｅｓｔ）：Ｍａｓｔｅｒ＞Ｄｅｆａ
ｕｌｔＤｒｉｖｅｒＬｏｇｉｃ … 双方向Ｇバスを実
現するための、デフォルトドライバロジックへの出力信
号。バスマスタがアドレスバスをドライブするための要
求信号。
【０１１５】ｇ（Ｍａｓｔｅｒｎａｍｅ）ＡｄｄｒＯｅ
＿Ｌ （Ｇ−Ｂｕｓ Ａｄｄｒｅｓｓ ＯｕｔＰｕｔ
Ｅｎａｂｌｅｔ）ＤｅｆａｕｌｔＤｒｉｖｅＬｏｇｉｃ
＞Ｍａｓｔｅｒ … ｇ（Ｍａｓｔｅｒｎａｍｅ）Ａｄ
ｄｒＯｅＲｅｑを出力したバスマスタに対し、デフォル
トドライバロジックがアドレスバスのドライブを許可す
ることを示す信号。
【０１１６】ｇＤａｔａ［６３：０］，ＩｎＯｕｔ，
（Ｇ−Ｂｕｓ Ｄａｔａ） ：ＤａｔａＤｒｉｖｅｒ＞
ＤａｔａＲｅｃｅｉｖｅｒ… ６４ビットデータバス
で、ライト時はマスタがドライブ、リード時はスレーブ
がドライブ。
【０１１７】［ライト］ ｄｒｉｖｅ：ｇＴｓ＿Ｌと同時にマスタがドライブ。た
だし、ｇＳｌｖＢｓｙ＿Ｌがアサートされている時はネ
ゲートされるまで待ってドライブ。 ａｓｓｅｒｔ：ドライブした次のクロック。 ｃｈａｎｇｅ：ｇＡａｃｋ＿Ｌのアサートを確認したク
ロック、その後は毎クロック。 ｎｅｇａｔｅ：転送終了時、またはｇＴｒＳｔｐ＿Ｌに
よる転送停止要求を確認した場合は、ｇＡａｃｋ＿Ｌの
アサートを確認したクロック。
【０１１８】［リード］ ｄｒｉｖｅ：ｇＡａｃｋ＿Ｌと同時にスレーブがドライ
ブ。 ａｓｓｅｒｔ：スレーブがＲｅａｄｙであればドライブ
した次のクロックで、ＲｅａｄｙでなければＲｅａｄｙ
になるまで待ってアサートされる。 ｃｈａｎｇｅ：ｇＡａｃｋ＿Ｌのアサートを確認したク
ロック、その後は毎クロック。リードの場合はアサート
したクロックから毎クロック。 ｎｅｇａｔｅ：転送終了時。 ｒｅｌｅａｓｅ：ネゲートの１クロック後、またはｇＴ
ｒＳｔｐ＿Ｌによる転送停止要求を確認したクロック。
【０１１９】ｇ（ＤａｔａＤｒｉｖｅｒｎａｍｅ）Ｄａ
ｔａＯｅＲｅｑ（Ｇ−Ｂｕｓ Ｄａｔａ ＯｕｔＰｕｔ
Ｅｎａｂｌｅ Ｒｅｑｕｅｓｔ）：ＤａｔａＤｒｉｖ
ｅｒ＞ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ … デ
ータドライバがデータバスをドライブするための要求信
号。
【０１２０】ｇ（ＤａｔａＤｒｉｖｅｒｎａｍｅ）Ｄａ
ｔａＯｅ＿Ｌ （Ｇ−Ｂｕｓ Ｄａｔａ ＯｕｔＰｕｔ
Ｅｎａｂｌｅｔ）ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇ
ｉｃ＞ＤａｔａＤｒｉｖｅｒ … ｇ（ＤａｔａＤｒｉ
ｖｅｒｎａｍｅ）ＤａｔａＯｅＲｅｑを出力したデータ
ドライバに対し、デフォルトドライバロジックがデータ
バスのドライブを許可することを示す信号。
【０１２１】（インターフェース制御信号）ｇＴｓ＿Ｌ
（ＩｎＯｕｔ Ｇ−Ｂｕｓ Ｔｒａｎｓａｃｔｉｏｎ
Ｓａｒｔ）：Ｍａｓｔｅｒ＞Ｓｌａｖｅ … マスター
により１クロックの間Ｌｏｗにアサートされ、転送の開
始（アドレスフェーズ）をあらわす。マスターはｇＴｓ
＿Ｌと共に、ｇＡｄｄｒ，ｇＲｄＮｏｔＷｒ，ｇＢｓｔ
Ｃｎｔをドライブし、転送の種類、データ量を明確にす
る。マスタは、ライトの場合ここで明確にした転送デー
タ量をウエイトなしで出せることを保証しなければなら
ない。また、リードの場合は明確にした転送データ量を
ウェイトなしで受けることを保証しなければならない。
スレーブは途中でデータ転送ができなくなった場合はｇ
ＢｓＳｔｅｐ＿Ｌにより、次の１６ビートの転送をキャ
ンセルすることがある。ただし、１６ビートの途中でキ
ャンセルすることはない。 ｄｒｉｖｅ：ｇＧｎｔ＿Ｌのアサートを確認したクロッ
クでドライブ。 ａｓｓｅｒｔ：ドライブした次のクロック。 ｎｅｇａｔｅ：１クロックアサート後にネゲートされ
る。
【０１２２】ｇ（Ｍａｓｔｅｒｎａｍｅ）ＴｓＯｅＲｅ
ｑ （Ｇ−Ｂｕｓ Ｔｒａｎｓａｃｔｉｏｎ Ｓｔａｒ
ｔ ＯｕｔＰｕｔ ＥｎａｂｌｅＲｅｑｕｅｓｔ） ：
Ｍａｓｔｅｒ＞ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ
… バスマスタがｇＴｓ Ｌをドライブするための要求
信号。
【０１２３】ｇ（Ｍａｓｔｅｒｎａｍｅ）ＴｓＯｅ＿Ｌ
（Ｇ−Ｂｕｓ Ｔｒａｎｓａｃｔｉｏｎ Ｓｔａｒｔ
ＯｕｔＰｕｔ Ｅｎａｂｌｅｔ）：ＤｅｆａｕｌｔＤ
ｒｉｖｅｒＬｏｇｉｃ＞Ｍａｓｔｅｒ … ｇ（Ｍａｓ
ｔｅｒｎａｍｅ）ＴｓＯｅＲｅｑを出力したバスマスタ
に対し、デフォルトドライバクロックがｇＴｓ＿Ｌのド
ライブを許可することを示す信号。
【０１２４】ｇＡａｃｋ＿Ｌ，ＩｎＯｕｔ，（Ｇ−Ｂｕ
ｓ Ａｄｄｒｅｓｓ Ａｃｋｎｏｗｌｅｄｇｅ）：Ｓｌ
ａｖｅ＞Ｍａｓｔｅｒ … スレーブにより１クロック
の間Ｌｏｗにドライブされる。該当するスレーブが、転
送を認識し、バスが空いていることを確認して、データ
転送がスタートできることをマスターに知らせる。ライ
トの場合、スレーブはマスタから要求された転送データ
量をウェイトなしで受けることを保証しなければならな
い。またリードの場合は、要求された転送データ量をウ
ェイトなしで出せることを保証しなければならない。万
が一、途中でデータ転送ができなくなった場合は、ｇＢ
ｓｔＳｔｐ＿Ｌにより、次の１６ビートの転送をキャン
セルすることができる。ただし、１６ビートの途中でキ
ャンセルすることはできない。 ｄｒｉｖｅ：アドレスデコードビット時、ｇＴｓ＿Ｌの
アサートを確認したクロックでドライブが開始される。
ただし、ｇＳｌｖＢｓｙ＿Ｌがアサートされている時は
ネゲートされるまで待ってドライブされる。また、デー
タバス使用中のため、まだドライブされていなかった場
合は、ｇＴｒＳｔｐ＿Ｌによる転送停止要求を確認した
クロックでドライブ開始される。 ａｓｓｅｒｔ：スレーブがＲｅａｄｙであればドライブ
した次のクロックで、ＲｅａｄｙでなければＲｅａｄｙ
になるまで待ってアサートされる。ｇＴｒＳｔｐ＿Ｌに
よる転送停止に対する応答のときには、ドライブした次
のクロックでアサートされる。 ｎｅｇａｔｅ：ドライブ後にｇＴｒＳｔｐ＿Ｌがアサー
トされた場合は、ｇＴｒＳｔｐ＿Ｌを確認したクロック
でアサートされる。また、１クロックアサート後にネゲ
ートされる。
【０１２５】ｇ（Ｓｌａｖｅｎａｍｅ）ＡａｃｋＯｅＲ
ｅｑ（Ｇ−Ｂｕｓ ＡｄｄｒｅｓｓＡｃｋｎｏｗｌｅｄ
ｇｅ ＯｕｔＰｕｔ ＥｎａｂｌｅＲｅｑｕｅｓｔ）
：Ｓｌａｖｅ＞ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉ
ｃ … スレーブがｇＡａｃｋ＿Ｌをドライブするため
の要求信号。
【０１２６】ｇ（Ｓｌａｖｅｎａｍｅ）ＡａｃｋＯｅ＿
Ｌ（Ｇ−Ｂｕｓ ＡｄｄｒｅｓｓＡｃｋｎｏｗｌｅｄｇ
ｅ ＯｕｔＰｕｔ Ｅｎａｂｌｅｔ）：Ｄｅｆａｕｌｔ
ＤｒｉｖｅｒＬｏｇｉｃ＞Ｓｌａｖｅ … ｇ（Ｓｌａ
ｖｅｎａｍｅ）ＡａｃｋＯｅＲｅｑを出力したスレーブ
に対し、デフォルトドライバロジックがｇＡａｃｋ＿Ｌ
のドライブを許可することを示す信号。
【０１２７】ｇＳｌｖＢｓｙ＿Ｌ，ＩｎＯｕｔ， （Ｇ
−Ｂｕｓ Ｓｌａｖｅ Ｂｕｓｙ）：Ｓｌａｖｅ＞Ｍａ
ｓｔｅｒ … スレーブがドライブし、データバスでデ
ータを転送中であることをあらわす。 ｄｒｉｖｅ：アドレスデコードヒット時、ｇＴｓ＿Ｌの
アサートを確認したクロックでドライブ開始。ただし、
ｇＳｌｖＢｓｙ＿Ｌがアサートされている時はネゲート
されるまで待ってドライブ。 ａｓｓｅｒｔ：スレーブがＲｅａｄｙであればドライブ
した次のクロックで、ＲｅａｄｙでなければＲｅａｄｙ
になるまで待ってアサート。 ｎｅｇａｔｅ：転送終了時にネゲート。 ｒｅｌｅａｓｅ：ネゲートの１クロック後、またはｇＴ
ｒＳｔｐ＿Ｌによる転送停止要求を確認したクロック。
【０１２８】ｇ（Ｓｌａｖｅｎａｍｅ）ＳｌｖＢｓｙＯ
ｅＲｅｑ（Ｇ−Ｂｕｓ ＳｌａｖｅＢｕｓｙ ＯｕｔＰ
ｕｔ Ｅｎａｂｌｅ Ｒｅｑｕｅｓｔ）：Ｓｌａｖｅ＞
ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ … スレーブ
がｇＳｌｖＢｓｙ＿Ｌをドライブするための要求信号 ｇ（Ｓｌａｖｅｎａｍｅ）ＳｌｖＢｓｙＯｅ＿Ｌ （Ｇ
−Ｂｕｓ ＳｌａｖｅＢｕｓｙ ＯｕｔＰｕｔ Ｅｎａ
ｂｌｅ）ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ＞Ｓｌ
ａｖｅ … ｇ（Ｓｌａｖｅｎａｍｅ）ＳｌｖＢｓｙＯ
ｅＲｅｑを出力したスレーブに対し、デフォルトドライ
バロジックがｇＳｌｖＢｓｙ Ｌのドライブを許可する
ことを示す信号。
【０１２９】ｇＲｄＮｏｔＷｒ，ＩｎＯｕｔ， （Ｇ−
Ｂｕｓ Ｒｅａｄ（Ｈｉｇｈ）／Ｗｒｉｔｅ（Ｌｏ
ｗ）） ：Ｍａｓｔｅｒ＞Ｓｌａｖｅ …マスターによ
りドライブされ、ＨｉｇｈでＲＥＡＤ、ＬＯＷでＷＲＩ
ＴＥをあらわす。ドライブする期間はＧＡと同じであ
る。 ｄｅｒｉｖｅ：ｇＴｓ＿Ｌと同時にマスターがドライ
ブ。 ａｓｓｅｒｔ：ドライブした次のクロック。 ｎｅｇａｔｅ：ｇＡａｃｋ＿Ｌのアサートを確認したク
ロック。
【０１３０】ｇ（Ｍａｓｔｅｒｎａｍｅ）ＲｄＮｏｔＷ
ｒＯｅＲｅｑ （Ｇ−Ｂｕｓ Ｒｅａｄ／Ｗｒｉｔｅ
ＯｕｔＰｕｔ ＥｎａｂｌｅＲｅｑｕｅｓ）：Ｍａｓｔ
ｅｒ＞ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ … バ
スマスタがｇＲｄＮｏｔＷｒをドライブするための要求
信号。
【０１３１】ｇ（Ｍａｓｔｅｒｎａｍｅ）ＲｄＮｏｔＷ
ｒＯｅ＿Ｌ （Ｇ−Ｂｕｓ Ｒｅａｄ／Ｗｒｉｔｅ Ｏ
ｕｔＰｕｔ Ｅｎａｂｌｅｔ）：ＤｅｆａｕｌｔＤｒｉ
ｖｅｒＬｏｇｉｃ＞Ｍａｓｔｅｒ … ｇ（Ｍａｓｔｅ
ｒｎａｍｅ）ＲｄＮｏｔＷｒＯｅＲｅｑを出力したバス
マスタに対し、デフォルトドライバロジックがｇＲｄＮ
ｏｔＷｒのドライブを許可することを示す信号。
【０１３２】ｇＢｓｔＣｎｔ［１：０］，ＩｎＯｕｔ，
（Ｇ−Ｂｕｓ Ｂｕｒｓｔ Ｃｏｕｎｔｅｒ） ：Ｍａ
ｓｔｅｒ＞Ｓｌａｖｅ … マスターによりドライブさ
れ、連続して行うバースト転送の数（１〜４）をあらわ
す。信号の値とバースト転送するバイト数との対応は表
６のようになる。 ｄｅｒｉｖｅ：ｇＴｓ＿Ｌと同時にマスターがドライ
ブ。 ａｓｓｅｒｔ：ドライブした次のクロック。 ｎｅｇａｔｅ：ｇＡａｃｋ＿Ｌのアサートを確認したク
ロック。
【０１３３】
【表６】
【０１３４】ｇ（Ｍａｓｔｅｒｎａｍｅ）ＢｓｔＣｎｔ
ＯｅＲｅｑ （Ｇ−Ｂｕｓ Ｂｕｒｓｔ Ｃｏｕｎｔｅ
ｒ ＯｕｔＰｕｔ ＥｎａｂｌｅＲｅｑｕｅｓｔ） ：
Ｍａｓｔｅｒ＞ＤｅｆａｕｌｔＤｒｉｖｅｒＬｏｇｉｃ
… バスマスタがｇＢｓｔＣｎｔをドライブするため
の要求信号。
【０１３５】ｇ（Ｍａｓｔｅｒｎａｍｅ）ＢｓｔＣｎｔ
Ｏｅ＿Ｌ （Ｇ−Ｂｕｓ Ｂｕｒｓｔ Ｃｏｕｎｔｅｒ
ＯｕｔＰｕｔ Ｅｎａｂｌｅｔ）：ＤｅｆａｕｌｔＤ
ｒｉｖｅｒＬｏｇｉｃ＞Ｍａｓｔｅｒ … ｇ（Ｍａｓ
ｔｅｒｎａｍｅ）ＢｓｔＣｎｔＯｅＲｅｑを出力したバ
スマスタに対し、デフォルトドライバロジックがｇＢｓ
ｔＣｎｔのドライブを許可することを示す信号。
【０１３６】ｇＢｓｔＳｔｐ＿Ｌ，ＩｎＯｕｔ， （Ｇ
−Ｂｕｓ Ｂｕｒｓｔ Ｓｔｏｐ）：Ｓｌａｖｅ＞Ｍａ
ｓｔｅｒ … スレーブによりドライブされ、連続する
次のバースト転送を受付不可であることをあらわす。１
バースト（１６ビート）の転送の１５ビート目にアサー
トする。ストップしない場合にはドライブしない。 ｄｒｉｖｅ：１４ビート目。 ａｓｓｅｒｔ：１５ビート目。 ｎｅｇａｔｅ：１クロックアサート後 ｇ（Ｓｌａｖｅｎａｍｅ）ＢｓｔＳｔｐＯｅＲｅｑ（Ｇ
−Ｂｕｓ ＢｕｒｓｔＳｔｏｐ ＯｕｔＰｕｔ Ｅｎａ
ｂｌｅ Ｒｅｑｕｅｓｔ）：Ｓｌａｖｅ＞Ｄｅｆａｕｌ
ｔＤｒｉｖｅｒＬｏｇｉｃ … スレーブがｇＢｓｔＳ
ｔｐ＿Ｌ上をドライブするための要求信号。
【０１３７】ｇ（Ｓｌａｖｅｎａｍｅ）ＢｓｔＳｔｐＯ
ｅ＿Ｌ （Ｇ−Ｂｕｓ ＢｕｒｓｔＳｔｏｐ ＯｕｔＰ
ｕｔ Ｅｎａｂｌｅｔ）：ＤｅｆａｕｌｔＤｒｉｖｅｒ
ｌｏｇｉｃ＞Ｓｌａｖｅ … ｇ（Ｓｌａｖｅｎａｍ
ｅ）ＢｓｔＳｔｐＯｅＲｅｑを出力したスレーブに対
し、デフォルトドライバロジックがｇＢｓｔＳｔｐ＿Ｌ
のドライブを許可することを示す信号。
【０１３８】（アービトレーション信号） ｇ（Ｍａｓｔｅｒｎａｍｅ）Ｒｅｑ＿Ｌ，Ｏｕｔ，
（Ｇ−Ｂｕｓ Ｒｅｑｕｅｓｔ） ：Ｍａｓｔｅｒ＞Ａ
ｒｂｉｔｅｒ … マスターによりドライブされ、アー
ビタに対してバスを要求する。各マスターデバイスごと
に専用のｇＲｅｑ＿Ｌを持つ。 ａｓｓｅｒｔ：データ転送が必要なマスターがアサート ｎｅｇａｔｅ：ｇＧｎｔ＿Ｌを受ければネゲート ｇ（Ｍａｓｔｅｒｎａｍｅ）Ｇｎｔ＿Ｌ，Ｉｎ， （Ｇ
−Ｂｕｓ ＧＮＴ）：Ａｒｂｉｔｅｒ＞Ｍａｓｔｅｒ
… アービタによりドライブされ、バス要求に対して次
のバス権を与える。各マスタデバイスごとに専用のｇＧ
ｎｔ＿Ｌを持つ。プライオリティーの高いバスマスタか
ら順にバス権を与える。同じプライオリティーのマスタ
に対しては、バス要求のあった順番にバス権を与える。 ａｓｓｅｒｔ：他のマスターにｇＧｎｔ＿Ｌを与えてい
ない時、または次のクロックで他のマスタに与えていた
ｇＧｎｔ＿Ｌをネゲートする時に、アービトレーション
によって選ばれたマスタに対してアサートする。 ｎｅｇａｔｅ：ｇＡａｃｋ＿Ｌのアサートを確認したク
ロック ｇＴｒＳｔｐ＿Ｌ，Ｉｎ， （Ｇ−Ｂｕｓ Ｔｒａｎｓ
ｕａｃｔｉｏｎ Ｓｔｏｐ） ：Ａｒｂｉｔｅｒ＞Ｍａ
ｓｔｅｒ，Ｓｌａｖｅ… アービタによりドライブさ
れ、ｇＧｎｔ＿Ｌによりすでにアドレスフェーズを開始
されたトランザクションを中止する。ただ、すでにｇＡ
ａｃｋ＿Ｌによりデータフェーズを開始してしまったト
ランザクションについては中止できない。また、この信
号はｇＡａｃｋ＿Ｌによりマスクがかけられており、ｇ
Ａａｃｋ＿Ｌがアサートされた時には、たとえアサート
していてもネゲートされ出力される。 ａｓｓｅｒｔ：すでにアドレスフェーズを開始したトラ
ンザクションよりも高いプライオリティのマスタからバ
ス要求がきた時。 ｎｅｇａｔｅ：ｇＡａｃｋ＿Ｌのアサートを確認したク
ロック （Ｇバスライトサイクル）Ｇバスのライトサイクルは次
のようになる。 マスタがバス要求、ｇＲｅｑ＿Ｌアサート。 アービタが許可、ｇＧｎｔ＿Ｌアサート。ｇＲｅｑ＿
Ｌネゲート。 ｇＧｎｔ＿Ｌを受けて、マスタはｇＴｓ＿Ｌ，ｇＡｄ
ｄｒ，ｇＲｄＮｏｔＷｒ，ｇＢｓｔＣｎｔ，をドライ
ブ。ライト動作の場合、ｇＳｌｖＢｓｙ＿Ｌがアサート
されていなければ、同時にｇＤａｔａもドライブする。
ｇＳｌｖＢｓｙ＿Ｌがドライブされていれば、ｇＳｌｖ
Ｂｓｙ＿Ｌがフリーになるのを待ってドライブする。 スレーブはｇＴｓ＿Ｌがアサートされている時にアド
レスをデコードし、ヒットすれば自分に対する転送であ
ることを認識する。この時ｇＳｌｖＢｓｙ＿Ｌが他のス
レーブによりアサートされていなければ、ｇＳｌｖＢｓ
ｙ＿ＬとｇＡａｃｋ＿Ｌのドライブを始める。また、リ
ードの場合はｇＤａｔａもドライブする。ｇＳｌｖＢｓ
ｙ＿Ｌが他のスレーブによりアサートされていれば、デ
ータバスは使用中であるということなので、ネゲートさ
れるまで待ってドライブを始める。ｇＳｌｖＢｓｙ＿
Ｌ，ｇＡａｃｋ＿Ｌ，（ｇＤａｔａ）のドライブ開始
後、スレーブがデータ転送の準備ができれば、それぞれ
の信号をアサートし、データ転送を開始する。 ｇＡａｃｋ＿Ｌがアサートされた時点でアドレスフェ
ーズは終了し、マスタはｇＡｄｄｒ，ｇＲｄＮｏｔＷ
ｒ，ｇＢｓｔＣｎｔをネゲートする。また、その時点か
らマスタはライトデータを毎クロック切り替え、ｇＢｓ
ｔＣｎｔで指定されたデータ量だけ転送を行う。マスタ
とスレーブは、それぞれ自分でクロックをカウントし
て、データ転送の終了を知らなければならない。
【０１３９】スレーブは転送の途中でマスタから要求さ
れたデータ転送量を転送できなくなった場合は、ｂＳｔ
Ｓｔｐ＿Ｌを１５ビート目でアサートすることで、次の
１６ビートの転送をキャンセルすることがただし、１６
ビートの途中でキャンセルすることはできない。
【０１４０】マスタおよびスレーブは、ｇＢｓｔＳｔｐ
＿Ｌがアサートされれば、次のクロックでデータの転送
を終了させなければならない。
【０１４１】＜キャッシュインバリデーションユニット
（ＣＩＵ）＞キャッシュインバリデーションユニット
（以下ＣＩＵ）２００５は、Ｂバスからメモリへのライ
トトランザクションを監視し、これが起こった場合は、
メモリへの書込が終了する前に、ＣＰＵシェルのキャッ
シュインバリデーションインターフェースを用い、ＣＰ
Ｕシェルに内蔵されたキャッシュの無効化を行う。
【０１４２】ＣＰＵシェルは、次の３種類の信号を使用
する。 ・ＳｎｏｏｐＡＤＤＲ［３１：５］（Ｃａｃｈｅ Ｉｎ
ｖａｌｉｄａｔｉｏｎＡｄｄｒｅｓｓ） ・ＤＣＩＮＶ（Ｄｃａｃｈｅ（データキャッシュ）Ｉｎ
ｖａｌｉｄａｔｉｏｎＳｔｒｏｂｅ） ・ＩＣＩＮＶ（Ｉｃａｃｈｅ（インストラクションキャ
ッシュ）Ｉｎｖａｌｉｄａｔｉｏｎ Ｓｔｒｏｂｅ） キャッシュの無効化は最大３クロックで行われる、Ｂバ
スからメモリへのライトは３クロックで終了することは
ないので、キャッシュインバリデーションユニット２０
０５は、ＣＰＵシェル４０１から出力されるＳｔｏｐ＿
Ｌ信号を用いて無効化終了のハンドシェイクを行うこと
はしない。但し、将来の変更に備え、Ｂバス上にはｂＳ
ｎｏｏｐＷａｉｔをＳｔｏｐ＿Ｌと同一サイクルだけド
ライブする。
【０１４３】なお、現在のインプリメンテーションで
は、Ｂバスからのライトが起こった場合は、安全のため
にＩｃａｃｈｅもインバリデーションしている、もし、
ＯＳでセルフモディファイングコードを禁止し、インス
トラクションとして使われる可能性のあるデータのロー
ディング時に、意図的にインストラクションキャッシュ
のインバリデーションを行うなら、Ｉｃａｃｈｅのイン
バリデーションはいらない。この場合は若干のパフォー
マンスアップが望める。
【０１４４】＜メモリマップ＞図２３及び図２４にメモ
リマップを示す。図２３は、左から順に、仮想メモリマ
ップ、物理メモリマップ、Ｇバスのアドレス空間でのメ
モリマップ、Ｂバスのアドレス空間でのメモリマップで
ある。また、図２４は、レジスタ等を含む図２３におけ
る斜線部の５１２メガバイトを示すマップである。
【０１４５】プロセッサコアのメモリモデルはＲ３００
０をベースにしている。プロセッサコアの物理アドレス
空間は３２ビットアドレッシングにより４Ｇバイトあ
る。仮想空間も同様に３２ビットアドレッシングを行な
う。ユーザープロセスの最大サイズは２Ｇバイトであ
る。アドレスマッピングはカーネルモードとユーザーモ
ードで異なる。図はＭＭＵを使用しない場合のメモリマ
ップである。
【０１４６】（ユーザーモード仮想アドレッシング）ユ
ーザーモードの仮想アドレッシングでは２Ｇバイトのユ
ーザ仮想アドレス空間（ｋｕｓｅｇ）が有効となる。こ
のユーザーセグメントのアドレスは０ｘ０００００００
０から始まり、すべての有効なアクセスは０にクリアさ
れたｍｓｂを持つ。ユーザーモードにおいてｍｓｂをセ
ットしたアドレスの参照はアドレスエラー例外処理を引
き起こす。ＴＬＢはｋｕｓｅｇへのすべての参照をユー
ザーモードとカーネルモードで同様にマッピングする。
また、キャッシャブルである。ｋｕｓｅｇは通常ユーザ
ーコードやデータを保持するために使用される。
【０１４７】（カーネルモード仮想アドレッシング）カ
ーネルモードの仮想アドレス空間には４つのアドレスセ
グメントを持っている。 ・ｋｕｓｅｇ 仮想アドレスの０ｘ００００００００か
ら２Ｇバイト。ページと単位としたキャッシングとマッ
ピングが可能。このセグメントはカーネルメモリアクセ
スとユーザーメモリアクセスでオーバーラップしてい
る。 ・ｋｓｅｇ０ 仮想アドレスの０ｘ８０００００００か
ら５１２Ｍバイト。物理メモリの最初の５１２Ｍバイト
にダイレクトにマップされる。参照はキャッシュされる
が、アドレス変換にはＴＬＢは使われない。ｋｓｅｇ０
は通常カーネルの実行コードやカーネルデータのために
使用される。 ・ｋｓｅｇ１ 仮想アドレスの０ｘＡ０００００００か
ら５１２Ｍバイト。物理メモリの最初の５１２Ｍバイト
にダイレタトにマップされる。参照はキャッシュされ
ず、アドレス変換にはＴＬＢは使われない。ｋｓｅｇ１
は通常ＯＳによって、Ｉ／Ｏレジスタ、ＲＯＭコード、
ディスクバッファのために使用される。 ・ｋｓｅｇ２ 仮想アドレスの０ｘＣ０００００００か
ら１Ｇバイト。ｋｕｓｅｇと同様、ＴＬＢにより仮想ア
ドレスから物理アドレスにマップされる。キャッシング
は自由。ＯＳは通常ｋｓｅｇ２をスタックやコンテキス
トスイッチによるリマップが必要なプロセス毎のデータ
のために使用する。
【０１４８】（仮想アドレスメモリマップ（図２３
（ａ），図２４（ａ）））仮想アドレス空間は４Ｇバイ
トあり、システム上のすべてのメモリ、Ｉ／Ｏがアクセ
ス可能である。ｋｕｓｅｇにはＳＹＳＴＥＭ ＭＥＭＯ
ＲＹ（１ＧＢ）が存在する。
【０１４９】ｋｓｅｇ０には内蔵ＲＡＭ（１６ＭＢ）が
存在する。これは、例外処理のベクタをプログラミング
したい場合にインプリメントし、例外ベクタベースアド
レスを０ｘ８０００００００に設定する。このアドレス
は物理アドレス空間の０ｘ００００００００にマッピン
グされる。
【０１５０】ｋｓｅｇ１にはＲＯＭ，Ｉ／Ｏ，レジスタ
が存在し、ブートＲＯＭ（１６ＭＢ），ＳＢＢ内部レジ
スタとＭＣ内部レジスタ（１６ＭＢ），ＩＯＢｕｓＩ／
Ｏ１（１６ＭＢ：Ｇバスアービタ内部レジスタ、Ｂバス
アービタ内部レジスタ、ＰＭＵ内部レジスタなどのプリ
ミティブなＢバスレジスタ），ＩＯＢｕｓＩ／Ｏ２（１
６ＭＢ），ＩＯＢｕｓＭＥＭ（１６ＭＢ），ＧｂｕｓＭ
ＥＭ（３２ＭＢ），ＦＯＮＴ ＲＯＭ（２４０ＭＢ）、
ＦＯＮＴ ＲＯＭｏｒＲＡＭ（１６ＭＢ）が含まれる。
【０１５１】ｋｓｅｇ２にはＰＣＩ Ｉ／Ｏ（５１２Ｍ
Ｂ），ＰＣＩ ＭＥＭ（５１２ＭＢ）が存在する。
【０１５２】ｋｓｅｇ０，ｋｓｅｇ１はどちらも物理ア
ドレス空間の最初の５１２Ｍバイトにマッピングされる
ため、ｋｓｅｇ０，ｋｓｅｇ１とｋｕｓｅｇの最初の５
１２Ｍバイトはすべて同じ物理アドレス空間を参照して
いることになる。
【０１５３】（物理アドレスメモリマップ（図２３
（ｂ），図２４（ｂ）））物理アドレス空間も仮想アド
レス空間と同様４Ｇバイトあり、システム上のすべての
メモリ、Ｉ／Ｏがアクセス可能である。
【０１５４】ＰＣＩ Ｉ／Ｏ，ＰＣＩ ＭＥＭ，ＳＹＳ
ＴＥＭ ＭＥＭＯＲＹについては仮想アドレスメモリマ
ップと同一である。
【０１５５】ｋｓｅｇ１，ｋｓｅｇ２はどちらも物理ア
ドレス空間の最初の５１２Ｍバイトにマッピングされる
ので、ＲＯＭ，Ｉ／Ｏ，Ｒｅｇは０ｘ００００００００
からの空間に存在している。
【０１５６】（Ｇバスメモリマップ（図２３（ｃ），図
２４（ｃ）））Ｇバスアドレス空間は４Ｇバイトあり、
ＳＹＳＴＥＭ ＭＥＭＯＲＹ，ＧＢｕｓＭＥＭ，ＦＯＮ
Ｔのみがアクセス可能である。
【０１５７】（Ｂバスメモリマップ（図２３（ｄ），図
２４（ｄ）））Ｂバスアドレス空間は４Ｇバイトあり、
ＰＣＩ Ｉ／Ｏ，ＰＣＩ ＭＥＭ，ＳＹＳＴＥＭＭＥＭ
ＯＲＹ，ＩＯＢｕｓＩ／Ｏ２，ＩＯＢｕｓＭＥＭ，ＦＯ
ＮＴのみがアクセス可能である。
【０１５８】ＩＯＢｕｓＩ／Ｏ１はプリミティブなレジ
スタのため、０ｘ１Ｃ００００００から０ｘ２００００
０００までの空間はＰＣＩからプロテクトがかけられて
おり、ＰＣＩからアクセスできない。
【０１５９】＜アドレススイッチ＞アドレススイッチ２
００３は、ＳＣバス，Ｇバス，Ｂバス，ＭＣバス間のデ
ータ転送を行なうために、マスターとなるバスからスレ
ーブとなるバスへ、ＳＢＢ４０２を経由してアドレス信
号を送るためのものである。ＳＢＢ４０２を経由する転
送において、マスターとなり得るバスは、ＳＣバス，Ｇ
バス，Ｂバスであり、スレーブとなり得るバスはＢバ
ス，ＭＣバスである。ＭＣバスに対してはＳＣバス，Ｇ
バス，Ｂバス，のいずれかがマスターとなり、Ｂバスへ
はＳＣバスのみがマスターとなってアドレス信号を送
る。
【０１６０】また、ＳＣバス−Ｂバス間の転送と、Ｇバ
ス−ＭＣバス間の転送は同時に行なうことができる。
【０１６１】図２５に、アドレススイッチ２００３のブ
ロック図を示す。スイッチシーケンサ２００３ａによ
り、スイッチ２００３ｂを切り替えてスレーブをＢバス
とＭＣバスとで切り換え、スイッチ２００３ｃを切り替
えてマスタをＳＣバス，Ｇバス，Ｂバスで切り換える。
この構成により、ＭＣバスに対してはＳＣバス，Ｇバ
ス，Ｂバス，のいずれかがマスターとなり、Ｂバスへは
ＳＣバスのみがマスターとなり、また、ＳＣバス−Ｂバ
ス間の転送と、Ｇバス−ＭＣバス間の転送は同時に行な
うことができる。
【０１６２】＜データスイッチ＞データスイッチはＳＣ
バス，Ｇバス，Ｂバス，ＭＣバス間のデータ転送を行な
う際に，ＳＢＢ内でデータの流れを切り替えるものであ
る。ライト時はマスターからスレーブ、リード時はスレ
ーブからマスターへデータが送られる。
【０１６３】図２６にデータスイッチ２００４のブロッ
ク図を示す。この構成において、セレクタＡ−１〜Ａ−
３及びＢ−１，Ｂ−２を表７のように切り替えること
で、ＳＣバス，Ｇバス，Ｂバスのいずれかをマスタと
し、Ｂバス，ＭＣバスのいずれかをスレーブとして、書
き込みあるいは読み出しを行うように制御できる。
【０１６４】
【表７】
【０１６５】＜アービトレーション＞ＳＢＢ４０２内の
スイッチシーケンサ２００３ａは、各スイッチを切り替
えるにあたって、ＳＢＢ外部からの以下の３種類の接続
要求間のアービトレーションを行う。 １．ＣＰＵ ２．Ｇバスバスマスタ ３．Ｂバスバスマスタ このアービトレーションは、現在のバススイッチ接続状
況、及び、あらかじめ設定された優先順位により決定さ
れ、その結果アドレススイッチ、データスイッチの接続
が切り替えられる。
【０１６６】＜タイミングダイアグラム＞図２７〜図３
２にタイミング図を示す。図２７はＧバスからの書き込
み／読み出しサイクルのタイミング図、図２８はＧバス
のバースト停止サイクルのタイミング図、図２９〜図３
２は、Ｇバスのトランザクション停止サイクルのタイミ
ング図である。
【０１６７】２．６．ＰＣＩバスインターフェース 図３３は、ＰＣＩバスインターフェース４１６のブロッ
ク図である。
【０１６８】ＰＣＩバスインターフェース４１６は、Ｄ
ｏＥｎｇｉｎｅ内部汎用ＩＯバスであるＢバスと、チッ
プ外部ＩＯバスであるＰＣＩバスの間をインターフェー
スするブロックである。入力ピン設定により、リセット
時にＰＣＩバスコンフィギュレーション発行可能な、ホ
ストブリッジ構成と、ＰＣＩバスコンフィギュレーショ
ンは発行しないターゲット構成とを切り替えることがで
きる。
【０１６９】ＢバスインターフェースのマスタＤＭＡコ
ントローラ３３０１は、ＰＣＩバスシグナルインターフ
ェース３３０２を介してＰＣＩバスマスタからＤｏＥｎ
ｇｉｎｅ内部のリソースにアクセス要求があった場合
に、Ｂバスマスタとしてこのアクセス要求をＢバス内部
にブリッジする。
【０１７０】更に、このマスタＤＭＡコントローラ３３
０１は、ＰＣＩバス上でマッピングされるメモリからＤ
ｏＥｎｇｉｎｅＭｅｍｏｒｙへのＤＭＡ転送を行う事が
出来る。この際、プログラマが意図したＢバスＤＭＡ
と、ＧバスＤＭＡのアクセスの順番を守って動作させる
ために、転送先アドレス（ｂＰｃｉＡｄｄｒ［３１：
０］）と、ＰＣＩマスターコントローラ３３０１のＩＤ
信号（ｂＰｃｉＩＤ）を、Ｂバスとアービトレーション
シーケンサに対して、バスリクエストと同時に発行す
る。
【０１７１】マスタＤＭＡコントローラ３３０１はバス
グラント（ｂＰｃｉＢＧｎｔ＿Ｌ）を受け取り、バスを
使用しデータ転送が終了した時点で、ＩＤ信号（ｂＰｃ
ｉＩＤ）のアサートを取りやめる。
【０１７２】なお、ＰＣＩバスは、３３ＭＨｚ，３２ビ
ット，ＰＣＩ２．１準拠とする。
【０１７３】２．７．Ｇバスアービタ 図３４は、Ｇバスアービタ（ＧＢＡ）４０６のブロック
図である。
【０１７４】Ｇバスのアービトレーションは、中央アー
ビトレーション方式であり、各バスマスタに対して専用
のリクエスト信号（ｇ（ｍａｓｔｅｒｎａｍｅ）Ｒｅｑ
＿Ｌ）とグラント信号（ｇ（ｍａｓｔｅｒｎａｍｅ）Ｇ
ｎｔ＿Ｌ）を持つ。図３４は、ｍａｓｔｅｒｎａｍｅは
Ｍ１〜Ｍ４となっている。Ｂｕｓアービタ４０６は、Ｇ
バス上のバスマスタを４つまでサポートしており、以下
のような特徴を持つ。 ・アービタ内部のレジスタ３４０１ａの設定によりアー
ビタをプログラミングすることが出来る。レジスタ設定
はＢバスより行なう。 ・すべてのバスマスタを同じ優先権として、公平にバス
権を与える公平アービトレーションモードと、いずれか
ひとつのバスマスタの優先権を上げ、優先的にバスを使
用させる優先アービトレーションモードがある。どのバ
スマスタに優先権を与えるかはレジスタ３４０１ｂの設
定により決定される。 ・優先バスマスタが連続してバスを使用することができ
る回数を設定することが可能。 ・すでにアドレスフェーズを開始したが、データフェー
ズをまだ開始していないトランザクションについて、そ
のトランザクションをストップするためのトランザクシ
ョンストップサイクルをサポート。 ・複数のバスマスタにおける順序処理のプログラミング
ができる（後述）。プログラムされた順序は、レジスタ
テーブル３４０１ａに格納される。 ・ＧバスマスタとＢバスマスタが同一メモリアドレスに
順次書き込みを発行した場合に、プログラマの意図した
アクセス順序を維持するための機構として、同期ユニッ
トからのマスタＩＤ信号、ストップ信号に基づき、特定
のマスタに対し、バス使用許可を与えることを保留する
機構を持つ。
【０１７５】なお、レジスタへのプログラミングは、Ｂ
バスを介してＣＰＵ４０１から行われる。
【０１７６】（アービトレーションシーケンサ）Ｇバス
アービタの中核となるアービトレーションシーケンサ３
４０２ａ，ｂは、１つの優先マスタとその他の４つの非
優先マスタの間で５つのマスタによるアービトレーショ
ンを行なう。４つのバスマスタからのリクエスト信号と
グラント信号を、リクエストディスパッチ回路３４０３
とグラントディスパッチ回路３４０４によって４つの非
優先マスタに割り付けることにより、公平アービトレー
ションモードが実現される。また、４つのバスマスタの
うちのひとつを、高優先アービトレーションシーケンサ
３４０２ａの優先マスタに割り付けることで、優先アー
ビトレーションモードとして動作する。これらの割り付
けは、レジスタ３４０１ａ，ｂの設定にしたがって行わ
れる。これにより、優先バスマスタは、他のマスタより
高い確率でバスの使用権を取得することが出来る。
【０１７７】さらに、バスの取得機会確率の調整に加
え、高優先シーケンサ３４０２ａに割り当てられたマス
タは、連続してバスを使用する事が出来、連続して使用
出来る回数をプログラマブルなレジスタにより可変する
事ができる。これは、バスの占有率を調整出来、ある特
定のマスタにより多くバスを使用させる様に出来ること
を意味する。
【０１７８】（公平アービトレーションモード）このモ
ードでは、すべてのバスマスタは同じ優先順位にあり、
バス権を与えられる機会は公平である。バスがフリーの
時は、一番最初にリクエストを出したバスマスタがバス
権を得ることができる。また、複数のバスマスタが同時
にリクエストを出した場合は、あらかじめ決められた順
序にしたがって順次バス権が与えられる（ラウンドロビ
ン方式）。例えば、Ｍ１からＭ４までのすべてのバスマ
スタが同じクロックでリクエストを出した場合は、Ｍ１
→Ｍ２→Ｍ３→Ｍ４といった順序でバス権が与えられ
る。Ｍ４のトランザクションの終了時に再びすべてのバ
スマスタがリクエストを出している場合は、Ｍ１→Ｍ２
→Ｍ３→Ｍ４→Ｍ１→Ｍ２…というように、同様の順序
でバス権を与えていく。一部のバスマスタがリクエスト
を出している場合は、Ｍ４からＭ１へラウンドラップす
るとして、最後にバスを使用したマスタにもっとも近い
大きい番号を持ったマスタへグラントを与える。
【０１７９】一度バス権が他のバスマスタに移ると、他
にリクエストを出しているすべてのバスマスタにバス権
を与えた後でないと再びバス権を得ることができない。
【０１８０】（優先アービトレーション）このモードで
は、ひとつのバスマスタ（レジスタ３４０１ｂに登録さ
れたバスマスタ）が他のバスマスタよりも高い優先権を
持つ優先バスマスタになり、他のバスマスタに比べ優先
的にバス権が与えられる。優先バスマスタ以外のバスマ
スタの優先順位はすべて同じである。
【０１８１】複数のバスマスタがリクエストを出してお
り、また優先バスマスタが連続したリタエストを行う場
合、優先バスマスタと他の非優先バスマスタは交互にバ
ス権を得る。
【０１８２】非優先バスマスタから他のバスマスタにバ
ス権が移ると、他にリクエストを出しているすべてのバ
スマスタにバス権を与えた後でないと、その非優先バス
マスタは再びバス権を得ることができない。
【０１８３】（トランザクション・ストップ・サイク
ル）優先アービトレーションモードにおいて、優先バス
マスタがリクエストを出した時、すでに他のバスマスタ
がアドレスフェーズを開始していても、データフェーズ
をまだ開始していなければ、そのトランザクションをス
トップし、優先バスマスタがバス権を得ることができ
る。ただし、その直前に優先バスマスタがバス権を持っ
ていた場合は、連続したバス権を得ることができる回数
を超えることはできない。
【０１８４】優先バスマスタのトランザクションが終了
した時、中止されたバスマスタがリクエストを出してい
れば、優先してバス権が与えられる。
【０１８５】（優先バスマスタの切り替え）優先バスマ
スタの切り替えを行なうには、レジスタ３４０１ｂを書
き換えればよい。優先バスマスタを選択するレジスタが
書き換えられると、その時に実行中のトランザクション
の終了を待って、優先バスマスタが切り替えられる。ア
ービタのステートはアイドル状態にもどり、その時点で
リクエストを出していたバスマスタは、その時同時にリ
クエストを出したものとして、あらためてアービトレー
ションが行われる。
【０１８６】優先バスマスタの切り替えには十分注意を
払う必要がある。優先させるべきバスマスタのＤＭＡが
終了しないうちに、異なったバスマスタに優先バスマス
タを切り替えてしまうと、最初の優先バスマスタのＤＭ
Ａの優先度が下がってしまう。もしも最初の優先バスマ
スタの優先度を下げたくないのであれば、ＤＭＡが終了
したのを確認してから優先バスマスタの切り替えを行な
う必要がある。
【０１８７】優先バスマスタ切り替えを、システムブー
ト時のみでなく、システム稼働中も動的に行う必要のあ
るソフトウェアでは、優先バスマスタの切り替えは、い
ったんＧバス上に新たなＤＭＡリクエストが発生しない
よう、すべてのバスマスタ及びＤＭＡコントローラに対
する設定を中止し、その後、Ｇバスアービタ４０６内の
レジスタに適切な値をセットし、さらに、Ｇバスアービ
タ４０６内のステータスレジスタをチェックし、バスマ
スタの優先権が切り替わったのを確認した上で新たなＧ
バス上へのアクセス及びＤＭＡの起動を行うべきであ
る。
【０１８８】優先バスマスタの動的切り替えは、オペレ
ーティングシステムの実時間保証、タスクの優先順位の
設定を変化もしくは違反させてしまう可能性があり、十
分な考慮の上行われなければならない。
【０１８９】（順序処理）図３５は、ＤｏＥｎｇｉｎｅ
４００内におけるＧバス４０４を中心とする、Ｇバス上
のバスマスタによるＤＭＡに係るブロック図である。
【０１９０】複数のバスマスタが順次に処理を行うこと
が必要な場合、例えば、メモリ３５０１上のデータに対
して、バスマスタ１により処理Ａを行った後、バスマス
タ２により処理Ｂを行い、その処理後のデータをバスマ
スタ４に送るといった一連の処理を考える。
【０１９１】この処理を行うソフトウェア、すなわちＣ
ＰＵ４０１により実行されるプログラムにより、Ｂバス
４０５を介して、バスアービタ４０６内のレジスタテー
ブル３４０１ａに、バスマスタがバスを使用する順序
と、バス権の付与の開始条件と、終了条件がセットされ
る。この例では、 バスマスタ ： 開始条件 ：終了条件 １．バスマスタ１：ｇＭ２ＢｕｆＥｍｐｔｙ：ｇＭ１ＢｕｆＲｅａｄｙ ２．バスマスタ２：ｇＭ１ＢｕｆＲｅａｄｙ：ｇＭ１ＢｕｆＥｍｐｔｙ ３．バスマスタ４：ｇＭ２ＢｕｆＲｅａｄｙ：ｇＭ２ＢｕｆＥｍｐｔｙ というようにセットする。すなわち、Ｇバスアービタ４
０６は、それぞれのバスマスタから、開始条件として設
定された信号を受けるとそのバスマスタにバス使用権を
与え、終了条件として設定された信号を受けるとバス使
用権を奪う。
【０１９２】ソフトウェアはそれぞれのバスマスタにＤ
ＭＡをセットする。それによって、それぞれのマスタは
Ｇバスアービタ４０４に対してリクエスト（ｇ（ｍａｓ
ｔｅｒｎａｍｅ）Ｒｅｑ＿Ｌ）を発行する。Ｇバスアー
ビタ４０４はレジスタテーブル３４０１ａに登録された
順序に従ってバスマスタ１にバス権を与える（ｇＭ１Ｇ
ｎｔ＿Ｌ）。バスマスタ１はメモリ３５０１からある単
位のデータをリードし、処理Ａを行って、バスマスタ１
内部のバッファにデータをライトする。バスマスタ１は
ひとつの単位の処理が終了し、バッファの準備ができた
ことをｇＭ１ＢｕｆＲｅａｄｙ信号によりアービタ４０
６に対して通知する。
【０１９３】アービタ４０６はそれを受け、レジスタテ
ーブル３４０１ａに登録された、バスマスタがバス権を
与える条件とバス権を奪う条件にしたがって、バス権を
バスマスタ１から奪いバスマスタ２に与える。バスマス
タ２はバスマスタ１のバッファのデータをリードし、処
理Ｂを行って、バスマスタ２内部のバッファにデータを
格納する。この間にバスマスタ１のバッファが空になる
とｇＭ１ＢｕｆＥｍｐｔｙがアサートされ、アービタ４
０６はバスマスタ２にバス権を与えていたのを取りやめ
る。バスマスタ２は処理Ｂを行って、バッファの準備が
できるとｇＭ２ＢｕｆＲｅａｄｙ信号により通知する。
【０１９４】アービタ４０６はそれを受け、レジスタ３
４０１ａの内容にしたがって、今度はバスマスタ４にバ
ス権を与える。バスマスタ４はバスマスタ２のバッファ
からデータをリードする。バスマスタ２のバッファが空
になると、ｇＭ２ＢｕｆＥｍｐｔｙによってアービタ４
０６に通知し、アービタ４０６はそれを受け、レジスタ
３４０１ａの内容に従って再びバスマスタ１にバス権を
与え、次のデータの処理を始める。
【０１９５】それぞれのバスマスタにセットされたＤＭ
Ａがすべて終了すると、それぞれのバスマスタはプロセ
ッサに割り込みによって通知する。ソフトウェアはすべ
てのバスマスタからの終了通知がそろったとき、一連の
処理が終了したことを知る。
【０１９６】以上説明した動作は完全順次モードでの動
作であり、順次処理に関わるバスマスタ以外のバスマス
タは、バスを使用することができない。この順次処理中
でも、順次処理に関係のないバスマスタがバスを使用す
ることを可能にするために優先順次モードが用意されて
いる。これらのモードの切り替えではアービタ４０６内
部のレジスタにプログラミングすることによって行な
う。優先順次モードでは、順次処理を行なうバスマスタ
は優先的にバスを使用できるが、順次処理に関わらない
バスマスタであればバスを使用することが許される。順
次処理を行なうバスマスタと関わらないバスマスタの間
のアービトレーションは、前述した優先アービトレーシ
ョンモードと同等である。当然、順次処理に係わるバス
マスタで、バス権を与えられる条件が満足されずに自分
の順番が回ってきていないバスマスタにはバス権は与え
られない。
【０１９７】（アクセス順序を維持するための機構）信
号ｓｔｏｐＳｐｃがアサートされた場合は、Ｇバスマス
タのひとつであるスキャナコントローラ／プリンタコン
トローラはアービトレーションの対象から除外され、た
とえリクエストをアサートしていてもバス使用権を与え
られることはない。アービトレーションはこのマスタを
除外したマスタ間で行われる。詳細な説明はＢバスアー
ビタの節で行なう。
【０１９８】＜タイミングダイアグラム＞図３６〜図３
９において、Ｇバスアービトレーションのタイミングを
説明する。図３６は、連続してバスを使用する回数が、
バスマスタ１〜４のすべてについて１に設定されている
場合の公平アービトレーションモード（フェアモード）
の例である。バスマスタ１による２回目の（タイミング
４から出されている）バス要求は、バス要求を出してい
る他のバスマスタがすべて１回ずつ処理されるまで待た
されている。
【０１９９】図３７は、連続してバスを使用する回数
が、バスマスタ１についてのみ２であり、他のバスマス
タは１に設定されている場合の公平アービトレーション
モードの例である。バスマスタ１が出している２回目の
（タイミング４から出されている）バス要求は１回目の
要求に続いて直ちに許可され、他のバスマスタはその処
理がすむまで待たされている。
【０２００】図３８は、連続してバスを使用する回数が
それぞれ１ずつであり、バスマスタ１が優先バスマスタ
と設定されている場合の優先アービトレーションモード
の例である。優先バスマスタと非優先バスマスタとは交
互にバス使用権が認められるために、バスマスタ１の２
回目のバス要求はバスマスタ２のバスの使用後に認めら
れており、バスマスタ４のバス要求は、バスマスタ１の
２回目のバスの使用後に認められている。また、バスマ
スタ２の２回目のバス要求は、バス要求を出している他
のすべてのバスマスタ、図３８ではバスマスタ１及びバ
スマスタ４のバス使用が終了した後で認められている。
【０２０１】図３９は、バスマスタ１からのバス要求に
より、バスマスタ４のバス要求が許可されているにもか
かわらず中断された例である。この場合、バスマスタ１
のバス使用が終了すると、バスマスタ２のバス要求に優
先してバスマスタ４のバス要求が認められる。
【０２０２】２．８．Ｂバスアービタ 図４０は、Ｂバスアービタ４０７のブロックである。
【０２０３】Ｂバスアービタ４０７は、ＤｏＥｎｇｉｎ
ｅ内部のＩＯ汎用バスであるＢバス４０５のバス使用要
求を受け付け、調停の後、使用許可を選択された一つの
マスタに対して与え、同時に２つ以上のマスタがバスア
クセスを行う事を禁止する。
【０２０４】アービトレーション方式は、３段階のプラ
イオリティを持ち、それぞれのプライオリティに複数の
マスタをプログラマブルに割り当てられる構成になって
いる。割り当ては、それぞれ最大で、最高のプライオリ
ティに３マスタ、中間に７マスタ、最低レベルに３マス
タとなる。
【０２０５】また、ＧバスマスタとＢバスマスタが、同
一メモリアドレスに順次書き込みを発行した場合に、プ
ロブラマの意図したアクセス順序を維持するための機構
として、同期ユニットからの、マスタＩＤ信号、ストッ
プ信号に基づき、特定のマスタに対し、バス使用許可を
与えることを保留する機構を持つ。
【０２０６】（アービトレーションシーケンサ）Ｂバス
アービタは３つのアービトレーションシーケンサ４００
２，４００３，４００４から構成される。それぞれ、高
優先権、中優先権、低優先権を持ち、それぞれのシーケ
ンサ内に、３，７，３本のバスマスタ用アービトレーシ
ョンシーケンサが内蔵される。Ｂバス上のすべてのバス
マスタになる可能性のあるユニットからのリクエスト信
号とそれらへのグラント信号を、リクエストセレクタと
グラントセレクタによって、これらの３つのシーケンサ
ユニットに分配する。この分配は、ＢＢｕｓインタフェ
ース４００５内のソフトウェアプログラマブルなレジス
タ４００５ａにより、複数の組み合わせのなかから、一
意の組み合わせを選択することが出来る。
【０２０７】たとえば、最大７つのマスタのリクエスト
を中優先アービトレーションシーケンサ４００３に接続
することにより、７つのマスタ間で公平なアービトレー
ションが実現される。また、バスマスタのうちのいくつ
かを、高優先アービトレーションシーケンサ４００２に
割り付けることで、これらのマスタは他のマスタより、
より高い確率でバスの使用権を取得することが出来る。
さらに、いくつかのリクエストを低優先シーケンサ４０
０４に接続することで、これらのバスの使用率を低く抑
える事が出来る。さらに、バスの取得機会確率の調整に
加え、高優先シーケンサ４００２に割り当てられたマス
タは、連続してバスを使用する事ができ、連続して使用
出来る回数をプログラマブルなレジスタ４００５ａによ
り可変する事ができる。これは、バスの占有率を調整で
き、ある特定のマスタにより多くの時間バスを使用させ
る様に出来る事を意味する。
【０２０８】（公平バスアービトレーション方式）中優
先シーケンサ４００３を例にとり、公平アービトレーシ
ョンの実現方法を説明する。一つのシーケンサに接続さ
れたすべてのバスマスタは同じ優先順位にあり、バス権
を与えられる機会は公平である。バスがフリーの時は、
一番最初にリクエストを出したバスマスタがバス権を得
ることができる（ファーストカムファーストサーブ）。
また、複数のバスマスタが同時にリクエストを出した場
合は、あらかじめ決められた順序にしたがって順次バス
権が与えられる（同時リクエスト発行時ラウンドロビ
ン）。例えば、Ｍ１からＭ７までのすべてのバスマスタ
が同じクロックでリクエストを出した場合は、Ｍ１→Ｍ
２→Ｍ３→Ｍ４→Ｍ５→Ｍ６→Ｍ７といった順序でバス
権が与えられる。Ｍ７のトランザクションの終了時に再
びすべてのバスマスタがリクエストを出している場合
は、Ｍ１→Ｍ２→Ｍ３→Ｍ４→Ｍ５→Ｍ６→Ｍ７→Ｍ１
→Ｍ２というように、同様の順序でバス権を与えてい
く。一部のバスマスタがリクエストを出している場合
は、Ｍ７からＭ１へラウンドラップするとして、最後に
バスを使用したマスタにもっとも近い大きい番号を持っ
たマスタへグラントを与える。
【０２０９】（優先アービトレーション）Ｂバスインタ
ーフェースは、高優先、中優先、低優先の３つのアービ
トレーションシーケンサが存在する。優先順位をつけた
アービトレーションは、複数のバスリクエストを選択的
に、高優先、低優先、のアービタに割り振ることにより
実現される。
【０２１０】たとえば、ひとつのマスタを高優先に割り
当て、残りを中優先に割り当てることにより、ひとつの
バスマスタが他のバスマスタよりも高い優先権を持つ優
先バスマスタになり、他のバスマスタに比べ優先的にバ
ス権が与えられる。同じ優先権のアービトレーションシ
ーケンサに割り当てられたバスマスタの優先順位はすべ
て同じである。
【０２１１】複数のバスマスタがリクエストを出してお
り、また優先バスマスタが連続してリクエストを行う場
合、優先バスマスタと他のバスマスタは交互にバス権を
得る。Ｍ３が優先マスタでＭ１，Ｍ２，Ｍ３，Ｍ４がリ
クエストを出し続けた場合Ｍ３→Ｍ１→Ｍ３→Ｍ２→Ｍ
３→Ｍ４→Ｍ３→Ｍ１の順でバス使用権を与える。
【０２１２】また、高優先バスマスタは、アービタ内の
プログラマブルなレジスタにあらかじめ設定された回数
だけ連続したバス権を得ることができる。連続したバス
を使用出来る回数は最大で４回である。
【０２１３】優先バスマスタ以外のバスマスタから他の
バスマスタにバス権が移ると、そのバスマスタは、他に
リクエストを出しているすべてのバスマスタにバス権を
与えた後でないと再びバス権を得ることができない。ひ
とつのバスマスタが連続してリクエストを行う場合、他
にリクエストを行っているバスマスタがいなければ、連
続してバス権を得ることができるが、他のバスマスタが
リクエストを行っていれば、そのバスマスタはあらかじ
め設定された回数だけ連続してバス権を得ることができ
る。一度バス権が他のバスマスタに移ると、他にリクエ
ストを出しているすべてのバスマスタにバス権を与えた
後でないと再びバス権を得ることができない。
【０２１４】低優先アービトレーションシーケンサ４０
０４には最大３本のリクエストを割り当てる事が出来
る。低優先シーケンサ４００４に割り当てられたマスタ
へは、中優先、高優先シーケンサに割り当てられた、す
べてのマスタのリクエストがなくならないと、バスの使
用権が与えられない。このシーケンサへのバスマスタの
割り当ては十分な注意を持って行われなければならな
い。
【０２１５】（優先バスマスタの切り替え）優先バスマ
スタの切り替えを行なうには、アービタ内のレジスタを
書き換えればよい。優先バスマスタを選択するレジスタ
が書き換えられると、その時に実行中のトランザクショ
ンの終了を待って、優先バスマスタが切り替えられる。
アービタのステートはアイドル状態にもどり、その時点
でリクエストを出していたバスマスタは、その時同時に
リクエストを出したものとして、あらためてアービトレ
ーションが行われる。
【０２１６】切り替えには十分注意を払う必要がある。
優先させるべきバスマスタのＤＭＡが終了しないうち
に、異なったバスマスタに優先バスマスタを切り替えて
しまうと、最初の優先バスマスタのＤＭＡの優先度が下
がってしまう。もしも最初の優先バスマスタの優先度を
下げたくないのであれば、ＤＭＡが終了したのを確認し
てから優先バスマスタの切り替えを行なう必要がある。
【０２１７】優先バスマスタ切り替えを、システムブー
ト時のみでなく、システム稼働中も動的に行なう必要の
あるソフトウェアでは、優先バスマスタの切り替えは、
いったんＢバス上に新たなＤＭＡリクエストが発生しな
いよう、すべてのバスマスタ及びＤＭＡコントローラに
対する設定を中止し、その後、Ｂバスアービタ４０７内
のレジスタに適切な値をセットし、さらに、Ｂバスアー
ビタ内のステータスレジスタをチェックし、バスマスタ
の優先権が切り替わったのを確認した上で新たなＢバス
上へのアクセス及びＤＭＡの起動を行うべきである。
【０２１８】優先バスマスタの動的切り替えは、オペレ
ーティングシステムの実時間保証、タスクの優先順位の
設定を変化もしくは、違反させてしまう可能性があり、
十分な考慮の上行われなければならない。
【０２１９】（アクセス順序制御機構）Ｂバスアービタ
４０７はアクセス順序制御機構を含む。アクセス順序制
御機構は、同期ユニット４００１と、Ｂバスアービタ４
０７，Ｇバスアービタ４０６内に組み込まれたバス使用
権発行抑制機構によって実現される。Ｂバスアービタ４
０７内に組み込まれたバス使用権発行抑制機構は、Ｇバ
スアービタのそれと同様に動作する。つまり、ｓｔｏｐ
Ｐｃｉ信号が入力された場合は、Ｐｃｉバスマスタから
のバスリクエストが発行され、アービトレーションの結
果、このマスタにバスの使用権を与えることが可能な状
態でも、バスの使用権発行は行わず、他のマスタへバス
使用権をあたえる。具体的には、ｓｔｏｐＰｃｉ信号が
入力された場合は、直ちにｂＰｃｉＲｅｑ Ｌをマスク
することにこれを行う。
【０２２０】ＬＡＮコントローラ４１４からのバスリク
エストおよび、ストップ信号の場合もまったく同様に動
作する。図４１に同期ユニット４００１のブロック図を
示す。同期ユニット内には複数のＤＭＡマスタ間すべて
の組み合わせに関して、それぞれコンペアユニット４１
０１〜４１０３が接続される、ＤｏＥｎｇｉｎｅでは、
Ｇｂｕｓ上のＤＭＡマスタはスキャナコントローラ／プ
リンタコントローラのみ存在する。Ｂバス上には、ＤＭ
ＡＰＣＩユニット、ＬＡＮユニットの二つが存在する。
ＳＢＢ内のＢバスインターフェースはＢバス上のバスマ
スタであるが、メモリには直接アクセスしないので、同
期ユニット４００１にはＩＤと転送先アドレスを出力し
ない。
【０２２１】図４２に同期ユニット内の一つコンペアユ
ニット（ＣｏｍｐａｒａｔｉｏｎＵｎｉｔ １）を以下
に示す。他のコンペアユニットも同様の構成を有する。
【０２２２】ＰＣＩインターフェース４１６に付属する
ＤＭＡブロックもしくは、スキャナコントローラ／プリ
ンタコントローラから、同期ユニット４００１に対し、
ＤＭＡライトがプログラミングされた時点で、転送先の
アドレスとそのＤＭＡブロック固有のリクエスト信号が
通知される。
【０２２３】各コンペアユニットは、各ＤＭＡブロック
からリクエストが出力された時点で、アドレスを内部に
持つタイマによる現在時刻とともに記憶する、次に他の
ＤＭＡブロックから、ＤＭＡライトに関するアドレスと
リクエストが入力された時点で、コンペアユニットは両
アドレスを比較する。一致した場合にはさらに、それぞ
れのレジスタに格納された時間を比較し、時間的に後か
らＤＭＡライトの要求を出してきたＤＭＡブロックが接
続されたバスのバスアービタに対し、このマスタに対す
るバス使用強化を与えないようにする。これは、ｓｔｏ
ｐ（ＩＤ）という信号により各バスのバスアービタに通
知される。
【０２２４】各バスアービタはｓｔｏｐ（ＩＤ）信号に
より通知されたマスタに対しては、アービトレーション
によるバス使用権の割り当てを行わない。
【０２２５】時間が経過し、先にアクセス要求を行った
バスマスタにより当該メモリアドレスへのＤＭＡライト
が終了すると、先のマスタは、同期ユニットに対するリ
クエストを取り下げる、同期ユニットは、２番目にＤＭ
Ａライトの要求を出した、ＤＭＡブロックの接続するバ
スのバスアービタに対し、このＤＭＡブロックへの、バ
ス使用権許可禁止信号の発行をとりさげる。そして、後
からＤＭＡライトを行うべきマスタのＤＭＡライトが行
われる。
【０２２６】双方のＤＭＡライトが終了し、双方のリク
エストが取り下げられると、タイマーがリセットされ
る。タイマーのカウントアップは再度どちらかのマスタ
からのリクエストが出力された時点で再度行われる。
【０２２７】２．９．スキャナコントローラ／プリンタ
コントローラ 図４３は、スキャナコントローラ／プリンタコントロー
ラ及びその周辺の回路のブロック図である。スキャナ／
プリンタコントローラは、スキャナおよびプリンタを、
ＧバスまたはＢバスにインターフェースするブロックで
ある。以下の３つの機能ブロックから構成される。 １．スキャナコントローラ スキャナとビデオＩ／Ｆで接続され、動作制御およびデ
ータ転送制御を行う。Ｇバス／ＢバスＩ／Ｆユニット４
３０１ＡとはＩＦ−バスで接続され、データ転送および
レジスタのリード・ライトが行われる。データ転送はマ
スタ機能を備える。 ２．プリンタコントローラ プリンタとビデオＩ／Ｆで接続され、動作制御およびデ
ータ転送制御を行う。Ｇバス／ＢバスＩ／Ｆユニット４
３０１ＢとはＩ／Ｆ−バスで接続され、データ転送およ
びレジスタのリード・ライトが行われる。データ転送は
マスタとスレーブの両機能を備える。 ３．Ｇバス／ＢバスＩ／Ｆユニット スキャナコントローラ４３０２およびプリンタコントロ
ーラ４３０３をＧバスまたはＢバスに接続するためのユ
ニットである。スキャナコントローラ４３０２とプリン
タコントローラ４３０２にそれぞれ独立して接続され、
ＧバスとＢバスに接続する。 ４．ＣＰバス スキャナとプリンタの、画像データおよび水平、垂直同
期のための同期信号を直結するためのバスである。
【０２２８】２．９．１．スキャナコントローラ 図４４にスキャナコントローラ４３０２のブロック図を
示す。スキャナコントローラ４３０２は、ビデオＩ／Ｆ
によってスキャナと接続し、Ｇバス／ＢバスＩ／Ｆユニ
ット（ｓｃｃ ＧＢＩ）４３０１Ａにインターフェース
するブロックである。Ｇバス／ＢバスＩ／Ｆユニット
（ｓｃｃ ＧＢＩ）４３０１Ａには、ｓｃｃＩ／Ｆ−バ
スを介してインターフェースされる。大別して以下のブ
ロックから構成される。 １．スキャナデバイスＩ／Ｆ４４０１ スキャナのビデオＩ／Ｆと信号の入出力をおこなう入出
力ポート。 ２．スキャナビデオクロックユニット４４０２ スキャナのビデオクロックで動作するユニット。 ３．スキャナ画像データＦＩＦＯコントローラ４４０３ 画像データ転送用のＦＩＦＯを制御する。 ４．スキャナコントローラコントロールレジスタユニッ
ト４４０４ スキャナコントローラ全体を制御するためのレジスタ。 ５．ＩＲＱコントローラ４４０６ スキャナコントローラ（Ｓｃｃ）内部で発生する割込み
信号を制御する。 ６．メモリフィルモードコントローラ４４０５ レジスタに設定された固定データをメモリに対して転送
するモードをコントロールする。スキャナからの画像デ
ータと選択的に切り替えをおこなう。 ７．ＦＩＦＯ（ＦＩＦＯ ＳＣＣ）４４０７ スキャナからのビデオデータを出力する際に、出力先の
デバイスがビデオデータと非同期の可能性がある場合に
用いられるＦＩＦＯである。
【０２２９】なお、スキャナから入力する画像データの
種類は、 １．ＲＧＢ各８ビットのカラー多値データ ２．８ビット白黒多値データ ３．１ビット白黒２値データ などが含まれる。
【０２３０】次に、スキャナコントローラを構成する各
ブロックの概要を説明する。
【０２３１】［１．スキャナデバイスＩ／Ｆの概要］図
４５に、スキャナデバイスＩ／Ｆ４４０１のブロック図
を示す。スキャナデバイスＩ／Ｆは、スキャナユニット
のスキャナビデオＩ／Ｆ４５０１との間で信号を入出力
する入出力ポートである。スキャナビデオＩ／Ｆからの
入力ビデオ信号ＳＶｉｄｅｏＲ［７：０］，ＳＶｉｄｅ
ｏＧ［７：０］，ＳＶｉｄｅｏＢ［７：０］の各信号
を、スキャナコントローラコントロールレジスタ４４０
４からのＶＤＩｎｖｔ信号に応じて、レベル反転するか
どうかを切り替えることが可能である。
【０２３２】［２．スキャナビデオクロックユニットの
概要］図４６に、スキャナビデオクロックユニット４４
０２のブロック図を示す。スキャナビデオクロックユニ
ット４４０２は、スキャナからのビデオクロックで動作
するブロックである。以下のブロックから構成される。 １．スキャナビデオデータマスク４６０１ スキャナからの画像データに対してデータマスクを行う
ブロックである。マスクされたデータはレジスタに設定
された値のデータとなる。 ２．スキャナビデオ同期コントロールユニット４６０２ スキャナからのビデオクロック，ＶＳＹＮＣ，ＨＳＹＮ
Ｃの信号から、画像データを取り込むタイミング信号等
を生成するブロックである。画像データの水平方向、垂
直方向のデータ数とライン数を管理する。 ３．ビデオデータ幅コンバータ スキャナから入力した画像データを６４ビット幅のデー
タにパッキングして変換するブロックである。
【０２３３】（スキャナビデオデータマスクの概要）図
４７にスキャナビデオデータマスク４６０１のブロック
図を示す。スキャナビデオデータマスク４６０１は、ス
キャナから入力する画像データに対してピクセル単位で
マスクを行う。マスクされた画像データはレジスタによ
り設定された値となる（ＲＤＭａｓｋ［７：０］，ＧＤ
Ｍａｓｋ［７：０］，ＢＤＭａｓｋ［７：０］）。
【０２３４】（スキャナビデオ同期コントロールユニッ
トの概要）図４８にスキャナビデオデータマスク４６０
２のブロック図を示す。スキャナビデオ同期コントロー
ルユニット４６０２は、スキャナから入力される画像デ
ータの垂直同期信号（ＳＶＳＹＮＣ）、水平同期信号
（ＳＨＳＹＮＣ）、画像データ同期クロック（ＧＴＳＶ
ＣＬＫ）により、取り込む画像データのイネーブル信号
（ＩＶＥ）を生成する。また、画像データの主走査方向
の遅延、取り込みピクセル数、副走査方向の遅延、取り
込みライン数を管理する。さらに、設定量の画像データ
取り込みを終了したタイミングでの状態信号（ＰＥＮＤ
Ｐ）を生成する。
【０２３５】ラインカウンタ４８０１は副走査方向の遅
延と取り込みライン数を管理して、画像読み取り有効ラ
インの垂直同期信号（ＥＨ）を生成する。ピクセルカウ
ンタ４８０２は主走査方向の画像取り込み遅延と取り込
み画素数を管理する。ページカウンタ４８０３は入力す
る画像データをページ単位で管理する。設定されたペー
ジ数分の画像データ入力を終了すると、終了信号（ＡＬ
ＬＰＥＮＤ）を生成する。
【０２３６】（スキャナビデオデータ幅コンバータ４６
０３の概要）図４９にスキャナビデオデータ幅コンバー
タ４６０３のブロック図を示す。これは、スキャナから
入力する画像データを６４ビット幅にならべるユニット
である。ならべたデータはＦＩＦＯに６４ビットデータ
で書き込まれる。入力できる画像データのタイプは、Ｒ
ＧＢ各８ビットのカラー画像データ、多値８ビットの白
黒画像データ、２値１ビットの白黒画像データの３種類
である。スキャナコントローラコントロールレジスタ４
４０４においてモード設定される。モードとしては、Ｒ
ＧＢカラー画像データをメモリ内に２４ビットでならべ
るモードと、１バイト付加して３２ビットでならべるモ
ードとを備える。３種類の画像データは以下の信号ライ
ンから入力される。 １．ＲＧＢ各８ビットのカラー画像データ … Ｒ
［７：０］，Ｇ［７：０］，Ｂ［７：０］ ２．多値８ビットの白黒画像データ … Ｒ［７：
０］ ３．２値１ビットの白黒画像データ … Ｒ７ ６４ビットデータへのならべかたとメモリ上でのならび
かたは以下のとおりである。
【０２３７】１．ＲＧＢ各８ビットのカラー画像データ
（２４ビット格納モード） 第１ピクセルＲ８ビット→ビット６３−５６ 第１ピクセルＧ８ビット→ビット５５−４８ 第１ピクセルＢ８ビット→ビット４７−４０ 第２ピクセルＲ８ビット→ビット３９−３２ 第２ピクセルＧ８ビット→ビット３１−２４ 第２ピクセルＢ８ビット→ビット２３−１６ 第３ピクセルＲ８ビット→ビット１５−８ 第３ピクセルＧ８ビット→ビット７−０ メモリ上でのならびは、図５０の通りである。
【０２３８】２．ＲＧＢ各８ビットのカラー画像データ
（３２ビット格納モード） 第１ピクセルＲ８ビット→ビット６３−５６ 第１ピクセルＧ８ビット→ビット５５−４８ 第１ピクセルＢ８ビット→ビット４７−４０ 第２ピクセルＲ８ビット→ビット３１−２４ 第２ピクセルＧ８ビット→ビット２３−１６ 第２ピクセルＢ８ビット→ビット１５−８ メモリ上でのならびは、図５１の通りである。
【０２３９】３．多値８ビットの白黒画像データ 第１ピクセル８ビット→ビット６３−５６ 第２ピクセル８ビット→ビット５５−４８ 第３ピクセル８ビット→ビット４７−４０ 第４ピクセル８ビット→ビット３９−３２ 第５ピクセル８ビット→ビット３１−２４ 第６ピクセル８ビット→ビット２３−１６ 第７ピクセル８ビット→ビット１５−８ 第８ピクセル８ビット→ビット７−０ メモリ上でのならびは、図５２の通りである。
【０２４０】４．２値１ビットの白黒画像データ 第１ピクセル１ビット→ビット６３ 第２ピクセル１ビット→ビット６２ 第３ピクセル１ビット→ビット６１ 第４ピクセル１ビット→ビット６０ 第６１ピクセル１ビット→ビット３ 第６２ピクセル１ビット→ビット２ 第６３ピクセル１ビット→ビット１ 第６４ピクセル１ビット→ビット０ メモリ上でのならびは、図５３の通りである。
【０２４１】次に、各パッキングユニットについて説明
する。
【０２４２】図５４は、ＢＷ８パッキングユニット４９
０１により、多値８ビットの白黒画像データを６４ビッ
ト幅に変換する際のタイミング図である。スキャナから
の８ビット白黒画像データＲ［７：０］は、信号ＶＥが
ハイレベルになると取り込まれ、１ピクセルずつ信号Ｌ
Ｐ０〜ＬＰ７に同期して６４ビットラッチにラッチされ
る。８画素分揃うと、信号ＬＰ６４に同期して、ラッチ
された８画素６４ビットが信号ＢＷ８［６３：０］とし
て出力される。
【０２４３】図５５は、シフトレジスタ４９０２により
２値白黒画像データを６４ビット幅に変換する際の画像
データ入力のタイミング図である。スキャナからの２値
白黒画像データＲ７（ＳＶＩＤＥＯＲ０）は、信号ＶＥ
がハイレベルになると取り込まれ、１ビットずつシフト
レジスタによりシフトされて、６４ビット取り込まれる
と。信号ＳＶＬＡＴＣＨ６４に同期して、信号ＢＷ１
［６３：０］として出力される。
【０２４４】図５６は、ＲＧＢパッキングユニット４９
０３により、ＲＧＢ各８ビット（全２４ビット）の画像
データを６４ビット幅に変換する際のタイミング図であ
る。また、図５７は、ＲＧＢパッキングユニット４９０
３のブロック図である。図において、スキャナビデオデ
ータマスク４６０１から入力された画像データＲ［７：
０］，Ｇ［７：０］，Ｂ［７：０］は、２４ビットデー
タラッチ５７０１Ａ，Ｂに入力される。データラッチ
Ａ，Ｂは、クロックＣＬＫを２分の１に分周した、互い
に逆位相のラッチ信号ＬＰ０，ＬＰ１に同期してそれぞ
れ入力される２４ビットデータをラッチする。データラ
ッチ５７０１Ａ，Ｂにラッチされたデータは、４８→３
２ビットデータセレクタ５７０２に入力信号ＲＧＢＨＴ
［４７：０］として入力され、２ビットの選択信号ＬＰ
［３：２］に応じて３２ビット信号ＤＡＴＡ［３１：
０］として出力される。出力の仕方は、選択信号の値に
応じて３通りある。まず第１番目は、入力信号ＲＧＢＨ
Ｔ［４７：１６］を出力信号ＤＡＴＡ［３１：０］とす
る方法である。第２番目は、入力信号ＲＧＢＨＴ［１
５：０］を出力信号ＤＡＴＡ［３１：１６］とし、入力
信号ＲＧＢＨＴ［４７：３２］を出力信号ＤＡＴＡ［１
５：０］とする方法である。第３番目は、入力信号ＲＧ
ＢＨＴ［３１：０］を出力信号ＤＡＴＡ［３１：０］と
する方法である。
【０２４５】データラッチ５７０１Ａ，Ｂに、ラッチ信
号に同期させて交互に２４ビット画像データをラッチ
し、上記３通りの選択の仕方を順に切り換えることで、
データセレクタ５７０２からの出力は、２４ビット／ピ
クセルのデータを３２ビットにまとめたデータとなる。
ただし、上記第３の方法でセレクタ５７０２のデータが
選択された後は、データセレクタに入力された２つのピ
クセル分のデータは両方とも更新されねばならない。そ
こで、図５６に示されている通り、選択信号ＳＥＬＵＬ
［３：２］は１クロック分遅延される。
【０２４６】このようにデータセレタタ５７０２で３２
ビット幅に一旦変換されたデータは、データラッチ５７
４０Ａ，Ｂに交互にラッチされ、データラッチ５７０４
Ｂの内容が更新されたタイミング、すなわちラッチ信号
ＳＥＬＵＬ１がハイレベルになるタイミングで、６４ビ
ット幅に変換されたデータとして出力される。
【０２４７】［３．スキャナ画像データ転送ＦＩＦＯコ
ントローラ４４０３の概要］図５８に、スキャナ画像デ
ータ転送ＦＩＦＯコントローラ４４０３のブロック図を
示す。このブロックは、スキャナから入力された画像デ
ータをＧバスもしくはＢバスを介して転送するためのバ
ッファとしてのＦＩＦＯ５８０１と、そのＦＩＦＯ５８
０１をコントロールする回路から構成されている。ＦＩ
ＦＯとしては、容量５１２バイト（６４ビット×６４）
のＦＩＦＯを備える。ＦＩＦＯのデータ出力は、スキャ
ナＦＩＦＯライトリードアービタ５８０２が、ＦＩＦＯ
５８０１のエンプティフラグ（ＥＦ）を監視しながら制
御する。ＦＩＦＯのデータ入力はスキャナビデオクロッ
クユニット４４０２からの要求信号（ＷＲＥＱ）により
おこなわれる。
【０２４８】［４．スキャナコントローラコントロール
レジスタ４４０４の概要］図５９に、スキャナコントロ
ーラコントロールレジスタ４４０４のブロック図を示
す。このブロックは、スキャナコントローラ内部を制御
するレジスタを備えたブロックである。内部のレジスタ
は以下のとおりである。 １．スキャナ・コントローラ・パワー・マネージメント
・コントロールレジスタ ２．スキャナコントローラ・コントロールレジスタ ３．スキャナ・コントローラ・割り込み要因ステータス
レジスタ ４．スキャナ・コントローラ・割り込み要因マスクレジ
スタ ５．スキャナ副走査マスクライン数設定レジスタ ６．スキャナ主走査マスクピクセル数設定レジスタ ７．スキャナ副走査ライン数設定レジスタ ８．スキャナ副走査ライン数カウンタ読み出しレジスタ ９．スキャナ副走査ピクセル数設定レジスタ １０．スキャナ主走査ピクセル数カウンタ読み出しレジ
スタ １１．スキャン・ページ数設定レジスタ １２．スキャン・ページ数カウンタ読み出しレジスタ １３．スキャナ・デバイス・コントロール・レジスタ １４．スキャナ・デバイス・ステータス・レジスタ １５．スキャナ・ビデオ・マスクデータ・レジスタ １６．メモリ・フィル・データ・レジスタ ［５．ＩＲＱコントローラ４４０６の概要］図６０に、
ＩＲＱコントローラ４４０６のブロック図を示す。この
ブロックは、スキャナコントローラ内で発生する割り込
み信号を管理する。割り込み発生要因には次のようなも
のがある。 １．設定されたページ分の画像データを入力終了（ＡＬ
ＬＥＮＤ） ２．１ページ分の画像データを入力終了（ＰａｇｅＥｎ
ｄ） ３．スキャナからのＳＰＲＤＹ信号の立ち上がり（ｆａ
ｌｓｅ→ｔｒｕｅ）（ＩＮＳＰＲＤＹ） ４．スキャナからのＳＰＲＤＹ信号の立ち下がり（ｔｒ
ｕｅ→ｆａｌｓｅ）（ＩＮＳＰＲＤＹ） ５．スキャナからのＳＶＳＹＮＣ信号の立ち上がり（ｆ
ａｌｓｅ→ｔｒｕｅ）（ＩＮＳＶＳＹＮＣ） ６．スキャナからのＳＶＳＹＮＣ信号の立ち下がり（ｔ
ｒｕｅ→ｆａｌｓｅ）（ＩＮＳＶＳＹＮＣ） ７．画像データＦＩＦＯのＥＭＰＴＹ信号の立ち上がり
（ｆａｌｓｅ→ｔｒｕｅ）（ＥＭＰＴＹ） ８．画像データＦＩＦＯのＥＭＰＴＹ信号の立ち下がり
（ｔｒｕｅ→ｆａｌｓｅ）（ＥＭＰＴＹ） ９．画像データＦＩＦＯのＦＵＬＬ信号の立ち上がり
（ｆａｌｓｅ→ｔｒｕｅ）（ＦＵＬＬ） １０．画像データＦＩＦＯのＦＵＬＬ信号の立ち下がり
（ｔｒｕｅ→ｆａｌｓｅ）（ＦＵＬＬ） １１．画像データＦＩＦＯにオーバーライトが発生（Ｆ
ＯＷ） 上記の割り込み要因に対応するフラグ情報（ＳＣＩＲＱ
［３１：２１］）をスキャナコントローラコントロール
レジスタ４４０６に出力する。スキャナコントローラコ
ントロールレジスタ４４０６から、各割り込み要因に対
するマスクビット（ＳＣＩＭａｓｋ［３１：２１］）と
クリア信号（ＳＣＩＣＬＲＰ［３１：２１］）とが入力
される。各割り込み要因の論理和をｉｎｔＳｃｃに出力
する。
【０２４９】［６．メモリフィルモードコントローラ４
４０５の概要］図６１にメモリフィルモードコントロー
ラ４４０５のブロック図を示す。このブロックは、レジ
スタに設定された固定データをＧＢＩを介してメモリに
転送するモードを制御する。このモード設定はＭｅｍｆ
ｉｌｌ信号によりおこなわれる。固定データの転送モー
ド指定がなされると、ｓｃｃＧＢＩに出力されるデータ
は、レジスタに設定されたデータ（ＭＦＤａｔａ［３
１：０］）が選択される。また、ｓｃｃＧＢＩにデータ
転送するタイミング信号（ｓｃｃＷｒｉｔｅ）はこのブ
ロック内で生成される。
【０２５０】（ｓｃｃＩＦ−バス）ｓｃｃＩＦ−バス
は、Ｇバス／ＢバスＩ／Ｆユニット４３０１Ａとスキャ
ナコントローラ４３０２とを接続するローカルなバスで
ある。このバスに含まれる信号には次のようなものであ
る。なお、信号の入出力は、スキャナコントローラから
Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）に出力する信
号をＯＵＴ，Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）
からスキャナコントローラに入力する信号をＩＮで示
す。なお、ＩＦ−バスはスキャナコントローラとプリン
タコントローラに対して同一規定とするため、スキャナ
コントローラのサポートしない機能のための信号も記述
する。基本クロックはＢバスのＢｃｌｋを使用する。 ・ｓｃｃＲｓｔ０ Ｌ ：ＩＮ この信号により、スキャナコントローラ内部のＦＩＦＯ
を初期状態に戻す。 ・ｓｃｃＤａｔａＯｕｔ［６３：０］ ：ＯＵＴ スキャナコントローラからＧバス／ＢバスＩ／Ｆユニッ
ト（ＧＢＩ）に出力される６４ビットのデータバスであ
る。スキャナコントローラがデータ転送動作する場合に
画像データが転送される。 ・ｓｃｃＷｒｉｔｅ ：ＯＵＴ スキャナコントローラがデータ転送動作するときの、Ｇ
バス／ＢバスＩ／Ｆユニット（ＧＢＩ）へのライト信号
である。Ｇバス／ＢバスＩ／Ｆユニットは、ｓｃｃＷｒ
ｉｔｅ信号がアサートされているＢｃｌｋの立ち上がり
で、ｓｃｃＤａｔａＯｕｔ［６３：０］を取り込む。ｓ
ｃｃＷｒｉｔｅ信号をアサートし続けることで、１クロ
ック単位でデータがライトできる。 ・ｓｃｃＷｒｉｔｅＥｎａｂｌｅ ：ＩＮ スキャナコントローラがデータ転送動作時における、Ｇ
バス／ＢバスＩ／Ｆユニット（ＧＢＩ）へのライト信号
である。Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）から
出力される。Ｂｃｌｋの立ち上がりで、ｓｃｃＷｒｉｔ
ｅＥｎａｂｌｅ信号がアサートされていれば、次のクロ
ックの立ち上がりで、ライト可能であることを示す。ｓ
ｃｃＷｒｉｔｅ信号のアサートは、ｓｃｃＷｒｉｔｅＥ
ｎａｂｌｅ信号を確認して行う。 ・ｓｃｃＲｅｇＡｄｄｒ［３１：２］ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からスキャナ
コントローラ内部のレジスタにアクセスするさいのレジ
スタアドレスバスである。ｓｃｃＲｅｇＳｔａｒｔ Ｌ
アサートと同時に有効となり、スキャナコントローラ内
部レジスタへのアクセスであれば、ｓｃｃＲｅｇＡｃｋ
Ｌ信号で応答するまで有効である。 ・ｓｃｃＲｅｇｂｙｔｅＥｎ［３：０］ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）から出力され
るｓｃｃＲｅｇＤａｔａＩｎ［３１：０］のバイトイネ
ーブル信号である。ｓｃｃＲｅｇＳｔａｒｔ Ｌアサー
トと同時に有効となり、ｓｃｃＲｅｇＡｃｋ Ｌ信号で
応答するまで有効である。この信号で示された有効なバ
イトのみレジスタへの書き込みを行う。内部レジスタか
らの読み出し時は、この信号は無視し、全バイト出力す
る。この信号の各ビットとｓｃｃＲｅｇＤａｔａＩｎ
［３１：０］のバイトとの対応は次の通りである。 Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からスキャナ
コントローラ内部のレジスタにアクセスする際のアクセ
ス要求信号である。“Ｌｏｗ”でレジスタのアクセス要
求を示す。ｓｃｃＲｅｇＡｄｄｒ［３１：２］信号、ｓ
ｃｃＲｅｇＲｄＮｏｔＷｒ信号とともにアサートされ、
Ｂｃｌｋ１クロック分だけアサートされる。スキャナコ
ントローラが、このアクセスに対するｓｃｃＲｅｇＡｃ
ｋ Ｌを返さない限り、次のアクセスのアサートはされ
ない。 ・ｓｃｃＲｅｇＤａｔａＯｕｔ［３１：０］ ：ＯＵＴ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からスキャナ
コントローラ内部のレジスタをリードアクセスする場合
の３２ビットデータバスである。ｓｃｃＲｅｇＡｃｋ
Ｌ信号がアサートされているときに有効となる。 ・ｓｃｃＲｅｇＤａｔａＩｎ［３１：０］ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からスキャナ
コントローラ内部のレジスタをライトアクセスする場合
の３２ビットデータバスである。ｓｃｃＲｅｇＳｔａｒ
ｔ Ｌアサートと同時に有効となり、スキャナコントロ
ーラ内部レジスタへのアクセスであれば、ｓｃｃＡｃｋ
Ｌ信号で応答するまで有効である。 ・ｓｃｃＲｅｇＲｄＮｏｔＷｒ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からスキャナ
コントローラ内部のレジスタにアクセスするさいのアク
セス方向（リードまたはライト）を示す信号である。”
Ｈｉｇｈ”でスキャナコントローラ内部レジスタの内容
がｓｃｃＲｅｇＤａｔａＯｕｔ［３１：０］に読みださ
れ、”Ｌｏｗ”でｓｃｃＲｅｇＤａｔａＩｎ［３１：
０］の内容がスキャナコントローラ内部レジスタに書き
込まれる。ｓｃｃＲｅｇＳｔａｒｔ Ｌアサートと同時
に有効となり、スキャナコントローラ内部レジスタへの
アクセスであれば、ｓｃｃＲｅｇＡｃｋ Ｌ信号で応答
するまで有効である。 ・ｓｃｃＲｅｇＡｃｋ Ｌ ：ＯＵＴ スキャナコントローラ内部のレジスタアクセスが完了し
たことを示す信号である。スキャナコントローラからＧ
バス／ＢバスＩ／Ｆユニット（ＧＢＩ）へ出力される。
Ｂｃｌｋ１クロック分だけアサートされる。ｓｃｃＲｅ
ｇＲｅｑ Ｌ信号がアサートされた次のクロックからセ
ンスされる。
【０２５１】なお、信号ｓｃｃＲｓｔ１ Ｌ，ｓｃｃバ
イトＥｎ［７：０］，ｓｃｃＲｅａｄ，ｓｃｃＤａｔａ
Ｉｎ［６３：０］は、ＩＦバスに含まれているものの、
スキャナコントローラでは未使用である。
【０２５２】図６２及び図６３は、上述の信号のタイミ
ングの一例を示すタイミングダイアグラムである。図６
２はスキャナコントローラ４３０２からデータを読み出
してＤＭＡ転送する際のタイミングであり、図６３は、
スキャナコントローラ４３０２の内部レジスタに対して
読み出しあるいは書き込みを行うタイミングである。
【０２５３】（パワーマネジメント）スキャナコントロ
ーラ内部では、スキャナ・コントローラ・パワー・マネ
ジメント・コントロールレジスタ（０Ｘ１Ｂ００５００
０）の設定に応じたビデオクロック（ＳＶＣＬＫ）のゲ
ートコントロールを行い、それによりパワーマネージメ
ントを行う。パワーマネジメントユニット（ＰＭＵ）４
０９に出力するＰＭステート信号（ｓｃｃＰｍＳｔａｔ
［１：０］）の値は、Ｇバス／ＢバスＩ／Ｆユニット４
３０１Ａから入力されるｓｃｃＤｍａＰｍＳｔａｔｅ
［１：０］の状態とクロックの状態とを合わせて決定さ
れる。ｓｃｃＰｍＳｔａｔｅ［１：０］は図６４のとお
りである。
【０２５４】図６４において、ｓｃｃＤｍａＰｍＳｔａ
ｔｅ［１：０］は、スキャナのＧバス／Ｂバスインター
フェースＧＢＩ ｓｃｃのパワー消費状態を示してい
る。ＧＢＩ ｓｅｃにはパワー消費状態００〜１１の４
段階がある。この状態信号ｓｃｃＤｍａＰｍＳｔａｔｅ
［１：０］は、ＧＢＩ ｓｃｃからスキャナコントロー
ラへ出力されている。
【０２５５】また、スキャナコントローラのパワー消費
状態は２段階あり、内部信号ＳＰＳｔａｔで示される。
【０２５６】信号ｓｃｃＰｍｓｔａｔｅ［１：０］は、
ＧＢＩ ｓｃｃとスキャナコントローラの２つの状態を
あわせた状態を示している。この信号がシステムのパワ
ーマネージメントユニットに出力される。すなわち、ス
キャナコントローラの電力消費状態は４段階でパワーマ
ネジメントユニットに伝えられる。その段階は信号ｓｃ
ｃＰｍｓｔａｔｅ［１：０］の値で示される。値００が
最低レベルであり、１増えるごとに示される電力消費量
は大きくなる。
【０２５７】（スキャナコントローラコアインターフェ
ース）図６５は、スキャナコントローラ４３０２におけ
る、上述した各ブロックを含むコア部分と、外部バスや
スキャナとの間で入出力される信号をまとめた図であ
る。このように、スキャナコントローラ４３０２は、シ
ステムバスブリッジ４０２との間をＧバスにより接続さ
れ、ＩＯデバイスやパワーマネジメントデバイス及びシ
ステムバスブリッジとの間をＢバスにより接続され、プ
リンタコントローラとの間をＣＰバスで接続され、Ｇバ
ス／ＢバスＩ／Ｆユニットとの間をＩ／Ｆバスにより接
続されている。
【０２５８】２．９．２．プリンタコントローラ 図６６にプリンタコントローラ４３０３のブロック図を
示す。プリンタコントローラはビデオＩ／Ｆによってプ
リンタと接続し、Ｇバス／ＢバスＩ／Ｆユニットにイン
ターフェースするブロックである。大別して以下のブロ
ックから構成される。 １．プリンタデバイスＩ／Ｆ６６０１ プリンタビデオＩ／ＦおよびオプションコントローラＩ
／Ｆと信号の入出力をおこなう入出力ポートである。 ２．プリンタビデオクロックユニット６６０２ プリンタのビデオクロックで動作するユニットである。 ３．プリンタ画像データＦＩＦＯコントローラ６６０３ 画像データ転送用のＦＩＦＯを制御する。 ４．プリンタコントローラコントロールレジスタユニッ
ト６６０４ プリンタコントローラ全体を制御するためのレジスタユ
ニットである。 ５．ＩＲＱコントローラ６６０５ プリンタコントローラ（Ｐｒｃ）内部で発生する割込み
信号を制御する。 ６．プリンタコマンド／ステータスコントロールユニッ
ト６６０６ ビデオＩ／Ｆを介してプリンタとのコマンド／ステータ
ス送受信を制御する。 ７．オプションコントローラコントロールユニット６６
０７ プリンタオプションコントローラを制御するユニットで
ある。 ８．ＦＩＦＯ（ＦＩＦＯ ＰＲＣ）６６０８ プリンタへとビデオデータを出力する際に、プリンタが
ビデオデータと非同期の可能性がある場合に用いられる
ＦＩＦＯである。
【０２５９】プリンタへ出力する画像データの種類は次
の５種類である。 １．ＲＧＢ各８ビットのカラー多値データ（点順次） ２．８ビット白黒多値データ ３．１ビット白黒２値データ ４．ＣＭＹＫ各１ビットのカラーデータ（面順次） ５．ＣＭＹＫ各８ビットのカラーデータ（面順次） 次に、プリンタコントローラを構成する各ブロックの概
要を説明する。
【０２６０】［１．プリンタデバイスＩ／Ｆの概要］図
６７にプリンタデバイスＩ／Ｆ６６０１のブロック図を
示す。このブロックは、プリンタビデオＩ／Ｆおよびオ
プションコントローラＩ／Ｆから信号を入出力する入出
力ポートである。ＰビデオＲ［７：０］，ＰビデオＢ
［７：０］の各信号はＶＤＩｎｖｔ信号により、出力信
号をレベル反転するかどうかを切り替えることが可能で
ある。
【０２６１】［２．プリンタビデオクロックユニットの
概要］図６８にプリンタビデオクロックユニット６６０
２のブロック図を示す。このブロックは、プリンタから
のビデオクロックで動作し、以下のブロックから構成さ
れる。 １．プリンタビデオデータマスク６８０１（ＤＦＦ８Ｅ
ＮＭａｓｋ） プリンタへの画像データに対して、データマスクを行う
ブロック。マスクされたデータはレジスタに設定された
値のデータとなる。 ２．プリンタビデオ同期コントロールユニット６８０２
（Ｐｒｃ ｓｙｎｃユニット） プリンタからのビデオクロック，ＶＳＹＮＣ，ＨＳＹＮ
Ｃの信号から、画像データを出力するタイミング信号等
を生成するブロック。画像データの水平方向、垂直方向
のデータ数とライン数を管理する。 ３．プリンタビデオデータ幅コンバータ６８０３（ｐｖ
ｄｗｃｏｎｖ） ＩＦバスからの６４ビット幅で送られてくる画像データ
を、モードにより、ＲＧＢ２４ビット、白黒８ビット、
白黒１ビットのデータに変換するブロック。モード設定
はレジスタにより行う。
【０２６２】（プリンタビデオデータマスク）図６９に
プリンタビデオデータマスク６８０１のブロック図を示
す。このブロックは、プリンタへ出力する画像データに
対して、ピクセル単位でマスクを行う。マスクされた画
像データはレジスタに設定された値となる（ＲＤＭａｓ
ｋ［７：０］，ＧＤＭａｓｋ［７：０］，ＢＤＭａｓｋ
［７：０］）。
【０２６３】（プリンタビデオ同期コントロールユニッ
ト）図７０にプリンタビデオ同期コントロールユニット
６８０２のブロック図を示す。このブロックは、プリン
タへ出力する画像データの垂直同期信号（ＴＯＰ）、水
平同期信号（ＩＮＰＨＳＹＮＣ）、画像データ同期クロ
ック（ＧＴＶＣＬＫ）により、出力する画像データのイ
ネーブル信号（ＶＤＯＥＮ）、プリンタ画像データ転送
ＦＩＦＯコントローラ６６０３にデータの要求をする信
号（ＲＲＥＱ）を生成する。
【０２６４】また、画像データの主走査方向の遅延、取
り込みピクセル数、副走査方向の遅延、取り込みライン
数を管理する。ラインカウンタ７００１は設定量の画像
データ出力を終了したタイミングでの状態信号（ＰＥＮ
ＤＰ）を生成する。また、副走査方向の遅延と出力ライ
ン数を管理して、画像出力有効ラインの垂直同期信号
（ＥＨ）を生成する。ピクセルカウンタ７００２は主走
査方向の画像出力遅延と出力画素数を管理する。ページ
カウンタ７００３は出力する画像データをページ単位で
管理する。設定されたページ数分の画像データ出力を終
了すると、終了信号（ＡＬＬＰＥＮＤ）を生成する。
【０２６５】（プリンタビデオデータ幅コンバータ）図
７１にビデオデータ幅コンバータ６８０３のブロック図
を示す。このブロックは、ＧＢＩ（Ｇバス／ＢバスＩ／
Ｆ）から入力する６４ビット幅のデータを画像データの
形式に変換するユニットである。出力できる画像データ
のタイプは次の３種類。ＲＧＢ各８ビットのカラー画像
データ、多値８ビットの白黒画像データ、２値１ビット
の白黒画像データである。ＲＧＢ各８ビットのカラー画
像データは２４ビット単位でメモリ上に格納されている
場合（２４ビットモード）と、２４ビットに１バイトデ
ータが付加されて３２ビット単位でメモリに格納されて
いる場合（３２ビットモード）の２つのモード出力をサ
ポートする。このモードは、プリンタコントローラコン
トロールレジスタ６６０４においてモード設定される。
３種類の画像データは以下の信号ラインへ出力される。 １．ＲＧＢ各８ビットのカラー画像データ … ＩＲ
［７：０］，ＩＧ［７：０］，ＩＢ［７：０］ ２．多値８ビットの白黒画像データ … ＩＲ［７：
０］ ３．２値１ビットの白黒画像データ … ＩＲ７ ６４ビットデータのメモリ上でのならびかたは以下のと
おりとなる。
【０２６６】１．ＲＧＢ各８ビットのカラー画像データ
（２４ビットモード） 第１ピクセルＲ８ビット→ビット６３−５６ 第１ピクセルＧ８ビット→ビット５５−４８ 第１ピクセルＢ８ビット→ビット４７−４０ 第２ピクセルＲ８ビット→ビット３９−３２ 第２ピクセルＧ８ビット→ビット３１−２４ 第２ピクセルＢ８ビット→ビット２３−１６ 第３ピクセルＲ８ビット→ビット１５−８ 第３ピクセルＧ８ビット→ビット７−０ この場合、メモリ上でのならびは、図７２に示した通り
となる。
【０２６７】２．ＲＧＢ各８ビットのカラー画像データ
（３２ビットモード） 第１ピクセルＲ８ビット→ビット６３−５６ 第１ピクセルＧ８ビット→ビット５５−４８ 第１ピクセルＢ８ビット→ビット４７−４０ 第２ピクセルＲ８ビット→ビット３１−２４ 第２ピクセルＧ８ビット→ビット２３−１６ 第２ピクセルＢ８ビット→ビット１５−８ この場合、メモリ上でのならびは、図７３に示した通り
となる。
【０２６８】３．多値８ビットの白黒画像データ 第１ピクセル８ビット→ビット６３−５６ 第２ピクセル８ビット→ビット５５−４８ 第３ピクセル８ビット→ビット４７−４０ 第４ピクセル８ビット→ビット３９−３２ 第５ピクセル８ビット→ビット３１−２４ 第６ピクセル８ビット→ビット２３−１６ 第７ピクセル８ビット→ビット１５−８ 第８ピクセル８ビット→ビット７−０ この場合、メモリ上でのならびは、図７４に示した通り
となる。
【０２６９】４．２値１ビットの白黒画像データ 第１ピクセル１ビット→ビット６３ 第２ピクセル１ビット→ビット６２ 第３ピクセル１ビット→ビット６１ 第４ピクセル１ビット→ビット６０ 第６０ピクセル１ビット→ビット４ 第６１ピクセル１ビット→ビット３ 第６２ピクセル１ビット→ビット２ 第６３ピクセル１ビット→ビット１ 第６４ピクセル１ビット→ビット０ この場合、メモリ上でのならびは、図７５に示した通り
となる。
【０２７０】次に、プリンタビデオデータ幅コンバータ
を構成するブロックについて説明する。
【０２７１】（ＲＧＢｏｕｔユニット７１０１）図７６
にＲＧＢｏｕｔユニット７１０１のブロック図を示す。
このブロックは２４ビットモードでパックされた６４ビ
ット幅のデータをＲＧＢ各８ビットのカラー画像データ
に変換するユニットである。
【０２７２】［３．プリンタ画像データ転送ＦＩＦＯコ
ントローラの概要］図７７にプリンタ画像データ転送Ｆ
ＩＦＯコントローラ６６０３のブロック図を示す。この
ブロックは、プリンタへ出力する画像データをＧＢＩ
（Ｇバス／ＢバスＩ／Ｆ）を介して転送するためのバッ
ファとしてのＦＩＦＯと、そのＦＩＦＯをコントロール
する回路でらう。容量５１２バイト（６４ビット×６
４）のＦＩＦＯ７７０１を備える。ＦＩＦＯのデータ入
力は、プリンタＦＩＦＯライトリードアービタ７７０２
がＦＩＦＯ７７０１のフルフラグ（ＦＦ）を監視しなが
ら制御する。ＦＩＦＯのデータ出力はプリンタビデオク
ロックユニット６６０２からの要求信号（ＲＲＥＱ）に
よりおこなわれる。
【０２７３】［４．プリンタコントローラコントロール
レジスタユニット］図７８にプリンタコントローラコン
トロールレジスタ６６０４のブロック図を示す。このブ
ロックは、プリンタコントローラ内部を制御するレジス
タを備えたブロックである。内部のレジスタは以下のと
おりである。 １．プリンタ・パワー・マネージメント・コントロール
レジスタ ２．プリンタ・コントローラ・コントロールレジスタ ３．プリンタ・コントローラ・割り込み要因ステータス
レジスタ ４．プリンタ・コントローラ・割り込み要因マスクレジ
スタ ５．プリンタ副走査マスクライン数設定レジスタ ６．プリンタ主走査マスクピクセル数設定レジスタ ７．プリンタ副走査ライン数設定レジスタ ８．プリンタ副走査ライン数カウンタ読み出しレジスタ ９．プリンタ主走査ピクセル数設定レジスタ １０．プリンタ主走査ピクセル数カウンタ読み出しレジ
スタ １１．プリント・ページ数設定レジスタ １２．プリント・ページ数カウンタ読み出しレジスタ １３．プリンタ・デバイス・コントロール・レジスタ １４．プリンタ・デバイス・ステータス・レジスタ １５．プリンタ・シリアル・コマンド・レジスタ １６．プリンタ・シリアル・ステータス・レジスタ １７．オプション・コントローラ・ＴＸ・レジスタ １８．オプション・コントローラ・ＲＸ・レジスタ １９．プリンタ・ビデオ・マスクデータ・レジスタ ２０．４階調出力レベル設定レジスタ ２１．１６階調出力レベル設定レジスタ１ ２２．１６階調出力レベル設定レジスタ２ ２３．１６階調出力レベル設定レジスタ３ ２４．１６階調出力レベル設定レジスタ４ ［５．ＩＲＱコントローラ］図７９及び図８０にＩＲＱ
コントローラ６６０５のブロック図を示す。このブロッ
クは、プリンタコントローラ内で発生する割り込み信号
を管理する。割り込み要因から、割り込みを発生させ
る。各割り込み要因に対してマスク機能をもち、個別に
クリアすることができる。割り込み要因は以下のとおり
である。 １．画像データ転送全ページ終了（ＭＬＬＰＥｎｄ） ２．画像データ転送１ページ終了（ＰａｇｅＥｎｄ） ３．シリアルステータス１バイト受信完了（ＩＮＰＳＢ
ＳＹ） ４．シリアルコマンド１バイト送信完了（ＥｎｄＣＢＳ
Ｙ） ５．ＰＰＲＤＹ信号立ち上がり（ｆａｌｓｅ→ｔｒｕ
ｅ）（ＩＮＰＰＲＤＹ） ６．ＰＰＲＤＹ信号立ち下がりｔｒｕｅ→ｆａｌｓｅ）
（ＩＮＰＰＲＤＹ） ７．ＲＤＹ信号立ち上がり（ｆａｌｓｅ→ｔｒｕｅ）
（ＩＮＲＤＹ） ８．ＲＤＹ信号立ち下がり（ｔｒｕｅ→ｆａｌｓｅ）
（ＩＮＲＤＹ） ９．ＰＦＥＤ信号立ち上がり（ｆａｌｓｅ→ｔｒｕｅ）
（ＩＮＰＦＥＤ） １０．ＰＦＥＤ信号立ち下がり（ｔｒｕｅ→ｆａｌｓ
ｅ）（ＩＮＰＦＥＤ） １１．ＳＰＣＨＧ信号立ち上がり（ｆａｌｓｅ→ｔｒｕ
ｅ）（ＩＮＳＰＣＨＧ） １２．ＳＰＣＨＧ信号立ち下がり（ｔｒｕｅ→ｆａｌｓ
ｅ）（ＩＮＳＰＣＨＧ） １３．ＰＤＬＶ信号立ち上がり（ｆａｌｓｅ→ｔｒｕ
ｅ）（ＩＮＰＤＬＶ） １４．ＰＤＬＶ信号立ち下がり（ｔｒｕｅ→ｆａｌｓ
ｅ）（ＩＮＰＤＬＶ） １５．ＴＯＰＲ信号立ち上がり（ｆａｌｓｅ→ｔｒｕ
ｅ）（ＩＮＴＯＰＲ） １６．ＴＯＰＲ信号立ち下がり（ｔｒｕｅ→ｆａｌｓ
ｅ）（ＩＮＴＯＰＲ） １７．ＣＣＲＴ信号立ち上がり（ｆａｌｓｅ→ｔｒｕ
ｅ）（ＩＮＣＣＲＴ） １８．ＣＣＲＴ信号立ち下がり（ｔｒｕｅ→ｆａｌｓ
ｅ）（ＩＮＣＣＲＴ） １９．ＶＳＲＥＱ信号立ち上がり（ｆａｌｓｅ→ｔｒｕ
ｅ）（ＩＮＰＶＳＹＮＣ） ２０．ＶＳＲＥＱ信号立ち下がり（ｔｒｕｅ→ｆａｌｓ
ｅ）（ＩＮＰＶＳＹＮＣ） ２１．オプションコントローラＴＸ送信＆ＲＸ受信完了 ２２．画像データ転送ＦＩＦＯのＥＭＰＴＹ信号の立ち
上がり ２３．画像データ転送ＦＩＦＯのＥＭＰＴＹ信号の立ち
下がり ２４．画像データ転送ＦＩＦＯのＦＵＬＬ信号の立ち上
がり ２５．画像データ転送ＦＩＦＯのＦＵＬＬ信号の立ち下
がり ２６．画像データ転送ＦＩＦＯにオーバーリードが発生
（ＥＥＲＤＯｕｔ） 上記の割り込み要因に対応するフラグ情報（ＰＣＩＲＱ
［３１：６］）をプリンタコントローラコントロールレ
ジスタ６６０４に出力する。プリンタコントローラコン
トロールレジスタ６６０４から、各割り込み要因に対す
る、マスクビット（ＰＣＩＭａｓｋ［３１：６］）とク
リア信号（ＰＣＩＣＬＲＰ［３１：６］）を入力する。
各割り込み要因の論理和がｉｎｔＰｒｃに出力する。
【０２７４】［６．プリンタコマンド／ステータスコン
トロールユニット］図８１に、プリンタコマンド／ステ
ータスコントロールユニット６６０６のブロック図を示
す。このブロックは、プリンタを制御するためのシリア
ルコマンド／ステータスを送受信するブロックである。
【０２７５】シリアルコマンドとしては、コマンドを送
信している期間をあらわすＩＮＰＣＢＳＹ信号、シリア
ルコマンドの同期クロックであるＩＮＰＣＣＬＫ信号、
シリアルコマンドＩＮＰＳＲＣＭＤ信号が生成される。
【０２７６】シリアルステータスとしては、ステータス
が送信されている期間を示すＩＮＰＳＢＳＹ信号、シリ
アルステータスＩＮＰＳＲＳＴＳ信号が入力されて、８
ビットのステータスＰＳＲＳＴＡＴ［７：０］を出力す
る。シリアルステータスを入力するための同期クロック
はプリンタから出力されるＩＮＰＰＣＬＫ信号、また
は、本ブロックで生成されるＰＣＣＬＫ信号のどちらか
を選択可能である。選択はＰＳＲＣＬＫＭｏｄｅ信号に
よりなされる。
【０２７７】［７．オプションコントローラコントロー
ルユニット］図８２に、オプションコントローラコント
ロールユニット６６０７のブロック図を示す。このブロ
ックは、オプションコントローラに対して、送信データ
（ＴＸ）を出力するユニットである。ＴＸ送信のため
の、ＩＮＳＴＲＯＢＥ信号、ＩＮＣＫＥＮ信号、ＣＬＫ
（ＯＰＣＬＫ）信号を生成する。また、ＴＸ送信と同時
に、受信データ（ＲＸ）の受信を行う。
【０２７８】（ｐｒｃＩＦ−バス）ｐｒｃＩＦ−バス
は、Ｇバス／ＢバスＩ／Ｆユニット４３０１Ｂとプリン
タコントローラ４３０３とを接続するローカルなバスで
ある。このバスに含まれる信号には次のようなものであ
る。なお、信号の入出力は、プリンタコントローラから
Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）に出力する信
号をＯＵＴ，Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）
からプリンタコントローラに入力する信号をＩＮで示
す。ＩＦ−バスはスキャナコントローラとプリンタコン
トローラに対して同一規定とするため、プリンタコント
ローラのサポートしない機能のための信号も記述する。
基本クロックはＢバスのＢｃｌｋを使用する。 ・ｐｒｃＲｓｔ０ Ｌ ：ＩＮ この信号により、プリンタコントローラ内部のＦＩＦＯ
を初期状態に戻す。 ・ｐｒｃＤａｔａＩｎ［６３：０］ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からプリンタ
コントローラに出力される６４ビットのデータバスであ
る。プリンタコントローラがデータ転送動作する場合に
画像データが転送される。 ・ｐｒｃＲｅａｄ ：ＯＵＴ プリンタコントローラがデータ転送動作するとき、Ｇバ
ス／ＢバスＩ／Ｆユニット（ＧＢＩ）からのリード信
号。Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）は、ｐｒ
ｃＲｅａｄ信号がアサートされているＢｃｌｋの立ち上
がりに対して、ｐｒｃＤａｔａＩｎ［６３：０］を有効
とする。ｐｒｃＲｅａｄ信号をアサートし続けること
で、１クロック単位でデータがリードできる。 ・ｐｒｃＲｅａｄＥｎａｂｌｅ ：ＩＮ プリンタコントローラがデータ転送動作時、Ｇバス／Ｂ
バスＩ／Ｆユニット（ＧＢＩ）からのデータリード許可
を示す信号。Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）
から出力される。Ｂｃｌｋの立ち上がりで、ｐｒｃＲｅ
ａｄＥｎａｂｌｅ信号がアサートされていれば、次のク
ロックの立ち上がりで、リード可能であることを示す。
ｐｒｃＲｅａｄ信号のアサートは、ｐｒｃＲｅａｄＥｎ
ａｂｌｅ信号を確認して行う。 ・ｐｒｃＲｅｇＡｄｄｒ［３１：２］ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からプリンタ
コントローラ内部のレジスタにアクセスするさいのレジ
スタアドレスバス。ｐｒｃＲｅｇＳｔａｒｔ Ｌアサー
トと同時に有効となり、スキャナコントローラ内部レジ
スタへのアクセスであれば、ｐｒｃＲｅｇＡｃｋ Ｌ信
号で応答するまで有効である。 ・ｐｒｃＲｅｇｂｙｔｅＥｎ［３：０］ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）から出力され
るｐｒｃＲｅｇＤａｔａＩｎ［３１：０］のバイトイネ
ーブル信号。ｐｒｃＲｅｇＳｔａｒｔ Ｌアサートと同
時に有効となり、ｐｒｃＲｅｇＡｃｋ Ｌ信号で応答す
るまで有効である。この信号で示された有効なバイトの
みレジスタへの書き込みを行う。内部レジスタからの読
み出し時は、この信号は無視し、全バイト出力する。こ
の信号の各ビットとｐｒｃＲｅｇＤａｔａＩｎ［３１：
０］のバイトとの対応は次の通りである。 Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からプリンタ
コントローラ内部のレジスタにアクセスするさいのアク
セス要求信号。”Ｌｏｗ”でレジスタのアクセス要求を
示す。ｐｒｃＲｅｇＡｄｄｒ［３１：２］信号、ｐｒｃ
ＲｅｇＲｄＮｏｔＷｒ信号とともにアサートされ、Ｂｃ
ｌｋ１クロック分だけアサートされる。プリンタコント
ローラが、このアクセスに対する・ｐｒｃＲｅｇＡｃｋ
Ｌを返さない限り、次のアクセスのアサートはされな
い。 ・ｐｒｃＲｅｇＤａｔａＯｕｔ［３１：０］ ：ＯＵ
Ｔ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からプリンタ
コントローラ内部のレジスタをリードアクセスする場合
の３２ビットデータバス。ｐｒｃＲｅｇＡｃｋ Ｌ信号が
アサートされているときに有効となる。 ・ｐｒｃＲｅｇＤａｔａＩｎ［３１：０］ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からプリンタ
コントローラ内部のレジスタをライトアクセスする場合
の３２ビットデータバス。ｐｒｃＲｅｇＳｔａｒｔ Ｌ
アサートと同時に有効となり、プリンタコントローラ内
部レジスタへのアクセスであれば、ｐｒｃＲｅｇＡｃｋ
Ｌ信号で応答するまで有効である。 ・ｐｒｃＲｅｇＲｄＮｏｔＷｒ ：ＩＮ Ｇバス／ＢバスＩ／Ｆユニット（ＧＢＩ）からプリンタ
コントローラ内部のレジスタにアクセスするさいのアク
セス方向（リードまたはライト）を示す信号。”Ｈｉｇ
ｈ”でプリンタコントローラ内部レジスタの内容がｐｒ
ｃＲｅｇＤａｔａＯｕｔ［３１：０］に読み出され、”
Ｌｏｗ”でｐｒｃＲｅｇＤａｔａＩｎ［３１：０］の内
容がプリンタコントローラ内部レジスタに書き込まれ
る。ＰｒｃＲｅｇＳｔａｒｔ Ｌアサートと同時に有効
となり、プリンタコントローラ内部レジスタへのアクセ
スであれば、ｐｒｃＲｅｇＡｃｋ Ｌ信号で応答するま
で有効である。 ・ｐｒｃＲｅｇＡｃｋ Ｌ ：ＯＵＴ プリンタコントローラ内部のレジスタアクセスが完了し
たことを示す信号。プリンタコントローラからＧバス／
ＢバスＩ／Ｆユニット（ＧＢＩ）へ出力される。ＢＣｌ
ｋ１クロック分だけアサートされる。ｐｒｃＲｅｇｓｔ
ａｒｔ Ｌ信号がアサートされた次のクロックからセン
スされる。
【０２７９】なお、信号ｐｒｃＲｅｑ０ Ｌ，ｐｒｃバ
イトＥｎ［７：０］，ｐｒｃＷｒｉｔｅ，ｐｒｃＤａｔ
ａＯｕｔ［６３：０］，ｐｒｃＲｅａｄＥｎａｂｌｅ
は、プリンタコントローラでは未使用となる。
【０２８０】図８３及び図８４は、上述の信号のタイミ
ングの一例を示すタイミングダイアグラムである。図８
３はプリンタコントローラ４３０３へデータをＤＭＡ転
送する際のタイミングであり、図６３は、プリンタコン
トローラ４３０３の内部レジスタに対して読み出しある
いは書き込みを行うタイミングである。
【０２８１】（パワーマネジメント）プリンタコントロ
ーラ内部では、プリンタ・コントローラ・パワー・マネ
ジメント・コントロールレジスタ（０Ｘ１Ｂ００７００
０）の設定に応じたビデオクロック（ＶＣＬＫ）のゲー
トコントロールを行い、それによりパワーマネージメン
トを行う。パワーマネジメントユニット（ＰＭＵ）４０
９に出力するＰＭステート信号（ｐｒｃＰｍＳｔａｔ
［１：０］）の値は、Ｇバス／ＢバスＩ／Ｆユニット４
３０１Ｂから入力されるｐｒｃＤｍａＰｍＳｔａｔｅ
［１：０］の状態とクロックの状態とを合わせて決定さ
れる。ｐｒｃＰｍＳｔａｔｅ［１：０］は図８５のとお
りである。
【０２８２】図８５において、ｐｒｃＤｍａＰｍＳｔａ
ｔｅ［１：０］は、プリンタのＧバス／Ｂバスインター
フェースＧＢＩ ｐｒｃのパワー消費状態を示してい
る。ＧＢＩ ｐｒｃにはパワー消費状態００〜１１の４
段階がある。この状態信号ｐｒｃＤｍａＰｍＳｔａｔｅ
［１：０］は、ＧＢＩ ｐｒｃからプリンタコントロー
ラへ出力されている。
【０２８３】また、プリンタコントローラのパワー消費
状態は２段階あり、内部信号ＰＰＳｔａｔで示される。
【０２８４】信号ｐｒｃＰｍｓｔａｔｅ［１：０］は、
ＧＢＩ ｐｒｃとプリンタコントローラの２つの状態を
あわせた状態を示している。この信号がシステムのパワ
ーマネージメントユニットに出力される。すなわち、プ
リンタコントローラの電力消費状態は４段階でパワーマ
ネジメントユニットに伝えられる。その段階は信号ｐｒ
ｃＰｍｓｔａｔｅ［１：０］の値で示される。値００が
最低レベルであり、１増えるごとに示される電力消費量
は大きくなる。
【０２８５】２．９．３ Ｇバス／ＢバスＩ／Ｆユニッ
ト（ＧＢＩ） 図９２は、Ｇバス／ＢバスＩ／Ｆユニット４３０１のブ
ロック構成図である。Ｇバス／ＢバスＩ／Ｆユニット
は、スキャナ及びプリンタのそれぞれに用意されている
が、その構成は同じであるため、ここでまとめて説明す
る。
【０２８６】図９２において、ＧＢＩ４３０１は、ＧＢ
ｕｓと接続してこれを制御するＧＢｕｓコントローラ
と、ＢＢｕｓと接続してこれを制御するＢＢｕｓコント
ローラとを含む。これらの間には、ＤＭＡアドレスを制
御するＤＭＡコントローラ９２０５のほか、機能ブロッ
クとＧＢｕｓ／ＢＢｕｓとの間をデータ転送に用いられ
るＦＩＦＯ９２０４、種々の設定値が書き込まれるレジ
スタユニット９２０６が含まれる。このうち、ＧＢＵＳ
コントローラとＦＩＦＯ９２０４は、ＧＢｕｓにあわせ
て１００ＭＨｚのクロックで動作し、その他のブロック
はＢＢｕｓにあわせて５０ＭＨｚで動作する。
【０２８７】ＧＢＩ４３０１は、ＧＢｕｓとＢＢｕｓの
両方に接続されるべき機能ブロック（ＳＣＣ：スキャナ
コントローラとＰＲＣ：プリンタコントローラ）の、Ｇ
ＢｕｓとＢＢｕｓの選択的接続及び、両バスのインター
フェースを提供する。ＧＢＩと各機能ブロックの間は、
ＩＦＢｕｓ９２０１で接続される。機能ブロックでは、
データの入出力先がＧＢｕｓかＢＢｕｓかを意識する必
要はない。また、ＧＢＩ側でＤＭＡをサポートするの
で、機能ブロック側でアドレスを発生する必要もない。
ＧＢＩは、各機能ブロックで共通に必要となる機能をま
とめて、独立のユニットにしたものである。
【０２８８】ＧＢＩがサポートするＩＦＢｕｓ９２０１
に接続される機能ブロックは、連続したデータを受け取
る、あるいは送り出すものとする。ＩＦＢｕｓにアドレ
ス信号は含まれていない。ＧＢＩでは、Ｃｈａｎｎｅｌ
０（ＧＢｕｓ／ＢＢｕＳ→ＩＦＢｕｓ０）とＣｈａｎｎ
ｅｌ１（ＧＢｕｓ／ＢＢｕｓ→ＩＦＢｕｓ１）の２つの
チャネルが用意され、それぞれに、ＤＭＡコントローラ
が用意されている。ただし、スキャナコントローラで
は、Ｃｈａｎｎｅｌ０のみを、プリンタコントローラで
は、Ｃｈａｎｎｅｌ１のみを使用（実装）する。
【０２８９】ＤＭＡコントローラ９２０５は、Ｉ／Ｏ
（アドレス固定）とメモリに対する設定が可能で、メモ
リの場合は、連続物理アドレスとチェーンテーブル方式
（後述）のＤＭＡが設定できる。
【０２９０】ＧＢＩは、データを、ＦＩＦＯを介して機
能ブロックと入出力する。したがって、ＧＢＩがスレー
ブモードとして動作する場合、ＧＢＩのアドレスは、Ｇ
Ｂｕｓ側が、０ｘ１８ｎ０ ００００〜０ｘ１８ｎ０
００７Ｆ、ＢＢｕｓ側が、０ｘ１９ｎ０ ００００〜０
ｘ１９ｎ０ ００１Ｆのみで同じロケーションがアクセ
スされる。ＦＩＦＯを使用しているため、バースト転送
時のラップアラウンドに対応するのが困難である。ＢＢ
ｕｓのラップアラウンドを伴うバースト転送要求に対し
ては、シングルアクセスとして応答する。ＧＢｕｓのラ
ップアラウンドを伴う転送要求に対しては応答しない。
【０２９１】なお、ＧＢＩ間で画像データのＤＭＡ転送
を行う場合には、それぞれのＤＭＡコントローラにより
制御が行われる。この際に、いずれの側がマスタになる
かは特に決めないが、よりデータ転送のタイミングが厳
格な方がマスタになることが望ましい。このため、本実
施例では、ＧＢＩ ＰＲＣをマスタにし、ＧＢＩ ＳＣ
ＣをスレーブにしてＤＭＡ転送を行っている。
【０２９２】ＧＢＩ（ＧＢｕｓ／ＢＢｕｓインターフェ
ース）は、 １．機能ブロックとのデータの受け渡しをするＦｉｆｏ
ユニット ２．ＧＢｕｓに直結され、ＧＢｕｓとＦｉｆｏユニット
をつなぐＧＢｕｓコントローラ９２０２ ３．ＢＢｕｓに直結され、ＢＢｕｓとＦｉｆｏユニット
をつなぐＢＢｕｓコントローラ９２０３ ４．マスタモードの時に、ＤＭＡ転送要求を各バスコン
トローラに発行するＤＭＡコントローラ９２０５ ５．レジスタの内容を保持し、各ブロックに信号を送る
レジスタユニット９２０６ から構成される。レジスタユニット内には、割込み制
御、パワー制御部も含んでいる。以下に、各部の説明を
する。
【０２９３】＜Ｆｉｆｏユニット＞図９３に示したＦｉ
ｆｏユニットは、ＧＢｕｓ／ＢＢｕｓとＩＦＢｕｓとの
間の転送データのバッファとなる部分である。Ｆｉｆｏ
ユニットは、互いに独立したＦｉｆｏユニット０とＦｉ
ｆｏユニット１とから構成される。Ｆｉｆｏユニット０
はＩＦＢｕｓからのデータ入力及びＧＢｕｓあるいはＢ
Ｂｕｓへのデータ出力のために用いられ、Ｆｉｆｏユニ
ット１はＧＢｕｓあるいはＢＢｕＳからのデータ入力及
びＩＦＢｕｓへのデータ出力のために用いられる。
【０２９４】信号ｓｃＧｂｉＦｉｆｏ０Ｃｌｋあるいは
ｓｃＧｂｉＦｉｆｏ１Ｃｌｋはゲーテッドクロックで、
クロックを止めることで省電力モードを実現する。この
クロックは、ＧＢＩ ＦＩＦＯレジスタをライトするこ
とにより停止し、マスタモードかスレーブモードに入る
時に自動的に起動する。
【０２９５】［Ｆｉｆｏユニット０］Ｆｉｆｏユニット
０は、ＩＦＢｕｓ０（ＩＦＢｕｓの仕様については後
述）からのデータをＦｉｆｏに書き込み、ＧＢｕｓ／Ｂ
Ｂｕｓに送り出す。信号ｉｆＤａｔａＯｕｔＢ［６３：
０］、ｉｆＷｒｉｔｅＢ、ｉｆＷｒｉｔｅＥｎａｂｌｅ
Ｇは、ＩＦＢｕｓと接続される。
【０２９６】このＦｉｆｏユニット０が有するＦｉｆｏ
０は、ＩＦＢｕｓからの６４ビットデータを入力とし、
ＧＢｕｓ用の６４ビットデータＤａｔａＯｕｔ６４とＢ
Ｂｕｓ用の３２ビットデータＤａｔａＯｕｔ３２を出力
する、６４ビット×１７段のＦｉｆｏである。
【０２９７】Ｆｉｆｏユニット０から出力されるステー
タス信号には次のような信号がある。 ・Ｆｉｆｏ０ＥｎａｂｌｅＢ１Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＢＢｕｓへ１ワード（３２ビット）転送可能である
ことを示す。マスタモードの時はＤＭＡコントローラ
が、スレーブモードの時にはＢＢｕｓコントローラが使
用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＢ４Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＢＢｕｓへ４ワード連続転送可能であることを示
す。マスタモードの時はＤＭＡコントローラが、スレー
ブモードの時にはＢＢｕｓコントローラが使用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＢ８Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＢＢｕｓへ８ワード連続転送可能であることを示
す。マスタモードの時はＤＭＡコントローラが、スレー
ブモードの時にはＢＢｕｓコントローラが使用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＧ４Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＧＢｕｓへ４ワード（１ワードは６４ビット）連続
転送可能であることを示す。マスタモードの時はＤＭＡ
コントローラが、スレーブモードの時にはＧＢｕｓコン
トローラが使用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＧ１６Ｇ：Ｆｉｆｏ０Ｕｎｉ
ｔからＧＢｕｓへ１６ワード連続転送可能であることを
示す。マスタモードの時はＤＭＡコントローラが、スレ
ーブモードの時にはＧＢｕｓコントローラが使用する。 ・ｉｆＷｒｉｔｅＥｎａｂｌｅ：Ｆｉｆｏ０がＦｕｌｌ
状態でないことを示す。ＩＦＢｕｓと接続され、機能ブ
ロックにライト可能であることを伝える。
【０２９８】また、Ｆｉｆｏ０からのＧＢｕｓの６４ビ
ットデータのリードは、Ｆｉｆｏ０に入力されている信
号Ｒｄ６４を使い、ＢＢｕｓの３２ビットデータのリー
ドは、信号Ｒｄ３２を使う。どちらのリードによって
も、ステータス信号及び、Ｆｉｆｏ０からの出力データ
であるＤａｔａＯｕｔ６４とＤａｔａＯｕｔ３２は更新
される。
【０２９９】（Ｂ２Ｇブロック）Ｉ／Ｆバス及びＢＢｕ
ｓのクロックは５０ＭＨｚであり、ＧＢｕｓのクロック
は１００ＭＨｚである。このため、Ｆｉｆｏユニット０
に含まれる不図示のＢ２Ｇなるブロックにより、ＩＦＢ
ｕｓクロックに同期した書込み信号ｉｆＷｒｉｔｅＦｉ
ｆｏＢ、あるいはＢＢＵｓクロックに同期した読出し信
号ｂＲｅａｄＦｉｆｏＢの１クロック分を、Ｆｉｆｏユ
ニットのクロック（ＩＦＢｕｓの２倍の周波数）のクロ
ックに変換する。
【０３００】（ＣｈｋＩｌｌｅｇａｌブロック）Ｆｉｆ
ｏ０は、ＧＢｕｓ／ＢＢｕｓにより共有される。マスタ
ーモードでは、ＤＭＡコントローラがＧＢｕｓ／ＢＢｕ
ｓの排他使用を制御しているが、スレーブモードでは、
ＤＭＡマスターが排他使用を制御しなければならない。
このため、Ｆｉｆｏユニット０に含まれるＣｈｋＩｌｌ
ｅｇａｌブロックでは、ＧＢｕｓとＢＢｕｓから同時に
Ｆｉｆｏ０にアクセスされた場合に、信号ｆｉｆｏＥｒ
ｒｏｒＧをアサートする。すなわち、Ｇｂｕｓからの読
出し信号ｇＲｅａｄＦｉｓｏＧ、あるいはＢＢｕｓから
の読出し信号ｂＲｅａｄＦｉｓｏＢが同時にアサートさ
れると、信号ｆｉｆｏＥｒｒｏｒＧをアサートする。こ
の信号は、レジスタユニットでラッチされ、マスクされ
ていなければ、割り込みを発生する。
【０３０１】［Ｆｉｆｏユニット１］Ｆｉｆｏユニット
１は、ＧＢｕｓ／ＢＢｕｓからのデータを内蔵するＦｉ
ｆｏ１に書き込み、ＩＦＢｕｓ１に送り出す。ｉｆＤａ
ｔａＩｎｇ［６３：０］，ｉｆＢｙｔｅＥｎＧ［７：
０］，ｉｆＲｅａｄＢ，ｉｆＲｅａｄＥｎａｂｌｅＧ
は、ＩＦＢｕｓと接続される。
【０３０２】Ｆｉｆｏユニット１では、マスタモードで
の逆方向ＤＭＡに対応するために、Ｆｉｆｏ１の前段に
フロントバッファを設けてある。逆方向ＤＭＡ（入力信
号ｒｅｖｅｒｓｅＭＯＤＥがイネーブル）の時には、フ
ロントバッファにいったんバッファしてから、逆順でＦ
ＩＦＯにデータを送り出す。それ以外のモード（信号ｒ
ｅｖｅｒｓｅＭＯＤＥがディスエーブル）の時には、通
常のＦＩＦＯとして機能する。
【０３０３】（フロントバッファ）ＧＢｕｓまたは、Ｂ
Ｂｕｓからのデータを入力とし、Ｆｉｆｏ１へ出力す
る、バイトイネーブル付き６４＋４ビット×４段のバッ
ファである。ＢＢｕｓからの書き込みでは、データはバ
イトイネーブル信号とともに書き込まれる。ＧＢｕｓか
らの書き込みでは、バイトイネーブルをすべて有効と
し、データが書き込まれる。ＢＢｕｓからの書き込みで
の６４ビットへのパッキングは行わない。
【０３０４】ステータス信号として、フロントバッファ
が空状態であることを示す信号ＢｕｆＥｍｐｔｙが設け
られている。
【０３０５】逆方向ＤＭＡの時には、信号ｒｅｖｅｒｓ
ｅＭＯＤＥがイネーブルであり、転送モードは、ＤＭＡ
コントローラで、ＧＢｕｓの４ｂｅａｔバースト転送、
あるいはＢＢｕｓのシングル転送のみに制限される。Ｇ
Ｂｕｓの４ｂｅａｔバースト転送のデータは、一度フロ
ントバッファに貯めてから、逆順にして、Ｆｉｆｏ１に
データを送り出す（３２ビット単位で逆順にする）。
【０３０６】それ以外のモードの時には、信号ｒｅｖｅ
ｒｓｅＭＯＤＥがディスエーブルであり、４段のＦＩＦ
Ｏとして機能する。入力信号ｄｕｍｍｙＷｒｉｔｅＦｉ
ｆｏ１Ｂは一度ラッチされ、フロントバッファが空にな
った時点で、Ｆｉｆｏ１に送られる。
【０３０７】（Ｆｉｆｏ１）Ｆｉｆｏ１は、フロントバ
ッファからのデータを入力とし、入力されたデータをＩ
ＦＢｕｓへ出力する、バイトイネーブル付き６４＋８ビ
ット×１６段のＦｉｆｏである。ＢＢｕｓからのデータ
は、バイトイネーブル信号とともに書き込まれる。ＧＢ
ｕｓからのデータは、バイトイネーブルをすべて有効と
し、書き込まれる。ＢＢｕｓからのデータの書き込みで
は、６４ビットへのパッキングを行う。
【０３０８】Ｆｉｆｏ１の内部状態と、フロントバッフ
ァのＢｕｆＥｍｐｒｙ信号を基に、以下のステータス信
号を設けている。 ・Ｆｉｆｏ１ＥｎａｂｌｅＢ１Ｇ：Ｆｉｆｏユニット１
へＢＢｕｓから２ワード（３２ビット）転送可能である
ことを示す。Ｆｉｆｏ１にＢＢｕｓ１ワード以上の空き
があるか、フロントバッファが空の時に、イネーブルと
なる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＢ４Ｇ：Ｆｉｆｏユニット１
へＢＢｕｓから８ワード連続転送可能であることを示
す。Ｆｉｆｏ１にＢＢｕｓ４ワード以上の空きがある
か、フロントバッファが空の時に、イネーブルとなる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＢ８Ｇ：Ｆｉｆｏユニット１
へＢＢｕｓから１２ワード連続転送可能であることを示
す。Ｆｉｆｏ１にＢＢｕｓ８ワード以上の空きがある
か、Ｆｉｆｏ１にＢＢｕｓ４ワード以上の空きがあり、
かつフロントバッファが空の時に、イネーブルとなる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＧ４Ｇ：Ｆｉｆｏユニット１
へＧＢｕｓから４ワード（１ワードは６４ビット）連続
転送可能であることを示す。Ｆｉｆｏ１にＧＢｕｓ４ワ
ード以上の空きがあるか、フロントが空の時に、イネー
ブルとなる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＧ１６Ｇ：Ｆｉｆｏユニット
１へＧＢｕｓから１６ワード連続転送可能であることを
示す。Ｆｉｆｏ１が空であるか、Ｆｉｆｏ１にＧＢｕｓ
１２ワード以上の空きがあり、かつフロントバッファが
空の時に、イネーブルとなる。 ・ｉｆＲｅａｄＥｎａｂｌｅ：Ｆｉｆｏ１が空状態でな
いことを示す。ＩＦＢｕｓと接続され、機能ブロックに
リード可能であることを伝える。
【０３０９】信号Ｆｉｆｏ１ＥｎａｂｌｅＢ１Ｇ、Ｆｉ
ｆｏ１ＥｎａｂｌｅＢ４Ｇ、Ｆｉｆｏ１ＥｎａｂｌｅＢ
８Ｇは、マスタモード時にはＤＭＡコントローラが、ス
レーブモード時にはＢＢｕｓコントローラが使用する。
【０３１０】信号Ｆｉｆｏ１ＥｎａｂｌｅＧ４Ｇ、Ｆｉ
ｆｏ１ＥｎａｂｌｅＧ１６Ｇは、マスタモード時にはＤ
ＭＡコントローラが、スレーブモード時にはＧＢｕｓコ
ントローラが使用する。
【０３１１】また、Ｆｉｆｏユニット１は、Ｆｉｆｏユ
ニット０と同じく、Ｂ２Ｇブロック及びＣｈｋＩｌｌｅ
ｇａｌブロックを備えている。
【０３１２】＜ＧＢｕｓコントローラ＞図９４は、Ｇｂ
ｕｓコントローラ９２０２のブロック図である。Ｇｂｕ
ｓコントローラ９２０２は、ＧＢＩがバスマスタとなっ
てＧＢｕｓを制御するためのＧＢｕｓマスタコントロー
ラと、スレーブとなった際の制御を行うためのＧＢｕｓ
スレーブコントローラと、データを制御するためのＧＢ
ｕｓデータコントローラと、ＧＢｕｓインターフェース
バッファとを含む。この構成により、ＧＢＩ４３０１
は、ＧＢｕｓのマスタあるいはスレーブとして動作する
ことができる。
【０３１３】［ＧＢｕｓマスタ動作］ＧＢｕｓコントロ
ーラは、ＧＢｕｓマスタコントローラにより、以下のよ
うな手順でＧＢｕｓマスタとしての制御を行う。
【０３１４】１．ＤＭＡコントローラからの要求 ＤＭＡコントローラ９２０５は、チャネルＮの転送が可
能な段階で、ｇＭＲｅｑ（Ｎ）信号を、ｇＭＡｄｄｒ
（Ｎ）［３１：５］信号、ｇＭＢｓｔ４Ｎｏｔ１６ Ｎ
信号とともに、ｂＣｌｋ（Ｂｂｕｓクロック信号）で１
クロックだけアサートして、ＤＭＡ転送を要求する。
【０３１５】ｇＭＡｄｄｒ（Ｎ）［３１：５］信号、ｇ
ＭＢｓｔ４Ｎｏｔ１６ Ｎ信号は、ＧＢｕｓマスタコン
トローラによりｇＭＤｏｎｅ（Ｎ）信号、ｇＭＲｔｒｙ
（Ｎ）信号、ｇＭＢＥｒｒ（Ｎ）信号のいずれかがアサ
ートされるまで、変化させてはいけない。
【０３１６】２．ＧＢｕｓアービタへの転送要求 ｇＭＲｅｑ（Ｎ）信号は、ＧＢｕｓマスタリクエストイ
ンターフェースでラッチされる（ｇＬａｔｃｈＲｅｑ
（Ｎ）信号）。
【０３１７】各チャネルのｇＬａｔｃｈＲｅｑ信号は、
不図示のＧＢｕｓマスタリクエストアービタで調停さ
れ、ＧＢｕｓアービタ４０６に対し、ＤＭＡ要求信号ｇ
Ｒｅｑ Ｌ信号をアサートすると同時に、ＧＢｕｓマスタ
アドレスフェーズに、ｇＩｎｔＲｅｑ（Ｎ）信号を送
る。
【０３１８】３．ＧＢｕｓアービタからの転送許可 ＧＢｕｓアービタ４０６からのＤＭＡ許可信号ｇＧｎｔ
Ｌ信号がアサートされると、ＧＢｕｓマスタアドレス
フェーズから、信号ＧＧｎｔＳｅｎｓｅがアサートさ
れ、ＤＭＡ要求信号ｇＲｅｑ Ｌはネゲートされる。同
時に、ｇＬａｔｃｈＲｅｑ（Ｎ）信号とｇＩｎｔＲｅｑ
（Ｎ）信号はネゲートされる。ＧＢｕｓマスタリクエス
トインターフェースは、信号ｇＳｌｖＢｓｙを監視し、
データバスが使用可能になると、ＧＭＤａｔａＲｑ
（Ｎ）信号をアサートする。この信号は、ＧＢｕｓマス
タジェネレートエンドデータとＧＢｕｓデータコントロ
ーラに送られる。 ４．ＧＢｕｓデータ転送 スレーブのｇＡａｃｋ信号を確認すると、データ転送を
開始する。ＥｎｄＤａｔａ以外のＧＢｕｓの信号は、Ｇ
Ｂｕｓマスタアドレスフェーズで生成される。ＥｎｄＤ
ａｔａは、ＧＢｕｓマスタジェネレートエンドデータで
生成される。ＧＢｕｓからＦｉｆｏあるいは、Ｆｉｆｏ
からＧＢｕｓへのデータの移動は、ＧＭＤａｔａＲｑ
（Ｎ）信号により、ＧＢｕｓデータコントローラが行
う。なお、ｇＡａｃｋ信号の前にｇＲｔｒｙ信号を検出
すると、ＧＢｕｓデータコントローラはデータ転送を行
わない。 ５．ＧＢｕｓデータ転送終了（あるいはリトライ） ＧＢｕｓマスタジェネレートエンドデータは、ＧＢｕｓ
データ転送の終了を、ｃｈｅｃｋＢＥｒｒ信号によりＧ
Ｂｕｓマスタリクエストインターフェースへ伝える。そ
の信号を受けたＧＢｕｓマスタリクエストインターフェ
ースは、内部で保持している要求をクリアすると同時
に、バスエラーがなければ、ｇＭＤｏｎｅ信号をアサー
トする。バスエラーを検出した場合には、ｇＭＢＥｒｒ
信号をアサートし、ＤＭＡコントローラ９２０５に転送
が完了したことを伝える。
【０３１９】また、ｇＲｔｒｙ信号を検出すると、ＧＢ
ｕｓマスタリクエストインターフェースは、内部で保持
している要求をクリアすると同時に、ｇＭＲｔｒｙ信号
をアサートする。
【０３２０】ＤＭＡコントローラ４９２０５は、ＧＢｕ
ｓコントローラ９２０２から受けた信号がｇＭＤｏｎｅ
信号であれば、転送アドレスや転送長等を更新する。受
けた信号がｇＭＲｔｒｙ信号であれば、それらを更新せ
ずに、次のアクションを起こす。ｇＭＢＥｒｒ信号の時
には、ＤＭＡコントローラ９２０２は転送を中止し、マ
スクされていなければ、割り込みを発生する。
【０３２１】［ＧＢｕｓスレーブ動作］ＧＢｕｓコント
ローラは、ＧＢｕｓスレーブコントローラにより、以下
のような手順でＧＢｕｓスレーブとしての制御を行う。 １．マスタからの転送要求 ＧＢｕｓスレーブリクエストインターフェースでは、ｇ
ＴｓＲｅｇ信号アサートのタイミングで、ｇＡｄｄｒＲ
ｅｇ信号とｇＲｄＮｏｔＷｒＲｅｇ信号（チャネル０か
１）を確認する。ＧＢＩへのアクセスで、ｇＳＥｎａｂ
ｌｅ（Ｎ）信号（スレーブモード：レジスタにより設
定）がアサートされていれば、ｇＢｓｔ４Ｎｏｔ１６信
号とＲｅａｄＦｉｆｏＥｎａｂｌｅ４／１６信号（チャ
ネル０）かＷｒｉｔｅＦｉｆｏＥｎａｂｌｅ４／１６信
号（チャネル１）から、転送可能か判断する。可能であ
れば、ｇＡａｃｋ信号を、そうでなければ、ｇＲｔｒｙ
信号をアサートする。 ２．ＧＢｕｓデータ転送 転送可能であれば、ＧＢｕｓスレーブリクエストインタ
ーフェースは、ｇＳｌｖＢｓｙ信号のネゲートを確認
し、ｇＡａｃｋ信号をアサートし、そのタイミングを、
ＧＳｌｖＳｔａｒｔ信号でＧＢｕｓスレーブリクエスト
スレーブビジーに伝える。また、ＧＢｕｓスレーブリク
エストインターフェースは、データの転送開始を、ＧＳ
ＤａｔａＲｑ（Ｎ）信号をアサートすることでＧＢｕｓ
データコントローラに伝える。ＧＢｕｓからＦｉｆｏあ
るいは、ＦｉｆｏからＧＢｕｓへのデータの移動は、Ｇ
Ｂｕｓデータコントローラが行う。ＧＢｕｓスレーブリ
クエストスレーブビジーは、ｇＳｌｖＢｓｙ信号を生成
する。 ３．ＧＢｕｓデータ転送終了 転送終了を示す信号は特にない。ｇＢＥｒｒ信号をアサ
ートすることもない。ただし、ｇＳＥｎａｂｌｅ（Ｎ）
信号がネゲートしてあれば、マスタのアクセスに対して
応答しないので、タイムアウトによるバスエラーが発生
する。
【０３２２】＜ＢＢｕｓコントローラ＞図９５は、ＢＢ
ｕｓコントローラ９２０３のブロック図である。ＢＢｕ
ｓコントローラ９２０３は、ＢＢｕｓマスタコントロー
ラと、ＢＢｕｓデータコントローラ、ＢＢｕｓスレーブ
コントローラ及びＢＢｕｓインターフェースバッファを
含む。この構成により、ＧＢＩ４３０１は、ＢＢｕｓの
マスタあるいはスレーブとして動作することができる。
【０３２３】［ＢＢｕｓマスタ動作］ １．ＤＭＡコントローラからの要求 ＤＭＡコントローラ９２０５は、チャネルＮの転送が可
能な段階で、ｂＭＲｅｑ（Ｎ）信号を、ｂＭＡｄｄｒ
（Ｎ）［３１：２］信号、ｂＭＢｕｒｓｔ８ｎ）信号、
ｂＭＢｓｔ４Ｎｏｔ８ Ｎ信号とともに、ＢＢｕｓクロ
ック信号ｂＣｌｋで１クロックだけアサートする。ま
た、チェーンＤＭＡモードでチェーンテーブルの読み込
みが必要な段階で、ｃＭＲｅｑ（Ｎ）信号を、ｃＭＡｄ
ｄｒ（Ｎ）［３１：２］信号とともに、ｂＣｌｋで１ク
ロックだけアサートする。チェーンテーブルの読み込み
では、ＢＢｕｓのバースト転送を使用しない。こうし
て、ＤＭＡコントローラからＢＢｕｓのＤＭＡ転送が要
求される。
【０３２４】ｂＭＡｄｄｒ（Ｎ）［３１：２］信号，ｂ
ＭＢｕｒｓｔ（Ｎ）信号，ｂＭＢｓｔ４Ｎｏｔ８ Ｎ信
号は、Ｆｉｆｏにアクセスを開始する（ｂＲｅａｄＦｉ
ｆｏ、ｂＷｒｉｔｅＦｉｆｏがアサートされる）まで変
化させてはいけない。
【０３２５】また、ｃＭＡｄｄｒ（Ｎ）［３１：２］信
号は、ｃＭＤｏｎｅ（Ｎ）信号，ｃＭｒｔｒｙ（Ｎ）信
号，ｃＭＢＥｒｒ（Ｎ）信号のいずれかがアサートされ
るまで変化させてはいけない。
【０３２６】２．ＢＢｕｓアービタへの転送要求 ＢＢｕｓｂＭＲｅｑ（Ｎ）信号及びｃＭＲｅｑ（Ｎ）信
号は、ＢＢｕｓマスタリクエストインターフェースでラ
ッチされる（ｂＬａｔｃｈＲｅｑ（Ｎ）信号及びｃＬａ
ｔｃｈＲｅｑ（Ｎ）信号）。各要求信号は、ＢＢｕｓマ
スタリクエストアービタで調停され、ＢＢｕｓアービタ
４０７に対してｂＢＲｅｑ Ｌ信号がアサートされる。
【０３２７】３．ＢＢｕｓアービタからの転送許可 ＢＢｕｓアービタからの許可信号であるｂＢＧｎｔ Ｌ
信号がアサートされると、ＢＢｕｓマスタリクエストア
ービタから、対応する要求元のＢＢｕｓマスタリクエス
トインターフェースに、ＢＧｎｔ（Ｎ）信号あるいはＣ
Ｇｎｔ（Ｎ）信号を送り、ｂＢＧｎｔ Ｌ信号はネゲー
トされる。ＢＢｕｓマスタリクエストインターフェース
は、ｂＬａｔｃｈＲｅｑ（Ｎ）信号あるいはｃＬａｔｃ
ｈＲｅｑ（Ｎ）信号をネゲートし、ｂＴｘ信号とｂＳｎ
ｏｏｐＷａｉｔ信号を監視し、転送可能な状態になる
と、ＢＭＤａｔａＲｑ（Ｎ）信号及びＣＭＤａｔａＲｑ
（Ｎ）信号をアサートする。この信号は、ＢＢｕｓマス
タシーケンサとＢＢｕｓデータコントローラに送られ
る。
【０３２８】４．ＢＢｕｓデータ転送 ＢＢｕｓマスタシーケンサは、ＢＢｕｓマスタがドライ
ブすべきデータ以外のＢＢｕｓの信号をすべて生成す
る。ＢＭＤａｔａＲｑ（Ｎ）信号あるいはＣＭＤａｔａ
Ｒｑ（Ｎ）信号をトリガにして、ｂＳｔａｒｔＯｕｔ
Ｌ（バーストモードであれば、同時にｂＢｕｒｓｔＯｕ
ｔ Ｌ）をアサートし、ｂＲｄｙ（バーストモードであ
れば、ｂＢｕｒｓｔＡｃｋ）をチェックし、転送終了を
検出する。ＢＢｕｓからＦｉｆｏ、あるいはＦｉｆｏか
らＢＢｕｓへのデータの移動は、ＢＭＤａｔａＲｑ
（Ｎ）信号により、ＢＢｕｓデータコントローラが行
う。
【０３２９】なお、ｂＲｄｙ信号の前（あるいは同時
に）にｂＲｅｔｒｙ信号を検出すると、ＢＢｕｓデータ
コントローラはデータ転送を行わない。
【０３３０】５．ＢＢｕｓデータ転送終了（あるいは、
リトライ、バスエラー） ＢＢｕｓデータコントローラは、ＢＢｕｓマスタシーケ
ンサのＢＭＬａｓｔＤａｔａ信号でデータの移動を終了
する。また、ＢＢｕｓマスタシーケンサは、ＢＢｕｓデ
ータ転送の終了をＤｏｎｅ信号により、ＢＢｕｓリクエ
ストインターフェースへ伝える。リトライあるいはバス
エラーであった場合には、それぞれ、Ｒｅｔｒｙ信号、
Ｅｒｒｏｒ信号で伝える。ＢＢｕｓマスタリクエストイ
ンターフェースは、ＤＭＡコントローラに転送が完了し
たことを、［ｂｃ］ＭＤｏｎｅ（Ｎ）（以下、ｂまたは
ｃのいずれかであることを［ｂｃ］と表す）で、リトラ
イ、バスエラー場合には、［ｂｃ］ＭＲｔｒｙ（Ｎ）信
号、［ｂｃ］ＭＢＥｒｒ信号でそれぞれ伝える。
【０３３１】ＤＭＡコントローラは、信号ｂＲｅａｄＦ
ｉｆｏ、ｂＷｒｉｔｅＦｉｆｏにより、転送アドレスや
転送長等を更新し、ＤＭＡのＢＢｕｓ転送の終了を示す
ｂＭＤｏｎｅ（Ｎ）信号か、ｂＭＲｔｒｙ（Ｎ）信号
で、次のアクションを起こす。チェーンテーブルの読み
込みの終了を示すｃＭＤｏｎｅ（Ｎ）信号は、内部のチ
ェーンテーブルを更新し、ｃＭＲｔｒｙ（Ｎ）信号であ
れば、再び転送要求を発行する。
【０３３２】［ｂｃ］ＭＢＥｒｒ（Ｎ）信号の時には、
ＤＭＡコントローラは転送を中止し、マスクされていな
ければ割り込みを発生する。
【０３３３】（バーストモードでのリトライ）信号ｂＳ
ｔａｒｔ Ｌと信号ｂＢｕｒｓｔ Ｌの同時アサート
で、スレーブが、信号ｂＲｅｔｒｙ Ｌのアサートなし
に、信号ｂＲｄｙ Ｌと信号ｂＢｕｒｓｔＡｃｋ Ｌの
同時アサートで応答した場合、スレーブはバースト転送
可能と判断される。そのバースト転送中は信号ｂＲｅｔ
ｒｙ Ｌはチェックされない。つまり、最初のｂＲｄｙ
Ｌのタイミングの時のみ、信号ｂＲｅｔｒｙ Ｌはチ
ェックされる。なお、バースト転送中でも、信号ｂＥｒ
ｒｏｒ Ｌは、各クロックでチェックされる。
【０３３４】（信号ｂＥｒｒｏｒ Ｌ、ｂＲｅｔｒｙ
Ｌ、ｂＲｄｙ Ｌの同時アサートについて）信号ｂＥｒ
ｒｏｒ Ｌがアサートされた場合、信号ｂＲｅｔｒｙ
Ｌがアサートされていても、バスエラーとみなされる。
信号ｂＥｒｒｏｒ Ｌがネゲートされ、信号ｂＲｅｔｒ
ｙ Ｌがアサートされた場合、信号ｂＲｄｙ Ｌがアサ
ートされていてもリトライと見なされる。
【０３３５】（マスタモード時の信号ｂｙｔｅＥｎ Ｌ
［３：０］について）マスタモード時の信号ｂｙｔｅＥ
ｎ Ｌ［３：０］は、シングルアクセス、バーストアク
セスの最後の転送以外は、常に、“００００”である。
【０３３６】［ＢＢｕｓスレーブ動作（レジスタアクセ
ス以外）］ １．マスタからの転送要求 ＢＢｕｓマスタシーケンサは、ｂＳｔａｒｔ Ｌ信号ア
サートのタイミングで、ｂＡｄｄｒ信号とｂＷｒ Ｌ信
号（チャネル０か１）を確認する。ＧＢＩへのアクセス
で、ｂＳＥｎａｂｌｅ（Ｎ）信号（スレーブモード：レ
ジスタにより設定）がアサートされていれば、ｂＢｕｒ
ｓｔＳｈｏｒｔＮｏｔＬｏｎｇ信号（ｂＢｕｒｓｔ Ｌ
信号がアサートされた時のみ）とＲｅａｄＦｉｆｏＥｎ
ａｂｌｅ１／４／８信号（チャネル０）かＷｒｉｔｅＦ
ｉｆｏＥｎａｂｌｅ１／４／８信号（チャネル１）から
転送可能かを判断する。転送可能であれば、ｂＲｄｙＯ
ｕｔ Ｌ信号（バーストモードであれば、ｂＢｕｒｓｔ
ＡｃｋＯｕｔ Ｌ信号も）をアサートし、そうでなけれ
ば、ｂＲｅｔｒｙＯｕｔ Ｌ信号をアサートする。
【０３３７】マスタのバーストモード（ｂＢｕｒｓｔ
Ｌ信号がアサート）の要求に対して、Ｆｉｆｏの状態か
ら、バースト転送はできないがシングル転送は可能な場
合は、ｂＲｄｙＯｕｔ Ｌ信号のみアサートし、シング
ル転送を行う。また、マスタのバーストモード要求がラ
ップアラウンドを発生する場合、ＧＢＩがラップアラウ
ンドに対応していないため、可能であればシングル転送
を行う（ｂＢｕｒｓｔＡｃｋＯｕｔ Ｌ信号をアサート
しない）。
【０３３８】２．ＢＢｕｓデータ転送 転送可能であれば、ＢＢｕｓマスタシーケンサは、必要
なクロック分だけ、ｂＲｄｙＯｕｔ Ｌ信号をアサート
し続ける。バースト転送の場合には、最初のｂＲｄｙＯ
ｕｔ Ｌ信号のアサートのタイミングで、ｂＢｕｒｓｔ
ＡｃｋＯｕｔ Ｌ信号を１ＢＢｕｓクロックだけアサート
する。また、データの転送開始をＢＳＤａｔａＲｑ
（Ｎ）信号で、データの転送終了をｂＭＬａｓｔＤａｔ
ａ信号で、ＢＢｕｓデータコントローラに伝える。ＢＢ
ｕｓからＦｉｆｏあるいは、ＦｉｆｏからＢＢｕｓへの
データの移動は、ＢＢｕｓデータコントローラが行う。
【０３３９】３．ＢＢｕｓデータ転送終了 転送終了を示す信号は特にない。ｂＥｒｒｏｒＯｕｔ
Ｌ信号をアサートすることもない。ただし、ｂＳＥｎａ
ｂｌｅ（Ｎ）信号がネゲートしていれば、マスタのアク
セスに対して、応答しないので、タイムアウトによるバ
スエラーが発生する。
【０３４０】［ＢＢｕｓスレーブ動作（レジスタアクセ
ス）］ＧＢＩ及び機能ブロック内のレジスタのアクセス
はＢＢｕｓから行う。レジスタのアクセスについては、
ＧＢＩのモードや状態によらず、いつでもアクセス可能
である。ｂＲｅｔｒｙＯｕｔ Ｌ、ｂＥｒｒｏｒＯｕｔ
Ｌ信号をアサートすることはない。マスタのバースト
モードの要求に対して、いつでもシングル転送で応答す
る（ｂＢｕｒｓｔＡｃｋＯｕｔ Ｌ信号をアサートしな
い）。
【０３４１】レジスタコントローラ９２０６は、ｒｅｇ
Ｓｔａｒｔ Ｌ、ｒｅｇＡｄｄｒ［３１：２］、ｂｙｔ
ｅＥｎＩｎ［３：０］、ｒｅｇＷｒ Ｌ信号（ＢＢｕｓ
の信号をＢＢｕｓクロックで叩いた信号）をセンスし、
レジスタへの書き込みであれば、ｂＤａｔａＩｎ［３
１：０］信号のデータを書き込み、Ａｃｋ信号（ＧＢＩ
では、ｒｅｇＧｂｉＡｃｋ Ｌ ＩＦＢｕｓでは、ｒｅ
ｇＩｆＡｃｋ Ｌ）をアサートする。レジスタからの読
み出しであれば、データを内部バス（ＧＢＩでは、ｒｅ
ｇＧｂｉＤａｔａＯｕｔ［３１：０］、ＩＦＢｕｓで
は、ｒｅｇＩｆＤａｔａＯｕｔ［３１：０］）に乗せ
て、Ａｃｋ信号（ＧＢＩでは、ｒｅｇＧｂｉＡｃｋ
Ｌ、ＩＦＢｕｓでは、ｒｅｇＩｆＡｃｋ Ｌ）をアサー
トする。
【０３４２】ＢＢｕｓスレーブジェネレートレディで、
Ａｃｋ信号からｂＲｄｙＯｕｔ Ｌを作る。
【０３４３】（ＧＢＩのレジスタアクセス以外のＢＢｕ
ｓのサイクル）ＧＢＩのスレーブモードでは、シングル
転送のサイクルはいつも３ＢＢｕｓクロックである。バ
ースト転送は、シングル転送と同じタイミングで、最初
のｂＲｄｙＯｕｔ Ｌ信号をアサートし、その後ネゲー
トすることなしに必要なクロック分アサートを続ける。
転送（シングルとバースト）ができない場合は、最初の
ｂＲｄｙＯｕｔ Ｌをアサートするタイミングで、ｂＲ
ｅｔｒｙＯｕｔ Ｌだけアサートする。
【０３４４】（ＢＢｕｓスレーブジェネレートレディブ
ロック）ＢＢｕｓスレーブジェネレートレディブロック
は、ＢＢｕｓスレーブシーケンサからのＣｈａｎｎｅｌ
Ｒｄｙ Ｌ信号と、ＧＢＩレジスタユニットからのｒｅ
ｇＧｂｉＡｃｋ Ｌ信号と機能ブロッタ（ＩＦＢｕｓ）
からのｒｅｇＩｆＡｃｋ Ｌ信号をＯＲして、クロックで
叩く。
【０３４５】＜ＩＦＢｕｓインターフェース＞ＩＦＢｕ
ｓは、ＧＢＩと機能ブロックを接続する簡単なバスであ
る。クロックは、ｂＣｌｋ（５０ＭＨｚ）を使用する。
ここでいう入力信号とは、機能ブロックからＧＢＩへの
方向の信号である。双方向信号はない。以下にＩＦＢｕ
ｓの信号について説明する。“ Ｌ”で終わる信号名
は、ローアクティブであることを示す。これは、すでに
説明した部分においても同様である。なお、実際のイン
プリメンテーションでは、信号名の“ｉｆ”は機能ブロ
ックの名前に置き換える。
【０３４６】・ｉｆＲｓｔ０ Ｌ（チャネル０），ｉｆ
Ｒｓｔ１ Ｌ（チャネル１）（出力）ＩＦＢｕｓのリセ
ット信号である。この信号により、ＩＦＢｕｓの状態を
初期状態に戻す。ＧＢＩの内部レジスタにより、アサー
トされる。ＧＢＩと機能ブロックとの転送に先立って、
必ずアサートする。
【０３４７】・ｉｆＤａｔａＯｕｔＢ［６３：０］（入
力：チャネル０のみ） 機能ブロックからＧＢＩへのデータ信号である。この信
号は、Ｆｉｆｏユニット０に接続されている（図９３参
照）。
【０３４８】・ｉｆＷｒｉｔｅＢ（入力：チャネル０の
み） 機能ブロックからＧＢＩへのライト信号である。ＧＢＩ
は、ｉｆＷｒｉｔｅ信号がアサートされているｉｆＣｌ
ｋの立ち上がりで、ｉｆＤａｔａＯｕｔ［６３：０］を
書き込む。ｉｆＷｒｉｔｅＢ信号をアサートし続けるこ
とで、１クロック単位でデータがライトできる。この信
号は、Ｆｉｆｏユニット０に接続されている（図９３参
照）。
【０３４９】・ｉｆＷｒｉｔｅＥｎａｂｌｅＧ（出力：
チャネル０のみ） 機能ブロックからＧＢＩへのライト許可信号である。ｉ
ｆＣｌｋの立ち上がりで、ｉｆＷｒｉｔｅＥｎａｂｌｅ
Ｇ信号がアサートされていれば、次のクロックの立ち上
がりで、ライト可能であることを示す。ｉｆＷｒｉｔｅ
Ｂ信号のアサートは、ｉｆＷｒｉｔｅＥｎａｂｌｅＧ信
号を確認して行う。この信号は、Ｆｉｆｏユニット０か
ら出力される。
【０３５０】・ｉｆＤａｔａＩｎＧ［６３：０］，ｉｆ
ＢｙｔｅＥｎＧ［７：０］（出力：チャネル１のみ） ＧＢＩから機能ブロックへのデータとバイトイネーブル
信号である。この信号は、Ｆｉｆｏユニット１に接続さ
れている。表８に信号ｉｆＢｙｔｅＥｎＧ［７：０］の
各桁とｉｆＤａｔａＩｎＧ［６３：０］の各バイトユニ
ットとの対応を示す。
【０３５１】
【表８】
【０３５２】・ｉｆＲｅａｄ（入力：チャネル１のみ） ＧＢＩから機能ブロックへのリード信号である。ＧＢＩ
は、ｉｆＲｅａｄ信号がアサートされているｉｆＣｌｋ
の立ち上がりで、ｉｆＤａｔａＩｎＧ［６３：０］とｉ
ｆＢｙｔｅＥｎＧ［７：０］を出力する。ｉｆＲｅａｄ
信号をアサートし続けることで、１クロック単位でデー
タがリードできる。この信号は、Ｆｉｆｏユニット１に
接続されている。
【０３５３】・ｉｆＲｅａｄＥｎａｂｌｅＧ（出力：チ
ャネル１のみ） ＧＢＩから機能ブロックへのリード許可信号である。ｉ
ｆＣｌｋの立ち上がりで、ｉｆＲｅａｄＥｎａｂｌｅＧ
信号がアサートされていれば、次のクロックの立ち上が
りで、リード可能であることを示す。ｉｆＲｅａｄ信号
のアサートは、ｉｆＲｅａｄＥｎａｂｌｅＧ信号を確認
して行う。この信号は、Ｆｉｆｏユニット１から出力さ
れる。
【０３５４】・ｉｆＲｅｇＳｔａｒｔ Ｌ（チャネル共
通）（出力） ＢＢｕｓのｂＳｔａｒｔ Ｌをクロックで叩いた信号で
ある。ｉｆＲｅｇＡｄｄｒ［３１：２］信号、ｉｆＲｅ
ｇＲｄＮｏｔＷｒ信号ｉｆＢｙｔｅＥｎ Ｌ［３：０］
信号とともに１クロックだけアサートされる。機能ブロ
ックの内部レジスタへの書き込みの場合には、信号ｉｆ
ＲｅｇＤａｔａＩｎ［３１：０］も有効となっている。
機能ブロックでは、ｉｆＲｅｇＳｔａｒｔ Ｌがアサー
トされた時点で、アドレスをチェックし、機能ブロック
の内部レジスタへのアクセスであれば、ｉｆＲｅｇＡｃ
ｋ Ｌ信号で応答する。そうでなければ、次のｉｆＲｅ
ｇＳｔａｒｔ Ｌのアサートを待つ。この信号は、ＢＢ
ｕｓコントローラから出力される。
【０３５５】・ｉｆＲｅｇＡｄｄｒ［３１：２］（チャ
ネル共通）（出力） ＢＢｕｓのｂＡｄｄｒ［３１：２］をクロックで叩いた
アドレス信号である。信号ｉｆＲｅｇＳｔａｒｔ Ｌア
サートと同時に有効となり、機能ブロックの内部レジス
タへのアクセスであれば、ｉｆＲｅｇＡｃｋ Ｌ信号で
応答する間で有効である。この信号は、ＢＢｕｓコント
ローラから出力される。
【０３５６】・ｉｆＲｅｇＢｙｔｅＥｎ［３：０］（チ
ャネル共通）（出力） ＢＢｕｓのｂｙｔｅＥｎ Ｌ［３：０］をクロックで叩
いたバイトイネーブル信号である。信号ｉｆＲｅｇＳｔ
ａｒｔ Ｌアサートと同時に有効となり、機能ブロック
の内部レジスタへのアクセスであれば、ｉｆＲｅｇＡｃ
ｋ Ｌ信号で応答する間で有効である。機能ブロックの
内部レジスタへの書き込みの場合には、この信号で示さ
れた有効なバイトのみ書き込みを行う。機能ブロックの
内部レジスタからの読み出しの場合には、この信号は無
視され、全バイト出力される。この信号は、ＢＢｕｓコ
ントローラから出力される。表９に、信号ｉｆＲｅｇＢ
ｙｔｅＥｎ［３：０］の各桁と信号ｉｆＲｅｇＤａｔａ
ＩｎＧ［３１：０］の各バイトユニットとの対応を示
す。
【０３５７】
【表９】
【０３５８】・ｉｆＲｅｇＲｄＮｏｔＷｒ（チャネル共
通）（出力） ＢＢｕｓのｂＷｒ Ｌをクロックで叩いた信号で、機能
ブロックの内部レジスタへのアクセスの方向を示す。ハ
イで、機能ブロックの内部レジスタの内容が信号ｉｆＲ
ｅｑＤａｔａＯｕｔ［３１：０］に出力され、ローで、
ｉｆＲｅｑＤａｔａＩｎ［３１：０］のデータが、機能
ブロックの内部レジスタに書き込まれる。信号ｉｆＲｅ
ｇＳｔａｒｔ Ｌアサートと同時に有効となり、機能ブ
ロックの内部レジスタへのアクセスであれば、ｉｆＲｅ
ｇＡｃｋ Ｌ信号で応答する間で有効である。この信号
は、ＢＢｕｓコントローラから出力される。
【０３５９】・ｉｆＲｅｇＡｃｋ Ｌ（チャネル共通）
（入力） 機能ブロックが内部レジスタへのアクセスを完了したこ
とを示す信号である。信号ｉｆＲｅｇＳｔａｒｔ Ｌが
アサートされた時点で、アドレスをチェックし、機能ブ
ロックの内部レジスタへのアクセスであれば、レジスタ
のリードあるいはライトを行い、必ず、１クロックだけ
アサートする。機能ブロックの内部レジスタへのアクセ
スでない場合には、決してアサートしてはいけない。こ
の信号は、ＢＢｕｓコントローラに接続される。
【０３６０】・ｉｆＲｅｇＤａｔａＯｕｔ［３１：０］
（チャネル共通）（入力） 機能ブロックの内部レジスタの内容が読み出されるデー
タバス信号である。信号ｉｆＲｅｇＡｃｋ Ｌ信号がア
サートされているときに有効でなければいけない。この
信号は、ＢＢｕｓコントローラに接続される。
【０３６１】・ｉｆＲｅｇＤａｔａＩｎ［３１：０］
（チャネル共通）（出力） 機能ブロックの内部レジスタに書き込まれるデータを示
すバス信号である。信号ｉｆＲｅｇＳｔａｒｔ Ｌアサ
ートと同時に有効となり、機能ブロックの内部レジスタ
へのアクセスであれば、ｉｆＲｅｇＡｃｋ Ｌ信号で応
答する間で有効である。この信号は、ＢＢｕｓコントロ
ーラから出力される。
【０３６２】・ＩｆＤｍａＰｍＳｔａｔｅ［１：０］
（チャネル共通）（出力） ＧＢＩの動作状態を示す信号。この出力は常に有効であ
る。機能ブロックは、この信号と機能ブロック自身の動
作状態を基に、パワーマネージメントユニットへのパワ
ーマネージメントステータス信号を生成する。この信号
は、レジスタユニットから出力される。どのような値が
出力されるかは、後述のパワーマネジメントの項で説明
する。
【０３６３】＜ＤＭＡコントローラ＞ＧＢＩには、チャ
ネル０と１に、それぞれ図９６のようなＤＭＡコントロ
ーラ９２０５が存在する。
【０３６４】ＤＭＡコントローラは、ＤＭＡメインコン
トローラ、フェッチチェインテーブル、カルキュレート
ピッチアドレス、ジェネレートアドレス、ＤＭＡリクエ
ストの各部ロックから成る。
【０３６５】レジスタユニット９２０６からは、表１０
の信号によりＤＭＡのモードが伝えられる。
【０３６６】
【表１０】
【０３６７】次に、ＤＭＡコントローラの各部ロックに
ついて説明する。
【０３６８】［ＤＭＡメインコントローラ］ＤＭＡメイ
ンコントローラは、他の４つのブロックの起動と停止の
制御をする。チェーンテーブル方式のＤＭＡでは、フェ
ッチチェインテーブル、ジェネレートアドレス、ＤＭＡ
リクエストの順に、ブロックを１クロックずつずらして
起動する。ピッチ付きのＤＭＡでは、カルキュレートピ
ッチアドレス、ジェネレートアドレス、ＤＭＡリクエス
トの順に、ブロックを１クロックずつずらして起動す
る。その他の場合には、ジェネレートアドレスとＤＭＡ
リクエストを１クロックずらして起動する。
【０３６９】また、ＤＭＡメインコントローラはＤＭＡ
の終了を判定する。フェッチチェインテーブルがアイド
ル状態（チェーンテーブルをすべて読み終わったか、あ
るいは起動されていない）かつ、カルキュレートピッチ
アドレスがアイドル状態（全ライン終わったか、あるい
は起動されていない）でのジェネレートアドレスのＮｅ
ｘｔＡｄｄｒｅＲｅｑ信号のアサート（レングスカウン
タがゼロになる）、あるいはバスエラー、ｓｔｏｐＤＭ
Ａ信号のアサート（レジスタによるＤＭＡ強制終了）を
検出すると、ＤＭＡメインコントローラが各ブロック
に、ｓｔｏｐＤＭＡＲｅｑ信号をアサートする。すべて
のブロックがアイドル状態になった時点で、ＤＭＡの終
了と判定する（ｅｎｄＤＭＡをアサートする）。
【０３７０】［フェッチチェインテーブル］フェッチチ
ェインテーブルは、メモリ上のテーブルをフェッチする
ブロックで、チェーンテーブルを使わない場合は起動さ
れない。チェーンテーブルを指すメモリアドレスのため
のチェインテーブルポインタアドレスカウンタ、チェー
ンテーブルの残りのエントリ数を示すチェインテーブル
エントリカウンタ、チェーンテーブルからフェッチした
アドレスとレングスを記憶するネクストアドレスレジス
タ、ネクストレンクスレジスタ、およびこれらを制御す
るフェッチチェインテーブルコントローラから成る。
【０３７１】ＤＭＡメインコントローラから起動される
と、レジスタの内容がチェインテーブルポインタアドレ
スとチェインテーブルエントリカウンタにロードされ
る。ｃｈａｉｎＲｅｑ信号により、ＢＢｕｓコントロー
ラにアドレスｃｈａｉｎＡｄｄｒｅｓｓ［３１：２］の
フェッチを要求する。ＢＢｕｓコントローラからのｃｈ
ａｉｎＤｏｎｅ信号（正常終了）で、読み出した内容を
ネクストアドレスレジスタにラッチし、チェインテーブ
ルポインタアドレスカウンタをインクリメントする。Ｂ
Ｂｕｓコントローラから、ＣｈａｉｎＲｔｒｙ信号（リ
トライ）が返ってくれば、再び、同じ要求をＢＢｕｓコ
ントローラに対して発行する。
【０３７２】ネクストアドレスレジスタのラッチ後に、
ＢＢｕｓコントローラにアドレスｃｈａｉｎ Ａｄｄｒ
ｅｓｓ［３１：２］のフェッチを要求する。Ｃｈａｉｎ
Ｄｏｎｅ信号で、読み出した内容をネクストレンクスレ
ジスタにラッチし、チェインテーブルポインタアドレス
カウンタをインクリメントし、チェインテーブルエント
リカウンタをデクリメントする。同時に、ｎｅｘｔＡｄ
ｄｒＶａｌｉｄ信号をアサートし、チェーンテーブルか
らアドレスとレングスを読み出したことを、ジェネレー
トアドレスブロックに伝える。
【０３７３】もし、ネクストレンクスレジスタのラッチ
時のデータがゼロである場合には、ネクストアドレスレ
ジスタの内容がチェインテーブルポインタアドレスカウ
ンタにロードされる。
【０３７４】ｎｅｘｔＡｄｄｒＶａｌｉｄ信号のアサー
ト中に、ジェネレートアドレスブロックからＮｅｘｔＡ
ｄｄｒＲｅｑ信号がアサートされるとジェネレートアド
レスブロックが、チェーンテーブルからのアドレス、レ
ングスを受け取ったと判断し、ｎｅｘｔＡｄｄｒＶａｌ
ｉｄ信号をネゲートする。
【０３７５】次に、チェインテーブルエントリカウンタ
をチェックし、ゼロでなければ、再度チェーンテーブル
のフェッチを続け、ゼロであればアイドル状態へ戻る。
【０３７６】ｃｈａｉｎＢＥｒｒ信号（バスエラー）を
受け取ると、直ちにアイドル状態へ戻る。ＤＭＡメイン
コントローラからｓｔｏｐＤＭＡＲｅｑを受け取った場
合、ＢＢｕｓコントローラに要求を出していれば、その
終了を待って、そうでなければ直ちにアイドル状態へ戻
る。
【０３７７】チェーンテーブルを使わないモードの時に
は、起動されないので、アイドル状態を保ち、ｎｅｘｔ
ＡｄｄｒＶａｌｉｄ信号はネゲートされたままである。
【０３７８】［ジェネレートアドレス］ジェネレートア
ドレスブロックは、メモリに対する転送アドレスを格納
するトランスファメモリアドレスカウンタと、転送すべ
き転送長を格納するトランスファレンクスカウンタと、
転送したバイト数を記憶するトランスファカウンタと、
これら３つのカウンタを制御するジェネレートアドレス
コントローラと、転送アドレスと転送長からＧＢｕｓ／
ＢＢｕｓに対して要求するモードを判定するＣｈｅｃｋ
ＧＢｕｓＲｅｑ及びＣｈｅｃｋＢＢｕｓＲｅｑブロック
（ＣｈｅｃｋＧ／ＢＢｕｓＲｅｑと総称する）を有す
る。
【０３７９】（チェーンテーブルを使う場合）ＤＭＡメ
インコントローラから起動されると、トランスファカウ
ンタをクリアし、フェッチチェインテーブルからのｎｅ
ｘｔＶａｌｉｄＡｄｄｒＣＴ信号待ちに入る。ｎｅｘｔ
ＶａｌｉｄＡｄｄｒＣＴ信号がアサートされると、チェ
ーンテーブルのアドレスとレングスが、それぞれトラン
スファメモリアドレスカウンタとトランスファレンクス
カウンタにロードされる。
【０３８０】両カウンタの内容で、ＣｈｅｃｋＧ／ＢＢ
ｕｓＲｅｑは転送できるモードを判定する。
【０３８１】ＣｈｅｃｋＧ／ＢＢｕｓＲｅｑからＤＭＡ
リクエストブロックにＧ／ＢＢｕｓの転送モードを伝え
（転送不可の時にはｇ／ｂ Ｖａｌｉｄ信号がネゲート
されている）、ＤＭＡリクエストブロックは、ＧＢｕｓ
優先で各バスコントローラに転送要求を発行する。
【０３８２】ＧＢｕｓでの転送では、ｇＭＤｏｎｅ信号
（ＧＢｕｓ転送終了信号）とその時の転送モードによ
り、一度にトランスファメモリアドレスカウンタ、トラ
ンスファカウンタのインクリメントとトランスファレン
クスカウンタのデクリメントを行う。ＢＢｕｓでの転送
では、ＦＩＦＯのアクセス信号により、トランスファメ
モリアドレスカウンタのインクリメントとトランスファ
レンクスカウンタのデクリメントを行う。
【０３８３】トランスファレンクスカウンタがゼロにな
った時、フェッチチェインテーブルからのｎｅｘｔＶａ
ｌｉｄＡｄｄｒＣＴ信号がネゲートされていれば、アサ
ートを待って、次のチェーンテーブルの内容をトランス
ファメモリアドレスカウンタとトランスファレンクスカ
ウンタにロードし、そうでなければ、直ちにロードす
る。そして、次の転送に入る。
【０３８４】チェーンテーブルの最後の部分の転送が終
わってトランスファレンクスカウンタがゼロになった時
には、フェッチチェインテーブルはアイドル状態で、ｎ
ｅｘｔＶａｌｉｄＡｄｄｒＣＴ信号はネゲートされてい
る。ＤＭＡメインコントローラはＤＭＡの終了を検出す
るので、ジェネレートアドレスに対してｓｔｏｐＤＭＡ
Ｒｅｑ信号をアサートする。これによりジェネレートア
ドレスはアイドル状態となる。
【０３８５】（ピッチ付きのＤＭＡを使う場合）ＤＭＡ
メインコントローラから起動されると、トランスファカ
ウンタをクリアし、カルキュレートピッチアドレスから
のｎｅｘｔＶａｌｉｄＡｄｄｒＰＡ信号待ちに入る。ｎ
ｅｘｔＶａｌｉｄＡｄｄｒＰＡ信号がアサートされる
と、スタートアドレスとピッチから計算されたアドレス
とレングスが、それぞれトランスファメモリアドレスカ
ウンタとトランスファレンクスカウンタにロードされ
る。
【０３８６】チェーンテーブルを使う時と同様に、トラ
ンスファメモリアドレスカウンタ、トランスファカウン
タのインクリメントとトランスファレンクスカウンタの
デクリメントが行われる。
【０３８７】トランスファレンクスカウンタがゼロにな
った時、カルキュレートピッチアドレスからのｎｅｘｔ
ＶａｌｉｄＡｄｄｒＰＡ信号がネゲートされていれば、
アサートを待って、次のチェーンテーブルの内容をトラ
ンスファメモリアドレスカウンタとトランスファレンク
スカウンタにロードし、そうでなければ直ちにロードす
る。そして次の転送に入る。
【０３８８】最後のラインの転送が終わってトランスフ
ァレンクスカウンタがゼロになった時には、カルキュレ
ートピッチアドレスはアイドル状態で、ｎｅｘｔＶａｌ
ｉｄＡｄｄｒＰＡ信号はネゲートされている。ＤＭＡメ
インコントローラはＤＭＡの終了を検出するので、ジェ
ネレートアドレスに対してｓｔｏｐＤＭＡＲｅｑ信号を
アサートする。これによりジェネレートアドレスはアイ
ドル状態となる。
【０３８９】（対Ｉ／ＯＤＭＡの場合）ＤＭＡメインコ
ントローラから起動されると、トランスファカウンタが
クリアされ、データ長を格納したＧＢＩＤＭＡ転送長レ
ジスタの内容がトランスファレンクスカウンタにロード
される。ＣｈｅｃｋＧＢｕｓＲｅｑ／ＣｈｅｃｋＢＢｕ
ｓＲｅｑ各ブロックは、対Ｉ／ＯのＤＭＡアドレスを格
納したＧＢＩＤＭＡＧＢｕｓＩ／Ｏアドレスレジスタ／
ＧＢＩＤＭＡＢＢｕｓＩ／Ｏアドレスレジスタの内容を
それぞれ用いる。
【０３９０】上と同様に、トランスファカウンタのイン
クリメントとトランスファレンクスカウンタのデクリメ
ントが行われる。
【０３９１】トランスファレンクスカウンタがゼロにな
った時、フェッチチェインテーブルとカルキュレートピ
ッチアドレスは起動されていないので、アイドル状態
で、ｎｅｘｔＶａｌｉｄＡｄｄｒ信号はネゲートされて
いる。ＤＭＡメインコントローラはＤＭＡの終了を検出
するので、ジェネレートアドレスに対してｓｔｏｐＤＭ
ＡＲｅｑ信号をアサートする。これによりジェネレート
アドレスはアイドル状態となる。
【０３９２】（リバースモード）対Ｉ／ＯＤＭＡ以外は
リバースモードをサポートする。チェーンテーブルＤＭ
Ａの１ブロック、ピッチ付きのＤＭＡの１ラインを、ア
ドレスの大きい方から小さい方へアクセスする。ブロッ
クあるいはライン単位の逆方向の指示は、チェーンテー
ブルＤＭＡではチェーンテーブルを逆になるように作
る。ピッチ付きのＤＭＡの場合は、ピッチの値を負の値
（２の補数）を設定する。
【０３９３】リバースモードでは、トランスファメモリ
アドレスカウンタに値をロードする際に、転送レングス
を用いて、最後尾のアドレスを計算してロードする。ト
ランスファメモリアドレスカウンタのインクリメントの
代わりにデクリメントする。
【０３９４】ＣｈｅｃｋＢＢｕｓＲｅｑブロックではシ
ングル転送のみを要求する。ＣｈｅｃｋＧＢｕｓＲｅｑ
ブロックでは４ビートバースト転送のみを要求する。Ｆ
ｉｆｏユニットで、３２ビット単位で逆順にして、機能
ブロックに送られる（現状では、チャネル１のみ対応す
る）。
【０３９５】（ＧＢｕｓ要求のチェック）ＣｈｅｃｋＧ
ＢｕｓＲｅｑブロックではＧＢｕｓ要求のチェックが行
われる。信号ｕｓｅＧＢｕｓがアクティブでなければ常
に信号ｇＶａｌｉｄはネゲートされている。
【０３９６】トランスファメモリアドレスのビット６以
下がすべてゼロで、かつトランスファレンクスが１２８
以上の時、信号ｇＶａｌｉｄがアサート、ｇ４Ｎｏｔ１
６Ｒｅｑ＝’０’となり、トランスファメモリアドレス
のビット４以下がすべてゼロで、かつトランスファレン
クスが３２以上の時、信号ｇＶａｌｉｄがアサート、ｇ
４Ｎｏｔ１６Ｒｅｑ＝’１’となる。それ以外では、信
号ｇＶａｌｉｄはネゲートされる。
【０３９７】（ＢＢｕｓ要求のチェック）ＣｈｅｃｋＢ
ＢｕｓＲｅｑブロックではＢＢｕｓ要求のチェックが行
われる。信号ｕｓｅＢＢｕｓがアクティブでなければ常
に信号ｂＶａｌｉｄはネゲートされている。
【０３９８】トランスファメモリアドレスのビット４以
下がすべてゼロで、かつトランスファレンクスが２９以
上の時、信号ｂＶａｌｉｄがアサート、ｂＢｕｒｓｔＲ
ｅｑ＝’１’、ｂ４Ｎｏｔ８Ｒｅｑ＝’０’となり、ト
ランスファメモリアドレスのビット３以下がすべてゼロ
で、かつトランスファレンクスが１３以上の時、ｂＶａ
ｌｉｄがアサート、信号ｂＢｕｒｓｔＲｅｑ＝’１’、
ｂ４Ｎｏｔ８Ｒｅｑ＝’１’となる。それ以外では、ｂ
Ｖａｌｉｄがアサート、ｂＢｕｒｓｔＲｅｑ＝’０’と
なる。
【０３９９】（ＤＭＡリクエスト）ＤＭＡメインコント
ローラから起動されると、ジェネレートアドレスブロッ
クからのＧＢｕｓ／ＢＢｕｓに対する要求をチェックす
る。Ｇ／ＢＢｕｓの両方の要求がある場合には、常にＧ
Ｂｕｓが優先となる。この要求に従い、ＧＢｕｓコント
ローラかＢＢｕｓコントローラに転送要求を発行し、応
答を待つ。応答は、ｇ／ｂＭＤｏｎｅ、ｇ／ｂＭＲｔｒ
ｙあるいは、ｇ／ｂＭＢＥｒｒのいずれかの信号であ
る。
【０４００】ｇ／ｂＭＤｏｎｅの場合は転送の正常終了
であり、次のジェネレートアドレスからのＧＢｕｓ／Ｂ
Ｂｕｓに対する要求をチェックする。
【０４０１】ｇ／ｂＭＲｔｒｙの場合は同じバスコント
ローラに再度転送要求を発行する。
【０４０２】ｇ／ｂＭＢＥｒｒの場合には直ちにアイド
ル状態に戻る。
【０４０３】最後の転送が終了した時には、ＤＭＡリク
エストブロックは、ジェネレートアドレスからのＧＢｕ
ｓ／ＢＢｕｓに対して要求待ち状態となる。ＤＭＡメイ
ンコントローラがＤＭＡ終了を検出して、ＤＭＡリクエ
ストに対してｓｔｏｐＤＭＡＲｅｑが発行されるので、
それにより、ＤＭＡＲｅｑｕｅｓｔはアイドル状態に戻
る。
【０４０４】また、チェーンテーブルフェッチ時のバス
エラーやレジスタによるＤＭＡ強制終了の場合も、ＤＭ
Ａメインコントローラから、ｓｔｏｐＤＭＡＲｅｑが発
行されるが、バスコントローラに転送要求をしている時
は、転送終了を待って、要求していない時は直ちにアイ
ドル状態に戻る。
【０４０５】＜レジスタユニット＞内部レジスタユニッ
ト内には、各チャネルに対応するレジスタユニットが存
在する。各ユニットは、デコードするアドレスが異なる
以外は同じである。レジスタユニットは図９７に示すよ
うに、レジスタユニット０とレジスタユニット１とを有
する。
【０４０６】各レジスタユニットは、レジスタＩ／Ｆ、
アクションコントローラ、割り込みコントローラとパワ
ーステータスの各ブロックから構成される、ＧＢＩの各
ブロックに設定地値を供給するほか、割り込みコントロ
ーラによって割り込みを制御し、パワーステータスによ
り省電力可能なブロックを制御している。
【０４０７】［パワーステータス］ＧＢＩにおいて省電
力モード可能なユニットは、ＤＭＡコントローラとＦＩ
ＦＯユニットである。省電力モードはｆｉｆｏＩｎＳｌ
ｅｅｐ信号、ｄｍａＩｎＳｌｅｅｐ信号により、各ブロ
ックのクロックをマスクすることで実現する。リセット
時は、ともに省電力モードに入る。ＤＭＡコントローラ
は、マスタモードで起動をかけると自動的に起動し、Ｇ
ＢＩＦＩＦＯスリープレジスタのライトでスリープに入
る。
【０４０８】パワーステータスブロックから出力される
パワーマネージメントステータス信号（ｐｍＳｔａｔｅ
［１：０］）は、各チャネルで、 ｐｍＳｔａｔｅ［１：０］ ００ ｌｅｖｅｌ０（ＤＭＡ、ＦＩＦＯともに停 止） ０１ ｌｅｖｅｌ１（ＦＩＦＯのみ動作） １０ ｌｅｖｅｌ２（ＤＭＡ、ＦＩＦＯともに動作） １１ ＮｏｔＤｅｆｉｎｅ となる。
【０４０９】ＤｏＥｎｇｉｎｅにおいては、スキャナコ
ントローラ（Ｓｃｃ）やプリンタコントローラ（Ｐｒ
ｃ）が接続されるＧＢＩは、１のチャネルしかないので
上のようになるが、２チャネル含む場合は各チャネルの
値を合計し、次のように４段階に縮退させる。
【０４１０】 ｐｍＳｔａｔｅ［１：０］ ００ ｌｅｖｅｌ０ （両チャネルのＦＩＦＯ、ＤＭＡがともに停止） ０１ ｌｅｖｅｌ１ （１チャネルのＦＩＦＯのみ動作） １０ ｌｅｖｅｌ２ （両チャネルのＦＩＦＯが動作、ＤＭＡは両方停止） １１ ｌｅｖｅｌ３ （両チャネルのＦＩＦＯが動作、ＤＭＡは１つは動作） となる。
【０４１１】パワーマネージメントステータス信号（ｐ
ｍＳｔａｔｅ［１：０］）は、ＩＦＢｕｓを介して機能
ブロックへ送られる。機能ブロックでは、この信号と機
能ブロック自身の動作状態を基に、パワーマネージメン
トユニットへのパワーマネージメントステータス信号を
生成する。
【０４１２】＜ＧＢＩの動作モード＞以上、ＧＢＩを構
成する各部について説明した。ここで、ＧＢＩの動作に
ついてまとめておく。ＧＢＩの動作モードには、大きく
分けて以下のものがある。
【０４１３】１．スレーブモード ２．マスタモード マスタモードにおけるＤＭＡの方式は、 Ａ．対メモリ Ｂ．対Ｉ／Ｏ（アドレス固定） があり、対メモリＤＭＡでは、 ａ．連続物理アドレス ｂ．不連続物理アドレス（転送先メモリがメモリ管理の
ページ単位で分割されていることを想定） のメモリに対して転送を行う。また、対メモリＤＭＡで
は、逆方向モードもサポートする（チャネル１のみ）。
【０４１４】連続物理アドレスに対するＤＭＡは、先頭
アドレス、一行の長さ、次の行までのピッチ、及び行数
を指定する、いわゆる２次元ＤＭＡである。１次元の場
合は行数を１とすることで実現する。
【０４１５】不連続物理に対するＤＭＡは、分割された
各メモリブロックの先頭アドレスと長さをメモリ上に配
置し、それを参照しながら、転送先のアドレスを計算
し、ＤＭＡを行う。この先頭アドレスと長さの組をチェ
ーンテーブルと呼ぶことにする。チェーンテーブルの一
例を図９８に示す。不連続物理アドレスに対するＤＭＡ
では、チェーンテーブルを配置したメモリアドレスとア
ドレス・長さの組の数を指定する。もちろん、チェーン
テーブル自体は連続アドレスに配置しなければならない
が、もし、全チェーンテーブルが連続領域に置けない場
合には、先頭のアドレスの代わりに次のチェーンテーブ
ルのアドレスを、長さに０を設定することで、チェーン
テーブルをつなぐことができる。
【０４１６】逆方向モードは、チェーンテーブルＤＭＡ
の１ブロック、２次元ＤＭＡの１ラインをアドレスの大
きい方から、小さい方へアクセスする。ブロックあるい
はライン単位の逆方向の指示は、チェーンテーブルＤＭ
Ａでは、チェーンテーブルを逆になるように作る。ピッ
チ付きのＤＭＡの場合は、ピッチの値を負の値（２の補
数）を設定する。
【０４１７】＜割り込み制御＞次に割り込みの制御につ
いて説明する。ＤＢＩからの割り込みは、以下の条件で
発生する。
【０４１８】［マスタモード］ １．ＤＭＡ正常終了 ２．ＧＢｕｓでのＤＭＡ転送中のバスエラーの検出 ３．ＢＢｕｓでのＤＭＡ転送中のバスエラーの検出 ４．チェーンＤＭＡモードでのチェーンテーブルリード
中のバスエラーの検出 ＧＢＩ停止レジスタによる強制終了の場合、ＤＭＡコン
トローラが各バスのコントローラに要求中の転送が正常
に終了した時点で、正常終了となる。もし、要求中の転
送がバスエラーとなった場合には、バスエラーによる異
常終了となる。
【０４１９】チャネル０では、機能ブロックがＧＢＩ内
のＦＩＦＯに全データを書き込んだ時点で終了する（割
り込みを発生する）が、ＦＩＦＯにデータが残ってい
る。ＧＢＩはＦＩＦＯのデータを転送した時に、ＤＭＡ
終了となるので、これをもって転送終了と判断する。
【０４２０】チャネル１では、ＧＢＩはＧＢＩ内のＦＩ
ＦＯに全データを書き込んだ時点で終了する（割り込み
を発生する）が、ＦＩＦＯにデータが残っている。機能
ブロックはＦＩＦＯのデータを転送した時に、終了とな
るので、これをもって転送終了と判断する。
【０４２１】［スレーブモード］ ５．ＦＩＦＯイリーガルアクセス ＧＢＩに按続された機能ブロックとマスタとのデータの
転送は、ＧＢＩのＦＩＦＯを介して行われる。
【０４２２】ＧＢｕｓ／ＢＢｕｓの両方使用する場合
（ＤｏＥｎｇｉｎｅでは、ＧＢｕｓ／ＢＢｕｓの両方使
用可能なマスタはＧＢＩのみ）には、両方のバスからの
同時アクセスに対して、どちらのバスが最初にＦＩＦＯ
をアクセスするかを知る方法がない。マスタはＧＢｕｓ
／ＢＢｕｓに対して、排他的に転送要求を行う必要があ
る（ＧＢＩのマスタモードでは排他的に転送要求してい
る）。もし、ＧＢｕｓ／ＢＢｕｓの両方が同時にＦＩＦ
Ｏにアクセスした場合には、ＦＩＦＯイリーガルアクセ
スとなる。
【０４２３】上記の１から５のいずれかが起こり、かつ
対応する割り込み許可ビットが、”１”にセットされて
いる場合に割り込みが発生する。
【０４２４】＜コアインターフェース＞図９９に、ＧＢ
Ｉと、ＢＢｕｓ／ＧＢｕｓ／機能ブロックとのインター
フェースをまとめたコアインターフェースの図を示す。
ＧＢＩは、ＢＢｕｓスレーブ動作でバスエラーを発行し
ないので、ｂＥｒｒｏｒ（Ｆｕｎｃ）Ｏｕｔ Ｌはな
い。また、ＧＢＩはＢＢｕｓスレーブ動作でｂＩｎｓｔ
ＮｏｔＤａｔａ信号をチェックしないので、（ｆｕｎ
ｃ）ｂＩｎｓｔＮｏｔＤａｔａ ｉｎはなく、（ｆｕｎ
ｃ）ｂＩｎｓｔＮｏｔＤａｔａ ｏｕｔは、常に”０”
をドライブする。
【０４２５】また、ＧＢＩはＧＢｕｓスレーブ動作でバ
スエラーを発行しないので、（ｆｕｎｃ）ｇＥｒｒ Ｌ
ｏｕｔはない。
【０４２６】なお、図９９におけるＧＢＩの信号名中の
Ｆｕｎｃ（ｆｕｎｃ）には、接続される機能ブロック、
すなわちｓｃｃ（スキャナコントローラ）あるいはｐｒ
ｃ（プリンタコントローラ）の名前を入れる。
【０４２７】また、ＤｏＥｎｇｉｎｅでは、機能ブロッ
クとして、スキャナコントローラのＳｃｃ（ｓｃｃ）
と、プリンタコントローラのＰｒｃ（ｐｒｃ）がある。
いずれの場合もデータの流れが双方向でないので、不要
なＦＩＦＯ、ＤＭＡコントローラ、レジスタを削除した
形でインプリメントする。
【０４２８】＜プリンタコントローラコアインターフェ
ース＞図８６は、プリンタコントローラ４３０３におけ
る、上述した各ブロックを含むコア部分と、外部バスや
スキャナとの間で入出力される信号をまとめた図であ
る。このように、プリンタコントローラ４３０３は、シ
ステムバスブリッジ４０２との間をＧバスにより接続さ
れ、ＩＯデバイスやパワーマネジメントデバイス及びシ
ステムバスブリッジとの間をＢバスにより接続され、プ
リンタコントローラとの間をＣＰバスで接続され、Ｇバ
ス／ＢバスＩ／Ｆユニットとの間をＩ／Ｆバスにより接
続されている。
【０４２９】２．１０．電力管理ユニット 図８７は、電力管理ユニット４０９のブロック図であ
る。
【０４３０】ＤｏＥｎｇｉｎｅはＣＰＵを内蔵した大規
模なＡＳＩＣである。このため、内部のロジックが全部
同時に動作してしまうと、大量の熱を発生し、チップ自
体が破壊されてしまう恐れがある。これを防ぐために、
ＤｏＥｎｇｉｎｅは、ブロック毎の電力の管理、すなわ
ちパワーマネジメントを行ない、更にチップ全体の消費
電力量の監視を行なう。
【０４３１】パワーマネージメントは、それぞれのブロ
ックが各自個別に行なう。各ブロックの消費電力量の情
報は、パワーマネージメントレベルとして、電力管理ユ
ニット（ＰＭＵ）４０９に集められる。ＰＭＵ４０９で
は、各ブロックの消費電力量を合計し、その値が限界消
費電力を超えないように、ＤｏＥｎｇｉｎｅの各ブロッ
クの消費電力量を一括して監視する。
【０４３２】＜動作＞電力管理ブロックの動作は次の通
りである。 ・各ブロックは、４段階のパワーマネジメントレベルを
持つ。 ・ＰＭＵは、それぞれのレベルにおける消費電力の値を
レジスタとして持つ。このレベル構成及び消費電力の値
は、ＰＭ構成レジスタ５４０１に保持される。 ・ＰＭＵは、各ブロックからパワーマネジメントレベル
を２ビットのステータス信号として受け取り（後述）、
レジスタ５４０１に設定された値と照合させて各ブロッ
クの消費電力を知る。 ・ＰＭＵは各ブロックの消費電力を加算器５４０３で加
算し、ＤｏＥｎｇｉｎｅ全体の消費電力量をリアルタイ
ムに計算する。 ・算出された消費電力量は、構成レジスタ５４０１に設
定された消費電力のリミット値（ＰＭリミット）と比較
器５４０４で比較され、これを超えた場合には割込発生
器５４０５から割り込み信号を発行する。 ・このリミット値は２段階設定することができる。１段
階目は、本当の限界から少し余裕を持たせた値を設定し
ておく。この値を超えると、通常の割込み信号が発行さ
れる。ソフトウェアはこれを受けて、新たにブロックを
起動するような転送は始めないようにする。ただ、２段
階目のリミット値に達しない範囲内では、ソフトウェア
の管理の元で、新たなブロックを起動することができ
る。２段階目のリミット値は、デバイスが破壊される恐
れのある値を設定しておく。万が一、この値を超えてし
まった時には、ＮＭＩ（割込マスクが設定できない割り
込み）を発行して安全のためにシステムを停止させる。 ・割込み信号は、ＰＭＵの状態レジスタ５４０２をリー
ドすることで解除される。この状態レジスタ５４０２を
リードした時点からタイマカウントを始め、タイマがエ
クスパイアするまで消費電力量が戻らなければ、再び割
込み信号を発行する。このタイマの値の設定はＰＭＵの
構成レジスタ５４０１に設定される。
【０４３３】＜各ブロックのパワーマネージメント＞各
ブロックのパワーマネージメント制御は、ブロック毎に
自由に構成してよい。構成例の例を示す。
【０４３４】（構成例１）この例では、内部ロジックへ
のクロックをオン／オフすることにより、パワーマネジ
メントを行なっているので、消費電力のレベルは２段階
しか持っていない。このレベルをステータス信号として
電力管理ユニット４０９に送る。図８８にバスエージェ
ントのブロック図を示す。 ・バスエージェント５５０１は、各ユニット毎の内部ロ
ジック５５０２、アドレスをデコードするデコーダ５５
０３、クロックコントロール部５５０４、クロックゲー
ト５５０５を含む。 ・デコーダ５５０３とクロックコントロール部５５０４
は常に動作しており、パワーマネージメントコントロー
ルとして、バスのアクティビティーの監視、内部ロジッ
クへのクロックのゲーティングを行なっている。
【０４３５】＜クロックコントロール＞ ・バスエージェントは、バスのアクティビティーを検出
し、クロックのオン／オフを自動で行なう。 ・バスエージェントには、Ｓｌｅｅｐ，Ｗａｋｅ Ｕ
ｐ，Ｗａｉｔの３つのステートがある。 ・Ｓｌｅｅｐはバスエージェントにアクティビティーが
なく、クロックゲートクロックを停止させている状態で
ある。 ・Ｓｌｅｅｐの状態でも、デコーダ部５５０３、クロッ
クコントロール部５５０４は動作しており、バスをモニ
タリングして、要求を待っている。 ・デコーダ５５０３が自分のアドレスを検出すると、ク
ロックゲート５５０５を開き、内部ロジックのクロック
を動作させ、バスの要求に応える。ステートはＷａｋｅ
Ｕｐに移行する。また、この状態を電力管理ユニット
４０９に通知する。 ・データ転送が終了すると、Ｗａｉｔステートに移行
し、次の要求を待つ。この時クロックは動作したままで
ある。要求があれば、Ｗａｋｅ Ｕｐステートに戻り、
転送を行なう。また、要求を待っている間はタイマによ
りカウントを行ない、要求がないままカウンタがタイム
アップした場合は、Ｓｌｅｅｐステートへ移り、クロッ
クを停止させる。この状態も電力管理ユニット４０９に
通知される。
【０４３６】以上のようにして、消費電力が所定値を越
えないように管理している。
【０４３７】＜コピー動作＞上述の構成により、スキャ
ナから読み込んだ画像データをそのままプリンタへ転送
して、プリンタで画像形成する動作をコピー動作を行う
ことができる。本実施形態のＤｏ Ｅｎｇｉｎｅを用い
たスキャナ／プリンタシステムでは、以下に示す３種類
のコピーの方式がそのシステム構成に応じて選択され
る。
【０４３８】（方式１）第１の方式は、スキャナによる
画像入力の垂直・水平タイミングと、プリンタによる画
像出力の水平・垂直タイミングがそれぞれ一致してい
て、ビデオデータの転送速度も一致している組み合わせ
のシステムにおける方式である。
【０４３９】垂直同期信号（ＶＳＹＮＣ）はプリンタか
ら出力されて、プリンタコントローラ（ＰＲＣ）に入力
される。このＶＳＹＮＣ信号は、プリンタコントローラ
（ＰＲＣ）からＣＰバスを介してスキャナコントローラ
（ＳＣＣ）に入力される。そして、スキャナコントロー
ラ（ＳＣＣ）からスキャナに対して出力される。これに
より、プリンタとスキャナの垂直同期がとられる。水平
同期についても、垂直同期信号ＶＳＹＮＣと同様に、水
平同期信号（ＨＳＹＮＣ）がプリンタから出力され、プ
リンタコントローラ，ＣＰ−バス，スキャナコントロー
ラを介してスキャナに入力される。これによりスキャナ
とプリンタとの水平同期がとられる。このように、垂直
方向及び水平方向の同期がとられてスキャナとプリンタ
が動作する。ビデオデータは同期用のビデオクロックと
ともにスキャナから出力される。出力されたビデオクロ
ックとビデオデータはスキャナコントローラ（ＳＣＣ）
に入力され、ＣＰバスを介して、プリンタコントローラ
（ＰＲＣ）に入力される。そして、プリンタコントロー
ラ（ＰＲＣ）からプリンタに出力される。プリンタでは
ビデオクロックに同期してビデオデータを受け取り、画
像出力をおこなう。
【０４４０】このコピー動作は、図８９に示す構成によ
り行われる。このコピー動作ではＧバスおよびＢバスを
使用せずにコピー動作がおこなわれる。
【０４４１】このコピー動作中、画像データはＣＰバス
を介してスキャナからプリンタへ直接転送されるが、同
時にスキャナコントローラ（ＳＣＣ）からＧバスのＤＭ
Ａ転送によってＳＤＲＡＭへ書き込むことが可能であ
る。コピー動作と同時にＳＤＲＡＭに書き込まれた画像
データは、必要に応じて画像データとして格納すること
等が可能となる。また、ＳＤＲＡＭ上の画像データをプ
リンタへ出力することにより、スキャナで読み取った画
像データを複数部の出力することが、スキャナの動作な
しに可能となる。
【０４４２】（方式２）第２の方式は、スキャナによる
画像入力の水平タイミングと、プリンタによる画像出力
の水平タイミングとが一致しており、垂直タイミングと
ビデオデータの転送速度がそれぞれ一致していない組み
合わせのシステムにおける方式である。
【０４４３】この場合のコピー動作を図９０で説明す
る。スキャナが画像を読み取り始めると、垂直同期信号
（ＶＳＹＮＣ）、水平同期信号（ＨＳＹＮＣ）、ビデオ
クロックという３つのタイミング信号がスキャナコント
ローラ（ＳＣＣ）に入力される。ビデオクロックに同期
してビデオデータもスキャナコントローラ（ＳＣＣ）に
入力される。上記タイミング信号に同期して、スキャナ
コントローラ（ＳＣＣ）はビデオデータを内部のＦＩＦ
Ｏ（ＦＩＦＯ ＳＣＣ）に取り込む。ＦＩＦＯ ＳＣＣに
画像データが入り始めると同時に、ＦＩＦＯ ＳＣＣか
ら、スキャナのＧバス／ＢバスＩ／Ｆユニット４３０１
Ａ（ＧＢＩ ＳＣＣ）のＦＩＦＯ（ＦＩＦＯ ＧＢＩ
ＳＣＣ）にデータ転送が開始される。スキャナからの画
像データは、ＦＩＦＯ ＳＣＣを介して順次ＦＩＦＯ
ＧＢＩ ＳＣＣに転送される。ＦＩＦＯ ＧＢＩ ＳＣ
Ｃにデータが入り始めると、プリンタのＧバス／Ｂバス
Ｉ／Ｆユニット４３０１Ｂ（ＧＢＩ ＰＲＣ）がマスタ
ーで、スキャナのＧバス／ＢバスＩ／Ｆユニット４３０
１Ａ（ＧＢＩ ＳＣＣ）がスレーブとなるＤＭＡ転送が
開始される。この時のバスは、Ｇバスが空いていればそ
ちらを利用するが、空いていなければＢバスであっても
良い。
【０４４４】このＤＭＡ転送により、ＦＩＦＯ ＳＣＣ
の画像データはＧＢＩ ＰＲＣ内のＦＩＦＯ（ＦＩＦＯ
ＧＢＩ ＰＲＣ）へ転送される。ＦＩＦＯ ＧＢＩ
ＰＲＣの画像データは、順次プリンタコントローラ（Ｐ
ＲＣ）のＦＩＦＯ（ＦＩＦＯ ＰＲＣ）へ転送される。Ｆ
ＩＦＯ ＰＲＣに画像データが入り始めると、プリンタ
コントローラ（ＰＲＣ）はプリンタに垂直同期信号（Ｖ
ＳＹＮＣ）を入力する。プリンタからは、ＶＳＹＮＣの
タイミングにより、水平同期信号（ＨＳＹＮＣ）とビデ
オクロックを出力しはじめる。プリンタコントローラ
（ＰＲＣ）は水平同期信号ＨＳＹＮＣで水平同期をと
り、ビデオクロックに同期して、ビデオデータをＦＩＦ
Ｏ ＰＲＣから出力する。そのビデオデータをプリンタ
が画像出力する。
【０４４５】このコピー動作の場合、画像データは、ス
キャナ，スキャナコントローラのＦＩＦＯ（ＦＩＦＯ
ＳＣＣ），Ｇバス／ＢバスＩ／ＦユニットのＦＩＦＯ
（ＦＩＦＯ ＧＢＩ ＳＣＣ），Ｇバス／ＢバスＩ／Ｆ
ユニットのＦＩＦＯ（ＦＩＦＯ ＧＢＩ ＰＲＣ），プリ
ンタコントローラのＦＩＦＯ（ＦＩＦＯ ＰＲＣ），プ
リンタの順で転送されて、画像コピー動作がなされる。
水平同期の間隔はスキャナとプリンタとで同一であるの
で、画像データの転送速度の違いは各ＦＩＦＯにより緩
衝される。
【０４４６】（方式３）第３の方式は、スキャナとプリ
ンタの垂直同期タイミング、水平同期タイミング、ビデ
オデータの転送速度がそれぞれすべて異なる組み合わせ
のシステムにおける方式である。
【０４４７】この場合のコピー動作を図９１により説明
する。スキャナで画像の読み取りが開始すると、スキャ
ナは垂直同期信号（ＶＳＹＮＣ）、水平同期信号（ＨＳ
ＹＮＣ）、ビデオクロックをスキャナコントローラ（Ｓ
ＣＣ）に出力する。これらのタイミング信号に同期して
画像データが出力される。スキャナコントローラ（ＳＣ
Ｃ）は上記タイミング信号に同期して画像データを取り
込む。取り込まれた画像データはＧＢＩ ＳＣＣによ
り、ＤＭＡ転送でメモリコントローラ（ＭＣ）４０３へ
転送される。ＭＣ４０３では、ＤＭＡ転送された画像デ
ータをＳＤＲＡＭに書き込む。ＳＤＲＡＭに書き込まれ
た画像データの量が、スキャナとプリンタの画像データ
転送速度の差を緩衝できる量に達すると、プリンタへの
画像データ転送が開始される。この画像データ量の判定
は、スキャナからのデータ転送時間による判定、ＳＤＲ
ＡＭに書き込まれるアドレスによる判定、ＧＢＩ ＳＣ
ＣにおけるＤＭＡ転送量の判定等、種々の方式がある。
【０４４８】プリンタへの画像データ転送はプリンタコ
ントローラ（ＰＲＣ）により行われる。プリンタコント
ローラ（ＰＲＣ）は、ＧＢＩ ＰＲＣのＤＭＡ転送によ
り、ＳＤＲＡＭに書き込まれた画像データを順次内部の
ＦＩＦＯへ入力する。同時にプリンタへ垂直同期信号
（ＶＳＹＮＣ）を出力する。その後、プリンタからは水
平同期信号（ＨＳＹＮＣ）とビデオクロックを入力す
る。このＨＳＹＮＣとビデオクロックと同期して、プリ
ンタコントローラ（ＰＲＣ）は内部のＦＩＦＯから画像
データをプリンタへと出力する。上記画像データの流れ
により、スキャナで読み取られた画像データをプリンタ
から出力するコピー動作がおこなわれる。この場合の画
像データの流れは、スキャナ，スキャナコントローラ，
スキャナのＧバス／ＢバスＩ／Ｆユニット（ＧＢＩ Ｓ
ＣＣ），メモリコントローラ（ＭＣ），ＳＤＲＡＭ，メ
モリコントローラ（ＭＣ），プリンタのＧバス／Ｂバス
Ｉ／Ｆユニット（ＧＢＩ ＰＲＣ），プリンタコントロ
ーラ（ＲＲＣ），プリンタの順となる。このように、一
旦メモリに格納し、それをスキャナとプリンタとの間の
緩衝メモリとして、スキャナからプリンタへと画像デー
タを転送し、コピーを行う。
【０４４９】本システムは上記３方式のコピー動作機能
を有する。（方式１）、（方式２）、（方式３）の順で
コピー動作時に動作する内部ブロックが多くなる。内部
ブロックの使用率が増加すると、システム全体のパフォ
ーマンスが効率を低下させる要因となりうる。本システ
ムは接続されるデバイス（プリンタ・スキャナ）に応じ
て、システム全体が最も効率的なコピー動作方式を選択
することが可能である。
【０４５０】コピー方式を選択する方法としては、例え
ば次のようなものがある。 ＵＡＲＴ等を介して指定するコピー方式そのものを入
力させ、指定された方式でコピー動作を行う。 プリンタとスキャナのデータ転送速度や水平・垂直同
期周波数等、必要なパラメタをＵＡＲＴ等から入力さ
せ、それらの値に応じて上記３通りの方式からＣＰＵ４
０１がひとつを選択し、その方式でコピー動作を行わせ
る。 プリンタコントローラがプリンタのデータ転送速度や
水平・垂直同期周波数等、必要なパラメタを読取り、ス
キャナコントローラがスキャナからデータ転送速度や水
平・垂直同期周波数等、必要なパラメタを読取り、それ
らをＣＰＵ４０１により比較判定してコピー動作の方式
を決定する。
【０４５１】上記〜の方法で決定された、あるいは
選択されたコピー方式はＣＰＵからプリンタコントロー
ラ及びスキャナコントローラに知らされ、その方式でプ
リンタコントローラ及びスキャナコントローラ等により
コピーを行わせる。
【０４５２】次に、上記の方式でコピー方式を決定す
る手順を説明する。
【０４５３】図１００は、ＣＰＵ４０１による、３通り
のコピー方式からシステムで使用するコピー方式を選択
する手順のフローチャートである。この動作はシステム
の電源立ち上げ時、ステップＳ１から開始される。
【０４５４】ステップＳ２では、プリンタの種別の判定
が行われる。ＣＰＵ４０１はプリンタコントローラ４３
０３を介して、プリンタビデオＩ／Ｆに含まれるコマン
ド／ステータスラインを通じて、プリンタから種別を示
すＩＤを取得する。このコマンド／ステータスライン
は、プリンタコントローラとプリンタとが１対１にコマ
ンド／ステータスのやりとりができるシリアル通信ライ
ンである。
【０４５５】ステップＳ３では、同様にＣＰＵがスキャ
ナコントローラ４３０２を介して、スキャナビデオＩ／
Ｆに含まれるコマンド／ステータスラインを通じ、スキ
ャナから種別を示すＩＤを取得する。
【０４５６】ステップＳ４では、ステップＳ２とＳ３で
判定された、スキャナとプリンタの組み合わせに適した
コピー経路の判定が行われる。スキャナとプリンタの組
み合わせに適したコピー経路の判定は、あらかじめテー
ブルの形式で、例えば、フラッシュＲＯＭ等のＣＰＵが
参照可能なメモリに準備されている。各コピー経路に適
したスキャナとプリンタの組み合わせは次のようなもの
がある。（方式１）スキャナとプリンタの水平、垂直タ
イミングが同期していて、ビデオデータの転送速度も同
期している組み合わせ （方式２）スキャナとプリンタの水平同期タイミングの
速度が同一で、垂直タイミングとビデオデータの転送速
度は同期していない組み合わせ （方式３）スキャナとプリンタの垂直同期タイミング、
水平同期タイミング、ビデオデータの転送速度がそれぞ
れ異なる組み合わせＣＰＵは、あらかじめ用意されたテ
ーブル参照において、上記３方式から適切なコピー方式
を選択する。
【０４５７】ステップＳ５では、ステップＳ４で選択さ
れたコピー方式に応じたモード設定がスキャナコントロ
ーラ４３０２に対してなされる。このモード設定は、Ｃ
ＰＵがＢＢｕｓを介して行う。
【０４５８】図１０１は、スキャナコントローラ４３０
２内部のデータバスの切り換え回路を示す図である。な
お、データバスセレクタは、図４４のスキャナデバイス
Ｉ／Ｆ４４０１に含まれる。また、データバスの切り替
えの説明に不用なスキャナビデオクロックユニット等は
省略した。
【０４５９】レジスタ１には、データバスのモードが設
定される。ＣＰＵは、図１００のステップＳ４において
選択したコピー方式に応じたモードをレジスタ１に設定
する。セレクト制御信号４は、モード設定レジスタ１に
設定されたモードに応じてデータパスを選択するための
信号である。スキャナビデオバス２は、スキャナからの
ビデオデータのバスである。バス５は、スキャナからの
ビデオデータをＦＩＦＯ ＳＣＣ６に転送するバスであ
る。ＣＰビデオバス７は、（方式１）のコピー動作を行
う場合に使用されるバスである。スキャンビデオバスか
らのビデオデータは（方式１）の場合はＣＰビデオバス
７に出力するようにデータパスがセレタトされる。（方
式２）、（方式３）の場合にはバス５にビデオデータが
出力されて、ＦＩＦＯ ＳＣＣ４４０７に転送される。
【０４６０】図１００で、次にステップＳ６に移行す
る。ステップＳ６では、ＧＢＩ ｓｃｃの動作モード設
定を行う。このモード設定はＣＰＵがステップＳ４で選
択したコピー方式に基づいて行う。（方式１）では、Ｇ
ＢＩ ｓｃｃは非動作指定される。（方式２）では、Ｄ
ＭＡ転送のマスター指定がなされ、ＤＭＡの転送先には
ＧＢＩ ｐｒｃが設定される。（方式３）ではＤＭＡ転
送のマスター指定がなされ、ＤＭＡの転送先にはＳＤＲ
ＡＭが設定される。
【０４６１】次にステップＳ７では、ＧＢＩ ｐｒｃの
動作モード設定を行う。このモード設定はＣＰＵがステ
ップＳ４で選択したコピー方式に基づいて行う。（方式
１）では、ＧＢＩ ｐｒｃは非動作指定がなされる。
（方式２）ではＤＭＡ転送のスレーブ指定がなされる。
（方式３）では、ＤＭＡ転送のマスター指定がなされ、
ＤＭＡ転送の読み出しもとはＳＤＲＡＭが設定される。
【０４６２】次にステップＳ８では、プリンタコントロ
ーラのモード設定がなされる。このモード設定はステッ
プＳ４で選択されたコピー方式に基づいてＣＰＵが行
う。
【０４６３】図１０２は、プリンタコントローラ４３０
３内部のデータバスの切り換え回路を示す図である。レ
ジスタ１１には、データバスのモードが設定される。Ｃ
ＰＵは、図１００のステップＳ４において選択したコピ
ー方式に応じたモードをレジスタ１１に設定する。セレ
クト制御信号１４は、モード設定レジスタ１１に設定さ
れたモードに応じてデータバスのセレクトを行う信号で
ある。バス１５は、ＦＩＦＯ ＰＲＣ１６から出力され
るデータのバスである。バス１２は、プリンタへのビデ
オデータバスである。ＣＰビデオバス１７は、（方式
１）のコピー動作を行う場合に使用する。プリンタへの
ビデオデータは（方式１）の場合はＣＰビデオバスのデ
ータがセレクトされ、出力される。（方式２）、（方式
３）の場合にはバス１５からのデータがプリンタビデオ
バス１２に出力される。
【０４６４】ステップＳ９で、電源立ち上げ時のコピー
方式選択のフローが終了する。以上のようにして、ＣＰ
Ｕはスキャナ及びプリンタの種別に応じたコピー方式を
決定することができる。
【０４６５】なお、上述の手順はスキャナ及びプリンタ
の垂直同期タイミング、水平同期タイミング、ビデオデ
ータの転送速度に基づいて、コピー動作の方式を決定す
る手順であるが、単なるコピーでなく、画像の加工が加
わる場合にはこの限りではない。すなわち、図１００の
ステップ２の前に、画像データを加工するか否かを判定
し、画像データを加工する場合には、スキャナ及びプリ
ンタの仕様に関わりなく、方式３を選択し、ステップＳ
５〜Ｓ８における設定では、データの径路が方式３にな
るよう各ブロックの設定を行う。こうすることで、画像
データを加工する場合には読み込んだ画像データはいっ
たんメモリに格納されるため、そこで画像データに対し
て必要な加工を施すことができる。
【０４６６】また、方式２あるいは方式３ではバスを使
用する。この際、ＧバスあるいはＢバスのいずれを使用
するかは、各バスの使用状況により決定される。すなわ
ち、Ｇバス／Ｂバスともにアイドル状態であれば、バス
幅の広いＧバスを使用する。いずれかが使用中であれ
ば、未使用の方を使用する。
【０４６７】以上説明したように、ＤｏＥｎｇｉｎｅに
おいては、スキャナは、スキャナコントローラ４３０２
及びＧＢＩ ＳＣＣ４３０１Ａを介してバス（Ｇバス及
びＢバス）に接続されている。スキャナコントローラ４
３０２及びＧＢＩ ＳＣＣ４３０１Ａは、それぞれＦＩ
ＦＯを介して互いに画像データを転送するように接続さ
れている。このように、それぞれがＦＩＦＯを有してい
るために、ＧＢＩは、６４ビット幅で動作クロックが１
００ＭＨｚという非常に高速なＧバスに接続されている
にも関わらず、比較的低速なスキャナから読み込まれた
画像データを効率的に転送することができる。これは、
プリンタコントローラに関しても同様である。
【０４６８】さらに、スキャナとプリンタそれぞれの同
期信号の一致・不一致に応じて、コピー時のデータ経路
を選択することで、スキャナ及びプリンタの仕様がどの
ようなものであろうとも、可能な限り速いデータ転送を
用いてコピーを行うことができる。
【０４６９】すなわち、上述のスキャナコントローラ及
びプリンタコントローラ及びそれぞれのＧＢＩを用いて
スキャナ及びプリンタをＤｏＥｎｇｉｎｅのバスに接続
することで、スキャナ及びプリンタの仕様からのＤｏＥ
ｎｇｉｎｅの独立性をより高めることが可能となった。 ［その他の構成例］図９及び図１０で示したキャッシュ
の動作手順は、図１０３及び図１０４のようなものであ
ってもよい。
【０４７０】図１０３においては、ＭＣバスよりデータ
転送が開始されると、その最初にＭＣバスで示されるｍ
ＴＴｙｐｅ［６０：０］によってその転送をキャッシュ
オンで行うかオフで行うか判断される。ここでは、転送
がバースト転送の時、そのバースト転送データ量がキャ
ッシュの１ラインのデータ量より大か小かによって判断
する。なお、キャッシュの１ラインは２５６ビット＝４
バースト分である。
【０４７１】図１０３において、メモリコントローラは
転送の開始でｍＴＴｙｐｅ［３：０］をチェックし、ｍ
ＴＴｙｐｅが示すバースト長が１／２／４であれば、キ
ャッシュオンで動作し、６／８／１６／２×１６／３×
１６／４×１６の場合はキャッシュオフで動作する。キ
ャッシュオンあるいはオフ後の動作は、図９及び図１０
と同様である。
【０４７２】また、図１０５及び図１０６のように、デ
バイスによってキャッシュのオンオフを切り替えること
もできる。図１０５において、メモリコントローラは転
送の開始でｍＴＴｙｐｅ［６：４］をチェックすること
により転送要求デバイスを識別し、そのデバイスの転送
要求をキャッシュオンで動作するか、オフで動作するか
を判断するために、あらかじめ設定されている構成レジ
スタの値を参照し、キャッシュオンで動作するか、オフ
で動作するか決定する。キャッシュオンあるいはオフ後
の動作は、図９及び図１０と同様である。構成レジスタ
の設定は、ハードウエア的に決定（変更不可）していも
良いし、ソフトウエアで書換え可能にしてもよい。
【０４７３】（実施の形態） ＜ジョブの分割＞まず、本発明の実施の形態について、
図１０７〜図１０８を用いて説明する。本実施形態は、
デジタル複合機に投入された種々のジョブをページ単位
に処理をするためにデバイスの獲得と開放を並列に行い
情報を処理するものである。
【０４７４】図１０７は、本発明にかかる情報処理シス
テムの構成図であり、同図中、１０１ａ，１０２ａ，１
０３ａはホストコンピュータで、種々のジョブを生成し
周辺機器にジョブを送信する。１０４ａはデジタル複合
機で、プリントジョブ、スキャンジョブ、ファックスジ
ョブ、コピージョブ等、種々のジョブを実行処理する。
第１、第２のホストコンピュータ１０１ａ，１０２ａ及
びデジタル複合機１０４ａは、それぞれがＬＡＮ（ロー
カルエリアネットワーク）１０５ａに接続されており、
デジタル複合機１０４ａを使用することができる。
【０４７５】また、第３のホストコンピュータ１０３ａ
は、ＬＡＮではなくパラレル（またはシリアル）等のイ
ンターフェース１０６ａを介してデジタル複合機１０４
ａに接続され、該デジタル複合機１０４ａを使用するこ
とができる。
【０４７６】図１０８は、図１０７に示す情報処理シス
テムの基本的な構成を示すブロック図であり、同図にお
いて、２０１ａはＣＰＵ（中央演算処理装置）で、本シ
ステム全体の制御及び演算処理等を行う。２０７ａはエ
ンジンインターフェース（エンジンＩ／Ｆ）で、実際に
エンジンを制御するコマンド等をやり取りする。
【０４７７】２０８ａはネットワークインターフェース
（ネットワークＩ／Ｆ）で、このネットワークＩ／Ｆ２
０８ａを介して機器がネットワークに接続される。
【０４７８】２０９ａは外部インターフェース（外部Ｉ
／Ｆ）で、パラレル（またはシリアル）等のインターフ
ェースを介してホストコンピュータと接続される。２１
０はシステムバスで、上述した各構成要素間のデータの
通路となる。
【０４７９】ＣＰＵ２０１ａ、エンジンインターフェー
ス（エンジンＩ／Ｆ） ２０７ａ、ネットワークインタ
ーフェース（ネットワークＩ／Ｆ） ２０８ａ、外部イ
ンターフェース（外部Ｉ／Ｆ）２０９ａはＤｏＥｎｇｉ
ｎｅ２０１（図２）を構成する。
【０４８０】２０２ａはＲＯＭ（リードオンリーメモ
リ）で、システム起動プログラムやプリンタエンジンの
制御を行うプログラム及び文字データ、文字コード情報
等の記憶領域である。２０３ａはＲＡＭ（ランダムアク
セスメモリ）で、使用期限のない記憶領域で、ダウンロ
ードにより追加登録されたフォントデータが記憶された
り、様々な処理ごとにプログラムやデータがロードされ
実行される。
【０４８１】２０４ａは例えばハードディスク等の外部
記憶装置で、印刷装置（プリンタ）が受け付けた印刷ジ
ョブ（プリントジョブ）をスプールしたり、プログラム
や各種情報ファイル等が格納されたり、作業用の領域と
して利用される。
【０４８２】２０５ａは液晶表示機等の表示部で、印刷
装置の設定状態や、現在の印刷装置内部の処理状態や、
エラー状態等を表示する。
【０４８３】２０６ａは操作部で、印刷装置の設定を変
更したり、リセットするために使用される。
【０４８４】図１０９は、ホストコンピュータとデジタ
ル複合機１０４ａの内部ソフトウエア構造を示す図であ
り、同図において、３０１はホストコンピュータ（図１
０７の１０１ａ〜１０３ａに相当する）である。３０２
はコントローラソフトウェアで、その内部はプロトコル
解釈部３０３、ジョブ制御部３０４及びデバイス部３０
５に分割されている。
【０４８５】プロトコル解釈部３０３は、ホストコンピ
ュータ３０１から図１のＬＡＮ１０５または図２の外部
Ｉ／Ｆ２０９を介して送られてきたコマンド（プロトコ
ル）を解釈して、ジョブ制御部３０４に対してジョブの
実行を依頼する部分である。また、ジョブ制御部３０４
は、プロトコル解釈部３０３の依頼したジョブを実際に
処理する部分である。更に、デバイス部３０５は、ジョ
ブ制御部３０４がジョブを実行する際に使用される。
【０４８６】図１１０は、コントローラソフトウェア３
０２の概略を説明するためのブロック図である。同図に
おいて、３０３はプロトコル解釈部、３０４はジョブ制
御部、３０５はデバイス部である。ジョブ制御部３０４
は、ジョブ生成部４０１ａ、ジョブ処理部４０２ａ、ド
キュメント処理部４０３ａ、ページ処理部４０４ａ、バ
ンド処理部４０５ａ、デバイス割り当て部４０６ａを有
している。
【０４８７】また、デバイス部３０５は、第１デバイス
４０７ａ、第２デバイス４０８ａ及び第３デバイス４０
９ａを有している。
【０４８８】図１０７のホストコンピュータ１０１ａ〜
１０３ａから送られてきた一連の操作依頼は、コマンド
（プロトコル）という形で、ネットワークＩ／Ｆ２０８
ａ及び外部Ｉ／Ｆ２０９ａを介して送られてくる。送ら
れてきたコマンドは、プロトコル解釈部３０３で解釈さ
れた後、ジョブ制御部４０１ａに送られる。この時点で
コマンドは、ジョブ制御部３０４が理解できる形に変換
されることになる。
【０４８９】ジョブ生成部４０１ａはジョブ４１０ａを
生成する。このジョブ４１０ａはコピージョブ、プリン
トジョブ、スキャンジョブ及びファックスジョブ等、様
々なものが考えられる。
【０４９０】例えば、プリントジョブならば印刷する文
書の名前や印刷部数、出力先の排紙トレイの指定等の設
定情報や、印刷データ自体（ＰＤＬデータ）等も含まれ
る。ジョブ４１０ａはジョブ処理部４０２ａに送られ、
処理が行われる。ここでは、ジョブ４１０ａ全体に関す
る設定（複数の文書をまとめて印刷しステープルする
等）や処理が行われる。
【０４９１】更に、ジョブ処理部４０２ａでは、ジョブ
４１０ａ全体に関する設定や処理以外は、更に小さな仕
事の単位である入力ドキュメント４１１ａに分割する。
入力ドキュメント４１１ａは、ドキュメント処理部４０
３ａにより出力ドキュメント４１４ａに変換処理され
る。
【０４９２】つまり、例えば、原稿の束をスキャナで読
み取り、複数のイメージデータに変換するスキャンジョ
ブを考えると、原稿の束に関する設定や操作の手順が書
かれているのが入力ドキュメント４１１ａであり、複数
のイメージデータに関する設定や操作の手順が書かれて
いるのが出力ドキュメント４１４ａである。そして、紙
の束を複数のイメージデータに変換する役割を持ってい
るのがドキュメント処理部４０３ａである。
【０４９３】また、ドキュメント処理部４０３ａは、ド
キュメント単位の処理のみ行い、更に小さな仕事の単位
である入力ページ４１２ａを生成する。これは、ちょう
どジョブ処理部４０２ａがジョブ単位の処理に専念し
て、更に細かい仕事のためにドキュメントを生成するの
と同じである。ドキュメント単位の設定及び操作は、具
体的にはページの並び替え、両面印刷の指定、表示の付
加、ＯＨＰ中差し等のページ順序に関するものである。
【０４９４】また、入力ページ４１２ａはページ処理部
４０４ａにより出力ページ４１５ａに変換される。例え
ば、上記の例のスキャンジョブの場合は、入力ページ４
１２ａには読み取りの解像度、読み取りの向き（ランド
スケープ／ポートレイト）等の設定や手順が書かれてお
り、出力ページ４１５ａにはイメージデータの格納場所
（ＲＡＭ２０３ａや外部記憶装置２０４ａのアドレスや
データ名）等の設定や手順が書かれている。
【０４９５】以上の処理により、ジョブの構成をページ
単位に分解して扱えるようになる。
【０４９６】高価なシステムでは、１ページ分のページ
メモリを持てるならば、最終的にページ単位までジョブ
を詳細化すればよい。しかし、現実にはメモリのコスト
等の問題や、印刷エンジンがインクジェットプリンタの
ような低速の場合には、数ライン分のメモリ（バンドメ
モリ）しか持たないシステムも考えられる。そのような
場合には、ページを更に細かい単位であるバンドに分け
て扱う。それが入力バンド４１３ａ、バンド処理部４０
５ａ、出力バンド４１６ａの役目である。これらの動作
に関しては、ページの場合と同様である。
【０４９７】ジョブ処理部４０２ａ、ドキュメント処理
部４０３ａ、ページ処理部４０４ａ及びバンド処理部４
０５ａは、いずれも処理を進める際にデバイスを使用す
る。複数の処理部が同時に仕事を進めるとデバイスの競
合が発生するので、それを調停するのがデバイス割り当
て部４０６ａである。第１〜第３デバイス４０７ａ〜４
０９ａは、デバイス割り当て部４０６ａにより上記処理
部に割り当てられるデバイスである。
【０４９８】デバイスの例としては、ページメモリやバ
ンドメモリ、ドキュメントフィーダー、マーキングエン
ジン及びスキャナ等が考えられる。
【０４９９】（複合ジョブの処理）図１１０では単一の
ジョブをページ単位に分解して、デバイスの割り当てを
行う処理を示した。次に、図１１１を用いて複合したジ
ョブの処理を説明する。
【０５００】「複合したジョブ」とは、例えばジョブが
コピージョブであれば、スキャンジョブと、プリントジ
ョブとに分割され、ＦＡＸ受信ジョブであれば、データ
の受信ジョブと、受信したデータのプリントジョブとに
分割される。分割されたジョブはページ単位にデバイス
が割り当てられ、処理される。以下その処理内容につい
て説明する。なお、情報処理システムの基本的な構成
は、上述した単一ジョブの分割で説明した図１０７〜図
１０９と同一であるから、必要に応じてこれらの図を流
用して説明する。
【０５０１】図１１１は、複合ジョブを処理する情報処
理システムにおける周辺機器のソフトウェア構造の詳細
を示す図である。同図において、３０３はプロトコル解
釈部、３０４はジョブ制御部、３０５はデバイス部であ
る。
【０５０２】コピージョブは、ジョブ制御部３０４の中
では、２つのジョブ（スキャンジョブとプリントジョ
ブ）に分割され処理される。図１０７のホストコンピュ
ータ１０１ａ〜１０３ａから送られてきた一連の操作依
頼は、コマンド（プロトコル）という形で図１０８のネ
ットワークＩ／Ｆ２０８ａ及び外部Ｉ／Ｆ２０９ａを介
して送られてくる。
【０５０３】送られてきたコマンドは、プロトコル解釈
部３０３で解釈された後、ジョブ制御部３０４へ送られ
る。この時点でコマンドは、ジョブ制御部３０４が理解
できる形に変換されることになる。ジョブ生成部４０１
ａは図１１０のジョブ４１０ａを生成する。本実施の形
態では、コピージョブが生成されることになる。
【０５０４】生成されたコピージョブ５１３は、図１１
１の複合ジョブ処理部５０１に送られ、スキャンジョブ
５１４とプリントジョブ５２１が生成される。スキャン
ジョブ５１４とプリントジョブ５２１は、生成と同時に
それぞれスキャンジョブ処理部５０２、プリントジョブ
処理部５０６に送られる。当然ながらスキャンの動作が
始まりプリンタ５１２に出力するデータができあがる
（または、準備ができる）ような状態にならないと、プ
リントの動作を開始することができない。従って、スキ
ャンに関する処理部（５０２，５０３，５０４，５０
５）とプリントに関する処理部（５０６，５０７，５０
８，５０９）は、中間データを意味する中間ドキュメン
ト５１８、中間ページ５１９、中間バンド５２０を介し
て同期をとりながら処理を進めることになる。当該コピ
ージョブでは、使用するデバイスとしてスキャナ５１
０、ページメモリ５１１、プリンタ５１２が挙げられ
る。
【０５０５】図１１５はジョブの分割例を示すブロック
図である。ホストコンピュータ３０１から送られてきた
コマンドがコピージョブである場合、ジョブ制御部３０
４の処理は、コピージョブを更にプリントジョブとスキ
ャンジョブとに分割し、分割したジョブを処理するため
のデバイス（例えば、プリンタ、スキャナ、メモリ等）
が割り当てられ、それぞれ処理が進められる。
【０５０６】以上のように、ジョブをページ単位に分割
して、各々の処理を実行するデバイスの割り当てと解放
を先に説明したＤｏＥｎｇｉｎｅと組合わせて行うこと
により、効率的な複合機の制御が可能になることを以下
に説明する。
【０５０７】図４のＤｏＥｎｇｉｎｅのブロックを用い
て、コピー動作を行う場合のデータの流れを説明する。
この場合、処理系のデバイスとして割り当てられるのは
スキャナとプリンタである（図５の５１４、５２１）。
スキャンジョブ（５１４）の場合、スキャナからのイメ
ージデータはスキャナコントローラ４３０２により制御
され、ＧＢＵｓ４０４、システムバスブリッジ４０２を
介してメモリ４０３に書込まれる。プリントジョブの場
合、メモリ４０３に書込まれたデータは、システムバス
ブリッジ４０２、ＢＢｕｓ４０５を介してプリンタコン
トローラ４３０３に送られプリント処理される。Ｄｕａ
ｌ−Ｂｕｓ構成とすることにより、Ｂｕｓの占有を解消
し、並列的に、ＣＰＵ、メモリへのアクセスが可能にな
る。データの入力と平行して、出力を並列したタイミン
グで行うことが可能になる。
【０５０８】つまり、図５の処理でコピージョブ５１３
を分割したスキャンジョブ５１４とプリントジョブ５２
１とは並列して処理することが可能になる。
【０５０９】ＤｏＥｎｇｉｎｅを用いて、ページ単位の
入出力処理を行う際のデバイスの割り当てと解放を次に
説明する。
【０５１０】図１１３はスキャナとプリンタを処理系の
デバイス例として、ジョブ単位にシリアルに処理した従
来の場合（図１１３（ａ））と，本実施形態において、
ページ単位に並列に処理した場合（図１１３（ｂ））の
デバイスの割り当てと解放をタイミングチャートとして
示した図である。
【０５１１】図１１３（ａ）の場合、ジョブ１のデバイ
スの割り当ては時刻Ｔ１でスキャナが割り当てられ、時
刻Ｔ２で解放される。続いてプリンタが時刻Ｔ３で割り
当てられ、時刻Ｔ４で解放される。後続のジョブ２で必
要となるスキャナ処理は時刻Ｔ５で割り当てられるが、
ジョブ１の処理でＴ２からＴ４までの時間帯はスキャナ
の空き時間であり、ジョブ２に対するむだ時間となる。
ジョブ２のプリンタはスキャナの解放（時刻Ｔ６）後、
時刻Ｔ７で割り当てられ時刻Ｔ８で解放される。
【０５１２】ここで、「むだ時間」とは資源としてのデ
バイスは処理可能な状態であるにもかかわらず、入力す
るべき情報の仕掛かりによりデバイスが処理に着手でき
ない時間をいう。
【０５１３】一方、図１１３（ｂ）の場合、ジョブ１の
デバイスの割り当ては時刻Ｔ１でスキャナが割り当てら
れ、時刻Ｔ２で解放される。ＤｏＥｎｇｉｎｅによる処
理の並列化により、スキャナの解放前（時刻Ｔ２）に、
プリンタの割り当てが行われる（時刻Ｔ１ａ）。ジョブ
２に対するスキャナの割り当ては、時刻Ｔ２以降、可能
になる。例えば、Ｔ１ｃにスキャナの割り当て要求があ
った場合、Ｔ１ｃからＴ２までがスキャナ割り当てまで
の待機時間となる。
【０５１４】同様にプリンタの割り当ては、スキャナの
解放前（時刻Ｔ１ｄ）に可能であり、時刻Ｔ１ｂ以降割
り当てられ、時刻Ｔ１ｆに解放される。プリンタの割り
当て要求が時刻Ｔ１ｅにあった場合、Ｔ１ｅからＴ１ｂ
までの時間帯はプリンタ割り当てまでの待機時間であ
る。以上の説明はコピージョブ同士を例に説明したが、
コピーとＦＡＸ、コピーとＰＤＬプリント等を処理する
場合でも同様である。ジョブ１及び２のスループットは
（ａ），（ｂ）を比較するとＴ８−Ｔ１ｆと短縮され
る。
【０５１５】ここで、「待機時間」とは、処理すべきデ
ータはすでに用意されておりデバイスの解放待ちとなる
時間をいい、入出力データの並列的な処理を可能にし、
データの仕掛かりを解消する点において、従来とは異な
るものである。ジョブのプライオリティなどの条件を反
映した、アービトレーションをＤｏＥｎｇｉｎｅにより
行いデバイスの割り当てを制御することにより、「待機
時間」の最適化（最短化）が可能である。
【０５１６】ジョブの単位はＦＡＸの送受信、ＰＤＬ印
刷、コピー等があり、デバイス割り当て部４０６ａは第
１〜第３デバイス４０７ａ〜４０９ａの割当てを行う。
デバイスには、例えば、ページメモリやバンドメモリ、
ドキュメントフィーダー、マーキングエンジン及びスキ
ャナ等も含まれる。
【０５１７】図１１４はコピージョブ５１３ａと、５１
３ｂとが生成された場合のブロック図である。基となる
ジョブが種々生成された場合であても、先に説明したよ
うに、ページ単位の分割を行い、並列的にデバイスの割
り当てと解放を行う点においては同様である。
【０５１８】システムバスブリッジ４０２と、Ｄｕａｌ
−Ｂｕｓ（ＧＢｕｓ４０４、ＢＢｕｓ４０５）とを用い
たＤｏＥｎｇｉｎｅアーキテクチャによれば、データ処
理の競合を解消することが可能となり、従来はインタフ
ェース等にローカルに保有していたメモリが不要とな
る。１元的に集中管理されたメモリ４０３により、情報
を共有することが可能になる。
【０５１９】（リアルタイム性の向上）図１０７から１
０８に示した構成では、リアルタイム性の要求される処
理部もリアルタイム性の低い処理部も共通のＣＰＵを用
いていたが、ＤｏＥｎｇｉｎｅをサテライトとして使用
し、ＣＰＵの使い分けを行うことで、リアルタイム性を
更に向上させることができる。
【０５２０】図１０７の構成に代え図１１５（ａ）のよ
うな構成を用いてもよい。図１１５（ａ）において、Ｐ
Ｃ１１５−１、１１５−２はホストコンピュータであ
り、１１５−３はＤＯＥｎｇｉｎｅを備えたサテライト
ＰＣである。ＤＯＥｎｇｉｎｅはＰＣＩバスインターフ
ェースを有するので、ＰＣＩバススロットを有するコン
ピュータシステムと共に用いることができる。スキャナ
１１５−４、プリンタ１１５−５はＰＣＩスロットを介
してＰＣ１１５−３と接続したＰＣＩサテライト構成と
なる。図１１５（ｂ）はホストコンピュータと、サテラ
イトＰＣとが並列に接続した図（１１５−６、１１５−
７）であり、ＰＣＩバスを介して次世代複合機能周辺機
器（ＭＦＰ）と接続した図である。
【０５２１】（サテライトＤｏＥｎｇｉｎｅ）図１１６
は、図１１５で示したサテライトＰＣにおけるＤＯＥｎ
ｇｉｎｅの接続に関するブロック図である。同図におい
て、ＤＯＥｎｇｉｎｅ１１６−１はＣＰＵ４０１を備
え、リアルタイム性の高いジョブを優先的に処理をす
る。
【０５２２】１１６−２はＲＯＭ（リードオンリーメモ
リ）で、システム起動プログラムやプリンタエンジンの
制御を行うプログラム及び文字データ、文字コード情報
等の記憶領域である。
【０５２３】１１６−３はＲＡＭ（ランダムアクセスメ
モリ）で、使用期限のない記憶領域で、ダウンロードに
より追加登録されたフォントデータが記憶されたり、様
々な処理ごとにプログラムやデータがロードされ実行さ
れる。
【０５２４】１１６−４は例えばハードディスク等の外
部記憶装置で、印刷装置（プリンタ）が受け付けた印刷
ジョブ（プリントジョブ）をスプールしたり、プログラ
ムや各種情報ファイル等が格納されたり、作業用の領域
として利用される。
【０５２５】１１６−５は液晶表示機等の表示部で、印
刷装置の設定状態や、現在の印刷装置内部の処理状態
や、エラー状態等を表示する。
【０５２６】１１６−６は操作部で、印刷装置の設定を
変更したり、リセットするために使用される。
【０５２７】１１６−７はエンジンインターフェース
（エンジンＩ／Ｆ）で、実際にエンジンを制御するコマ
ンド等をやり取りする。
【０５２８】１１６−８はネットワークインターフェー
ス（ネットワークＩ／Ｆ）で、このネットワークＩ／Ｆ
２０８ａを介して機器がネットワークに接続される。
【０５２９】１１６−９は外部インターフェース（外部
Ｉ／Ｆ）で、パラレル（またはシリアル）等のインター
フェースを介してホストコンピュータと接続される。２
１０はシステムバスで、上述した各構成要素間のデータ
の通路となる。
【０５３０】図１１７は、図１０９に対応するソフトウ
エアの構成を示す図である。同図において、リアルタイ
ム性の低い部分とリアルタイム性の高い部分とを分割し
て処理する。全体の処理を単一のＣＰＵでまかなうので
はなく、ホストコンピュータとサテライトコンピュータ
とでそれぞれ処理を使い分けることにより、ＣＰＵの負
荷を軽減し、システム全体としての処理能力の向上を図
ることができる。
【０５３１】例えば、図１１７のプロトコル解釈部１１
７−３の処理は、リアルタイム性の要求は低いのでＰＣ
１１７−２（例えば、図１１５のＰＣ１１５−１、１１
５−２）のＣＰＵで処理し、解釈されたコマンドはＰＣ
Ｉバスを介してサテライトコンピュータ１１７−６（図
１１５のＰＣ１１５−３）に送られ、ＤｏＥｎｇｉｎｅ
のＣＰＵでリアルタイムに処理される。送られたコマン
ドはサテライトコンピュータで、ジョブ制御され（１１
７−４）、デバイスの割付、解放が行われる（１１７−
５）。
【０５３２】
【発明の効果】以上のように、本発明によれば、ページ
単位にジョブ処理を分割し、その処理のためのデバイス
の割り当てと解放をＤＯＥｎｇｉｎｅを用いて並列的に
行うことで、スループットの向上を図ることができる。
【０５３３】
【図面の簡単な説明】
【図１】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。
【図２】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。
【図３】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。
【図４】ＤｏＥｎｇｉｎｅのブロック図である
【図５】キャッシュメモリコントローラの３つのステー
トを示す図である。
【図６】インタラプトコントローラ４１０のブロック図
である。
【図７】メモリコントローラ４０３のブロック図であ
る。
【図８】キャッシュコントローラ７０６を中心とする詳
細なブロック図である。
【図９】ＭＣバスよりメモリリード／ライト転送が要求
された場合のキャッシュの動作を示すフローチャートで
ある。
【図１０】ＭＣバスよりメモリリード／ライト転送が要
求された場合のキャッシュの動作を示すフローチャート
である。
【図１１】ＲＯＭ／ＲＡＭコントローラ７０７の構成を
示す図である。
【図１２】ＣＰＵからのバースト読み出しのタイミング
を示すタイミング図である。
【図１３】ＣＰＵからのバースト書き込みのタイミング
を示すタイミング図である。
【図１４】Ｇバスデバイスからのバースト読み出しのタ
イミングを示すタイミング図である。
【図１５】Ｇバスデバイスからのバースト書き込みのタ
イミングを示すタイミング図である。
【図１６】メモリフロントキャッシュにヒットした場合
のシングル読み出しのタイミングを示すタイミング図で
ある。
【図１７】メモリフロントキャッシュにヒットしなかっ
た場合のシングル読み出しのタイミングを示すタイミン
グ図である。
【図１８】メモリフロントキャッシュにヒットした場合
のシングル書き込みのタイミングを示すタイミング図で
ある。
【図１９】メモリフロントキャッシュにヒットしなかっ
た場合のシングル書き込みのタイミングを示すタイミン
グ図である。
【図２０】システムバスブリッジ（ＳＢＢ）４０２のブ
ロック図である。
【図２１】Ｂバスインターフェースのブロック図であ
る。
【図２２】Ｇバスインターフェース２００６のブロック
図である。
【図２３】仮想メモリマップ、物理メモリマップ、Ｇバ
スのアドレス空間でのメモリマップ、Ｂバスのアドレス
空間でのメモリマップの図である。
【図２４】レジスタ等を含む図２３における斜線部の５
１２メガバイトを示すマップの図である。
【図２５】アドレススイッチ２００３のブロック図であ
る。
【図２６】データスイッチ２００４のブロック図であ
る。
【図２７】Ｇバスからの書き込み／読み出しサイクルの
タイミング図である。
【図２８】Ｇバスのバースト停止サイクルのタイミング
図である。
【図２９】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３０】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３１】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３２】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３３】ＰＣＩバスインターフェース４１６のブロッ
ク図である。
【図３４】Ｇバスアービタ（ＧＢＡ）４０６のブロック
図である。
【図３５】ＤｏＥｎｇｉｎｅ４００内におけるＧバス４
０４を中心とする、Ｇバス上のバスマスタによるＤＭＡ
に係るブロック図である。
【図３６】連続してバスを使用する回数が、バスマスタ
１〜４のすべてについて１に設定されている場合の公平
アービトレーションモード（フェアモード）の例を示す
図である。
【図３７】連続してバスを使用する回数が、バスマスタ
１についてのみ２であり、他のバスマスタは１に設定さ
れている場合の公平アービトレーションモードの例を示
す図である。
【図３８】連続してバスを使用する回数がそれぞれ１ず
つであり、バスマスタ１が優先バスマスタと設定されて
いる場合の優先アービトレーションモードの例を示す図
である。
【図３９】バスマスタ１からのバス要求により、バスマ
スタ４のバス要求が許可されているにもかかわらず中断
された例を示す図である。
【図４０】Ｂバスアービタ４０７のブロック図である。
【図４１】同期ユニット４００１のブロック図である。
【図４２】同期ユニット内の一つコンペアユニットの図
である。
【図４３】スキャナ／プリンタコントローラのブロック
図である。
【図４４】スキャナコントローラ４３０２のブロック図
である。
【図４５】スキャナデバイスＩ／Ｆ４４０１のブロック
図である。
【図４６】スキャナビデオクロックユニット４４０２の
ブロック図である。
【図４７】スキャナビデオデータマスク４６０１のブロ
ック図である。
【図４８】スキャナビデオデータマスク４６０２のブロ
ック図である。
【図４９】スキャナビデオデータ幅コンバータ４６０３
のブロック図である。
【図５０】ＲＧＢ各８ビットのカラー画像データ（２４
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図５１】ＲＧＢ各８ビットのカラー画像データ（３２
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図５２】８ビットの白黒画像データのメモリ上でのな
らびを示す図である。
【図５３】２値の白黒画像データのメモリ上でのならび
を示す図である。
【図５４】ＢＷ８パッキングユニット４９０１により、
多値８ビットの白黒画像データを６４ビット幅に変換す
る際のタイミング図である。
【図５５】シフトレジスタ４９０２により２値白黒画像
データを６４ビット幅に変換する際の画像データ入力の
タイミング図である。
【図５６】ＲＧＢパッキングユニット４９０３により、
ＲＧＢ各８ビット（全２４ビット）の画像データを６４
ビット幅に変換する際のタイミング図である。
【図５７】ＲＧＢパッキングユニット４９０３のブロッ
ク図である。
【図５８】スキャナ画像データ転送ＦＩＦＯコントロー
ラ４４０３のブロック図である。
【図５９】スキャナコントローラコントロールレジスタ
４４０４のブロック図である。
【図６０】ＩＲＱコントローラ４４０６のブロック図で
ある。
【図６１】メモリフィルモードコントローラ４４０５の
ブロック図である。
【図６２】スキャナコントローラ４３０２からデータを
読み出してＤＭＡ転送する際のタイミング図である。
【図６３】スキャナコントローラ４３０２の内部レジス
タに対して読み出しあるいは書き込みを行うタイミング
図である。
【図６４】信号ｓｃｃＤｍａＰｍＳｔａｔｅの値及びク
ロックの状態と信号ｓｃｃＰｍＳｔａｔｅの値との関係
を示す図である。
【図６５】スキャナコントローラ４３０２における、各
ブロックを含むコア部分と外部バスやスキャナとの間で
入出力される信号をまとめた図である。
【図６６】プリンタコントローラ４３０３のブロック図
である。
【図６７】プリンタデバイスＩ／Ｆ６６０１のブロック
図である。
【図６８】プリンタビデオクロックユニット６６０２の
ブロック図である。
【図６９】プリンタビデオデータマスク６８０１のブロ
ック図である。
【図７０】プリンタビデオ同期コントロールユニット６
８０２のブロック図である。
【図７１】ビデオデータ幅コンバータ６８０３のブロッ
ク図である。
【図７２】ＲＧＢ各８ビットのカラー画像データ（２４
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図７３】ＲＧＢ各８ビットのカラー画像データ（３２
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図７４】８ビットの白黒画像データのメモリ上でのな
らびを示す図である。
【図７５】２値の白黒画像データのメモリ上でのならび
を示す図である。
【図７６】ＲＧＢｏｕｔユニット７１０１のブロック図
である。
【図７７】プリンタ画像データ転送ＦＩＦＯコントロー
ラ６６０３のブロック図である。
【図７８】プリンタコントローラコントロールレジスタ
６６０４のブロック図である。
【図７９】ＩＲＱコントローラ６６０５のブロック図で
ある。
【図８０】ＩＲＱコントローラ６６０５のブロック図で
ある。
【図８１】プリンタコマンド／ステータスコントロール
ユニット６６０６のブロック図である。
【図８２】オプションコントローラコントロールユニッ
ト６６０７のブロック図である。
【図８３】プリンタコントローラ４３０３へデータをＤ
ＭＡ転送する際のタイミング図である。
【図８４】プリンタコントローラ４３０３の内部レジス
タに対して読み出しあるいは書き込みを行うタイミング
図である。
【図８５】信号ｐｓｃＤｍａＰｍＳｔａｔｅの値及びク
ロックの状態と信号ｐｒｃＰｍＳｔａｔｅの値との関係
を示す図である。
【図８６】プリンタコントローラ４３０３における、各
ブロックを含むコア部分と外部バスやスキャナとの間で
入出力される信号をまとめた図である。
【図８７】電力管理ユニット４０９のブロック図であ
る。
【図８８】バスエージェントのブロック図である。
【図８９】スキャナコントローラからプリンタコントロ
ーラへと直接画像データを転送してコピーする画像のコ
ピー方式で使用されるブロックを示す図である。
【図９０】スキャナコントローラからプリンタコントロ
ーラへと、ＦＩＦＯを介して画像データを転送してコピ
ーする画像のコピー方式で使用されるブロックを示す図
である。
【図９１】スキャナコントローラからプリンタコントロ
ーラへと、メモリを介して画像データを転送してコピー
する画像のコピー方式で使用されるブロックを示す図で
ある。
【図９２】ＧＢＩのブロック図である。
【図９３】ＦＩＦＯユニットのブロック図である。
【図９４】ＧＢｕｓコントローラのブロック図である。
【図９５】ＢＢｕｓコントローラのブロック図である。
【図９６】ＤＭＡコントローラのブロック図である。
【図９７】レジスタユニットのブロック図である。
【図９８】チェインテーブルの構成例を示す図である。
【図９９】ＧＢＩのコアインターフェースを示す図であ
る。
【図１００】コピー方式を選択する手順のフローチャー
トである。
【図１０１】スキャナコントローラ４３０２内部のデー
タバスの切り換え回路を示す図である。
【図１０２】プリンタコントローラ４３０３内部のデー
タバスの切り換え回路を示す図である。
【図１０３】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０４】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０５】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０６】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０７】本発明の実施の形態に係る情報処理システ
ムの構成図である。
【図１０８】本発明の実施の形態に係る情報処理システ
ムにおける周辺機器の基本的な構成を示すブロック図で
ある。
【図１０９】本発明の実施の形態に係る情報処理システ
ムにおける周辺機器のソフトウェア構造を概要を示す図
である。
【図１１０】本発明の第１の実施の形態に係る情報処理
システムにおける周辺機器のソフトウェア構造の詳細を
示す図である。
【図１１１】本発明の第２の実施の形態に係る情報処理
システムにおける周辺機器のソフトウェア構造の詳細を
示す図である。
【図１１２】従来におけるジョブを一体として処理する
場合のタイミングチャートである。
【図１１３】デバイスの割り当てと解放を行う処理を説
明する図である。
【図１１４】複数のジョブが生成された場合の処理を説
明する図である。
【図１１５】ＤｏＥｎｇｉｎｅをサテライトとして使用
する場合のシステムの構成例を示した図である。
【図１１６】システムソフトウェア処理を２つのＣＰＵ
で別々に処理する場合を説明する図である。
【図１１７】複数のＣＰＵにより処理を分割する場合の
ソフトウェア構造の概要を示す図である。
【符号の説明】
４０１ ＣＰＵ ４０２ バスブリッジ ４０３ メモリ ４０４ Ｇバス ４０５ Ｂバス ４０６ Ｇバスアービタ ４０７ Ｂバスアービタ ４３０１Ａ Ｇバス／Ｂバスインターフェース（スキャ
ナ） ４３０１Ｂ Ｇバス／Ｂバスインターフェース（プリン
タ） ４３０２ スキャナコントローラ ４３０３ プリンタコントローラ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月１６日（１９９９．４．１
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 複合機器の情報処理方法及びシステム
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリンタ、ファッ
クス（ＦＡＸ）、複写機等、複合機器に関して情報を処
理する方法及びシステムに関する。
【０００２】
【従来の技術】従来、スキャナなどの画像入力装置とプ
リンタなどの画像出力装置とを組み合わせた複写機やフ
ァクシミリ、あるいはそれらを単体として備えたコンピ
ュータシステムなど、複合機器と呼ばれる画像処理装置
が実用化されている。このような装置では、画像入力機
能、画像出力機能、コピー機能等の複合機能を実現する
ために、画像入力装置及び画像出力装置が同期して動作
することが不可能な場合には、画像入力装置から一旦メ
モリに取り込んだ画像データを画像出力装置に出力する
ことでコピー機能を実現していた。また、画像入力装置
及び画像出力装置が同期して動作することが可能な場合
には、画像入力装置から画像出力装置へ直接画像信号を
転送する経路を設けてコピー機能を実現していた。
【０００３】従来のデジタル複合機は、複写機にファッ
クス機能を追加したものや、ファックスにプリンタ機能
を追加したもの等、従来機の機能追加という形で発展し
てきており、複合動作ができてもジョブ単位の複合動作
及び並列動作しか行えなかった。従来のデジタル複合機
では、扱う種々のデータを入出力のために授受する十分
なバスの使用が確保できない場合のために、スキャナ、
プリンタ等のインタフェース部にローカルなメモリを分
散させた構成となっていた。
【０００４】図１１２はジョブ単位の制御をした場合
の、ジョブ処理を説明するタイミングチャートである。
プリントジョブ１及びプリントジョブ２が複合機器で処
理するべきジョブである。これらのジョブが、あるリソ
ース（例えばページメモリ）を獲得する場合を考える。
時刻Ｔ１で先に投入されたプリントジョブ１がリソース
を獲得する。Ｔ２のタイミングで後続のプリントジョブ
２がリソースの獲得を行うが、プリントジョブ１がリソ
ースを占有しており（ロック）しており、獲得できず、
リソースの獲得要求はキューイングされる。そしてＴ３
のタイミングでプリントジョブ１がリソースを開放する
と、キューイング中のプリントジョブ２のリソース獲得
要求に従い、プリントジョブ２がリソースを獲得し、処
理を行う。つまり、Ｔ１からＴ３の時間、プリントジョ
ブ１は排他的にリソースを使用するためにプリントジョ
ブ１とプリントジョブ２の処理はシリアルになる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
デジタル複合機では、一連のジョブの処理をジョブ単位
ごとに順序だてて実行させていたために、複数のジョブ
がデジタル複合機に入力された場合は先行するジョブの
処理終了まで、後続のジョブは待機状態となり、ジョブ
のスループットは低下した。
【０００６】また、ローカルに分散して確保されたメモ
リは、デバイスごとに重複した情報を格納する場合もあ
り、必要な領域以上の冗長なメモリ領域を必要としてい
た。
【０００７】また、リアルタイム性の要否に差がある処
理を単一のＣＰＵでまかなう場合、リアルタイム性を必
要とする処理が、リアルタイム性を要さない処理の犠牲
となり、システム全体の処理能力を低下させていた。
【０００８】
【課題を解決するための手段】本発明にかかる方法、及
びシステムは上記課題のいずれかを解決するためののも
であり、主として以下の構成からなることを特徴とす
る。
【０００９】すなわち、複合機器の情報処理方法は、情
報処理装置から送信された手続きを解釈する解釈工程
と、前記手続きの解釈に基き、ジョブを生成するジョブ
生成工程と、前記生成されたジョブを構成する要素に分
割する分割工程と、前記分割した要素を処理するための
デバイスの割り付けと解放とを管理するデバイス管理工
程と、前記分割した要素の処理を並列に処理するために
データの書込みと、読取りを行う複数のバスの使用を制
御するバス制御工程とを備え、前記要素の並列処理によ
り、スループットを最短にすることを特徴とする。
【００１０】あるいは、複合機器の情報処理システム
は、情報処理装置から送信された手続きを解釈する解釈
手段と、前記手続きの解釈に基き、ジョブを生成するジ
ョブ生成手段と、前記生成されたジョブを構成する要素
に分割する分割手段と、前記分割した要素を処理するた
めのデバイスの割り付けと解放とを管理するデバイス管
理手段と、前記分割した要素の処理を並列に処理するた
めにデータの書込みと、読取りを行う複数のバスの使用
を制御するバス制御手段とを備え、前記要素の並列処理
により、スループットを最短にすることを特徴とする。
【００１１】
【発明の実施の形態】次にプロセッサコア、プロセッサ
周辺コントローラ、メモリコントローラ、スキャナ／プ
リンタコントローラ、ＰＣＩインターフェースなどを内
蔵したシングルチップ・スキャニング・プリンティング
エンジンである“ＤｏＥｎｇｉｎｅ”を説明する。
【００１２】１．ＤｏＥｎｇｉｎｅ概要 ＤｏＥｎｇｉｎｅは、ＭＩＰＳテクノロジー社のＲ４０
００プロセッサとコンパチブルなプロセッサコア、プロ
セッサ周辺コントローラ、メモリコントローラ、スキャ
ナー／プリンタコントローラ、ＰＣＩインターフェース
などを内蔵したシングルチップ・スキャニング・プリン
ティングエンジンである。高速並列動作、ビルディング
ブロック手法を採用し実装される。
【００１３】プロセッサシェル（プロセッサコアを含む
プロセッサ周辺回路の総称）内には最大でインストラク
ション、データそれぞれ１６Ｋバイトの計３２Ｋバイト
のキャッシュメモリ、ＦＰＵ（浮動小数点演算ユニッ
ト）、ＭＭＵ（メモリ管理ユニット）、ユーザー定義可
能なコプロセッサなどを内蔵することが可能である。
【００１４】ＰＣＩバスインターフェースを有するの
で、ＰＣＩバススロットを有するコンピュータシステム
と共に用いることができる。また、ＰＣＩサテライト構
成に加え、ＰＣＩホストバスブリッジ構成にてＰＣＩバ
スコンフィギュレーションを発行することが可能であ
り、安価なＰＣＩ周辺デバイスと組み合わせることによ
り、マルチファンクションペリフェラル（複合機能周辺
機器）のメインエンジンとして使用することも可能であ
る。さらにＰＣＩバスインターフェースを有するレンダ
リングエンジン、圧縮・伸長エンジンと組み合わせるこ
とも可能である。
【００１５】チップ内部に汎用ＩＯコアを接続するＩＯ
バス（Ｂバス）、及び、画像データ転送に最適化したグ
ラフィックバス（Ｇバス:Graphics Bus)の２系統の独立
したバスを有し、メモリ、プロセッサとこれらのバスを
クロスバスイッチを介して接続することにより、マルチ
ファンクションシステムにおける同時動作に必須の、並
列性の高い高速データ転送を実現している。
【００１６】メモリには、画像データに代表される、連
続したデータ列のアクセスに対し、最高のコストパフォ
ーマンスを有するシンクロナスＤＲＡＭ（ＳＤＲＡＭ）
をサポートし、ＳＤＲＡＭのバーストアクセス高速デー
タ転送のメリットを享受できない小さなデータ単位での
ランダムアクセスにおける性能低下を最小に抑えるため
に、８Ｋバイトの２ウェイセットアソシアティブ・メモ
リフロントキャッシュをメモリコントローラ内に備え
る。メモリフロントキャッシュは、すべてのメモリライ
トに対するバススヌープが難しい、クロスバスイッチを
採用したシステム構成においても、複雑な機構なしに、
キャッシュメモリによる高性能化が達成出来る方式であ
る。また、リアルタイムデータ転送（機器制御）が可能
な、プリンタ及びスキャナーとのデータインターフェー
ス(Video Interface)を有し、さらにハードウェアによ
る、機器間同期のサポート及び画像処理を行う事によ
り、スキャナ、プリンタ分離型の構成においても、高品
質で高速なコピー動作の実現が可能な構成となってい
る。
【００１７】なお、ＤｏＥｎｇｉｎｅは、コアが３．３
Ｖで動作し、ＩＯは５Ｖトレラントである。
【００１８】図１及び図２，図３は、ＤｏＥｎｇｉｎｅ
を用いた装置あるいはシステムの構成例を示している。
図１は分離構成型であり、パーソナルコンピュータ１０
２には、それが備えるＰＣＩインターフェースを介して
ＤｏＥｎｇｉｎｅを備えたローカルボード１０１が装着
される。ローカルボード１０１にはＤｏＥｎｇｉｎｅの
ほか、後述するメモリバスを介してＤｏＥｎｇｉｎｅと
接続されたメモリと、色処理回路（チップ）が設けられ
ている。このローカルボード１０１を介して、高速スキ
ャナ１０３とカラー／モノクロプリンタ１０４とがパー
ソナルコンピュータ１０２に接続される。この構成によ
り、パーソナルコンピュータの制御のもとで，ローカル
ボード１０１により、スキャナ１０３から入力された画
像情報を処理し、プリンタ１０４から出力させることが
できる。
【００１９】また、図２及び図３はスキャナ２０３とプ
リンタ２０２とを一体に組み込んだ例で、図２は通常の
複写機に類する構成を、図３（ａ）はファクシミリ装置
などの構成を示している。図３（ｂ）は、図３（ａ）を
コントロールするコンピュータを示している。
【００２０】これらのうち、図１，２は、ＰＣＩインタ
ーフェースを介して接続された外部のＣＰＵによりＤｏ
Ｅｎｇｉｎｅが制御されるというスレーブモードで使用
されている例であり、図３は、ＤｏＥｎｇｉｎｅのＣＰ
Ｕが主体となり、ＰＣＩインターフェースを介して接続
されたデバイスを制御するマスタモードで使用されてい
る例である。
【００２１】表１として、ＤｏＥｎｇｉｎｅの仕様を示
す。外部インターフェースとして、ＰＣＩ，メモリバ
ス，ビデオ，汎用入出力，ＩＥＥＥ１２８４，ＲＳ２３
２Ｃ，１００ｂａｓｅＴ／１０ｂａｓｅＴ，ＬＣＤパネ
ル及びキーを備えるが、更にＵＳＢを有していてもよ
い。内蔵ブロックとして、ＣＰＵコアに加えて、１次キ
ャッシュ，キャッシュ付きメモリコントローラ，コピー
エンジン，ＩＯバスアービタ（Ｂバスアービタ），グラ
フィックバスアービタ（Ｇバスアービタ）などを備えて
いる。また、DMAコントローラはチャネル数が５であ
り、グラフィックバス（Ｇバス），ＩＯバス（Ｂバス）
ともに、アービトレーションは優先度付きの先着順処理
方式で行われる。
【００２２】
【表１】
【００２３】２．ＤｏＥｎｇｉｎｅの構成及び動作 本章では、ＤｏＥｎｇｉｎｅ の総論に加え、各機能ブ
ロック毎のブロック図、概要、詳細、コアインターフェ
ース、タイミング図などを解説する。
【００２４】２．１．ＤｏＥｎｇｉｎｅのチップ構成 図４として、ＤｏＥｎｇｉｎｅのブロック図を示す。Ｄ
ｏＥｎｇｉｎｅ４００は次世代複合機能周辺機器（シス
テム）(MFP:Multi Function Peripheral or MFS:Multi
Function System)の主たるコントローラとして設計、開
発された。
【００２５】ＣＰＵ（プロセッサコア）４０１として、
ＭＩＰＳテクノロジー社のＭＩＰＳＲ４０００コアを採
用する。プロセッサコア４０１内には、８Ｋバイトずつ
のインストラクション，データのキャッシュメモリ、Ｍ
ＭＵなどが実装される。プロセッサコア４０１は、６４
ビットのプロセッサバス（ＳＣバス）を介して、システ
ム・バス・ブリッジ（ＳＢＢ）４０２に接続される。Ｓ
ＢＢ４０２は４×４の６４ビットクロスバスイッチであ
り、プロセッサコア４０１の他に、キャッシュメモリを
備えたＳＤＲＡＭやＲＯＭを制御するメモリコントロー
ラ４０３と専用のローカルバス（ＭＣバス）で接続され
ており、さらに、グラフィックバスであるＧバス４０
４、ＩＯバスであるＢバス４０５と接続され、全部で４
つのバスに接続される。システムバスブリッジ４０２
は、これら４モジュール間を、可能な限り、同時平行接
続を確保することができるように設計されている。
【００２６】Ｇバス４０４はＧバスアービタ（ＧＢＡ）
４０６により協調制御されており、スキャナやプリンタ
と接続するためのスキャナコントローラ４３０２やプリ
ンタコントローラ４３０３に接続される。また、Ｂバス
４０５は、Ｂバスアービタ（ＢＢＡ）４０７により協調
制御されており、スキャナ／プリンタコントローラのほ
か、電力管理ユニット（ＰＭＵ）４０９，インタラプト
コントローラ（ＩＣ）４１０，ＵＡＲＴを用いたシリア
ルインターフェースコントローラ（ＳＩＣ）４１１，Ｕ
ＳＢコントローラ４１２，ＩＥＥＥ１２８４を用いたパ
ラレルインターフェースコントローラ（ＰＩＣ）４１
３，イーサネットを用いたＬＡＮコントローラ（ＬＡＮ
Ｃ）４１４，ＬＣＤパネル，キー，汎用入出力コントロ
ーラ（ＰＣ）４１５，ＰＣＩバスインターフェース（Ｐ
ＣＩＣ）４１６にも接続されている。
【００２７】２．２．プロセッサシェル プロセッサシェルとは、プロセッサコアに加えＭＭＵ
（Memory Management Unit)、命令キャッシュ、データ
キャッシュ、ライトバックバッファ及び掛け算ユニット
を含んだブロックを指す。
【００２８】（キャッシュメモリ）図５に示したよう
に、キャッシュメモリコントローラは、無効（Invali
d)，有効かつクリーン（Valid Clean：キャッシュが更
新されていない)，有効かつダーティ(Valid Dirty：キ
ャッシュが更新されている)の３つのステートキャッシ
ュを管理する。この状態に応じて、キャッシュは制御さ
れる。
【００２９】２．３．インタラプトコントローラ 図６にインタラプトコントローラ４１０のブロック図を
示す。
【００３０】インタラプトコントローラ４１０は、Ｂバ
スインターフェース６０５を介してＢバス４０５に接続
され、ＤｏＥｎｇｉｎｅチップ内の各機能ブロック及
び、チップ外部からのインタラプトを集積し、ＣＰＵコ
ア４０１がサポートする、６レベルの外部インタラプト
及び、ノンマスカブルインタラプト（ＮＭＩ）に再分配
する。各機能ブロックとは、電力管理ユニット４０９，
シリアルインターフェースコントローラ４１１，ＵＳＢ
コントローラ４１２，パラレルインターフェースコント
ローラ４１３，イーサネットコントローラ４１４，汎用
ＩＯコントローラ４１５，ＰＣＩインターフェースコン
トローラ４１６，スキャナコントローラ４３０２，プリ
ンタコントローラ４３０３などである。
【００３１】この際、ソフトウェアコンフィギュレーシ
ョン可能なマスクレジスタ(Int Mask Logic 0 - 5)６０
２により、各要因毎に割り込みをマスクをすることが可
能である。また、外部インタラプト入力は、選択的エッ
ジ検出回路６０１により、信号線ごとに、エッジセンス
／レベルセンスを選択することが出来る。要因レジスタ
（Detect and set Cause Reg 0 - 5）６０３は、各レベ
ルごとに、どのインタラプトがアサートされているかを
示すとともに、ライト動作を行うことで、レベルごとに
クリアを行う事が出来る。
【００３２】各レベルの割込み信号は、各レベル毎に少
なくともひとつの割り込みがあれば割込み信号を出力す
べく、論理和回路６０４により論理和として出力され
る。なお、各レベル内での複数要因間のレベル付けはソ
フトウェアにて行う。
【００３３】２．４．メモリコントローラ 図７は、メモリコントローラ４０３のブロック図であ
る。メモリコントローラ４０３は、メモリコントローラ
専用のローカルバスであるＭＣバスにＭＣバスインター
フェース７０１を介して接続され、最大１ギガバイトの
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）と、３２メガバイ
トのフラッシュＲＯＭあるいはＲＯＭをサポートする。
ＳＤＲＡＭの特徴であるバースト転送時の高速性を活か
すため、６４（１６×４）バースト転送を実現する。ま
た、ＣＰＵやＢバスよりの連続したアドレスのシングル
転送を考慮し、メモリコントローラ内にＳＲＡＭ（メモ
リフロントキャッシュ）７０２を内蔵し、ＳＤＲＡＭへ
直接シングル転送を行うことを可能な限り回避して転送
効率を向上させる。メモリコントローラ−ＳＤＲＡＭ間
のデータバス幅は、信号ramData及びramParをあわせて
７２ビット（このうち８ビットの信号ramParはパリテ
ィ）、フラッシュＲＯＭ間のデータバスfntromData，pr
gromDataの幅は３２ビットとする。
【００３４】２．４．２．構成及び動作 メモリコントローラの各部はこれから説明するような構
成となっている。
【００３５】（ＭＣバスインターフェース（７０１））
ＭＣバスは、ＳＢＢ４０２−メモリコントローラ４０３
間の専用のバスであり、またＳＢＢ内部の基本バスとし
て用いられている。
【００３６】ＣＰＵ４０１とバスブリッジ４０２とを接
続する専用バスＰＢｕｓのバースト転送が４バーストの
み規定しているのに対し、ＭＣバスにおいては１６バー
スト×４までの転送を追加している。このためにバース
ト長を示す信号としてｍＴＴｙｐｅ［６：０］を新たに
定義した。 （ＭＣバス信号の定義） ＭＣバスの各信号は下記の通り定義される。 ・mClk（出力） … ＭＣバスクロック ・mAddr[31:0]（出力） … ＭＣバスアドレス 32ビットのアドレスバスであり、mTs_L がアサートされた時点からmBRdy_Lがア サートされるまで保持される。 ・mDataOut[63:0]（出力） … ＭＣバスデータ出力 64ビットの出力データバスであり、mDataOe_Lがアサートされている時のみ有効 である。 ・mDataOe_L（出力） … ＭＣバスデータ出力イネーブル mDataOut[63:0]が有効であることを示す。またその転送がWriteであることを示 す。 ・mDataIn[63:0]（入力） … ＭＣバスデータ入力 64ビットの入力データバスであり、mBRdy_LがアサートされているmClkの立ち上 がりでサンプリングされる。 ・mTs_L（出力） … ＭＣバストランザクション開始ストローブ 転送が開始したことを示す。転送の最初の１クロックの間だけアサートされる。 転送が１クロックで終了し、次の転送がすぐに始められるのならばmTs_Lは引続 きアサートされたままになる。 ・mTType[6:0]（出力） … ＭＣバストランザクションタイプ ＭＣバス上の転送のタイプを示す。シングル転送時はその転送の間、バースト転 送時は最初の転送(beat）の間保持される。上位３ビットがソース（マスタ）を あらわし、下位ビットがシングル／バースト長をあらわす。タイプには次のよう なものがある。
【００３７】 mTType[6:4] 信号源 −−−−−−− −−−−−−−−−− 001 ＣＰＵ 010 Ｂバス 100 Ｇバス −−−−−−− −−−−−−−−−− mTType[3:0] シングル／バースト長 −−−−−−− −−−−−−−−−− 1xxx シングル（１−８ｂｙｔｅ） 0001 ２バースト 0010 ４バースト 0011 ６バースト 0100 ８バースト 0101 １６バースト 0110 ２×１６バースト 0111 ３×１６バースト 0000 ４×１６バースト ・mBE_L[7:0]（出力） … ＭＣバストランザクションバイトイネーブル シングル転送時、64ビットデータバス上の有効なバイトレーンを示す。バースト 転送時はWrite時のみ有効であり、Read時は無視される。 ・mBRdy_L（入力） …ＭＣバスレディ 現在の転送(beat)が終了したことを示す。 ・mTPW_L（出力） … 次トランザクションがIn-page write（ページ 内書き込み） 次の転送が同じページ（同じRowアドレス)のWriteであることを示し、最大４個 までのWriteを続けることができる。ページサイズはあらかじめコンフィギュレ ーションレジスタに設定しておく。 ・mBPWA_L（入力） … バスのページ内書き込み許可 ＭＣバススレーブ（メモリコントローラ）がページ内書き込みトランザクション を許可するかどうかを示し、mBRdy_Lと同じクロックでサンプリングされる。こ の時mBPWA_LがディアサートされていればmTPW_Lは無意味となる。 ・mBRty_L（入力） … バスリトライ ＭＣバススレーブ（メモリコントローラ）がアクセスを未実行のまま終了させる 場合にアサートし、少なくとも１サイクル以上のアイドルの後に再試行しなけれ ばならないことを示す。（もしmBRdy_LとmBRty_Lが同時にアサートされた場合は 、mBRty_Lが優先される。） ・mBerr_L（入力） … バスエラー パリティエラーやその他のバスエラーが発生した場合にアサートされる。
【００３８】なお、上述した入出力の別はＳＢＢからみ
ての定義である。 （ＭＣバストランザクション）ＭＣバス上のトランザク
ションとしては、以下のトランザクションをサポートす
る。 ベーシックトランザクション(1,2,3,4,8バイト Read/
Write) mBE_L[7:0]信号に従い、１，２，３，４，８バイトのシ
ングルトランザクションをサポートする。 バーストトランザクション （CPUからの）4-ダブルワードバーストまでのトランザ
クションをサポートする。 Ｇバスからの16-ダブルワードバーストｘ4までのトラ
ンザクションをサポートする。 In-page write（ページ内書き込み）トランザクショ
ン mTPW_Lで示される同一ページ内の書き込みに関して、連
続的なWriteアクセスをサポートする。 バスリトライ メモリコントローラ内の制限によりメモリアクセスがで
きない場合は、mBRty_L信号をアサートし、バスリトラ
イを通知する。
【００３９】（ＳＤＲＡＭコントローラ（７０５））メ
モリコントローラ４０３は、次のような構成を有するＳ
ＤＲＡＭを以下のように制御する。
【００４０】（ＤＲＡＭ構成）ＤＲＡＭの構成として
は、x4,x8,x16ビットタイプの１６／６４メガビットＳ
ＤＲＡＭを64ビットデータバスで８バンク制御すること
ができる。
【００４１】
【表２】
【００４２】（ＤＲＡＭアドレスビット構成）ＤＲＡＭ
のアドレスビットの割付けについては、６４ビットＳＤ
ＲＡＭの場合にはMA[13:0]を、１６ビットＳＤＲＡＭの
場合にはMA[11:0]を使用する。
【００４３】
【表３】
【００４４】（ＳＤＲＡＭプログラマブル構成（モード
レジスタ））ＳＤＲＡＭは内部にモードレジスタを持
ち、モードレジスタ設定コマンドを用いて下記の項目を
設定する。 バースト長 バースト長は、１，２，４，８，フルページのいずれか
が設定可能であるが、CPUからのバースト転送長が４で
あることから、バースト長４が最適である。Ｇバスから
の１６バースト以上の転送は、Read/Writeコマンド（オ
ートプリチャージ無し）を連続して発行することにより
実現する。 ラップタイプ（Wrap Type） バースト転送時のアドレスのインクリメント順を設定す
る。「シーケンシャル」または「インターリーブ」のど
ちらかが設定可能である。 CASレイテンシ CASレイテンシは、１，２，３のいずれかが設定可能で
あり、使用するＳＤＲＡＭのグレードと動作クロックに
より決定される。
【００４５】（ＳＤＲＡＭコマンド）ＳＤＲＡＭに対し
て以下のコマンドをサポートする。各コマンドの詳細
は、ＳＤＲＡＭデータブックに記載されている。 ・モードレジスタ設定コマンド ・アクティブコマンド ・プリチャージコマンド ・ライトコマンド ・リードコマンド ・CBR(Auto)リフレッシュコマンド ・セルフリフレッシュ開始コマンド ・バーストストップコマンド ・NOPコマンド （ＳＤＲＡＭリフレッシュ）ＳＤＲＡＭは、2048サイク
ル/32ms(4096/64ms)であるので、16,625nsおきにCBRリ
フレッシュコマンドを発行する。メモリコントローラは
設定可能なリフレッシュカウンタを持ち、自動的にCBR
リフレッシュコマンドを発行する。Ｇバスからの16-バ
ーストx nの転送中は、リフレッシュ要求を受け付けな
い。したがって、リフレッシュカウンタは16-バーストx
4転送の時間だけ余裕を持った値を設定しなければなら
ない。また、セルフリフレッシュをサポートする。この
コマンドを発行すると、パワーダウンモード(ramclke_L
=Low)時にセルフリフレッシュが続行される。
【００４６】（ＳＤＲＡＭ初期化）メモリコントローラ
はパワーオンリセット後、ＳＤＲＡＭに対して以下の初
期化を行なう。すなわち、電源投入後100μｓのポーズ
期間をおいて、 プリチャージウコマンドを用いて全バンクをプリチャ
ージする。 ＳＤＲＡＭのモードレジスタを設定する。 オートリフレッシュコマンドを用いて、リフレッシュ
を８回行う。
【００４７】（フラッシュＲＯＭコントローラ（７０
４））フラッシュＲＯＭコントローラ７０４は、romAdd
r[23:2]のアドレス信号と４個のチップセレクト(romCs_
L[3:0])信号をサポートする。アドレス信号romAddr2〜r
omAddr9はパリティ信号ramPar0〜ramPar7とマルチプレ
クスされ、アドレス信号romAddr10〜romAddr23は、ＤＲ
ＡＭアドレスramAddr0〜ramAddr13とマルチプレクスさ
れている。
【００４８】（ＳＲＡＭコントロール（メモリフロント
キャッシュ））メインメモリとして用いられるＳＤＲＡ
Ｍは、バースト転送は非常に高速であるが、シングル転
送においてはその高速性が発揮できない。そこで、メモ
リコントローラ内にメモリフロントのキャッシュを実装
し、シングル転送の高速化をはかる。メモリフロントキ
ャッシュは、キャッシュコントローラ７０６とＳＲＡＭ
７０２より構成される。ＭＣバスに定義されたmTType
[6:0]信号により、その転送マスターと転送長を知るこ
とができるので、各マスターごと、あるいは転送長ごと
にキャッシュのオン／オフが設定可能である。キャッシ
ュの方式は、次の通りである。なお、以下、特に断らな
い限り、単なるキャッシュあるいはキャッシュメモリと
いう呼称は、プロセッサコアに内蔵されたキャッシュで
はなく、メモリコントローラが内蔵するメモリフロント
キャッシュを指すものとする。 ・２ウェイセットアソシアティブ ・8kバイトデータＲＡＭ ・128 x 21 x 2 タグＲＡＭ ・ＬＲＵ(Least Recently Used)アルゴリズム ・ライトスルー ・No Write Allocate 次にキャッシュコントローラ７０６を中心とする詳細な
ブロック図を図８に示す。
【００４９】（キャッシュの動作）ここで、ＭＣバスよ
りメモリリード／ライト転送が要求された場合のキャッ
シュの動作を図８のブロック図と、図９及び図１０に示
すフローチャートを用いて説明する。
【００５０】ＭＣバスよりデータ転送が開始されると、
その転送の最初にＭＣバス上で示されるmTType[6:0]に
よって、その転送がキャッシュオンでおこなうか、オフ
でおこなうかの判断がおこなわれる。この説明では、転
送がシングル転送であればオン、バースト転送であれば
オフと判断することにする（ステップＳ９０１）。すな
わち、mTType(3)が“１”ｈであれば、シングル転送を
あらわすのでキャッシュオンで、“０”ｈであればバー
スト転送をあらわすのでキャッシュオフで転送を行う。
【００５１】シングル転送（キャッシュオン）の場合、
アドレスlmaddr[31:0]が与えられると、lmaddr[11:5]が
インデックスとしてb1_tag_ram８０１，b2_tag_ram８０
２，b1_data_ram７０２−ａ，b2_data_ram７０２−ｂ，
lru８０３ヘ与えられ、それぞれのブロックから、入力
されたインデックスに対応するバリッドビット"v"及びb
1_tag_addr，バリッドビット"v"及びb2_tag_addr，b1_o
ut_data，b2_out_data，lru_inがそれぞれ出力される
（ステップＳ９０２）。
【００５２】b1_tag_ram８０１とb2_tag_ram８０２より
出力されたb1_tag_addrとb2_tag_addrがそれぞれb1_com
parater８０４，b2_comparater８０５でアドレスlmaddr
[31:12]と比較され、その結果、すなわちヒットか否か
がb1_hit_miss_L,b2_hit_miss_L信号によりキャッシュ
コントローラ７０６へ知らされ、判定される（ステップ
Ｓ９０３）。
【００５３】ここでヒットであれば、リードかライトか
が判定される（ステップＳ９０４）。ヒットであると
は、b1_tag_addrとb2_tag_addrのいずれかにアドレスlm
addr[31:12]と一致するものがある場合である。ヒット
かつリードの場合にはつぎのようになる。すなわち、b1
がヒットであり、要求された転送がリードであった場合
は、すでに読み出されているb1_out_dataとb2_out_data
のうちb1_out_dataを選択し、lmaddr[4:3]で示される8
バイトのデータをＭＣバスへ出力する（ステップＳ９０
５）。同時にそのインデックスに対応するlruを“０”
(=b1ヒット)に書き換えて、転送が終了する。b2がヒッ
トであり、要求された転送がリードであった場合は、す
でに読み出されているb1_out_dataとb2_out_dataのうち
b2_out_dataを選択し、lmaddr[4:3]で示される8バイト
のデータをＭＣバスへ出力する（ステップＳ９０５）。
同時にそのインデックスに対応するlruを“１”ｈ（=b2
ヒット)に書き換えて、転送が終了する。
【００５４】一方、ヒットかつライトの場合にはつぎの
ようになる。すなわち、b1がヒットであり、要求された
転送がライトであった場合は、インデックスで示される
b1_data_ram７０２−ａのlmaddr[4:3]で示される8バイ
トのデータのうちmBE_L[7:0]で示される有効なバイトレ
ーンのみを書き換え、同時にそのインデックスに対応す
るlruを“０”ｈ(=b1ヒット)に書き換える。またＳＤＲ
ＡＭも同様に書き換えて転送が終了する（ステップＳ９
０６）。b2がヒットであり、要求された転送がライトで
あった場合は、インデックスで示されるb2_data_ram７
０２−ｂのlmaddr[4:3]で示される8バイトのデータのう
ちmBE_L[7:0]で示される有効なバイトレーンのみを書き
換え、同時にそのインデックスに対応するlruを“１”
ｈ(=b2ヒット)に書き換える。またＳＤＲＡＭも同様に
書き換えて転送が終了する（ステップＳ９０６）。
【００５５】一方、b1,b2ともにミスである場合にも、
リードかライトか判定される（ステップＳ１００１）。
要求された転送がリードであった場合は、そのlmaddr[3
1:3]で示される8バイトのデータがＳＤＲＡＭより読み
出され（ステップＳ１００３）、ＭＣバスヘ出力される
（ステップＳ１００４）。同時にそのインデックスに対
応するlruが読み出され、“０”ｈであった場合はb2_da
ta_ramへＳＤＲＡＭからのデータを書きlruも“１”ｈ
へ書き換える。lruが“１”ｈであった場合はb1_data_r
amヘＳＤＲＡＭからのデータを書き、lruも“０”ｈヘ
書き換え終了する（ステップＳ１００５）。b1,b2とも
にミスであり、要求された転送がライトであった場合
は、ＳＤＲＡＭに書き込むだけで転送が終了する（ステ
ップＳ１００２）。
【００５６】ステップＳ９０１においてバースト転送
（キャッシュオフ）の場合、リード、ライトともＳＤＲ
ＡＭに対してだけ行われ（ステップＳ９０７−Ｓ９０
９）、キャッシュデータやタグの書き換え等は行わな
い。
【００５７】（ＲＯＭ／ＲＡＭインターフェース（７０
７））ＲＯＭ／ＲＡＭコントローラ７０７の構成を図１
１に示す。ブロック１１０１〜ブロック１１０４によ
り、ＳＤＲＡＭのデータ信号、アドレス信号、パリティ
信号が、フラッシュＲＯＭのデータ信号、アドレス信号
と多重化される。
【００５８】２．４．３．タイミングダイアグラム 上述したメモリコントローラ４０３によるデータの読み
出し・書き込み等の処理のタイミングを、図１２〜図１
９を用いて説明する。
【００５９】図１２は、ＣＰＵからのバースト読み出し
のタイミングを示す。バースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０９における処理に
相当する。
【００６０】図１３は、ＣＰＵからのバースト書き込み
のタイミングを示す。バースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０８における処理に
相当する。
【００６１】図１４は、Ｇバスデバイスからのバースト
読み出しのタイミングを示す。Ｇバスのバースト長は１
６、ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシは
３である。図９のステップＳ９０９における処理に相当
する。
【００６２】図１５は、Ｇバスデバイスからのバースト
書き込みのタイミングを示す。Ｇバスのバースト長は１
６、ＳＤＲＡＭのバースト長は４、ＣＡＳレイテンシは
３である。図９のステップＳ９０８における処理に相当
する。
【００６３】図１６は、メモリフロントキャッシュにヒ
ットした場合のシングル読み出しのタイミングを示す。
読み出されるデータmDataIn[63:0]としては、キャッシ
ュメモリであるb1_data_ram７０２−ａあるいはb2_data
_ram７０２−bから読み出されたb1/b2_out_dataが出力
される。ＳＤＲＡＭのバースト長は４、ＣＡＳレイテン
シは３である。図９のステップＳ９０５における処理に
相当する。
【００６４】図１７は、メモリフロントキャッシュにヒ
ットしなかった場合のシングル読み出しのタイミングを
示す。読み出されるデータmDataIn[63:0]としては、Ｓ
ＤＲＡＭから読み出されたデータramData[63:0]が出力
される。また、このデータはb1/b2_in_dataとしてキャ
ッシュメモリであるb1_data_ram７０２−ａあるいはb2_
data_ram７０２−bにも書き込まれる。ＳＤＲＡＭのバ
ースト長は４、ＣＡＳレイテンシは３である。図１０の
ステップＳ１００４及びＳ１００５における処理に相当
する。
【００６５】図１８は、メモリフロントキャッシュにヒ
ットした場合のシングル書き込みのタイミングを示す。
書き込まれるデータmDataOut[63:0]は、キャッシュメモ
リであるb1_data_ram７０２−ａあるいはb2_data_ram７
０２−bに書き込まれるとともに、ＳＤＲＡＭにも書き
込まれる。ＳＤＲＡＭのバースト長は４、ＣＡＳレイテ
ンシは３である。図９のステップＳ９０６における処理
に相当する。
【００６６】図１９は、メモリフロントキャッシュにヒ
ットしなかった場合のシングル書き込みのタイミングを
示す。書き込まれるデータmDataOut[63:0]は、キャッシ
ュメモリであるb1_data_ram７０２−ａあるいはb2_data
_ram７０２−bには書き込まれず、ＳＤＲＡＭに対して
だけ書き込まれる。ＳＤＲＡＭのバースト長は４、ＣＡ
Ｓレイテンシは３である。図１０のステップＳ１００２
における処理に相当する。
【００６７】なお、ここでは、ＭＣバスよりデータ転送
が開始されると、その転送の最初にＭＣバス上で示され
るmTType[6:0]によって、転送がシングル転送であれば
オン、バースト転送であればオフと判断しているが、バ
ースト転送の場合に、さらにバースト長を判定し、バー
スト長がキャッシュの１ラインよりも小さい場合にはキ
ャッシュオンとし、そうでない場合にはキャッシュオフ
として動作するようにしてもよい。
【００６８】また、ＭＣバスに、メモリへのデータ転送
を要求したバスマスタの識別子を示す信号を含ませるこ
とで、メモリコントローラがその識別子を判定し、識別
子に応じてキャッシュオン／キャッシュオフの制御を行
うこともできる。この場合には、識別子とキャッシュオ
ン／オフの別とを対応させた書換え可能なテーブルを用
意し、それを参照してキャッシュのオンオフを切り替え
ることもできる。このテーブルは、例えば特定のアドレ
スを割り当ててＣＰＵ４０１などから書換え可能にする
こともできる。
【００６９】２．５．システムバスブリッジ（ＳＢＢ）
及びＢバス，Ｇバス図２０としてシステムバスブリッジ
（ＳＢＢ）４０２のブロック図を示す。
【００７０】ＳＢＢ４０２は、Ｂバス（入出力バス）,
Ｇバス（グラフィックバス）,ＳＣバス（プロセッサロ
ーカルバス）及びＭＣバス間の相互接続をクロスバスイ
ッチを用いて提供する、マルチチャネル双方向バスブリ
ッジである。クロスバスイッチにより、２系統の接続を
同時に確立することが出来、並列性の高い高速データ転
送を実現出来る。
【００７１】ＳＢＢ４０２は、Ｂバス４０５と接続する
ためのＢバスインターフェース２９０６と、Ｇバス４０
４と接続するためのＧバスインターフェース２００６
と、プロセッサコア４０１と接続するためのＣＰＵイン
ターフェーススレーブポート２００２と、メモリコント
ローラ４０３と接続するためのメモリインターフェース
マスターポートを備えるほか、アドレスバスを接続する
アドレススイッチ２００３，データバスを接続するデー
タスイッチ２００４を含む。また、プロセッサコアのキ
ャッシュメモリを無効化するキャッシュ無効化ユニット
２００５を備えている。
【００７２】Ｂバスインターフェース２００９には、Ｂ
バスデバイスからのDMAライトを高速化するライトバッ
ファと、Ｂバスデバイスのリードを効率化するリードプ
リフェッチキューを実装する。これらのキュー内に一時
的に存在するデータに関するコヒーレンシ管理はハード
ウェアにて行う。なお、Ｂバスに接続されたデバイスを
デバイスと呼ぶ。
【００７３】プロセッサコアは３２ビットバスに対する
ダイナミックバスサイジングをサポートしているが、Ｓ
ＢＢ４０２ではこれをサポートしない、将来、バスサイ
ジングをサポートしないプロセッサを用いる場合にもＳ
ＢＢに必要な改造を最小限におさえるためである。
【００７４】２．５．１．ＳＢＢ及び各バスの構成及び
動作 （Ｂバスインターフェース）図２１は、Ｂバスインター
フェースのブロック図である。
【００７５】Ｂバスインターフェース２００９は、Ｂバ
スとＭＣバス間の双方向ブリッジ回路である。Ｂバスは
ＤｏＥｎｇｉｎｅの内部汎用バスである。
【００７６】Ｂバスインターフェース２００９内には、
マスタコントロールブロック２０１１、スレーブコント
ロールブロック２０１０、データインターフェース２０
１２、DMAC２０１３、Ｂバスバッファの５ブロックが含
まれる。図２１上で、DMAC２０１３は、機能上３個のシ
ーケンサとレジスタブロックに分割される。それら３つ
のシーケンサのうち、DMAメモリアクセスシーケンサは
Ｂバススレーブコントロールブロック２０１０に、DMA
ｒｅｇシーケンサはＢバスマスターコントロールブロッ
ク２０１１に内蔵される。レジスタブロックであるDMA
レジスタはＢバスデータインターフェース２０１２部に
内蔵される。
【００７７】またＢバスインターフェース２００９はＢ
バス側からのメモリへの書き込み時、及びDMAによるデ
バイスからメモリへの転送が起こった時に、キャッシュ
無効化インターフェースを介してCPUシェル内のデー
タ、命令両キャッシュの無効化の制御を行う。
【００７８】なお、CPUライト時のライトバックバッフ
ァはＢバスインターフェースには実装しないが、Ｂバス
上の外部マスタライト時のライトバッファを実装する。
これにより、バースト転送でない、連続した外部マスタ
からの書き込みが高速化される。このライトバッファの
フラッシュは、Ｂバスアービタ４０７によるメモリへの
接続が許された時点で行われる。Ｂバスマスタリードの
ライトバッファバイパスは行わない。
【００７９】また、外部マスタのリードプリフェッチキ
ューを実行する。これにより、外部マスタからの連続し
た、データストリームの読み出しの高速化を図る。リー
ドバッファの無効化は、 １．Ｂバスの新たなリードがバッファにヒットしなかっ
た場合。 ２．CPUからメモリへのライトが行われた場合。 ３．Ｇバスからメモリへのライトが行われた場合。 ４．Ｂバスからメモリへのライトが行われた場合。 に行われる。
【００８０】またＢバスインターフェース２００９には
Ｂバス４０５上の各デバイスとメモリ間のDMAコントロ
ーラ２０１３が内蔵される。システムバスブリッジ４０
２にDMAコントローラを内蔵することにより、ブリッジ
双方へ、同時にアクセス要求が発行出来、効率的なDMA
転送が実現出来る。
【００８１】Ｂバスインターフェース２００９はプロセ
ッサ４０１からのアクセス要求に対して、ダイナミック
バスサイジングの使用を要求しない。またＢバスマスタ
からのメモリアクセス要求時に、メモリコントローラ４
０３からのバスサイジングにも対応しない。すなわち、
メモリコントローラはバスサイジングを期待すべきでは
ない。
【００８２】（Ｂバス）ＢバスはＤｏＥｎｇｉｎｅ内の
汎用ＩＯバスであり、以下の仕様を持つ。 ・アドレス、データ分離型３２ビットバス。 ・任意のウェイトサイクルを挿入可能、最短はノーウェ
イト。 ・バーストトランザクションのサポート。 ・最大転送速度は、クロックが50MHz時に200Mbyte/Se
c。 ・バスエラーとバスリトライのサポート。 ・複数バスマスタのサポート。
【００８３】（Ｂバス信号定義）以下にバス信号の定義
を説明する。各信号毎に、「信号名（英語呼称）：入力
元＞出力先 (，3States）…信号の説明」の要領で記載
されている。なお、３ステートの項は３ステートの信号
に限り記載した。
【００８４】bAddr[31:2]（IOBus Address Bus）：Mast
er＞Slabe，3State… IOBusアドレスバス。
【００８５】bData[31:0] （IOBus Data Bus）：DataDr
iver＞DataReceiver，3State …IOBusデータバス。
【００８６】b(Datadrivername)DataOeReq（IOBus Data
Output Enable Request）：Datadriver＞DefaultDrive
rLogic … 後述する双方向ＩＯバスを実現するため、
デフォルトドライバーコントロールロジックヘの出力信
号である。Datadrivernameを持つデバイスが、バス上に
データをドライブするための要求信号である。データの
出力を許可されたデバイスには、デフォルトドライバー
コントロールロジックよりb(Datadrivername)DataOe_L
が出力される。Datadriverの例：Pci,Sbb,Jpeg,Spu。
【００８７】b(Datadrivername)DataOe_L（IOBus Data
Output Enable）： dfaultDriverLogic＞Datadriver
… b(Datadrivername)DataOeReqを出力したデバイスに
対し、デフォルトドライバーロジックがデータバスへの
データのドライブを許す場合b(Datadrivername)DataOe_
L信号をそのデバイスに対して返す。
【００８８】bError_L（IOBus Bus Error）：Slave＞Ma
ster 3State … ＩＯバストランザクションがエラー
で終了したことを示す。
【００８９】b(Mastername)BGnt_L（IOBus Grant）：Ar
biter＞Master … バスアービトレーションにより当
マスタがバスの使用権を得たことを示す。Masternameの
例：Pci,Sbb,Jpeg,Spu。
【００９０】blnstNotData（IOBus Instruction/Data O
utput Indicator）：Master＞Slave，3State … Ｂバ
スマスタがインストラクションフェッチをＢバススレー
ブに対して行う場合にHighにドライブする。データトラ
ンザクションの場合はLowにドライブする。
【００９１】b(Mastername)CntlOeReq（IOBus Master C
ontrol Output Enable Request）：Master＞DefaultDri
verLogic … Ｂバスマスタが、bStart_L,bTx_L,bWr_
L,vInstNotDataとbAddr[31:2]を３ステートバス上にド
ライブしたい場合に、IOBus Output Control Logicに対
してアサートする。IOBus Output Control Logic は各
マスタからの、bMCntlOeReqに基づきドライブを許すマ
スタに対し、b(Mastername)CntlOe_L信号を返す。
【００９２】b(Mastername)CntlOe_L（IOBus Master Co
ntrol Output Enable）：DefaultDriverLogic＞Master
… b(Mastername)CntlOeReqを出力したマスタに対
し、デフォルトドライバーロジックがドライブを許す場
合b(Mastername)CntlOe_L信号をそのマスタに対して返
す。
【００９３】bRdy_L（IOBus Ready）：Slave＞Master，
3State … Ｂバススレーブは、現在のＢバスデータト
ランザクションが現在のクロックサイクルを最後に終了
することを示すためにこの信号をアサートする。Ｂバス
マスタは、この信号により、現在のトランザクションが
このクロックサイクルで終了することを知る。b(Master
name)BReq_L（IOBus Bus Request）：Master＞Arbiter
… Ｂバスマスタが、Ｂバスアービタに対し、バスの
使用権要求を行う事を示す。
【００９４】bRetry_L（IOBus Bus Retry）：Slave＞Ma
ster 3State … Ｂバススレーブがマスタに対し、バ
ストランザクションの最実行を要求する。
【００９５】b(Slavename)RdyOeReq（IOBus Slave Read
y Output Enable Request）：Slave＞DefaultDriverLog
ic … Ｂバススレーブが、bRdy_L,bWBurstReq_L,bBur
stAck_Lを３ステートバス上にドライブしたい場合に、I
OBus Output Control Logicに対してアサートする。IOB
us DefaultDriverLogicは各マスタからの、b(Slavenam
e)RdyOeReqに基づきドライブを許すスレーブに対し、b
(Slavename)RdyOe_L信号を返す。
【００９６】b(Slavename)RdyOe_L（IOBus Slave Ready
Output Enable）：DefaultDriverLogic＞Slave … b
(Slavename)RdyOeReqを出力したマスタに対し、デフォ
ルトドライバーロジックがドライブを許す場合b(Slaven
ame)RdyOe_L信号をそのマスタに対して返す。
【００９７】bSnoopWait（IOBus Snoop Wait）：SBB＞N
extMaster … ＢバスインターフェースがＢバスに接
続された他のデバイスに対し、キャッシュのスヌーピン
グ実行中であることを示す。Ｂバスに接続されたデバイ
スはこの信号がアサートされている間は新たなトランザ
クションを発行できない。
【００９８】bStart_L（IOBus Transaction START）：M
aster ＞Slave 3State … ＢバスマスタがＢバストラ
ンザクションをスタートすることを示す信号、Ｂバスス
レーブは、この信号を監視することにより、Ｂバストラ
ンザクションのスタートを知ることが出来る。
【００９９】bTx_L（IOBus Transaction Indicator Inp
ut）：Master＞Slave 3State …ＢバスマスタがＢバス
スレーブに対し、Ｂバストランザクションが現在実行中
である事を示すためにアサートする。
【０１００】bWBurstGnt_L（IOBus Burst Write Gran
t）：Master＞Slave，3State … Ｂバスマスタが、Ｂ
バスバーストライトのリクエストに対し、バーストライ
ト実行することを示すためにドライブする。
【０１０１】bWBurstReq_L（IOBus Burst Write Reques
t）：Slave ＞Master，3Stete …ＢバススレーブがＢ
バスマスタに対し、バースとライトを要求する場合にア
サートする。
【０１０２】bWr_L（IOBus Write Transaction Indicat
er）：Master＞Slave，3State …Ｂバスマスタが、Ｂ
バススレーブに対し、現在のトランザクションがライト
である事を示すためにアサートする。
【０１０３】bByteEn[3:0]（IOBus Byte Enables）：Da
taDriver＞DataReceiver，3State… Ｂバス上にデータ
をドライブするエージェントが、各ビットに対応したbD
ata[31:0]上のバイトレーンが有効である事を示すため
にHighにドライブする。本信号の各ラインとbDataのバ
イトレーンは表４の対応関係にある。
【０１０４】
【表４】
【０１０５】bBurst_L（IOBus Extended Burst Reques
t）：Master＞Slave，3Sate … Ｂバスマスタが拡張
バーストを行いたい事を示す。アサート、ネゲートタイ
ミングはbTx_Lと同一。
【０１０６】bBurstAck_L（IOBus Extended Burst Ackn
owledge）：Slave＞Maste，3State… Ｂバススレーブ
が拡張バーストを行える事を示す。アサート、ネゲート
タイミングはbRdy_Lと同一。
【０１０７】bBurstShortNotLong_L（IOBus Burst Leng
th）：Master＞Slave，3State …Ｂバスマスタが拡張
バーストを行う場合のバースト長を示す。アサート、ネ
ゲートタイミングはbTx_Lと同一であり、信号値とバー
スト長との対応は表５に示したとおりである。
【０１０８】
【表５】
【０１０９】Ｂバス信号は上述の通りである。ＤｏＥｎ
ｇｉｎｅ内部のバスである、Ｂバス（及びＧバス）は接
続される機能ブロック数が１０以上になるので、InOut
分離バスですべてのブロックを接続することは、困難で
ある。ＤｏＥｎｇｉｎｅでは、チップ内双方向バスを採
用する。
【０１１０】（Ｇバスインターフェース）図２２にＧバ
スインターフェース２００６のブロック図を示す。この
概要は下記の通りである。
【０１１１】（Ｇバス概要）Ｇバスは、MFP用１チップ
コントローラＤｏＥｎｇｉｎｅ内部において、各画像デ
ータ処理部間のデータ転送を高速に実行するために定義
されたバスである。６４ビットのデータバスをもち、4G
byte(128byte boundary)のアドレス空間をサポートす
る。１６ビート(128byte=64ビット x 16) を１ロングバ
ーストとした転送を基本とし、連続して４ロングバース
ト(512byte=16ビート x 4) までを可能とする。（シン
グルビートなど１６ビート以下の転送はサポートしな
い） （Ｇバス信号定義）信号の定義に用いる記号をまず定め
ておく。信号名の直後には、必要に応じて信号の方向が
記述されている。それは次のように定める。 In（Input signal） … バスエージェントに対する入
力信号 Out（Output signal） … バスエージェントからの出
力信号 InOut（Bi-Directional Tri-State signal） … 双方
向の信号で、複数のバスエージェントがドライブする。
一度にひとつのエージェントだけがドライブする。信号
をドライブする各エージェントのイネーブルリクエスト
信号をデフォルトドライバで集中管理し、どのエージェ
ントがドライブするかはデフォルトドライバが決定す
る。どのエージェントもイネーブルリクエストを出さな
い場合や、複数のエージェントが同時にイネーブルリク
エストを出している場合はデフォルトドライバ信号をド
ライブする。エージェントは、信号をロウにドライブす
る場合は、前後１クロックの間ハイにドライブしなけれ
ばならない。信号のアサートはドライブを初めてから１
クロック以上経過してからしか行えない。基本的に信号
のリリースはネゲートした次のクロックで行う。
【０１１２】なお、各信号名の後の“_L”はその信号が
ローアクティブであることを示す。信号の記述のしかた
は、ほぼＢバス信号の記述に準ずる。説明は、システム
信号、アドレス及びデータ信号、インターフェース制御
信号、アービトレーション信号に分けて行う。また、バ
スエージェントとは、バスに接続されるバスマスタやバ
ススレーブの総称である。
【０１１３】（システム信号） gClk（G-Bus Clock） … Ｇバス上のすべてのトラン
ザクションについてタイミングを提供し、すべてのデバ
イスに対して入力となる。
【０１１４】gRst_L（G-Bus Reset） … Ｇバス上の
すべてのデバイスをリセットする。すべての内部レジス
タはクリアーされ、すべての出力信号はネゲートされ
る。
【０１１５】（アドレスおよびデータ信号） gAddr[31:7]，InOut，（G-Bus Address）：Master＞Sla
ve … Ｇバス上のデータ転送はすべて128byte（１６
ビート）単位で行われるため、gAddr[31]〜gAddr[7]の
２５ビットで4Gbyteのアドレス空間をサポートする。 drive:gTs_Lと同時にマスターがドライブ assert:ドライブした次のクロック negate:gAack_Lのアサートを確認したクロック。
【０１１６】g(Mastename)AddrOeReq（G-Bus Address O
utPut Enable Request）：Master＞DefaultDriverLogic
… 双方向Ｇバスを実現するための、デフォルトドラ
イバロジックへの出力信号。バスマスタがアドレスバス
をドライブするための要求信号。
【０１１７】g(Mastername)AddrOe_L（G-Bus Address O
utPut Enablet）：DefaultDriveLogic＞Master … g
(Mastername)AddrOeReqを出力したバスマスタに対し、
デフォルトドライバロジックがアドレスバスのドライブ
を許可することを示す信号。
【０１１８】gData[63:0]，InOut，（ G-Bus Data）：D
ataDriver＞DataReceiver … 64ビットデータバス
で、ライト時はマスタがドライブ、リード時はスレーブ
がドライブ。
【０１１９】［ライト］ drive:gTs_Lと同時にマスタがドライブ。ただし、gSlvB
sy_Lがアサートされている時はネゲートされるまで待っ
てドライブ。 assert:ドライブした次のクロック。 change:gAack_Lのアサートを確認したクロック、その後
は毎クロック。 negate:転送終了時、またはgTrStp_Lによる転送停止要
求を確認した場合は、gAack_Lのアサートを確認したク
ロック。
【０１２０】［リード］ drive：gAack_Lと同時にスレーブがドライブ。 assert:スレーブがReadyであればドライブした次のクロ
ックで、Readyでなけれ ばReadyになるまで待ってアサートされる。 change:gAack_Lのアサートを確認したクロック、その後
は毎クロック。リードの場合はアサートしたクロックか
ら毎クロック。 negate:転送終了時。 release:ネゲートの１クロック後、またはgTrStp_Lによ
る転送停止要求を確認したクロック。
【０１２１】g(DataDrivername)DataOeReq（G-Bus Data
OutPut Enable Request）：DataDriver＞DefaultDrive
rLogic … データドライバがデータバスをドライブす
るための要求信号。
【０１２２】g(DataDrivername)DataOe_L（G-Bus Data
OutPut Enablet）：DefaultDriverLogic＞DataDriver
… g(DataDrivername)DataOeReqを出力したデータドラ
イバに対し、デフォルトドライバロジックがデータバス
のドライブを許可することを示す信号。
【０１２３】（インターフェース制御信号） gTs_L（InOut G-Bus Transaction Sart）：Master＞Sla
ve … マスターにより１クロックの間Lowにアサート
され、転送の開始（アドレスフェーズ）をあらわす。マ
スターはgTs_Lと共に、gAddr,gRdNotWr,gBstCntをドラ
イブし、転送の種類、データ量を明確にする。マスタ
は、ライトの場合ここで明確にした転送データ量をウェ
イトなしで出せることを保証しなければならない。ま
た、リードの場合は明確にした転送データ量をウェイト
なしで受けることを保証しなければならない。スレーブ
は途中でデータ転送ができなくなった場合はgBsStep_L
により、次の１６ビートの転送をキャンセルすることが
ある。ただし、１６ビートの途中でキャンセルすること
はない。 drive:gGnt_Lのアサートを確認したクロックでドライ
ブ。 assert:ドライブした次のクロック。 negate:１クロックアサート後にネゲートされる。
【０１２４】g(Mastername)TsOeReq（G-Bus Transactio
n Start OutPut Enable Request）：Master＞DefaultDr
iverLogic … バスマスタがgTs_Lをドライブするため
の要求信号。
【０１２５】g(Mastername)TsOe_L（G-Bus Transaction
Start OutPut Enablet）：DefaultDriverLogic＞Maste
r … g(Mastername)TsOeReqを出力したバスマスタに
対し、デフォルトドライバクロックがgTs_Lのドライブ
を許可することを示す信号。
【０１２６】gAack_L，InOut，（G-Bus Address Acknow
ledge）：Slave＞Master … スレーブにより１クロッ
クの間Lowにドライブされる。該当するスレーブが、転
送を認識し、バスが空いていることを確認して、データ
転送がスタートできることをマスターに知らせる。ライ
トの場合、スレーブはマスタから要求された転送データ
量をウェイトなしで受けることを保証しなければならな
い。またリードの場合は、要求された転送データ量をウ
ェイトなしで出せることを保証しなければならない。万
が一、途中でデータ転送ができなくなった場合は、gBst
Stp_Lにより、次の１６ビートの転送をキャンセルする
ことができる。ただし、１６ビートの途中でキャンセル
することはできない。 drive:アドレスデコードビット時、gTs_Lのアサートを
確認したクロックでドライブが開始される。ただし、gS
lvBsy_Lがアサートされている時はネゲートされるまで
待ってドライブされる。また、データバス使用中のた
め、まだドライブされていなかった場合は、gTrStp_Lに
よる転送停止要求を確認したクロックでドライブ開始さ
れる。 assert:スレーブがReadyであればドライブした次のクロ
ックで、ReadyでなければReadyになるまで待ってアサー
トされる。gTrStp_Lによる転送停止に対する応答のとき
には、ドライブした次のクロックでアサートされる。 negate:ドライブ後にgTrStp_Lがアサートされた場合
は、gTrStp_Lを確認したクロックでアサートされる。ま
た、１クロックアサート後にネゲートされる。
【０１２７】g(Slavename)AackOeReq（G-Bus Address A
cknowledge OutPut Enable Request）：Slave＞Default
DriverLogic … スレーブがgAack_Lをドライブするた
めの要求信号。
【０１２８】g(Slavename)AackOe_L（G-Bus Address Ac
knowledge OutPut Enablet）：DefaultDriverLogic＞Sl
ave … g(Slavename)AackOeReqを出力したスレーブに
対し、デフォルトドライバロジックがgAack_Lのドライ
ブを許可することを示す信号。
【０１２９】gSlvBsy_L，InOut，（G-Bus Slave Bus
y）：Slave＞Master … スレーブがドライブし、デー
タバスでデータを転送中であることをあらわす。 drive：アドレスデコードヒット時、gTs_Lのアサートを
確認したクロックでドライブ開始。ただし、gSlvBsy_L
がアサートされている時はネゲートされるまで待ってド
ライブ。 assert:スレーブがReadyであればドライブした次のクロ
ックで、ReadyでなければReadyになるまで待ってアサー
ト。 negate:転送終了時にネゲート。 release:ネゲートの１クロック後、またはgTrStp_Lによ
る転送停止要求を確認したクロック。
【０１３０】g(Slavename)SlvBsyOeReq（G-Bus Slave B
usy OutPut Enable Request）：Slave＞DefaultDriverL
ogic … スレーブがgSlvBsy_Lをドライブするための
要求信号 g(Slavename)SlvBsyOe_L（G-Bus Slave Busy OutPut En
able）：DefaultDriverLogic＞Slave … g(Slavenam
e)SlvBsyOeReqを出力したスレーブに対し、デフォルト
ドライバロジックがgSlvBsy_Lのドライブを許可するこ
とを示す信号。
【０１３１】gRdNotWr，InOut，（G-Bus Read(High)/Wr
ite(Low)）：Master＞Slave …マスターによりドライ
ブされ、HighでREAD、LOWでWRITEをあらわす。ドライブ
する期間はGAと同じである。 derive：gTs_Lと同時にマスターがドライブ。 assert：ドライブした次のクロック。 negate：gAack_Lのアサートを確認したクロック。
【０１３２】g(Mastername)RdNotWrOeReq（G-Bus Read/
Write OutPut Enable Reques）：Master＞DefaultDrive
rLogic … バスマスタがgRdNotWrをドライブするため
の要求信号。
【０１３３】g(Mastername)RdNotWrOe_L（G-Bus Read/W
rite OutPut Enablet）：DefaultDriverLogic＞Master
… g(Mastername)RdNotWrOeReqを出力したバスマス
タに対し、デフォルトドライバロジックがgRdNotWrのド
ライブを許可することを示す信号。
【０１３４】gBstCnt[1:0]，InOut，（G-Bus Burst Cou
nter）：Master＞Slave … マスターによりドライブ
され、連続して行うバースト転送の数（１〜４）をあら
わす。信号の値とバースト転送するバイト数との対応は
表６のようになる。 derive：gTs_Lと同時にマスターがドライブ。 assert：ドライブした次のクロック。 negate：gAack_Lのアサートを確認したクロック。
【０１３５】
【表６】
【０１３６】g(Mastername)BstCntOeReq（G-Bus Burst
Counter OutPut Enable Request）：Master＞DefaultDr
iverLogic … バスマスタがgBstCntをドライブするた
めの要求信号。
【０１３７】g(Mastername)BstCntOe_L（G-Bus Burst C
ounter OutPut Enablet）：DefaultDriverLogic＞Maste
r … g(Mastername)BstCntOeReqを出力したバスマス
タに対し、デフォルトドライバロジックがgBstCntのド
ライブを許可することを示す信号。
【０１３８】gBstStp_L，InOut，（G-Bus Burst Sto
p）：Slave＞Master … スレーブによりドライブさ
れ、連続する次のバースト転送を受付不可であることを
あらわす。１バースト（１６ビート）の転送の１５ビー
ト目にアサートする。ストップしない場合にはドライブ
しない。 drive：１４ビート目。 assert：１５ビート目。 negate：１クロックアサート後 g(Slavename)BstStpOeReq（G-Bus Burst Stop OutPut E
nable Request）：Slave＞ DefaultDriverLogic …
スレーブがgBstStp_L上をドライブするための要求信
号。
【０１３９】g(Slavename)BstStpOe_L（G-Bus Burst St
op OutPut Enablet）：DefaultDriverlogic＞Slave …
g(Slavename)BstStpOeReqを出力したスレーブに対
し、デフォルトドライバロジックがgBstStp_Lのドライ
ブを許可することを示す信号。
【０１４０】（アービトレーション信号） g(Mastername)Req_L，Out，（G-Bus Request）：Master
＞Arbiter … マスターによりドライブされ、アービ
タに対してバスを要求する。各マスターデバイスごとに
専用のgReq_Lを持つ。 assert：データ転送が必要なマスターがアサート negate：gGnt_Lを受ければネゲート g(Mastername)Gnt_L，In，（G-Bus GNT）：Arbiter＞Ma
ster … アービタによりドライブされ、バス要求に対
して次のバス権を与える。各マスタデバイスごとに専用
のgGnt_Lを持つ。プライオリティーの高いバスマスタか
ら順にバス権を与える。同じプライオリティーのマスタ
に対しては、バス要求のあった順番にバス権を与える。 assert：他のマスターにgGnt_Lを与えていない時、また
は次のクロックで他のマスタに与えていたgGnt_Lをネゲ
ートする時に、アービトレーションによって選ばれたマ
スタに対してアサートする。 negate：gAack_Lのアサートを確認したクロック gTrStp_L，In，（G-Bus Transuaction Stop）：Arbiter
＞Master,Slave …アービタによりドライブされ、gGnt
_Lによりすでにアドレスフェーズを開始されたトランザ
クションを中止する。ただ、すでにgAack_Lによりデー
タフェーズを開始してしまったトランザクションについ
ては中止できない。また、この信号はgAack_Lによりマ
スクがかけられており、gAack_Lがアサートされた時に
は、たとえアサートしていてもネゲートされ出力され
る。 assert：すでにアドレスフェーズを開始したトランザク
ションよりも高いプライオリティのマスタからバス要求
がきた時。 negate：gAack_Lのアサートを確認したクロック（Ｇバ
スライトサイクル）Ｇバスのライトサイクルは次のよう
になる。 マスタがバス要求、gReq_Lアサート。 アービタが許可、gGnt_Lアサート。gReq_Lネゲート。 gGnt_Lを受けて、マスタはgTs_L,gAddr,gRdNotWr,gBs
tCnt,をドライブ。ライト動作の場合、gSlvBsy_Lがアサ
ートされていなければ、同時にgDataもドライブする。g
SlvBsy_Lがドライブされていれば、gSlvBsy_Lがフリー
になるのを待ってドライブする。 スレーブはgTs_Lがアサートされている時にアドレス
をデコードし、ヒットすれば自分に対する転送であるこ
とを認識する。この時gSlvBsy_Lが他のスレーブにより
アサートされていなければ、gSlvBsy_LとgAack_Lのドラ
イブを始める。また、リードの場合はgDataもドライブ
する。gSlvBsy_Lが他のスレーブによりアサートされて
いれば、データバスは使用中であるということなので、
ネゲートされるまで待ってドライブを始める。gSlvBsy_
L,gAack_L,(gData)のドライブ開始後、スレーブがデー
タ転送の準備ができれば、それぞれの信号をアサート
し、データ転送を開始する。 gAack_Lがアサートされた時点でアドレスフェーズは
終了し、マスタはgAddr,gRdNotWr,gBstCntをネゲートす
る。また、その時点からマスタはライトデータを毎クロ
ック切り替え、gBstCntで指定されたデータ量だけ転送
を行う。マスタとスレーブは、それぞれ自分でクロック
をカウントして、データ転送の終了を知らなければなら
ない。
【０１４１】スレーブは転送の途中でマスタから要求さ
れたデータ転送量を転送できなくなった場合は、bStStp
_Lを１５ビート目でアサートすることで、次の１６ビー
トの転送をキャンセルすることがただし、１６ビートの
途中でキャンセルすることはできない。
【０１４２】マスタおよびスレーブは、gBstStp_Lがア
サートされれば、次のクロックでデータの転送を終了さ
せなければならない。
【０１４３】（キャッシュインバリデーションユニット
（ＣＩＵ））キャッシュインバリデーションユニット
（以下CIU）２００５は、Ｂバスからメモリへのライト
トランザクションを監視し、これが起こった場合は、メ
モリへの書込が終了する前に、ＣＰＵシェルのキャッシ
ュインバリデーションインターフェースを用い、ＣＰＵ
シェルに内蔵されたキャッシュの無効化を行う。
【０１４４】ＣＰＵシェルは、次の３種類の信号を使用
する。 ・SnoopADDR[31:5] (Cache Invalidation Address) ・DCINV (Dcache（データキャッシュ）Invalidation St
robe) ・ICINV (Icache（インストラクションキャッシュ）Inv
alidation Strobe) キャッシュの無効化は最大３クロックで行われる、Ｂバ
スからメモリへのライトは３クロックで終了することは
ないので、キャッシュインバリデーションユニット２０
０５は、CPUシェル４０１から出力されるStop_L信号を
用いて無効化終了のハンドシェイクを行うことはしな
い。但し、将来の変更に備え、Ｂバス上にはbSnoopWait
をStop_Lと同一サイクルだけドライブする。
【０１４５】なお、現在のインプリメンテーションで
は、Ｂバスからのライトが起こった場合は、安全のため
にIcacheもインバリデーションしている、もし、ＯＳで
セルフモディファイングコードを禁止し、インストラク
ションとして使われる可能性のあるデータのローディン
グ時に、意図的にインストラクションキャッシュのイン
バリデーションを行うなら、Icacheのインバリデーショ
ンはいらない。この場合は若干のパフォーマンスアップ
が望める。
【０１４６】（メモリマップ）図２３及び図２４にメモ
リマップを示す。図２３は、左から順に、仮想メモリマ
ップ、物理メモリマップ、Ｇバスのアドレス空間でのメ
モリマップ、Ｂバスのアドレス空間でのメモリマップで
ある。また、図２４は、レジスタ等を含む図２３におけ
る斜線部の５１２メガバイトを示すマップである。
【０１４７】プロセッサコアのメモリモデルはR3000を
ベースにしている。プロセッサコアの物理アドレス空間
は３２ビットアドレッシングにより４Ｇバイトある。仮
想空間も同様に３２ビットアドレッシングを行なう。ユ
ーザープロセスの最大サイズは２Ｇバイトである。アド
レスマッピングはカーネルモードとユーザーモードで異
なる。図はＭＭＵを使用しない場合のメモリマップであ
る。
【０１４８】（ユーザーモード仮想アドレッシング）ユ
ーザーモードの仮想アドレッシングでは２Ｇバイトのユ
ーザ仮想アドレス空間(kuseg)が有効となる。このユー
ザーセグメントのアドレスは0x00000000から始まり、す
べての有効なアクセスは０にクリアされたmsbを持つ。
ユーザーモードにおいてmsbをセットしたアドレスの参
照はアドレスエラー例外処理を引き起こす。TLBはkuseg
へのすべての参照をユーザーモードとカーネルモードで
同様にマッピングする。また、キャッシャブルである。
kusegは通常ユーザーコードやデータを保持するために
使用される。
【０１４９】（カーネルモード仮想アドレッシング）カ
ーネルモードの仮想アドレス空間には４つのアドレスセ
グメントを持っている。 ・kuseg 仮想アドレスの0x00000000から２Ｇバイト。
ページと単位としたキャッシングとマッピングが可能。
このセグメントはカーネルメモリアクセスとユーザーメ
モリアクセスでオーバーラップしている。 ・kseg0 仮想アドレスの0x80000000から５１２Ｍバイ
ト。物理メモリの最初の５１２Ｍバイトにダイレクトに
マップされる。参照はキャッシュされるが、アドレス変
換にはTLBは使われない。kseg0は通常カーネルの実行コ
ードやカーネルデータのために使用される。 ・kseg1 仮想アドレスの0xA0000000から５１２Ｍバイ
ト。物理メモリの最初の５１２Ｍバイトにダイレクトに
マップされる。参照はキャッシュされず、アドレス変換
にはTLBは使われない。kseg1は通常ＯＳによって、I/O
レジスタ、ＲＯＭコード、ディスクバッファのために使
用される。 ・kseg2 仮想アドレスの0xC0000000から１Ｇバイト。k
usegと同様、TLBにより仮想アドレスから物理アドレス
にマップされる。キャッシングは自由。ＯＳは通常kseg
2をスタックやコンテキストスイッチによるリマップが
必要なプロセス毎のデータのために使用する。
【０１５０】（仮想アドレスメモリマップ（図２３
（ａ），図２４（ａ）））仮想アドレス空間は４Ｇバイ
トあり、システム上のすべてのメモリ、I/Oがアクセス
可能である。kusegにはSYSTEM MEMORY(1GB)が存在す
る。
【０１５１】kseg0には内蔵ＲＡＭ(16MB)が存在する。
これは、例外処理のベクタをプログラミングしたい場合
にインプリメントし、例外ベクタベースアドレスを0x80
000000に設定する。このアドレスは物理アドレス空間の
0x00000000にマッピングされる。
【０１５２】kseg1にはＲＯＭ，Ｉ／Ｏ，レジスタが存
在し、ブートＲＯＭ(16MB),ＳＢＢ内部レジスタとＭＣ
内部レジスタ(16MB),IOBusI/O１(16MB:Ｇバスアービタ
内部レジスタ、Ｂバスアービタ内部レジスタ、PMU内部
レジスタなどのプリミティブなＢバスレジスタ),IOBusI
/O2(16MB),IOBusMEM(16MB),Gbus MEM(32MB),FONT ROM(2
40MB）、FONT ROM or RAM(16MB)が含まれる。
【０１５３】kseg2にはPCI I/O(512MB),PCI MEM(512MB)
が存在する。
【０１５４】kseg0,kseg1はどちらも物理アドレス空間
の最初の512Mバイトにマッピングされるため、kseg0,ks
eg1とkusegの最初の512Mバイトはすべて同じ物理アドレ
ス空間を参照していることになる。
【０１５５】（物理アドレスメモリマップ（図２３
（ｂ），図２４（ｂ）））物理アドレス空間も仮想アド
レス空間と同様４Ｇバイトあり、システム上のすべての
メモリ、I/Oがアクセス可能である。
【０１５６】PCI I/O,PCI MEM,SYSTEM MEMORYについて
は仮想アドレスメモリマップと同一である。
【０１５７】kseg1,kseg2はどちらも物理アドレス空間
の最初の512Mバイトにマッピングされるので、ROM,I/O,
Regは0x00000000からの空間に存在している。
【０１５８】（Ｇバスメモリマップ（図２３（ｃ），図
２４（ｃ）））Ｇバスアドレス空間は４Ｇバイトあり、
SYSTEM MEMORY,GBus MEM,FONTのみがアクセス可能であ
る。
【０１５９】（Ｂバスメモリマップ（図２３（ｄ），図
２４（ｄ）））Ｂバスアドレス空間は４Ｇバイトあり、
PCI I/O,PCI MEM,SYSTEM MEMORY,IOBusI/O2,IOBus MEM,
FONTのみがアクセス可能である。
【０１６０】IOBus I/O1はプリミティブなレジスタのた
め、0x1C000000から0x20000000までの空間はPCIからプ
ロテクトがかけられており、PCIからアクセスできな
い。
【０１６１】（アドレススイッチ）アドレススイッチ２
００３は、ＳＣバス,Ｇバス,Ｂバス,ＭＣバス間のデー
タ転送を行なうために、マスターとなるバスからスレー
ブとなるバスへ、ＳＢＢ４０２を経由してアドレス信号
を送るためのものである。ＳＢＢ４０２を経由する転送
において、マスターとなり得るバスは、ＳＣバス,Ｇバ
ス,Ｂバスであり、スレーブとなり得るバスはＢバス,Ｍ
Ｃバスである。ＭＣバスに対してはＳＣバス,Ｇバス,Ｂ
バス,のいずれかがマスターとなり、ＢバスへはＳＣバ
スのみがマスターとなってアドレス信号を送る。
【０１６２】また、ＳＣバス-Ｂバス間の転送と、Ｇバ
ス-ＭＣバス間の転送は同時に行なうことができる。
【０１６３】図２５に、アドレススイッチ２００３のブ
ロック図を示す。スイッチシーケンサ２００３ａによ
り、スイッチ２００３ｂを切り替えてスレーブをＢバス
とＭＣバスとで切り換え、スイッチ２００３ｃを切り替
えてマスタをＳＣバス，Ｇバス，Ｂバスで切り換える。
この構成により、ＭＣバスに対してはＳＣバス,Ｇバス,
Ｂバス,のいずれかがマスターとなり、ＢバスへはＳＣ
バスのみがマスターとなり、また、ＳＣバス-Ｂバス間
の転送と、Ｇバス-ＭＣバス間の転送は同時に行なうこ
とができる。
【０１６４】（データスイッチ）データスイッチはＳＣ
バス,Ｇバス,Ｂバス,ＭＣバス間のデータ転送を行なう
際に,ＳＢＢ内でデータの流れを切り替えるものであ
る。ライト時はマスターからスレーブ、リード時はスレ
ーブからマスターへデータが送られる。
【０１６５】図２６にデータスイッチ２００４のブロッ
ク図を示す。この構成において、セレクタＡ−１〜Ａ−
３及びＢ−１，Ｂ−２を表７のように切り替えること
で、ＳＣバス，Ｇバス，Ｂバスのいずれかをマスタと
し、Ｂバス，ＭＣバスのいずれかをスレーブとして、書
き込みあるいは読み出しを行うように制御できる。
【０１６６】
【表７】
【０１６７】（アービトレーション）ＳＢＢ４０２内の
スイッチシーケンサ２００３ａは、各スイッチを切り替
えるにあたって、ＳＢＢ外部からの以下の３種類の接続
要求間のアービトレーションを行う。 １．ＣＰＵ ２．Ｇバスバスマスタ ３．Ｂバスバスマスタ このアービトレーションは、現在のバススイッチ接続状
況、及び、あらかじめ設定された優先順位により決定さ
れ、その結果アドレススイッチ、データスイッチの接続
が切り替えられる。
【０１６８】（タイミングダイアグラム）図２７〜図３
２にタイミング図を示す。図２７はＧバスからの書き込
み／読み出しサイクルのタイミング図、図２８はＧバス
のバースト停止サイクルのタイミング図、図２９〜図３
２は、Ｇバスのトランザクション停止サイクルのタイミ
ング図である。
【０１６９】２．６．ＰＣＩバスインターフェース 図３３は、ＰＣＩバスインターフェース４１６のブロッ
ク図である。
【０１７０】PCIバスインターフェース４１６は、Ｄｏ
Ｅｎｇｉｎｅ内部汎用IOバスであるＢバスと、チップ外
部IOバスであるPCIバスの間をインターフェースするブ
ロックである。入力ピン設定により、リセット時にPCI
バスコンフィギュレーション発行可能な、ホストブリッ
ジ構成と、PCIバスコンフィギュレーションは発行しな
いターゲット構成とを切り替えることができる。
【０１７１】ＢバスインターフェースのマスタDMAコン
トローラ３３０１は、PCIバスシグナルインターフェー
ス３３０２を介してPCIバスマスタからＤｏＥｎｇｉｎ
ｅ内部のリソースにアクセス要求があった場合に、Ｂバ
スマスタとしてこのアクセス要求をＢバス内部にブリッ
ジする。
【０１７２】更に、このマスタDMAコントローラ３３０
１は、PCIバス上でマッピングされるメモリからＤｏＥ
ｎｇｉｎｅMemoryへのDMA転送を行う事が出来る。この
際、プログラマが意図したＢバスDMAと、ＧバスDMAのア
クセスの順番を守って動作させるために、転送先アドレ
ス(bPciAddr[31:0])と、PCIマスターコントローラ３３
０１のID信号(bPciID)を、Ｂバスとアービトレーション
シーケンサに対して、バスリクエストと同時に発行す
る。
【０１７３】マスタDMAコントローラ３３０１はバスグ
ラント(bPciBGnt_L)を受け取り、バスを使用しデータ転
送が終了した時点で、ID信号(bPciID）のアサートを取
りやめる。
【０１７４】なお、ＰＣＩバスは、33MHz,32ビット,PCI
2.1準拠とする。
【０１７５】２．７．Ｇバスアービタ 図３４は、Ｇバスアービタ（ＧＢＡ）４０６のブロック
図である。
【０１７６】Ｇバスのアービトレーションは、中央アー
ビトレーション方式であり、各バスマスタに対して専用
のリクエスト信号(g(mastername)Req_L)とグラント信号
(g(mastername)Gnt_L)を持つ。図３４は、masternameは
M1〜M4となっている。Busアービタ４０６は、Ｇバス上
のバスマスタを４つまでサポートしており、以下のよう
な特徴を持つ。 ・アービタ内部のレジスタ３４０１ａの設定によりアー
ビタをプログラミングすることが出来る。レジスタ設定
はＢバスより行なう。 ・すべてのバスマスタを同じ優先権として、公平にバス
権を与える公平アービトレーションモードと、いずれか
ひとつのバスマスタの優先権を上げ、優先的にバスを使
用させる優先アービトレーションモードがある。どのバ
スマスタに優先権を与えるかはレジスタ３４０１ｂの設
定により決定される。 ・優先バスマスタが連続してバスを使用することができ
る回数を設定することが可能。 ・すでにアドレスフェーズを開始したが、データフェー
ズをまだ開始していないトランザクションについて、そ
のトランザクションをストップするためのトランザクシ
ョンストップサイクルをサポート。 ・複数のバスマスタにおける順序処理のプログラミング
ができる（後述）。プログラムされた順序は、レジスタ
テーブル３４０１ａに格納される。 ・ＧバスマスタとＢバスマスタが同一メモリアドレスに
順次書き込みを発行した場合に、プログラマの意図した
アクセス順序を維持するための機構として、同期ユニッ
トからのマスタID信号、ストップ信号に基づき、特定の
マスタに対し、バス使用許可を与えることを保留する機
構を持つ。
【０１７７】なお、レジスタへのプログラミングは、Ｂ
バスを介してＣＰＵ４０１から行われる。
【０１７８】（アービトレーションシーケンサ）Ｇバス
アービタの中核となるアービトレーションシーケンサ３
４０２ａ，ｂは、１つの優先マスタとその他の４つの非
優先マスタの間で５つのマスタによるアービトレーショ
ンを行なう。４つのバスマスタからのリクエスト信号と
グラント信号を、リクエストディスパッチ回路３４０３
とグラントディスパッチ回路３４０４によって４つの非
優先マスタに割り付けることにより、公平アービトレー
ションモードが実現される。また、４つのバスマスタの
うちのひとつを、高優先アービトレーションシーケンサ
３４０２ａの優先マスタに割り付けることで、優先アー
ビトレーションモードとして動作する。これらの割り付
けは、レジスタ３４０１ａ，ｂの設定にしたがって行わ
れる。これにより、優先バスマスタは、他のマスタより
高い確率でバスの使用権を取得することが出来る。
【０１７９】さらに、バスの取得機会確率の調整に加
え、高優先シーケンサ３４０２ａに割り当てられたマス
タは、連続してバスを使用する事が出来、連続して使用
出来る回数をプログラマブルなレジスタにより可変する
事ができる。これは、バスの占有率を調整出来、ある特
定のマスタにより多くバスを使用させる様に出来ること
を意味する。
【０１８０】（公平アービトレーションモード）このモ
ードでは、すべてのバスマスタは同じ優先順位にあり、
バス権を与えられる機会は公平である。バスがフリーの
時は、一番最初にリクエストを出したバスマスタがバス
権を得ることができる。また、複数のバスマスタが同時
にリクエストを出した場合は、あらかじめ決められた順
序にしたがって順次バス権が与えられる（ラウンドロビ
ン方式）。例えば、Ｍ１からＭ４までのすべてのバスマ
スタが同じクロックでリクエストを出した場合は、Ｍ１
→Ｍ２→Ｍ３→Ｍ４といった順序でバス権が与えられ
る。Ｍ４のトランザクションの終了時に再びすべてのバ
スマスタがリクエストを出している場合は、Ｍ１→Ｍ２
→Ｍ３→Ｍ４→Ｍ１→Ｍ２…というように、同様の順序
でバス権を与えていく。一部のバスマスタがリクエスト
を出している場合は、Ｍ４からＭ１へラウンドラップす
るとして、最後にバスを使用したマスタにもっとも近い
大きい番号を持ったマスタへグラントを与える。
【０１８１】一度バス権が他のバスマスタに移ると、他
にリクエストを出しているすべてのバスマスタにバス権
を与えた後でないと再びバス権を得ることができない。
【０１８２】（優先アービトレーション）このモードで
は、ひとつのバスマスタ（レジスタ３４０１ｂに登録さ
れたバスマスタ）が他のバスマスタよりも高い優先権を
持つ優先バスマスタになり、他のバスマスタに比べ優先
的にバス権が与えられる。優先バスマスタ以外のバスマ
スタの優先順位はすべて同じである。
【０１８３】複数のバスマスタがリクエストを出してお
り、また優先バスマスタが連続したリクエストを行う場
合、優先バスマスタと他の非優先バスマスタは交互にバ
ス権を得る。
【０１８４】非優先バスマスタから他のバスマスタにバ
ス権が移ると、他にリクエストを出しているすべてのバ
スマスタにバス権を与えた後でないと、その非優先バス
マスタは再びバス権を得ることができない。
【０１８５】（トランザクション・ストップ・サイク
ル）優先アービトレーションモードにおいて、優先バス
マスタがリクエストを出した時、すでに他のバスマスタ
がアドレスフェーズを開始していても、データフェーズ
をまだ開始していなければ、そのトランザクションをス
トップし、優先バスマスタがバス権を得ることができ
る。ただし、その直前に優先バスマスタがバス権を持っ
ていた場合は、連続したバス権を得ることができる回数
を超えることはできない。
【０１８６】優先バスマスタのトランザクションが終了
した時、中止されたバスマスタがリクエストを出してい
れば、優先してバス権が与えられる。
【０１８７】（優先バスマスタの切り替え）優先バスマ
スタの切り替えを行なうには、レジスタ３４０１ｂを書
き換えればよい。優先バスマスタを選択するレジスタが
書き換えられると、その時に実行中のトランザクション
の終了を待って、優先バスマスタが切り替えられる。ア
ービタのステートはアイドル状態にもどり、その時点で
リクエストを出していたバスマスタは、その時同時にリ
クエストを出したものとして、あらためてアービトレー
ションが行われる。
【０１８８】優先バスマスタの切り替えには十分注意を
払う必要がある。優先させるべきバスマスタのDMAが終
了しないうちに、異なったバスマスタに優先バスマスタ
を切り替えてしまうと、最初の優先バスマスタのDMAの
優先度が下がってしまう。もしも最初の優先バスマスタ
の優先度を下げたくないのであれば、DMAが終了したの
を確認してから優先バスマスタの切り替えを行なう必要
がある。
【０１８９】優先バスマスタ切り替えを、システムブー
ト時のみでなく、システム稼働中も動的に行う必要のあ
るソフトウェアでは、優先バスマスタの切り替えは、い
ったんＧバス上に新たなDMAリクエストが発生しないよ
う、すべてのバスマスタ及びDMAコントローラに対する
設定を中止し、その後、Ｇバスアービタ４０６内のレジ
スタに適切な値をセットし、さらに、Ｇバスアービタ４
０６内のステータスレジスタをチェックし、バスマスタ
の優先権が切り替わったのを確認した上で新たなＧバス
上へのアクセス及びDMAの起動を行うべきである。
【０１９０】優先バスマスタの動的切り替えは、オペレ
ーティングシステムの実時間保証、タスクの優先順位の
設定を変化もしくは違反させてしまう可能性があり、十
分な考慮の上行われなければならない。
【０１９１】（順序処理）図３５は、ＤｏＥｎｇｉｎｅ
４００内におけるＧバス４０４を中心とする、Ｇバス上
のバスマスタによるDMAに係るブロック図である。
【０１９２】複数のバスマスタが順次に処理を行うこと
が必要な場合、例えば、メモリ３５０１上のデータに対
して、バスマスタ１により処理Ａを行った後、バスマス
タ２により処理Ｂを行い、その処理後のデータをバスマ
スタ４に送るといった一連の処理を考える。
【０１９３】この処理を行うソフトウェア、すなわちＣ
ＰＵ４０１により実行されるプログラムにより、Ｂバス
４０５を介して、バスアービタ４０６内のレジスタテー
ブル３４０１ａに、バスマスタがバスを使用する順序
と、バス権の付与の開始条件と、終了条件がセットされ
る。この例では、 というようにセットする。すなわち、Ｇバスアービタ４
０６は、それぞれのバスマスタから、開始条件として設
定された信号を受けるとそのバスマスタにバス使用権を
与え、終了条件として設定された信号を受けるとバス使
用権を奪う。
【０１９４】ソフトウェアはそれぞれのバスマスタにDM
Aをセットする。それによって、それぞれのマスタはＧ
バスアービタ４０４に対してリクエスト(g(mastername)
Req_L)を発行する。Ｇバスアービタ４０４はレジスタテ
ーブル３４０１ａに登録された順序に従ってバスマスタ
１にバス権を与える(gM1Gnt_L)。バスマスタ１はメモリ
３５０１からある単位のデータをリードし、処理Ａを行
って、バスマスタ１内部のバッファにデータをライトす
る。バスマスタ１はひとつの単位の処理が終了し、バッ
ファの準備ができたことをgM1BufReady信号によりアー
ビタ４０６に対して通知する。
【０１９５】アービタ４０６はそれを受け、レジスタテ
ーブル３４０１ａに登録された、バスマスタがバス権を
与える条件とバス権を奪う条件にしたがって、バス権を
バスマスタ１から奪いバスマスタ２に与える。バスマス
タ２はバスマスタ１のバッファのデータをリードし、処
理Ｂを行って、バスマスタ２内部のバッファにデータを
格納する。この間にバスマスタ１のバッファが空になる
とgM1BufEmptyがアサートされ、アービタ４０６はバス
マスタ２にバス権を与えていたのを取りやめる。バスマ
スタ２は処理Ｂを行って、バッファの準備ができるとgM
2BufReady信号により通知する。
【０１９６】アービタ４０６はそれを受け、レジスタ３
４０１ａの内容にしたがって、今度はバスマスタ４にバ
ス権を与える。バスマスタ４はバスマスタ２のバッファ
からデータをリードする。バスマスタ２のバッファが空
になると、gM2BufEmptyによってアービタ４０６に通知
し、アービタ４０６はそれを受け、レジスタ３４０１ａ
の内容に従って再びバスマスタ１にバス権を与え、次の
データの処理を始める。
【０１９７】それぞれのバスマスタにセットされたDMA
がすべて終了すると、それぞれのバスマスタはプロセッ
サに割り込みによって通知する。ソフトウェアはすべて
のバスマスタからの終了通知がそろったとき、一連の処
理が終了したことを知る。
【０１９８】以上説明した動作は完全順次モードでの動
作であり、順次処理に関わるバスマスタ以外のバスマス
タは、バスを使用することができない。この順次処理中
でも、順次処理に関係のないバスマスタがバスを使用す
ることを可能にするために優先順次モードが用意されて
いる。これらのモードの切り替えではアービタ４０６内
部のレジスタにプログラミングすることによって行な
う。優先順次モードでは、順次処理を行なうバスマスタ
は優先的にバスを使用できるが、順次処理に関わらない
バスマスタであればバスを使用することが許される。順
次処理を行なうバスマスタと関わらないバスマスタの間
のアービトレーションは、前述した優先アービトレーシ
ョンモードと同等である。当然、順次処理に係わるバス
マスタで、バス権を与えられる条件が満足されずに自分
の順番が回ってきていないバスマスタにはバス権は与え
られない。
【０１９９】（アクセス順序を維持するための機構）信
号stopSpcがアサートされた場合は、Ｇバスマスタのひ
とつであるスキャナコントローラ／プリンタコントロー
ラはアービトレーションの対象から除外され、たとえリ
クエストをアサートしていてもバス使用権を与えられる
ことはない。アービトレーションはこのマスタを除外し
たマスタ間で行われる。詳細な説明はＢバスアービタの
節で行なう。
【０２００】（タイミングダイアグラム）図３６〜図３
９において、Ｇバスアービトレーションのタイミングを
説明する。図３６は、連続してバスを使用する回数が、
バスマスタ１〜４のすべてについて１に設定されている
場合の公平アービトレーションモード（フェアモード）
の例である。バスマスタ１による２回目の（タイミング
４から出されている）バス要求は、バス要求を出してい
る他のバスマスタがすべて１回ずつ処理されるまで待た
されている。
【０２０１】図３７は、連続してバスを使用する回数
が、バスマスタ１についてのみ２であり、他のバスマス
タは１に設定されている場合の公平アービトレーション
モードの例である。バスマスタ１が出している２回目の
（タイミング４から出されている）バス要求は１回目の
要求に続いて直ちに許可され、他のバスマスタはその処
理がすむまで待たされている。
【０２０２】図３８は、連続してバスを使用する回数が
それぞれ１ずつであり、バスマスタ１が優先バスマスタ
と設定されている場合の優先アービトレーションモード
の例である。優先バスマスタと非優先バスマスタとは交
互にバス使用権が認められるために、バスマスタ１の２
回目のバス要求はバスマスタ２のバスの使用後に認めら
れており、バスマスタ４のバス要求は、バスマスタ１の
２回目のバスの使用後に認められている。また、バスマ
スタ２の２回目のバス要求は、バス要求を出している他
のすべてのバスマスタ、図３８ではバスマスタ１及びバ
スマスタ４のバス使用が終了した後で認められている。
【０２０３】図３９は、バスマスタ１からのバス要求に
より、バスマスタ４のバス要求が許可されているにもか
かわらず中断された例である。この場合、バスマスタ１
のバス使用が終了すると、バスマスタ２のバス要求に優
先してバスマスタ４のバス要求が認められる。
【０２０４】２．８．Ｂバスアービタ 図４０は、Ｂバスアービタ４０７のブロックである。
【０２０５】Ｂバスアービタ４０７は、ＤｏＥｎｇｉｎ
ｅ内部のＩＯ汎用バスであるＢバス４０５のバス使用要
求を受け付け、調停の後、使用許可を選択された一つの
マスタに対して与え、同時に２つ以上のマスタがバスア
クセスを行う事を禁止する。
【０２０６】アービトレーション方式は、３段階のプラ
イオリティを持ち、それぞれのプライオリティに複数の
マスタをプログラマブルに割り当てられる構成になって
いる。割り当ては、それぞれ最大で、最高のプライオリ
ティに３マスタ、中間に７マスタ、最低レベルに３マス
タとなる。
【０２０７】また、ＧバスマスタとＢバスマスタが、同
一メモリアドレスに順次書き込みを発行した場合に、プ
ロブラマの意図したアクセス順序を維持するための機構
として、同期ユニットからの、マスタＩＤ信号、ストッ
プ信号に基づき、特定のマスタに対し、バス使用許可を
与えることを保留する機構を持つ。
【０２０８】（アービトレーションシーケンサ）Ｂバス
アービタは３つのアービトレーションシーケンサ４００
２，４００３，４００４から構成される。それぞれ、高
優先権、中優先権、低優先権を持ち、それぞれのシーケ
ンサ内に、３，７，３本のバスマスタ用アービトレーシ
ョンシーケンサが内蔵される。Ｂバス上のすべてのバス
マスタになる可能性のあるユニットからのリクエスト信
号とそれらへのグラント信号を、リクエストセレクタと
グラントセレクタによって、これらの３つのシーケンサ
ユニットに分配する。この分配は、ＢＢｕｓインタフェ
ース４００５内のソフトウェアプログラマブルなレジス
タ４００５ａにより、複数の組み合わせのなかから、一
意の組み合わせを選択することが出来る。
【０２０９】たとえば、最大７つのマスタのリクエスト
を中優先アービトレーションシーケンサ４００３に接続
することにより、７つのマスタ間で公平なアービトレー
ションが実現される。また、バスマスタのうちのいくつ
かを、高優先アービトレーションシーケンサ４００２に
割り付けることで、これらのマスタは他のマスタより、
より高い確率でバスの使用権を取得することが出来る。
さらに、いくつかのリクエストを低優先シーケンサ４０
０４に接続することで、これらのバスの使用率を低く抑
える事が出来る。さらに、バスの取得機会確率の調整に
加え、高優先シーケンサ４００２に割り当てられたマス
タは、連続してバスを使用する事ができ、連続して使用
出来る回数をプログラマブルなレジスタ４００５ａによ
り可変する事ができる。これは、バスの占有率を調整で
き、ある特定のマスタにより多くの時間バスを使用させ
る様に出来る事を意味する。
【０２１０】（公平バスアービトレーション方式）中優
先シーケンサ４００３を例にとり、公平アービトレーシ
ョンの実現方法を説明する。一つのシーケンサに接続さ
れたすべてのバスマスタは同じ優先順位にあり、バス権
を与えられる機会は公平である。バスがフリーの時は、
一番最初にリクエストを出したバスマスタがバス権を得
ることができる（ファーストカムファーストサーブ）。
また、複数のバスマスタが同時にリクエストを出した場
合は、あらかじめ決められた順序にしたがって順次バス
権が与えられる（同時リクエスト発行時ラウンドロビ
ン）。例えば、Ｍ１からＭ７までのすべてのバスマスタ
が同じクロックでリクエストを出した場合は、Ｍ１→Ｍ
２→Ｍ３→Ｍ４→Ｍ５→Ｍ６→Ｍ７といった順序でバス
権が与えられる。Ｍ７のトランザクションの終了時に再
びすべてのバスマスタがリクエストを出している場合
は、Ｍ１→Ｍ２→Ｍ３→Ｍ４→Ｍ５→Ｍ６→Ｍ７→Ｍ１
→Ｍ２というように、同様の順序でバス権を与えてい
く。一部のバスマスタがリクエストを出している場合
は、Ｍ７からＭ１へラウンドラップするとして、最後に
バスを使用したマスタにもっとも近い大きい番号を持っ
たマスタへグラントを与える。
【０２１１】（優先アービトレーション）Ｂバスインタ
ーフェースは、高優先、中優先、低優先の３つのアービ
トレーションシーケンサが存在する。優先順位をつけた
アービトレーションは、複数のバスリクエストを選択的
に、高優先、低優先、のアービタに割り振ることにより
実現される。
【０２１２】たとえば、ひとつのマスタを高優先に割り
当て、残りを中優先に割り当てることにより、ひとつの
バスマスタが他のバスマスタよりも高い優先権を持つ優
先バスマスタになり、他のバスマスタに比べ優先的にバ
ス権が与えられる。同じ優先権のアービトレーションシ
ーケンサに割り当てられたバスマスタの優先順位はすべ
て同じである。
【０２１３】複数のバスマスタがリクエストを出してお
り、また優先バスマスタが連続してリクエストを行う場
合、優先バスマスタと他のバスマスタは交互にバス権を
得る。Ｍ３が優先マスタでＭ１，Ｍ２，Ｍ３，Ｍ４がリ
クエストを出し続けた場合Ｍ３→Ｍ１→Ｍ３→Ｍ２→Ｍ
３→Ｍ４→Ｍ３→Ｍ１の順でバス使用権を与える。
【０２１４】また、高優先バスマスタは、アービタ内の
プログラマブルなレジスタにあらかじめ設定された回数
だけ連続したバス権を得ることができる。連続したバス
を使用出来る回数は最大で４回である。
【０２１５】優先バスマスタ以外のバスマスタから他の
バスマスタにバス権が移ると、そのバスマスタは、他に
リクエストを出しているすべてのバスマスタにバス権を
与えた後でないと再びバス権を得ることができない。ひ
とつのバスマスタが連続してリクエストを行う場合、他
にリクエストを行っているバスマスタがいなければ、連
続してバス権を得ることができるが、他のバスマスタが
リクエストを行っていれば、そのバスマスタはあらかじ
め設定された回数だけ連続してバス権を得ることができ
る。一度バス権が他のバスマスタに移ると、他にリクエ
ストを出しているすべてのバスマスタにバス権を与えた
後でないと再びバス権を得ることができない。
【０２１６】低優先アービトレーションシーケンサ４０
０４には最大３本のリクエストを割り当てる事が出来
る。低優先シーケンサ４００４に割り当てられたマスタ
へは、中優先、高優先シーケンサに割り当てられた、す
べてのマスタのリクエストがなくならないと、バスの使
用権が与えられない。このシーケンサへのバスマスタの
割り当ては十分な注意を持って行われなければならな
い。
【０２１７】（優先バスマスタの切り替え）優先バスマ
スタの切り替えを行なうには、アービタ内のレジスタを
書き換えればよい。優先バスマスタを選択するレジスタ
が書き換えられると、その時に実行中のトランザクショ
ンの終了を待って、優先バスマスタが切り替えられる。
アービタのステートはアイドル状態にもどり、その時点
でリクエストを出していたバスマスタは、その時同時に
リクエストを出したものとして、あらためてアービトレ
ーションが行われる。
【０２１８】切り替えには十分注意を払う必要がある。
優先させるべきバスマスタのDMAが終了しないうちに、
異なったバスマスタに優先バスマスタを切り替えてしま
うと、最初の優先バスマスタのDMAの優先度が下がって
しまう。もしも最初の優先バスマスタの優先度を下げた
くないのであれば、DMAが終了したのを確認してから優
先バスマスタの切り替えを行なう必要がある。
【０２１９】優先バスマスタ切り替えを、システムブー
ト時のみでなく、システム稼働中も動的に行なう必要の
あるソフトウェアでは、優先バスマスタの切り替えは、
いったんＢバス上に新たなDMAリクエストが発生しない
よう、すべてのバスマスタ及びDMAコントローラに対す
る設定を中止し、その後、Ｂバスアービタ４０７内のレ
ジスタに適切な値をセットし、さらに、Ｂバスアービタ
内のステータスレジスタをチェックし、バスマスタの優
先権が切り替わったのを確認した上で新たなＢバス上へ
のアクセス及びDMAの起動を行うべきである。
【０２２０】優先バスマスタの動的切り替えは、オペレ
ーティングシステムの実時間保証、タスクの優先順位の
設定を変化もしくは、違反させてしまう可能性があり、
十分な考慮の上行われなければならない。
【０２２１】（アクセス順序制御機構）Ｂバスアービタ
４０７はアクセス順序制御機構を含む。アクセス順序制
御機構は、同期ユニット４００１と、Ｂバスアービタ４
０７，Ｇバスアービタ４０６内に組み込まれたバス使用
権発行抑制機構によって実現される。Ｂバスアービタ４
０７内に組み込まれたバス使用権発行抑制機構は、Ｇバ
スアービタのそれと同様に動作する。つまり、stopPci
信号が入力された場合は、Pciバスマスタからのバスリ
クエストが発行され、アービトレーションの結果、この
マスタにバスの使用権を与えることが可能な状態でも、
バスの使用権発行は行わず、他のマスタへバス使用権を
あたえる。具体的には、stopPci信号が入力された場合
は、直ちにbPciReq_Lをマスクすることにこれを行う。
【０２２２】LANコントローラ４１４からのバスリクエ
ストおよび、ストップ信号の場合もまったく同様に動作
する。図４１に同期ユニット４００１のブロック図を示
す。同期ユニット内には複数のDMAマスタ間すべての組
み合わせに関して、それぞれコンペアユニット４１０１
〜４１０３が接続される、ＤｏＥｎｇｉｎｅでは、Ｇbu
s上のDMAマスタはスキャナコントローラ／プリンタコン
トローラのみ存在する。Ｂバス上には、DMAPCIユニッ
ト、LANユニットの二つが存在する。ＳＢＢ内のＢバス
インターフェースはＢバス上のバスマスタであるが、メ
モリには直接アクセスしないので、同期ユニット４００
１にはＩＤと転送先アドレスを出力しない。
【０２２３】図４２に同期ユニット内の一つコンペアユ
ニット（Comparation Unit 1)を以下に示す。他のコン
ペアユニットも同様の構成を有する。
【０２２４】PCIインターフェース４１６に付属するDMA
ブロックもしくは、スキャナコントローラ／プリンタコ
ントローラから、同期ユニット４００１に対し、DMAラ
イトがプログラミングされた時点で、転送先のアドレス
とそのDMAブロック固有のリクエスト信号が通知され
る。
【０２２５】各コンペアユニットは、各DMAブロックか
らリクエストが出力された時点で、アドレスを内部に持
つタイマによる現在時刻とともに記憶する、次に他のDM
Aブロックから、DMAライトに関するアドレスとリクエス
トが入力された時点で、コンペアユニットは両アドレス
を比較する。一致した場合にはさらに、それぞれのレジ
スタに格納された時間を比較し、時間的に後からDMAラ
イトの要求を出してきたDMAブロックが接続されたバス
のバスアービタに対し、このマスタに対するバス使用強
化を与えないようにする。これは、stop(ID)という信号
により各バスのバスアービタに通知される。
【０２２６】各バスアービタはstop(ID)信号により通知
されたマスタに対しては、アービトレーションによるバ
ス使用権の割り当てを行わない。
【０２２７】時間が経過し、先にアクセス要求を行った
バスマスタにより当該メモリアドレスへのDMAライトが
終了すると、先のマスタは、同期ユニットに対するリク
エストを取り下げる、同期ユニットは、２番目にDMAラ
イトの要求を出した、DMAブロックの接続するバスのバ
スアービタに対し、このDMAブロックへの、バス使用権
許可禁止信号の発行をとりさげる。そして、後からDMA
ライトを行うべきマスタのDMAライトが行われる。
【０２２８】双方のDMAライトが終了し、双方のリクエ
ストが取り下げられると、タイマーがリセットされる。
タイマーのカウントアップは再度どちらかのマスタから
のリクエストが出力された時点で再度行われる。
【０２２９】２．９．スキャナコントローラ／プリンタ
コントローラ図４３は、スキャナコントローラ／プリン
タコントローラ及びその周辺の回路のブロック図であ
る。スキャナ／プリンタコントローラは、スキャナおよ
びプリンタを、ＧバスまたはＢバスにインターフェース
するブロックである。以下の３つの機能ブロックから構
成される。 １．スキャナコントローラ スキャナとビデオI/Fで接続され、動作制御およびデー
タ転送制御を行う。Ｇバス／ＢバスI/Fユニット４３０
１ＡとはIF-バスで接続され、データ転送およびレジス
タのリード・ライトが行われる。データ転送はマスタ機
能を備える。 ２．プリンタコントローラ プリンタとビデオI/Fで接続され、動作制御およびデー
タ転送制御を行う。Ｇバス／ＢバスI/Fユニット４３０
１ＢとはI/F-バスで接続され、データ転送およびレジス
タのリード・ライトが行われる。データ転送はマスタと
スレーブの両機能を備える。 ３．Ｇバス／ＢバスI/Fユニット スキャナコントローラ４３０２およびプリンタコントロ
ーラ４３０３をＧバスまたはＢバスに接続するためのユ
ニットである。スキャナコントローラ４３０２とプリン
タコントローラ４３０２にそれぞれ独立して接続され、
ＧバスとＢバスに接続する。 ４．ＣＰバス スキャナとプリンタの、画像データおよび水平、垂直同
期のための同期信号を直結するためのバスである。
【０２３０】２．９．１．スキャナコントローラ 図４４にスキャナコントローラ４３０２のブロック図を
示す。スキャナコントローラ４３０２は、ビデオI/Fに
よってスキャナと接続し、Ｇバス／ＢバスI/Fユニット
（scc GBI）４３０１Ａにインターフェースするブロッ
クである。Ｇバス／ＢバスI/Fユニット（scc GBI）４３
０１Ａには、sccI/F-バスを介してインターフェースさ
れる。大別して以下のブロックから構成される。 １．スキャナデバイスI/F４４０１ スキャナのビデオI/Fと信号の入出力をおこなう入出力
ポート。 ２．スキャナビデオクロックユニット４４０２ スキャナのビデオクロックで動作するユニット。 ３．スキャナ画像データFIFOコントローラ４４０３ 画像データ転送用のFIFOを制御する。 ４．スキャナコントローラコントロールレジスタユニッ
ト４４０４ スキャナコントローラ全体を制御するためのレジスタ。 ５．IRQコントローラ４４０６ スキャナコントローラ（Scc）内部で発生する割込み信
号を制御する。 ６．メモリフィルモードコントローラ４４０５ レジスタに設定された固定データをメモリに対して転送
するモードをコントロールする。スキャナからの画像デ
ータと選択的に切り替えをおこなう。 ７．ＦＩＦＯ（FIFO_SCC)４４０７ スキャナからのビデオデータを出力する際に、出力先の
デバイスがビデオデータと非同期の可能性がある場合に
用いられるＦＩＦＯである。
【０２３１】なお、スキャナから入力する画像データの
種類は、 １．RGB各８ビットのカラー多値データ ２．８ビット白黒多値データ ３．１ビット白黒２値データ などが含まれる。
【０２３２】次に、スキャナコントローラを構成する各
ブロックの概要を説明する。
【０２３３】［１．スキャナデバイスI/Fの概要］図４
５に、スキャナデバイスI/F４４０１のブロック図を示
す。スキャナデバイスI/Fは、スキャナユニットのスキ
ャナビデオI/F４５０１との間で信号を入出力する入出
力ポートである。スキャナビデオI/Fからの入力ビデオ
信号SVideoR[7:0], SVideoG[7:0], SVideoB[7:0]の各信
号を、スキャナコントローラコントロールレジスタ４４
０４からのVDInvt信号に応じて、レベル反転するかどう
かを切り替えることが可能である。
【０２３４】［２．スキャナビデオクロックユニットの
概要］図４６に、スキャナビデオクロックユニット４４
０２のブロック図を示す。スキャナビデオクロックユニ
ット４４０２は、スキャナからのビデオクロックで動作
するブロックである。以下のブロックから構成される。 １．スキャナビデオデータマスク４６０１ スキャナからの画像データに対してデータマスクを行う
ブロックである。マスクされたデータはレジスタに設定
された値のデータとなる。 ２．スキャナビデオ同期コントロールユニット４６０２ スキャナからのビデオクロック, VSYNC, HSYNCの信号か
ら、画像データを取り込むタイミング信号等を生成する
ブロックである。画像データの水平方向、垂直方向のデ
ータ数とライン数を管理する。 ３．ビデオデータ幅コンバータ スキャナから入力した画像データを６４ビット幅のデー
タにパッキングして変換するブロックである。
【０２３５】（スキャナビデオデータマスクの概要）図
４７にスキャナビデオデータマスク４６０１のブロック
図を示す。スキャナビデオデータマスク４６０１は、ス
キャナから入力する画像データに対してピクセル単位で
マスクを行う。マスクされた画像データはレジスタによ
り設定された値となる（RDMask[7:0], GDMask[7:0], BD
Mask[7:0]）。
【０２３６】（スキャナビデオ同期コントロールユニッ
トの概要）図４８にスキャナビデオデータマスク４６０
２のブロック図を示す。スキャナビデオ同期コントロー
ルユニット４６０２は、スキャナから入力される画像デ
ータの垂直同期信号（SVSYNC）、水平同期信号（SHSYN
C）、画像データ同期クロック（GTSVCLK）により、取り
込む画像データのイネーブル信号（IVE）を生成する。
また、画像データの主走査方向の遅延、取り込みピクセ
ル数、副走査方向の遅延、取り込みライン数を管理す
る。さらに、設定量の画像データ取り込みを終了したタ
イミングでの状態信号（PENDP）を生成する。
【０２３７】ラインカウンタ４８０１は副走査方向の遅
延と取り込みライン数を管理して、画像読み取り有効ラ
インの垂直同期信号（ＥＨ）を生成する。ピクセルカウ
ンタ４８０２は主走査方向の画像取り込み遅延と取り込
み画素数を管理する。ページカウンタ４８０３は入力す
る画像データをページ単位で管理する。設定されたペー
ジ数分の画像データ入力を終了すると、終了信号（ALLP
END）を生成する。
【０２３８】（スキャナ ビデオデータ幅コンバータ４
６０３の概要）図４９にスキャナビデオデータ幅コンバ
ータ４６０３のブロック図を示す。これは、スキャナか
ら入力する画像データを６４ビット幅にならべるユニッ
トである。ならべたデータはFIFOに６４ビットデータで
書き込まれる。入力できる画像データのタイプは、RGB
各８ビットのカラー画像データ、多値８ビットの白黒画
像データ、２値１ビットの白黒画像データの３種類であ
る。スキャナコントローラコントロールレジスタ４４０
４においてモード設定される。モードとしては、RGBカ
ラー画像データをメモリ内に２４ビットでならべるモー
ドと、１バイト付加して３２ビットでならべるモードと
を備える。３種類の画像データは以下の信号ラインから
入力される。 １．RGB各８ビットのカラー画像データ … R[7:0], G
[7:0], B[7:0] ２．多値８ビットの白黒画像データ … R[7:0] ３．２値１ビットの白黒画像データ … R７ ６４ビットデータへのならべかたとメモリ上でのならび
かたは以下のとおりである。
【０２３９】１．RGB各８ビットのカラー画像データ
（２４ビット格納モード） 第１ピクセルR８ビット→ビット６３−５６ 第１ピクセルG８ビット→ビット５５−４８ 第１ピクセルB８ビット→ビット４７−４０ 第２ピクセルR８ビット→ビット３９−３２ 第２ピクセルG８ビット→ビット３１−２４ 第２ピクセルB８ビット→ビット２３−１６ 第３ピクセルR８ビット→ビット１５−８ 第３ピクセルG８ビット→ビット７−０ メモリ上でのならびは、図５０の通りである。
【０２４０】２．RGB各８ビットのカラー画像データ
（３２ビット格納モード） 第１ピクセルR８ビット→ビット６３−５６ 第１ピクセルG８ビット→ビット５５−４８ 第１ピクセルB８ビット→ビット４７−４０ 第２ピクセルR８ビット→ビット３１−２４ 第２ピクセルG８ビット→ビット２３−１６ 第２ピクセルB８ビット→ビット１５−８ メモリ上でのならびは、図５１の通りである。
【０２４１】３．多値８ビットの白黒画像データ 第１ピクセル８ビット→ビット６３−５６ 第２ピクセル８ビット→ビット５５−４８ 第３ピクセル８ビット→ビット４７−４０ 第４ピクセル８ビット→ビット３９−３２ 第５ピクセル８ビット→ビット３１−２４ 第６ピクセル８ビット→ビット２３−１６ 第７ピクセル８ビット→ビット１５−８ 第８ピクセル８ビット→ビット７−０ メモリ上でのならびは、図５２の通りである。
【０２４２】４．２値１ビットの白黒画像データ 第１ピクセル１ビット→ビット６３ 第２ピクセル１ビット→ビット６２ 第３ピクセル１ビット→ビット６１ 第４ピクセル１ビット→ビット６０ ： 第６１ピクセル１ビット→ビット３ 第６２ピクセル１ビット→ビット２ 第６３ピクセル１ビット→ビット１ 第６４ピクセル１ビット→ビット０ メモリ上でのならびは、図５３の通りである。
【０２４３】次に、各パッキングユニットについて説明
する。
【０２４４】図５４は、ＢＷ８パッキングユニット４９
０１により、多値８ビットの白黒画像データを６４ビッ
ト幅に変換する際のタイミング図である。スキャナから
の８ビット白黒画像データＲ[7:0]は、信号ＶＥがハイ
レベルになると取り込まれ、１ピクセルずつ信号ＬＰ０
〜ＬＰ７に同期して６４ビットラッチにラッチされる。
８画素分揃うと、信号ＬＰ６４に同期して、ラッチされ
た８画素６４ビットが信号ＢＷ８[63:0]として出力され
る。
【０２４５】図５５は、シフトレジスタ４９０２により
２値白黒画像データを６４ビット幅に変換する際の画像
データ入力のタイミング図である。スキャナからの２値
白黒画像データＲ７（SVIDEOR0）は、信号ＶＥがハイレ
ベルになると取り込まれ、１ビットずつシフトレジスタ
によりシフトされて、６４ビット取り込まれると。信号
SVLATCH64に同期して、信号ＢＷ１［63:0］として出力
される。
【０２４６】図５６は、ＲＧＢパッキングユニット４９
０３により、ＲＧＢ各８ビット（全２４ビット）の画像
データを６４ビット幅に変換する際のタイミング図であ
る。また、図５７は、RGBパッキングユニット４９０３
のブロック図である。図において、スキャナビデオデー
タマスク４６０１から入力された画像データR[7:0]，G
[7:0]，B[7:0]は、２４ビットデータラッチ５７０１
Ａ，Ｂに入力される。データラッチＡ，Ｂは、クロック
CLKを２分の１に分周した、互いに逆位相のラッチ信号L
P0，LP1に同期してそれぞれ入力される２４ビットデー
タをラッチする。データラッチ５７０１Ａ，Ｂにラッチ
されたデータは、４８→３２ビットデータセレクタ５７
０２に入力信号RGBHT[47:0]として入力され、２ビット
の選択信号LP[3:2]に応じて３２ビット信号DATA[31:0]
として出力される。出力の仕方は、選択信号の値に応じ
て３通りある。まず第１番目は、入力信号RGBHT[47:16]
を出力信号DATA[31:0]とする方法である。第２番目は、
入力信号RGBHT[15:0]を出力信号DATA[31:16]とし、入力
信号RGBHT[47:32]を出力信号DATA[15:0]とする方法であ
る。第３番目は、入力信号RGBHT[31:0]を出力信号DATA
[31:0]とする方法である。
【０２４７】データラッチ５７０１Ａ，Ｂに、ラッチ信
号に同期させて交互に２４ビット画像データをラッチ
し、上記３通りの選択の仕方を順に切り換えることで、
データセレクタ５７０２からの出力は、２４ビット／ピ
クセルのデータを３２ビットにまとめたデータとなる。
ただし、上記第３の方法でセレクタ５７０２のデータが
選択された後は、データセレクタに入力された２つのピ
クセル分のデータは両方とも更新されねばならない。そ
こで、図５６に示されている通り、選択信号SELUL[3:2]
は１クロック分遅延される。
【０２４８】このようにデータセレクタ５７０２で３２
ビット幅に一旦変換されたデータは、データラッチ５７
４０Ａ，Ｂに交互にラッチされ、データラッチ５７０４
Ｂの内容が更新されたタイミング、すなわちラッチ信号
SELUL1がハイレベルになるタイミングで、６４ビット幅
に変換されたデータとして出力される。
【０２４９】［３．スキャナ画像データ転送FIFOコント
ローラ４４０３の概要］図５８に、スキャナ画像データ
転送FIFOコントローラ４４０３のブロック図を示す。こ
のブロックは、スキャナから入力された画像データをＧ
バスもしくはＢバスを介して転送するためのバッファと
してのFIFO５８０１と、そのFIFO５８０１をコントロー
ルする回路から構成されている。FIFOとしては、容量５
１２バイト（６４ビット×６４）のFIFOを備える。FIFO
のデータ出力は、スキャナFIFOライトリードアービタ５
８０２が、FIFO５８０１のエンプティフラグ（EF）を監
視しながら制御する。FIFOのデータ入力はスキャナビデ
オクロックユニット４４０２からの要求信号（WREQ）に
よりおこなわれる。
【０２５０】［４．スキャナコントローラコントロール
レジスタ４４０４の概要］図５９に、スキャナコントロ
ーラコントロールレジスタ４４０４のブロック図を示
す。このブロックは、スキャナコントローラ内部を制御
するレジスタを備えたブロックである。内部のレジスタ
は以下のとおりである。 １．スキャナ・コントローラ・パワー・マネージメント
・コントロールレジスタ ２．スキャナコントローラ・コントロールレジスタ ３．スキャナ・コントローラ・割り込み要因ステータス
レジスタ ４．スキャナ・コントローラ・割り込み要因マスクレジ
スタ ５．スキャナ副走査マスクライン数設定レジスタ ６．スキャナ主走査マスクピクセル数設定レジスタ ７．スキャナ副走査ライン数設定レジスタ ８．スキャナ副走査ライン数カウンタ読み出しレジスタ ９．スキャナ副走査ピクセル数設定レジスタ １０．スキャナ主走査ピクセル数カウンタ読み出しレジ
スタ １１．スキャン・ページ数設定レジスタ １２．スキャン・ページ数カウンタ読み出しレジスタ １３．スキャナ・デバイス・コントロール・レジスタ １４．スキャナ・デバイス・ステータス・レジスタ １５．スキャナ・ビデオ・マスクデータ・レジスタ １６．メモリ・フィル・データ・レジスタ ［５．IRQコントローラ４４０６の概要］図６０に、IRQ
コントローラ４４０６のブロック図を示す。このブロッ
クは、スキャナコントローラ内で発生する割り込み信号
を管理する。割り込み発生要因には次のようなものがあ
る。 １．設定されたページ分の画像データを入力終了（ALLE
ND） ２．１ページ分の画像データを入力終了（PageEnd） ３．スキャナからのSPRDY信号の立ち上がり（false→tr
ue）（INSPRDY） ４．スキャナからのSPRDY信号の立ち下がり（true→fal
se）（INSPRDY） ５．スキャナからのSVSYNC信号の立ち上がり（false→t
rue）（INSVSYNC） ６．スキャナからのSVSYNC信号の立ち下がり（true→fa
lse）（INSVSYNC） ７．画像データFIFOのEMPTY信号の立ち上がり（false→
true）（EMPTY） ８．画像データFIFOのEMPTY信号の立ち下がり（true→f
alse）（EMPTY） ９．画像データFIFOのFULL信号の立ち上がり（false→t
rue）（FULL） １０．画像データFIFOのFULL信号の立ち下がり（true→
false）（FULL） １１．画像データFIFOにオーバーライトが発生（FOW） 上記の割り込み要因に対応するフラグ情報（SCIRQ[31:2
1]）をスキャナコントローラコントロールレジスタ４４
０６に出力する。スキャナコントローラコントロールレ
ジスタ４４０６から、各割り込み要因に対するマスクビ
ット（SCIMask[31:21]）とクリア信号（SCICLRP[31:2
1]）とが入力される。各割り込み要因の論理和をintScc
に出力する。
【０２５１】［６．メモリフィルモードコントローラ４
４０５の概要］図６１にメモリフィルモードコントロー
ラ４４０５のブロック図を示す。このブロックは、レジ
スタに設定された固定データをGBIを介してメモリに転
送するモードを制御する。このモード設定はMemfill信
号によりおこなわれる。固定データの転送モード指定が
なされると、sccGBIに出力されるデータは、レジスタに
設定されたデータ（MFData[31:0]）が選択される。ま
た、sccGBIにデータ転送するタイミング信号（sccWrit
e）はこのブロック内で生成される。
【０２５２】（ｓｃｃＩＦ−バス）ｓｃｃＩＦ−バス
は、Ｇバス／ＢバスI/Fユニット４３０１Ａとスキャナ
コントローラ４３０２とを接続するローカルなバスであ
る。このバスに含まれる信号には次のようなものであ
る。なお、信号の入出力は、スキャナコントローラから
Ｇバス／ＢバスI/Fユニット(GBI)に出力する信号をOUT,
Ｇバス／ＢバスI/Fユニット(GBI)からスキャナコント
ローラに入力する信号をINで示す。なお、IF-バスはス
キャナコントローラとプリンタコントローラに対して同
一規定とするため、スキャナコントローラのサポートし
ない機能のための信号も記述する。基本クロックはＢバ
スのBclkを使用する。 ・sccRst0_L :IN この信号により、スキャナコントローラ内部のFIFOを初
期状態に戻す。 ・sccDataOut[63:0] :OUT スキャナコントローラからＧバス／ＢバスI/Fユニット
(GBI)に出力される６４ビットのデータバスである。ス
キャナコントローラがデータ転送動作する場合に画像デ
ータが転送される。 ・sccWrite :OUT スキャナコントローラがデータ転送動作するときの、Ｇ
バス／ＢバスI/Fユニット(GBI)へのライト信号である。
Ｇバス／ＢバスI/Fユニットは、sccWrite信号がアサー
トされているBclkの立ち上がりで、sccDataOut[63:0]を
取り込む。sccWrite信号をアサートし続けることで、１
クロック単位でデータがライトできる。 ・sccWriteEnable :IN スキャナコントローラがデータ転送動作時における、Ｇ
バス／ＢバスI/Fユニット(GBI)へのライト信号である。
Ｇバス／ＢバスI/Fユニット(GBI)から出力される。Bclk
の立ち上がりで、sccWriteEnable信号がアサートされて
いれば、次のクロックの立ち上がりで、ライト可能であ
ることを示す。sccWrite信号のアサートは、sccWriteEn
able信号を確認して行う。 ・sccRegAddr[31:2] :IN Ｇバス／ＢバスI/Fユニット(GBI)からスキャナコントロ
ーラ内部のレジスタにアクセスするさいのレジスタアド
レスバスである。sccRegStart_Lアサートと同時に有効
となり、スキャナコントローラ内部レジスタへのアクセ
スであれば、sccRegAck_L信号で応答するまで有効であ
る。 ・sccRegbyteEn[3:0] :IN Ｇバス／ＢバスI/Fユニット(GBI)から出力されるsccReg
DataIn[31:0]のバイトイネーブル信号である。sccRegSt
art_Lアサートと同時に有効となり、sccRegAck_L信号で
応答するまで有効である。この信号で示された有効なバ
イトのみレジスタへの書き込みを行う。内部レジスタか
らの読み出し時は、この信号は無視し、全バイト出力す
る。この信号の各ビットとsccRegDataIn[31:0]のバイト
との対応は次の通りである。 sccRegbyteEn: 3 2 1 0 sccRegDataIn: [31:24] [25:16] [15:8] [7:0] ・sccRegStart_L :IN Ｇバス／ＢバスI/Fユニット(GBI)からスキャナコントロ
ーラ内部のレジスタにアクセスする際のアクセス要求信
号である。“Low”でレジスタのアクセス要求を示す。s
ccRegAddr[31:2]信号、sccRegRdNotWr信号とともにアサ
ートされ、Bclk１クロック分だけアサートされる。スキ
ャナコントローラが、このアクセスに対するsccRegAck_
Lを返さない限り、次のアクセスのアサートはされな
い。 ・sccRegDataOut[31:0] :OUT Ｇバス／ＢバスI/Fユニット(GBI)からスキャナコントロ
ーラ内部のレジスタをリードアクセスする場合の３２ビ
ットデータバスである。sccRegAck_L信号がアサートさ
れているときに有効となる。 ・sccRegDataIn[31:0] :IN Ｇバス／ＢバスI/Fユニット(GBI)からスキャナコントロ
ーラ内部のレジスタをライトアクセスする場合の３２ビ
ットデータバスである。sccRegStart_Lアサートと同時
に有効となり、スキャナコントローラ内部レジスタへの
アクセスであれば、sccAck_L信号で応答するまで有効で
ある。 ・sccRegRdNotWr :IN Ｇバス／ＢバスI/Fユニット(GBI)からスキャナコントロ
ーラ内部のレジスタにアクセスするさいのアクセス方向
（リードまたはライト）を示す信号である。”High”で
スキャナコントローラ内部レジスタの内容がsccRegData
Out[31:0]に読みだされ、”Low”でsccRegDataIn[31:0]
の内容がスキャナコントローラ内部レジスタに書き込ま
れる。sccRegStart_Lアサートと同時に有効となり、ス
キャナコントローラ内部レジスタへのアクセスであれ
ば、sccRegAck_L信号で応答するまで有効である。 ・sccRegAck_L :OUT スキャナコントローラ内部のレジスタアクセスが完了し
たことを示す信号である。スキャナコントローラからＧ
バス／ＢバスI/Fユニット(GBI)へ出力される。Bclk１ク
ロック分だけアサートされる。sccRegReq_L信号がアサ
ートされた次のクロックからセンスされる。
【０２５３】なお、信号sccRst1_L, sccバイトEn[7:0],
sccRead, sccDataIn[63:0]は、IFバスに含まれている
ものの、スキャナコントローラでは未使用である。
【０２５４】図６２及び図６３は、上述の信号のタイミ
ングの一例を示すタイミングダイアグラムである。図６
２はスキャナコントローラ４３０２からデータを読み出
してDMA転送する際のタイミングであり、図６３は、ス
キャナコントローラ４３０２の内部レジスタに対して読
み出しあるいは書き込みを行うタイミングである。
【０２５５】（パワーマネジメント）スキャナコントロ
ーラ内部では、スキャナ・コントローラ・パワー・マネ
ジメント・コントロールレジスタ（0X1B005000）の設定
に応じたビデオクロック(SVCLK)のゲートコントロール
を行い、それによりパワーマネージメントを行う。パワ
ーマネジメントユニット（PMU）４０９に出力するPMス
テート信号（sccPmStat[1:0]）の値は、Gバス／BバスI/
Fユニット４３０１Ａから入力されるsccDmaPmState[1:
0]の状態とクロックの状態とを合わせて決定される。sc
cPmState[1:0]は図６４のとおりである。
【０２５６】図６４において、sccDmaPmState[1:0]は、
スキャナのＧバス／ＢバスインターフェースGBI_sccの
パワー消費状態を示している。GBI_secにはパワー消費
状態00〜11の4段階がある。この状態信号sccDmaPmState
[1：0]は、GBI_sccからスキャナコントローラへ出力さ
れている。
【０２５７】また、スキャナコントローラのパワー消費
状態は２段階あり、内部信号SPStatで示される。
【０２５８】信号sccPmstate[1：0]は、GBI_sccとスキ
ャナコントローラの２つの状態をあわせた状態を示して
いる。この信号がシステムのパワーマネージメントユニ
ットに出力される。すなわち、スキャナコントローラの
電力消費状態は４段階でパワーマネジメントユニットに
伝えられる。その段階は信号sccPmstate[1：0]の値で示
される。値00が最低レベルであり、１増えるごとに示さ
れる電力消費量は大きくなる。
【０２５９】（スキャナコントローラコアインターフェ
ース）図６５は、スキャナコントローラ４３０２におけ
る、上述した各ブロックを含むコア部分と、外部バスや
スキャナとの間で入出力される信号をまとめた図であ
る。このように、スキャナコントローラ４３０２は、シ
ステムバスブリッジ４０２との間をＧバスにより接続さ
れ、ＩＯデバイスやパワーマネジメントデバイス及びシ
ステムバスブリッジとの間をＢバスにより接続され、プ
リンタコントローラとの間をＣＰバスで接続され、Gバ
ス／BバスI/Fユニットとの間をＩ／Ｆバスにより接続さ
れている。
【０２６０】２．９．２．プリンタコントローラ 図６６にプリンタコントローラ４３０３のブロック図を
示す。プリンタコントローラはビデオI/Fによってプリ
ンタと接続し、Ｇバス／ＢバスI/Fユニットにインター
フェースするブロックである。大別して以下のブロック
から構成される。 １．プリンタデバイスI/F６６０１ プリンタビデオI/FおよびオプションコントローラI/Fと
信号の入出力をおこなう入出力ポートである。 ２．プリンタビデオクロックユニット６６０２ プリンタのビデオクロックで動作するユニットである。 ３．プリンタ画像データFIFOコントローラ６６０３ 画像データ転送用のFIFOを制御する。 ４．プリンタコントローラコントロールレジスタユニッ
ト６６０４ プリンタコントローラ全体を制御するためのレジスタユ
ニットである。 ５．IRQコントローラ６６０５ プリンタコントローラ（Prc）内部で発生する割込み信
号を制御する。 ６．プリンタコマンド／ステータスコントロールユニッ
ト６６０６ ビデオI/Fを介してプリンタとのコマンド／ステータス
送受信を制御する。 ７．オプションコントローラコントロールユニット６６
０７ プリンタオプションコントローラを制御するユニットで
ある。 ８．ＦＩＦＯ(FIFO_PRC)６６０８ プリンタへとビデオデータを出力する際に、プリンタが
ビデオデータと非同期の可能性がある場合に用いられる
ＦＩＦＯである。
【０２６１】プリンタへ出力する画像データの種類は次
の５種類である。 １．RGB各８ビットのカラー多値データ（点順次） ２．８ビット白黒多値データ ３．１ビット白黒２値データ ４．CMYK各１ビットのカラーデータ（面順次） ５．CMYK各８ビットのカラーデータ（面順次） 次に、プリンタコントローラを構成する各ブロックの概
要を説明する。
【０２６２】［１．プリンタデバイスI/Fの概要］図６
７にプリンタデバイスI/F６６０１のブロック図を示
す。このブロックは、プリンタビデオI/Fおよびオプシ
ョンコントローラI/Fから信号を入出力する入出力ポー
トである。PビデオR[7:0], PビデオB[7:0]の各信号はVD
Invt信号により、出力信号をレベル反転するかどうかを
切り替えることが可能である。
【０２６３】［２．プリンタビデオクロックユニットの
概要］図６８にプリンタビデオクロックユニット６６０
２のブロック図を示す。このブロックは、プリンタから
のビデオクロックで動作し、以下のブロックから構成さ
れる。 １．プリンタビデオデータマスク６８０１(DFF8ENMask)
プリンタへの画像データに対して、データマスクを行う
ブロック。マスクされたデータはレジスタに設定された
値のデータとなる。 ２．プリンタビデオ同期コントロールユニット６８０２
(Prc_syncユニット)プリンタからのビデオクロック, VS
YNC, HSYNCの信号から、画像データを出力するタイミン
グ信号等を生成するブロック。画像データの水平方向、
垂直方向のデータ数とライン数を管理する。 ３．プリンタ ビデオデータ幅コンバータ６８０３(pvdw
conv)IFバスからの６４ビット幅で送られてくる画像デ
ータを、モードにより、RGB２４ビット、白黒８ビッ
ト、白黒１ビットのデータに変換するブロック。モード
設定はレジスタにより行う。
【０２６４】（プリンタビデオデータマスク）図６９に
プリンタビデオデータマスク６８０１のブロック図を示
す。このブロックは、プリンタへ出力する画像データに
対して、ピクセル単位でマスクを行う。マスクされた画
像データはレジスタに設定された値となる（RDMask[7:
0], GDMask[7:0], BDMask[7:0]）。
【０２６５】（プリンタビデオ同期コントロールユニッ
ト）図７０にプリンタビデオ同期コントロールユニット
６８０２のブロック図を示す。このブロックは、プリン
タへ出力する画像データの垂直同期信号（TOP）、水平
同期信号（INPHSYNC）、画像データ同期クロック（GTVC
LK）により、出力する画像データのイネーブル信号（VD
OEN）、プリンタ画像データ転送FIFOコントローラ６６
０３にデータの要求をする信号（RREQ）を生成する。
【０２６６】また、画像データの主走査方向の遅延、取
り込みピクセル数、副走査方向の遅延、取り込みライン
数を管理する。ラインカウンタ７００１は設定量の画像
データ出力を終了したタイミングでの状態信号（PEND
P）を生成する。また、副走査方向の遅延と出力ライン
数を管理して、画像出力有効ラインの垂直同期信号（E
H）を生成する。ピクセルカウンタ７００２は主走査方
向の画像出力遅延と出力画素数を管理する。ページカウ
ンタ７００３は出力する画像データをページ単位で管理
する。設定されたページ数分の画像データ出力を終了す
ると、終了信号（ALLPEND）を生成する。
【０２６７】（プリンタ ビデオデータ幅コンバータ）
図７１にビデオデータ幅コンバータ６８０３のブロック
図を示す。このブロックは、GBI(Ｇバス／ＢバスI/F)か
ら入力する６４ビット幅のデータを画像データの形式に
変換するユニットである。出力できる画像データのタイ
プは次の３種類。RGB各８ビットのカラー画像データ、
多値８ビットの白黒画像データ、２値１ビットの白黒画
像データである。RGB各８ビットのカラー画像データは
２４ビット単位でメモリ上に格納されている場合（２４
ビットモード）と、２４ビットに１バイトデータが付加
されて３２ビット単位でメモリに格納されている場合
（３２ビットモード）の２つのモード出力をサポートす
る。このモードは、プリンタコントローラコントロール
レジスタ６６０４においてモード設定される。３種類の
画像データは以下の信号ラインへ出力される。 １．RGB各８ビットのカラー画像データ … IR[7:0],
IG[7:0], IB[7:0] ２．多値８ビットの白黒画像データ … IR[7:0] ３．２値１ビットの白黒画像データ … IR７ ６４ビットデータのメモリ上でのならびかたは以下のと
おりとなる。
【０２６８】１．RGB各８ビットのカラー画像データ
（２４ビットモード） 第１ピクセルR８ビット→ビット６３−５６ 第１ピクセルG８ビット→ビット５５−４８ 第１ピクセルB８ビット→ビット４７−４０ 第２ピクセルR８ビット→ビット３９−３２ 第２ピクセルG８ビット→ビット３１−２４ 第２ピクセルB８ビット→ビット２３−１６ 第３ピクセルR８ビット→ビット１５−８ 第３ピクセルG８ビット→ビット７−０ この場合、メモリ上でのならびは、図７２に示した通り
となる。
【０２６９】２．RGB各８ビットのカラー画像データ
（３２ビットモード） 第１ピクセルR８ビット→ビット６３−５６ 第１ピクセルG８ビット→ビット５５−４８ 第１ピクセルB８ビット→ビット４７−４０ 第２ピクセルR８ビット→ビット３１−２４ 第２ピクセルG８ビット→ビット２３−１６ 第２ピクセルB８ビット→ビット１５−８ この場合、メモリ上でのならびは、図７３に示した通り
となる。
【０２７０】３．多値８ビットの白黒画像データ 第１ピクセル８ビット→ビット６３−５６ 第２ピクセル８ビット→ビット５５−４８ 第３ピクセル８ビット→ビット４７−４０ 第４ピクセル８ビット→ビット３９−３２ 第５ピクセル８ビット→ビット３１−２４ 第６ピクセル８ビット→ビット２３−１６ 第７ピクセル８ビット→ビット１５−８ 第８ピクセル８ビット→ビット７−０ この場合、メモリ上でのならびは、図７４に示した通り
となる。
【０２７１】４．２値１ビットの白黒画像データ 第１ピクセル１ビット→ビット６３ 第２ピクセル１ビット→ビット６２ 第３ピクセル１ビット→ビット６１ 第４ピクセル１ビット→ビット６０ ： 第６０ピクセル１ビット→ビット４ 第６１ピクセル１ビット→ビット３ 第６２ピクセル１ビット→ビット２ 第６３ピクセル１ビット→ビット１ 第６４ピクセル１ビット→ビット０ この場合、メモリ上でのならびは、図７５に示した通り
となる。
【０２７２】次に、プリンタビデオデータ幅コンバータ
を構成するブロックについて説明する。
【０２７３】（ＲＧＢｏｕｔユニット７１０１）図７６
にRGBoutユニット７１０１のブロック図を示す。このブ
ロックは２４ビットモードでパックされた６４ビット幅
のデータをRGB各８ビットのカラー画像データに変換す
るユニットである。
【０２７４】［３．プリンタ画像データ転送FIFOコント
ローラの概要］図７７にプリンタ画像データ転送FIFOコ
ントローラ６６０３のブロック図を示す。このブロック
は、プリンタへ出力する画像データをGBI(Ｇバス／Ｂバ
スI/F)を介して転送するためのバッファとしてのFIFO
と、そのFIFOをコントロールする回路でらう。容量５１
２バイト（６４ビット×６４）のFIFO７７０１を備え
る。FIFOのデータ入力は、プリンタFIFOライトリードア
ービタ７７０２がFIFO７７０１のフルフラグ（FF）を監
視しながら制御する。FIFOのデータ出力はプリンタビデ
オクロックユニット６６０２からの要求信号（RREQ）に
よりおこなわれる。
【０２７５】［４．プリンタコントローラコントロール
レジスタユニット］図７８にプリンタコントローラコン
トロールレジスタ６６０４のブロック図を示す。このブ
ロックは、プリンタコントローラ内部を制御するレジス
タを備えたブロックである。内部のレジスタは以下のと
おりである。 １．プリンタ・パワー・マネージメント・コントロール
レジスタ ２．プリンタ・コントローラ・コントロールレジスタ ３．プリンタ・コントローラ・割り込み要因ステータス
レジスタ ４．プリンタ・コントローラ・割り込み要因マスクレジ
スタ ５．プリンタ副走査マスクライン数設定レジスタ ６．プリンタ主走査マスクピクセル数設定レジスタ ７．プリンタ副走査ライン数設定レジスタ ８．プリンタ副走査ライン数カウンタ読み出しレジスタ ９．プリンタ主走査ピクセル数設定レジスタ １０．プリンタ主走査ピクセル数カウンタ読み出しレジ
スタ １１．プリント・ページ数設定レジスタ １２．プリント・ページ数カウンタ読み出しレジスタ １３．プリンタ・デバイス・コントロール・レジスタ １４．プリンタ・デバイス・ステータス・レジスタ １５．プリンタ・シリアル・コマンド・レジスタ １６．プリンタ・シリアル・ステータス・レジスタ １７．オプション・コントローラ・ＴＸ・レジスタ １８．オプション・コントローラ・ＲＸ・レジスタ １９．プリンタ・ビデオ・マスクデータ・レジスタ ２０．４階調出力レベル設定レジスタ ２１．１６階調出力レベル設定レジスタ１ ２２．１６階調出力レベル設定レジスタ２ ２３．１６階調出力レベル設定レジスタ３ ２４．１６階調出力レベル設定レジスタ４ ［５．ＩＲＱコントローラ］図７９及び図８０にＩＲＱ
コントローラ６６０５のブロック図を示す。このブロッ
クは、プリンタコントローラ内で発生する割り込み信号
を管理する。割り込み要因から、割り込みを発生させ
る。各割り込み要因に対してマスク機能をもち、個別に
クリアすることができる。割り込み要因は以下のとおり
である。 １．画像データ転送全ページ終了（ALLPEnd） ２．画像データ転送１ページ終了（PageEnd） ３．シリアルステータス１バイト受信完了（INPSBSY） ４．シリアルコマンド１バイト送信完了（EndCBSY） ５．PPRDY信号立ち上がり（false→true）（INPPRDY） ６．PPRDY信号立ち下がりtrue→false）（INPPRDY） ７．RDY信号立ち上がり（false→true）（INRDY） ８．RDY信号立ち下がり（true→false）（INRDY） ９．PFED信号立ち上がり（false→true）（INPFED） １０．PFED信号立ち下がり（true→false）（INPFED） １１．SPCHG信号立ち上がり（false→true）（INSPCH
G） １２．SPCHG信号立ち下がり（true→false）（INSPCH
G） １３．PDLV信号立ち上がり（false→true）（INPDLV） １４．PDLV信号立ち下がり（true→false）（INPDLV） １５．TOPR信号立ち上がり（false→true）（INTOPR） １６．TOPR信号立ち下がり（true→false）（INTOPR） １７．CCRT信号立ち上がり（false→true）（INCCRT） １８．CCRT信号立ち下がり（true→false）（INCCRT） １９．VSREQ信号立ち上がり（false→true）（INPVSYN
C） ２０．VSREQ信号立ち下がり（true→false）（INPVSYN
C） ２１．オプションコントローラ TX送信＆RX受信完了 ２２．画像データ転送FIFOのEMPTY信号の立ち上がり ２３．画像データ転送FIFOのEMPTY信号の立ち下がり ２４．画像データ転送FIFOのFULL信号の立ち上がり ２５．画像データ転送FIFOのFULL信号の立ち下がり ２６．画像データ転送FIFOにオーバーリードが発生（EE
RDOut） 上記の割り込み要因に対応するフラグ情報（PCIRQ[31:
6]）をプリンタコントローラコントロールレジスタ６６
０４に出力する。プリンタコントローラコントロールレ
ジスタ６６０４から、各割り込み要因に対する、マスク
ビット（PCIMask[31:6]）とクリア信号（PCICLRP[31:
6]）を入力する。各割り込み要因の論理和がintPrcに出
力する。
【０２７６】［６．プリンタコマンド／ステータスコン
トロールユニット］図８１に、プリンタコマンド／ステ
ータスコントロールユニット６６０６のブロック図を示
す。このブロックは、プリンタを制御するためのシリア
ルコマンド／ステータスを送受信するブロックである。
【０２７７】シリアルコマンドとしては、コマンドを送
信している期間をあらわすINPCBSY信号、シリアルコマ
ンドの同期クロックであるINPCCLK信号、シリアルコマ
ンドINPSRCMD信号が生成される。
【０２７８】シリアルステータスとしては、ステータス
が送信されている期間を示すINPSBSY信号、シリアルス
テータスINPSRSTS信号が入力されて、８ビットのステー
タスPSRSTAT[7:0]を出力する。シリアルステータスを入
力するための同期クロックはプリンタから出力されるIN
PPCLK信号、または、本ブロックで生成されるPCCLK信号
のどちらかを選択可能である。選択はPSRCLKMode信号に
よりなされる。
【０２７９】［７．オプションコントローラコントロー
ルユニット］図８２に、オプションコントローラコント
ロールユニット６６０７のブロック図を示す。このブロ
ックは、オプションコントローラに対して、送信データ
（TX）を出力するユニットである。TX送信のための、IN
STROBE信号、INCKEN信号、CLK(OPCLK)信号を生成する。
また、TX送信と同時に、受信データ（RX）の受信を行
う。
【０２８０】（ｐｒｃＩＦ−バス）ｐｒｃＩＦ−バス
は、Ｇバス／ＢバスI/Fユニット４３０１Ｂとプリンタ
コントローラ４３０３とを接続するローカルなバスであ
る。このバスに含まれる信号には次のようなものであ
る。なお、信号の入出力は、プリンタコントローラから
Ｇバス／ＢバスI/Fユニット(GBI)に出力する信号をOUT,
Ｇバス／ＢバスI/Fユニット(GBI)からプリンタコント
ローラに入力する信号をINで示す。IF-バスはスキャナ
コントローラとプリンタコントローラに対して同一規定
とするため、プリンタコントローラのサポートしない機
能のための信号も記述する。基本クロックはＢバスのBc
lkを使用する。 ・prcRst0_L ：IN この信号により、プリンタコントローラ内部のFIFOを初
期状態に戻す。 ・prcDataIn[63:0] ：IN Ｇバス／ＢバスI/Fユニット(GBI)からプリンタコントロ
ーラに出力される６４ビットのデータバスである。プリ
ンタコントローラがデータ転送動作する場合に画像デー
タが転送される。 ・prcRead ：OUT プリンタコントローラがデータ転送動作するとき、Ｇバ
ス／ＢバスI/Fユニット(GBI)からのリード信号。Ｇバス
／ＢバスI/Fユニット(GBI)は、prcRead信号がアサート
されているBclkの立ち上がりに対して、prcDataIn[63:
0]を有効とする。prcRead信号をアサートし続けること
で、１クロック単位でデータがリードできる。 ・prcReadEnable ：IN プリンタコントローラがデータ転送動作時、Ｇバス／Ｂ
バスI/Fユニット(GBI)からのデータリード許可を示す信
号。Ｇバス／ＢバスI/Fユニット(GBI)から出力される。
Bclkの立ち上がりで、prcReadEnable信号がアサートさ
れていれば、次のクロックの立ち上がりで、リード可能
であることを示す。prcRead信号のアサートは、prcRead
Enable信号を確認して行う。 ・prcRegAddr[31:2] ：IN Ｇバス／ＢバスI/Fユニット(GBI)からプリンタコントロ
ーラ内部のレジスタにアクセスするさいのレジスタアド
レスバス。prcRegStart_Lアサートと同時に有効とな
り、スキャナコントローラ内部レジスタへのアクセスで
あれば、prcRegAck_L信号で応答するまで有効である。 ・prcRegbyteEn[3:0] ：IN Ｇバス／ＢバスI/Fユニット(GBI)から出力されるprcReg
DataIn[31:0]のバイトイネーブル信号。prcRegStart_L
アサートと同時に有効となり、prcRegAck_L信号で応答
するまで有効である。この信号で示された有効なバイト
のみレジスタへの書き込みを行う。内部レジスタからの
読み出し時は、この信号は無視し、全バイト出力する。
この信号の各ビットとprcRegDataIn[31:0]のバイトとの
対応は次の通りである。 prcRegbyteEn: 3 2 1 0 prcRegDataIn: [31:24] [25:16] [15:8] [7:0] ・prcRegStart_L :IN Ｇバス／ＢバスI/Fユニット(GBI)からプリンタコントロ
ーラ内部のレジスタにアクセスするさいのアクセス要求
信号。”Low”でレジスタのアクセス要求を示す。prcRe
gAddr[31:2]信号、prcRegRdNotWr信号とともにアサート
され、Bclk１クロック分だけアサートされる。プリンタ
コントローラが、このアクセスに対する・prcRegAck_L
を返さない限り、次のアクセスのアサートはされない。 ・prcRegDataOut[31:0] ：OUT Ｇバス／ＢバスI/Fユニット(GBI)からプリンタコントロ
ーラ内部のレジスタをリードアクセスする場合の３２ビ
ットデータバス。prcRegAck_L信号がアサートされてい
るときに有効となる。 ・prcRegDataIn[31:0] ：IN Ｇバス／ＢバスI/Fユニット(GBI)からプリンタコントロ
ーラ内部のレジスタをライトアクセスする場合の３２ビ
ットデータバス。prcRegStart_Lアサートと同時に有効
となり、プリンタコントローラ内部レジスタへのアクセ
スであれば、prcRegAck_L信号で応答するまで有効であ
る。 ・prcRegRdNotWr ：IN Ｇバス／ＢバスI/Fユニット(GBI)からプリンタコントロ
ーラ内部のレジスタにアクセスするさいのアクセス方向
（リードまたはライト）を示す信号。”High”でプリン
タコントローラ内部レジスタの内容がprcRegDataOut[3
1:0]に読み出され、”Low”でprcRegDataIn[31:0]の内
容がプリンタコントローラ内部レジスタに書き込まれ
る。PrcRegStart_Lアサートと同時に有効となり、プリ
ンタコントローラ内部レジスタへのアクセスであれば、
prcRegAck_L信号で応答するまで有効である。 ・prcRegAck_L ：OUT プリンタコントローラ内部のレジスタアクセスが完了し
たことを示す信号。プリンタコントローラからＧバス／
ＢバスI/Fユニット(GBI)へ出力される。BClk１クロック
分だけアサートされる。prcRegstart_L信号がアサート
された次のクロックからセンスされる。
【０２８１】なお、信号prcReq0_L, prcバイトEn[7:0],
prcWrite, prcDataOut[63:0], prcReadEnableは、プリ
ンタコントローラでは未使用となる。
【０２８２】図８３及び図８４は、上述の信号のタイミ
ングの一例を示すタイミングダイアグラムである。図８
３はプリンタコントローラ４３０３へデータをDMA転送
する際のタイミングであり、図６３は、プリンタコント
ローラ４３０３の内部レジスタに対して読み出しあるい
は書き込みを行うタイミングである。
【０２８３】（パワーマネジメント）プリンタコントロ
ーラ内部では、プリンタ・コントローラ・パワー・マネ
ジメント・コントロールレジスタ（0X1B007000）の設定
に応じたビデオクロック(VCLK)のゲートコントロールを
行い、それによりパワーマネージメントを行う。パワー
マネジメントユニット（PMU）４０９に出力するPMステ
ート信号（prcPmStat[1:0]）の値は、Gバス／BバスI/F
ユニット４３０１Ｂから入力されるprcDmaPmState[1:0]
の状態とクロックの状態とを合わせて決定される。prcP
mState[1:0]は図８５のとおりである。
【０２８４】図８５において、prcDmaPmState[1:0]は、
プリンタのＧバス／ＢバスインターフェースGBI_prcの
パワー消費状態を示している。GBI_prcにはパワー消費
状態00〜11の4段階がある。この状態信号prcDmaPmState
[1：0]は、GBI_prcからプリンタコントローラへ出力さ
れている。
【０２８５】また、プリンタコントローラのパワー消費
状態は２段階あり、内部信号PPStatで示される。
【０２８６】信号prcPmstate[1：0]は、GBI_prcとプリ
ンタコントローラの２つの状態をあわせた状態を示して
いる。この信号がシステムのパワーマネージメントユニ
ットに出力される。すなわち、プリンタコントローラの
電力消費状態は４段階でパワーマネジメントユニットに
伝えられる。その段階は信号prcPmstate[1：0]の値で示
される。値00が最低レベルであり、１増えるごとに示さ
れる電力消費量は大きくなる。
【０２８７】２．９．３ Ｇバス／ＢバスＩ／Ｆユニッ
ト（ＧＢＩ） 図９２は、Ｇバス／ＢバスI/Fユニット４３０１のブロ
ック構成図である。Ｇバス／ＢバスI/Fユニットは、ス
キャナ及びプリンタのそれぞれに用意されているが、そ
の構成は同じであるため、ここでまとめて説明する。
【０２８８】図９２において、ＧＢＩ４３０１は、ＧＢ
ｕｓと接続してこれを制御するＧＢｕｓコントローラ
と、ＢＢｕｓと接続してこれを制御するＢＢｕｓコント
ローラとを含む。これらの間には、ＤＭＡアドレスを制
御するＤＭＡコントローラ９２０５のほか、機能ブロッ
クとＧＢｕｓ／ＢＢｕｓとの間をデータ転送に用いられ
るＦＩＦＯ９２０４、種々の設定値が書き込まれるレジ
スタユニット９２０６が含まれる。このうち、ＧＢＵＳ
コントローラとＦＩＦＯ９２０４は、ＧＢｕｓにあわせ
て１００ＭＨｚのクロックで動作し、その他のブロック
はＢＢｕｓにあわせて５０ＭＨｚで動作する。
【０２８９】ＧＢＩ４３０１は、ＧＢｕｓとＢＢｕｓの
両方に接続されるべき機能ブロック（ＳＣＣ：スキャナ
コントローラとＰＲＣ：プリンタコントローラ）の、Ｇ
ＢｕｓとＢＢｕｓの選択的接続及び、両バスのインター
フェースを提供する。ＧＢＩと各機能ブロックの間は、
ＩＦＢｕｓ９２０１で接続される。機能ブロックでは、
データの入出力先がＧＢｕｓかＢＢｕｓかを意識する必
要はない。また、ＧＢＩ側でＤＭＡをサポートするの
で、機能ブロック側でアドレスを発生する必要もない。
ＧＢＩは、各機能ブロックで共通に必要となる機能をま
とめて、独立のユニットにしたものである。
【０２９０】ＧＢＩがサポートするＩＦＢｕｓ９２０１
に接続される機能ブロックは、連続したデータを受け取
る、あるいは送り出すものとする。ＩＦＢｕｓにアドレ
ス信号は含まれていない。ＧＢＩでは、Ｃｈａｎｎｅｌ
０（ＧＢｕｓ／ＢＢｕｓ→ＩＦＢｕｓ０）とＣｈａｎｎ
ｅｌ１（ＧＢｕｓ／ＢＢｕｓ→ＩＦＢｕｓ１）の２つの
チャネルが用意され、それぞれに、ＤＭＡコントローラ
が用意されている。ただし、スキャナコントローラで
は、Ｃｈａｎｎｅｌ０のみを、プリンタコントローラで
は、Ｃｈａｎｎｅｌ１のみを使用（実装）する。
【０２９１】ＤＭＡコントローラ９２０５は、Ｉ／Ｏ
（アドレス固定）とメモリに対する設定が可能で、メモ
リの場合は、連続物理アドレスとチェーンテーブル方式
（後述）のＤＭＡが設定できる。
【０２９２】ＧＢＩは、データを、ＦＩＦＯを介して機
能ブロックと入出力する。したがって、ＧＢＩがスレー
ブモードとして動作する場合、ＧＢＩのアドレスは、Ｇ
Ｂｕｓ側が、０ｘ１８ｎ０＿００００〜０ｘ１８ｎ０＿
００７Ｆ、ＢＢｕｓ側が、０ｘ１９ｎ０＿００００〜０
ｘ１９ｎ０＿００１Ｆのみで同じロケーションがアクセ
スされる。ＦＩＦＯを使用しているため、バースト転送
時のラップアラウンドに対応するのが困難である。ＢＢ
ｕｓのラップアラウンドを伴うバースト転送要求に対し
ては、シングルアクセスとして応答する。ＧＢｕｓのラ
ップアラウンドを伴う転送要求に対しては応答しない。
【０２９３】なお、ＧＢＩ間で画像データのＤＭＡ転送
を行う場合には、それぞれのＤＭＡコントローラにより
制御が行われる。この際に、いずれの側がマスタになる
かは特に決めないが、よりデータ転送のタイミングが厳
格な方がマスタになることが望ましい。このため、本実
施例では、GBI_PRCをマスタにし、GBI_SCCをスレーブに
してＤＭＡ転送を行っている。
【０２９４】ＧＢＩ（ＧＢｕｓ／ＢＢｕｓインターフェ
ース）は、 １．機能ブロックとのデータの受け渡しをするＦｉｆｏ
ユニット ２．ＧＢｕｓに直結され、ＧＢｕｓとＦｉｆｏユニット
をつなぐＧＢｕｓコントローラ９２０２ ３．ＢＢｕｓに直結され、ＢＢｕｓとＦｉｆｏユニット
をつなぐＢＢｕｓコントローラ９２０３ ４．マスタモードの時に、ＤＭＡ転送要求を各バスコン
トローラに発行するＤＭＡコントローラ９２０５ ５．レジスタの内容を保持し、各ブロックに信号を送る
レジスタユニット９２０６ から構成される。レジスタユニット内には、割込み制
御、パワー制御部も含んでいる。以下に、各部の説明を
する。
【０２９５】（Ｆｉｆｏユニット）図９３に示したＦｉ
ｆｏユニットは、ＧＢｕｓ／ＢＢｕｓとＩＦＢｕｓとの
間の転送データのバッファとなる部分である。Ｆｉｆｏ
ユニットは、互いに独立したＦｉｆｏユニット０とＦｉ
ｆｏユニット１とから構成される。Ｆｉｆｏユニット０
はＩＦＢｕｓからのデータ入力及びＧＢｕｓあるいはＢ
Ｂｕｓへのデータ出力のために用いられ、Ｆｉｆｏユニ
ット１はＧＢｕｓあるいはＢＢｕｓからのデータ入力及
びＩＦＢｕｓへのデータ出力のために用いられる。
【０２９６】信号scGbiFifo0ClkあるいはscGbiFifo1Clk
はゲーテッドクロックで、クロックを止めることで省電
力モードを実現する。このクロックは、ＧＢＩ ＦＩＦ
Ｏレジスタをライトすることにより停止し、マスタモー
ドかスレーブモードに入る時に自動的に起動する。
【０２９７】［Ｆｉｆｏユニット０］Ｆｉｆｏユニット
０は、ＩＦＢｕｓ０（ＩＦＢｕｓの仕様については後
述）からのデータをＦｉｆｏに書き込み、ＧＢｕｓ／Ｂ
Ｂｕｓに送り出す。信号ifDataOutB[63:0]、ifWriteB、
ifWriteEnableGは、ＩＦＢｕｓと接続される。
【０２９８】このＦｉｆｏユニット０が有するＦｉｆｏ
０は、ＩＦＢｕｓからの６４ビットデータを入力とし、
ＧＢｕｓ用の６４ビットデータＤａｔａＯｕｔ６４とＢ
Ｂｕｓ用の３２ビットデータＤａｔａＯｕｔ３２を出力
する、６４ビット×１７段のＦｉｆｏである。
【０２９９】Ｆｉｆｏユニット０から出力されるステー
タス信号には次のような信号がある。 ・Ｆｉｆｏ０ＥｎａｂｌｅＢ１Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＢＢｕｓへ１ワード（３２ビット）転送可能である
ことを示す。マスタモードの時はＤＭＡコントローラ
が、スレーブモードの時にはＢＢｕｓコントローラが使
用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＢ４Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＢＢｕｓへ４ワード連続転送可能であることを示
す。マスタモードの時はＤＭＡコントローラが、スレー
ブモードの時にはＢＢｕｓコントローラが使用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＢ８Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＢＢｕｓへ８ワード連続転送可能であることを示
す。マスタモードの時はＤＭＡコントローラが、スレー
ブモードの時にはＢＢｕｓコントローラが使用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＧ４Ｇ：Ｆｉｆｏ０Ｕｎｉｔ
からＧＢｕｓへ４ワード（１ワードは６４ビット）連続
転送可能であることを示す。マスタモードの時はＤＭＡ
コントローラが、スレーブモードの時にはＧＢｕｓコン
トローラが使用する。 ・Ｆｉｆｏ０ＥｎａｂｌｅＧ１６Ｇ：Ｆｉｆｏ０Ｕｎｉ
ｔからＧＢｕｓへ１６ワード連続転送可能であることを
示す。マスタモードの時はＤＭＡコントローラが、スレ
ーブモードの時にはＧＢｕｓコントローラが使用する。 ・ｉｆＷｒｉｔｅＥｎａｂｌｅ：Ｆｉｆｏ０がＦｕｌｌ
状態でないことを示す。ＩＦＢｕｓと接続され、機能ブ
ロックにライト可能であることを伝える。
【０３００】また、Ｆｉｆｏ０からのＧＢｕｓの６４ビ
ットデータのリードは、Ｆｉｆｏ０に入力されている信
号Ｒｄ６４を使い、ＢＢｕｓの３２ビットデータのリー
ドは、信号Ｒｄ３２を使う。どちらのリードによって
も、ステータス信号及び、Ｆｉｆｏ０からの出力データ
であるＤａｔａＯｕｔ６４とＤａｔａＯｕｔ３２は更新
される。
【０３０１】（Ｂ２Ｇブロック）Ｉ／Ｆバス及びＢＢｕ
ｓのクロックは５０ＭＨｚであり、ＧＢｕｓのクロック
は１００ＭＨｚである。このため、Ｆｉｆｏユニット０
に含まれる不図示のＢ２Ｇなるブロックにより、ＩＦＢ
ｕｓクロックに同期した書込み信号ｉｆＷｒｉｔｅＦｉ
ｆｏＢ、あるいはＢＢＵｓクロックに同期した読出し信
号ｂＲｅａｄＦｉｆｏＢの１クロック分を、Ｆｉｆｏユ
ニットのクロック（ＩＦＢｕｓの２倍の周波数）のクロ
ックに変換する。
【０３０２】（ＣｈｋＩｌｌｅｇａｌブロック）Ｆｉｆ
ｏ０は、ＧＢｕｓ／ＢＢｕｓにより共有される。マスタ
ーモードでは、ＤＭＡコントローラがＧＢｕｓ／ＢＢｕ
ｓの排他使用を制御しているが、スレーブモードでは、
ＤＭＡマスターが排他使用を制御しなければならない。
このため、Ｆｉｆｏユニット０に含まれるＣｈｋＩｌｌ
ｅｇａｌブロックでは、ＧＢｕｓとＢＢｕｓから同時に
Ｆｉｆｏ０にアクセスされた場合に、信号ｆｉｆｏＥｒ
ｒｏｒＧをアサートする。すなわち、Ｇｂｕｓからの読
出し信号ｇＲｅａｄＦｉｓｏＧ、あるいはＢＢｕｓから
の読出し信号ｂＲｅａｄＦｉｓｏＢが同時にアサートさ
れると、信号ｆｉｆｏＥｒｒｏｒＧをアサートする。こ
の信号は、レジスタユニットでラッチされ、マスクされ
ていなければ、割り込みを発生する。
【０３０３】［Ｆｉｆｏユニット１］Ｆｉｆｏユニット
１は、ＧＢｕｓ／ＢＢｕｓからのデータを内蔵するＦｉ
ｆｏ１に書き込み、ＩＦＢｕｓ１に送り出す。ｉｆＤａ
ｔａＩｎｇ［６３：０］，ｉｆＢｙｔｅＥｎＧ［７：
０］，ｉｆＲｅａｄＢ，ｉｆＲｅａｄＥｎａｂｌｅＧ
は、ＩＦＢｕｓと接続される。
【０３０４】Ｆｉｆｏユニット１では、マスタモードで
の逆方向ＤＭＡに対応するために、Ｆｉｆｏ１の前段に
フロントバッファを設けてある。逆方向ＤＭＡ（入力信
号ｒｅｖｅｒｓｅＭＯＤＥがイネーブル）の時には、フ
ロントバッファにいったんバッファしてから、逆順でＦ
ＩＦＯにデータを送り出す。それ以外のモード（信号ｒ
ｅｖｅｒｓｅＭＯＤＥがディスエーブル）の時には、通
常のＦＩＦＯとして機能する。
【０３０５】（フロントバッファ）ＧＢｕｓまたは、Ｂ
Ｂｕｓからのデータを入力とし、Ｆｉｆｏ１へ出力す
る、バイトイネーブル付き６４＋４ビット×４段のバッ
ファである。ＢＢｕｓからの書き込みでは、データはバ
イトイネーブル信号とともに書き込まれる。ＧＢｕｓか
らの書き込みでは、バイトイネーブルをすべて有効と
し、データが書き込まれる。ＢＢｕｓからの書き込みで
の６４ビットへのパッキングは行わない。
【０３０６】ステータス信号として、フロントバッファ
が空状態であることを示す信号ＢｕｆＥｍｐｔｙが設け
られている。
【０３０７】逆方向ＤＭＡの時には、信号ｒｅｖｅｒｓ
ｅＭＯＤＥがイネーブルであり、転送モードは、ＤＭＡ
コントローラで、ＧＢｕｓの４ｂｅａｔバースト転送、
あるいはＢＢｕｓのシングル転送のみに制限される。Ｇ
Ｂｕｓの４ｂｅａｔバースト転送のデータは、一度フロ
ントバッファに貯めてから、逆順にして、Ｆｉｆｏ１に
データを送り出す（３２ビット単位で逆順にする）。
【０３０８】それ以外のモードの時には、信号ｒｅｖｅ
ｒｓｅＭＯＤＥがディスエーブルであり、４段のＦＩＦ
Ｏとして機能する。入力信号ｄｕｍｍｙＷｒｉｔｅＦｉ
ｆｏ１Ｂは一度ラッチされ、フロントバッファが空にな
った時点で、Ｆｉｆｏ１に送られる。
【０３０９】（Ｆｉｆｏ１）Ｆｉｆｏ１は、フロントバ
ッファからのデータを入力とし、入力されたデータをＩ
ＦＢｕｓへ出力する、バイトイネーブル付き６４＋８ビ
ット×１６段のＦｉｆｏである。ＢＢｕｓからのデータ
は、バイトイネーブル信号とともに書き込まれる。ＧＢ
ｕｓからのデータは、バイトイネーブルをすべて有効と
し、書き込まれる。ＢＢｕｓからのデータの書き込みで
は、６４ビットへのパッキングを行う。
【０３１０】Ｆｉｆｏ１の内部状態と、フロントバッフ
ァのＢｕｆＥｍｐｒｙ信号を基に、以下のステータス信
号を設けている。 ・Ｆｉｆｏ１ＥｎａｂｌｅＢ１Ｇ：Ｆｉｆｏユニット１
へＢＢｕｓから２ワード（３２ビット）転送可能である
ことを示す。Ｆｉｆｏ１にＢＢｕｓ１ワード以上の空き
があるか、フロントバッファが空の時に、イネーブルと
なる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＢ４Ｇ：Ｆｉｆｏユニット１
へＢＢｕｓから８ワード連続転送可能であることを示
す。Ｆｉｆｏ１にＢＢｕｓ４ワード以上の空きがある
か、フロントバッファが空の時に、イネーブルとなる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＢ８Ｇ：Ｆｉｆｏユニット１
へＢＢｕｓから１２ワード連続転送可能であることを示
す。Ｆｉｆｏ１にＢＢｕｓ８ワード以上の空きがある
か、Ｆｉｆｏ１にＢＢｕｓ４ワード以上の空きがあり、
かつフロントバッファが空の時に、イネーブルとなる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＧ４Ｇ：Ｆｉｆｏユニット１
へＧＢｕｓから４ワード（１ワードは６４ビット）連続
転送可能であることを示す。Ｆｉｆｏ１にＧＢｕｓ４ワ
ード以上の空きがあるか、フロントが空の時に、イネー
ブルとなる。 ・Ｆｉｆｏ１ＥｎａｂｌｅＧ１６Ｇ：Ｆｉｆｏユニット
１へＧＢｕｓから１６ワード連続転送可能であることを
示す。Ｆｉｆｏ１が空であるか、Ｆｉｆｏ１にＧＢｕｓ
１２ワード以上の空きがあり、かつフロントバッファが
空の時に、イネーブルとなる。 ・ｉｆＲｅａｄＥｎａｂｌｅ：Ｆｉｆｏ１が空状態でな
いことを示す。ＩＦＢｕｓと接続され、機能ブロックに
リード可能であることを伝える。
【０３１１】信号Ｆｉｆｏ１ＥｎａｂｌｅＢ１Ｇ、Ｆｉ
ｆｏ１ＥｎａｂｌｅＢ４Ｇ、Ｆｉｆｏ１ＥｎａｂｌｅＢ
８Ｇは、マスタモード時にはＤＭＡコントローラが、ス
レーブモード時にはＢＢｕｓコントローラが使用する。
【０３１２】信号Ｆｉｆｏ１ＥｎａｂｌｅＧ４Ｇ、Ｆｉ
ｆｏ１ＥｎａｂｌｅＧ１６Ｇは、マスタモード時にはＤ
ＭＡコントローラが、スレーブモード時にはＧＢｕｓコ
ントローラが使用する。
【０３１３】また、Ｆｉｆｏユニット１は、Ｆｉｆｏユ
ニット０と同じく、Ｂ２Ｇブロック及びＣｈｋＩｌｌｅ
ｇａｌブロックを備えている。
【０３１４】（ＧＢｕｓコントローラ）図９４は、Ｇｂ
ｕｓコントローラ９２０２のブロック図である。Ｇｂｕ
ｓコントローラ９２０２は、ＧＢＩがバスマスタとなっ
てＧＢｕｓを制御するためのＧＢｕｓマスタコントロー
ラと、スレーブとなった際の制御を行うためのＧＢｕｓ
スレーブコントローラと、データを制御するためのＧＢ
ｕｓデータコントローラと、ＧＢｕｓインターフェース
バッファとを含む。この構成により、ＧＢＩ４３０１
は、ＧＢｕｓのマスタあるいはスレーブとして動作する
ことができる。
【０３１５】［ＧＢｕｓマスタ動作］ＧＢｕｓコントロ
ーラは、ＧＢｕｓマスタコントローラにより、以下のよ
うな手順でＧＢｕｓマスタとしての制御を行う。
【０３１６】１．ＤＭＡコントローラからの要求 ＤＭＡコントローラ９２０５は、チャネルＮの転送が可
能な段階で、ｇＭＲｅｑ（Ｎ）信号を、ｇＭＡｄｄｒ
（Ｎ）［３１：５］信号、ｇＭＢｓｔ４Ｎｏｔ１６＿Ｎ
信号とともに、ｂＣｌｋ（Ｂｂｕｓクロック信号）で１
クロックだけアサートして、ＤＭＡ転送を要求する。
【０３１７】ｇＭＡｄｄｒ（Ｎ）［３１：５］信号、ｇ
ＭＢｓｔ４Ｎｏｔ１６＿Ｎ信号は、ＧＢｕｓマスタコン
トローラによりｇＭＤｏｎｅ（Ｎ）信号、ｇＭＲｔｒｙ
（Ｎ）信号、ｇＭＢＥｒｒ（Ｎ）信号のいずれかがアサ
ートされるまで、変化させてはいけない。
【０３１８】２．ＧＢｕｓアービタへの転送要求 ｇＭＲｅｑ（Ｎ）信号は、ＧＢｕｓマスタリクエストイ
ンターフェースでラッチされる（ｇＬａｔｃｈＲｅｑ
（Ｎ）信号）。
【０３１９】各チャネルのｇＬａｔｃｈＲｅｑ信号は、
不図示のＧＢｕｓマスタリクエストアービタで調停さ
れ、ＧＢｕｓアービタ４０６に対し、ＤＭＡ要求信号ｇ
Ｒｅｑ＿Ｌ信号をアサートすると同時に、ＧＢｕｓマス
タアドレスフェーズに、ｇＩｎｔＲｅｑ（Ｎ）信号を送
る。
【０３２０】３．ＧＢｕｓアービタからの転送許可 ＧＢｕｓアービタ４０６からのＤＭＡ許可信号ｇＧｎｔ
＿Ｌ信号がアサートされると、ＧＢｕｓマスタアドレス
フェーズから、信号ＧＧｎｔＳｅｎｓｅがアサートさ
れ、ＤＭＡ要求信号ｇＲｅｑ＿Ｌはネゲートされる。同
時に、ｇＬａｔｃｈＲｅｑ（Ｎ）信号とｇＩｎｔＲｅｑ
（Ｎ）信号はネゲートされる。ＧＢｕｓマスタリクエス
トインターフェースは、信号ｇＳｌｖＢｓｙを監視し、
データバスが使用可能になると、ＧＭＤａｔａＲｑ
（Ｎ）信号をアサートする。この信号は、ＧＢｕｓマス
タジェネレートエンドデータとＧＢｕｓデータコントロ
ーラに送られる。
【０３２１】４．ＧＢｕｓデータ転送 スレーブのｇＡａｃｋ信号を確認すると、データ転送を
開始する。ＥｎｄＤａｔａ以外のＧＢｕｓの信号は、Ｇ
Ｂｕｓマスタアドレスフェーズで生成される。ＥｎｄＤ
ａｔａは、ＧＢｕｓマスタジェネレートエンドデータで
生成される。ＧＢｕｓからＦｉｆｏあるいは、Ｆｉｆｏ
からＧＢｕｓへのデータの移動は、ＧＭＤａｔａＲｑ
（Ｎ）信号により、ＧＢｕｓデータコントローラが行
う。なお、ｇＡａｃｋ信号の前にｇＲｔｒｙ信号を検出
すると、ＧＢｕｓデータコントローラはデータ転送を行
わない。
【０３２２】５．ＧＢｕｓデータ転送終了（あるいはリ
トライ） ＧＢｕｓマスタジェネレートエンドデータは、ＧＢｕｓ
データ転送の終了を、ｃｈｅｃｋＢＥｒｒ信号によりＧ
Ｂｕｓマスタリクエストインターフェースへ伝える。そ
の信号を受けたＧＢｕｓマスタリクエストインターフェ
ースは、内部で保持している要求をクリアすると同時
に、バスエラーがなければ、ｇＭＤｏｎｅ信号をアサー
トする。バスエラーを検出した場合には、ｇＭＢＥｒｒ
信号をアサートし、ＤＭＡコントローラ９２０５に転送
が完了したことを伝える。
【０３２３】また、ｇＲｔｒｙ信号を検出すると、ＧＢ
ｕｓマスタリクエストインターフェースは、内部で保持
している要求をクリアすると同時に、ｇＭＲｔｒｙ信号
をアサートする。
【０３２４】ＤＭＡコントローラ４９２０５は、ＧＢｕ
ｓコントローラ９２０２から受けた信号がｇＭＤｏｎｅ
信号であれば、転送アドレスや転送長等を更新する。受
けた信号がｇＭＲｔｒｙ信号であれば、それらを更新せ
ずに、次のアクションを起こす。ｇＭＢＥｒｒ信号の時
には、ＤＭＡコントローラ９２０２は転送を中止し、マ
スクされていなければ、割り込みを発生する。
【０３２５】［ＧＢｕｓスレーブ動作］ＧＢｕｓコント
ローラは、ＧＢｕｓスレーブコントローラにより、以下
のような手順でＧＢｕｓスレーブとしての制御を行う。
【０３２６】１．マスタからの転送要求 ＧＢｕｓスレーブリクエストインターフェースでは、ｇ
ＴｓＲｅｇ信号アサートのタイミングで、ｇＡｄｄｒＲ
ｅｇ信号とｇＲｄＮｏｔＷｒＲｅｇ信号（チャネル０か
１）を確認する。ＧＢＩへのアクセスで、ｇＳＥｎａｂ
ｌｅ（Ｎ）信号（スレーブモード：レジスタにより設
定）がアサートされていれば、ｇＢｓｔ４Ｎｏｔ１６信
号とＲｅａｄＦｉｆｏＥｎａｂｌｅ４／１６信号（チャ
ネル０）かＷｒｉｔｅＦｉｆｏＥｎａｂｌｅ４／１６信
号（チャネル１）から、転送可能か判断する。可能であ
れば、ｇＡａｃｋ信号を、そうでなければ、ｇＲｔｒｙ
信号をアサートする。
【０３２７】２．ＧＢｕｓデータ転送 転送可能であれば、ＧＢｕｓスレーブリクエストインタ
ーフェースは、ｇＳｌｖＢｓｙ信号のネゲートを確認
し、ｇＡａｃｋ信号をアサートし、そのタイミングを、
ＧＳｌｖＳｔａｒｔ信号でＧＢｕｓスレーブリクエスト
スレーブビジーに伝える。また、ＧＢｕｓスレーブリク
エストインターフェースは、データの転送開始を、ＧＳ
ＤａｔａＲｑ（Ｎ）信号をアサートすることでＧＢｕｓ
データコントローラに伝える。ＧＢｕｓからＦｉｆｏあ
るいは、ＦｉｆｏからＧＢｕｓへのデータの移動は、Ｇ
Ｂｕｓデータコントローラが行う。ＧＢｕｓスレーブリ
クエストスレーブビジーは、ｇＳｌｖＢｓｙ信号を生成
する。
【０３２８】３．ＧＢｕｓデータ転送終了 転送終了を示す信号は特にない。ｇＢＥｒｒ信号をアサ
ートすることもない。ただし、ｇＳＥｎａｂｌｅ（Ｎ）
信号がネゲートしてあれば、マスタのアクセスに対して
応答しないので、タイムアウトによるバスエラーが発生
する。
【０３２９】（ＢＢｕｓコントローラ）図９５は、ＢＢ
ｕｓコントローラ９２０３のブロック図である。ＢＢｕ
ｓコントローラ９２０３は、ＢＢｕｓマスタコントロー
ラと、ＢＢｕｓデータコントローラ、ＢＢｕｓスレーブ
コントローラ及びＢＢｕｓインターフェースバッファを
含む。この構成により、ＧＢＩ４３０１は、ＢＢｕｓの
マスタあるいはスレーブとして動作することができる。
【０３３０】［ＢＢｕｓマスタ動作］ １．ＤＭＡコントローラからの要求 ＤＭＡコントローラ９２０５は、チャネルＮの転送が可
能な段階で、ｂＭＲｅｑ（Ｎ）信号を、ｂＭＡｄｄｒ
（Ｎ）［３１：２］信号、ｂＭＢｕｒｓｔ８ｎ）信号、
ｂＭＢｓｔ４Ｎｏｔ８＿Ｎ信号とともに、ＢＢｕｓクロ
ック信号ｂＣｌｋで１クロックだけアサートする。ま
た、チェーンＤＭＡモードでチェーンテーブルの読み込
みが必要な段階で、ｃＭＲｅｑ（Ｎ）信号を、ｃＭＡｄ
ｄｒ（Ｎ）［３１：２］信号とともに、ｂＣｌｋで１ク
ロックだけアサートする。チェーンテーブルの読み込み
では、ＢＢｕｓのバースト転送を使用しない。こうし
て、ＤＭＡコントローラからＢＢｕｓのＤＭＡ転送が要
求される。
【０３３１】ｂＭＡｄｄｒ（Ｎ）［３１：２］信号，ｂ
ＭＢｕｒｓｔ（Ｎ）信号，ｂＭＢｓｔ４Ｎｏｔ８＿Ｎ信
号は、Ｆｉｆｏにアクセスを開始する（ｂＲｅａｄＦｉ
ｆｏ、ｂＷｒｉｔｅＦｉｆｏがアサートされる）まで変
化させてはいけない。
【０３３２】また、ｃＭＡｄｄｒ（Ｎ）［３１：２］信
号は、ｃＭＤｏｎｅ（Ｎ）信号，ｃＭｒｔｒｙ（Ｎ）信
号，ｃＭＢＥｒｒ（Ｎ）信号のいずれかがアサートされ
るまで変化させてはいけない。
【０３３３】２．ＢＢｕｓアービタへの転送要求 ＢＢｕｓｂＭＲｅｑ（Ｎ）信号及びｃＭＲｅｑ（Ｎ）信
号は、ＢＢｕｓマスタリクエストインターフェースでラ
ッチされる（ｂＬａｔｃｈＲｅｑ（Ｎ）信号及びｃＬａ
ｔｃｈＲｅｑ（Ｎ）信号）。各要求信号は、ＢＢｕｓマ
スタリクエストアービタで調停され、ＢＢｕｓアービタ
４０７に対してｂＢＲｅｑ＿Ｌ信号がアサートされる。
【０３３４】３．ＢＢｕｓアービタからの転送許可 ＢＢｕｓアービタからの許可信号であるｂＢＧｎｔ＿Ｌ
信号がアサートされると、ＢＢｕｓマスタリクエストア
ービタから、対応する要求元のＢＢｕｓマスタリクエス
トインターフェースに、ＢＧｎｔ（Ｎ）信号あるいはＣ
Ｇｎｔ（Ｎ）信号を送り、ｂＢＧｎｔ＿Ｌ信号はネゲー
トされる。ＢＢｕｓマスタリクエストインターフェース
は、ｂＬａｔｃｈＲｅｑ（Ｎ）信号あるいはｃＬａｔｃ
ｈＲｅｑ（Ｎ）信号をネゲートし、ｂＴｘ信号とｂＳｎ
ｏｏｐＷａｉｔ信号を監視し、転送可能な状態になる
と、ＢＭＤａｔａＲｑ（Ｎ）信号及びＣＭＤａｔａＲｑ
（Ｎ）信号をアサートする。この信号は、ＢＢｕｓマス
タシーケンサとＢＢｕｓデータコントローラに送られ
る。
【０３３５】４．ＢＢｕｓデータ転送 ＢＢｕｓマスタシーケンサは、ＢＢｕｓマスタがドライ
ブすべきデータ以外のＢＢｕｓの信号をすべて生成す
る。ＢＭＤａｔａＲｑ（Ｎ）信号あるいはＣＭＤａｔａ
Ｒｑ（Ｎ）信号をトリガにして、ｂＳｔａｒｔＯｕｔ＿
Ｌ（バーストモードであれば、同時にｂＢｕｒｓｔＯｕ
ｔ＿Ｌ）をアサートし、ｂＲｄｙ（バーストモードであ
れば、ｂＢｕｒｓｔＡｃｋ）をチェックし、転送終了を
検出する。ＢＢｕｓからＦｉｆｏ、あるいはＦｉｆｏか
らＢＢｕｓへのデータの移動は、ＢＭＤａｔａＲｑ
（Ｎ）信号により、ＢＢｕｓデータコントローラが行
う。
【０３３６】なお、ｂＲｄｙ信号の前（あるいは同時
に）にｂＲｅｔｒｙ信号を検出すると、ＢＢｕｓデータ
コントローラはデータ転送を行わない。
【０３３７】５．ＢＢｕｓデータ転送終了（あるいは、
リトライ、バスエラー） ＢＢｕｓデータコントローラは、ＢＢｕｓマスタシーケ
ンサのＢＭＬａｓｔＤａｔａ信号でデータの移動を終了
する。また、ＢＢｕｓマスタシーケンサは、ＢＢｕｓデ
ータ転送の終了をＤｏｎｅ信号により、ＢＢｕｓリクエ
ストインターフェースへ伝える。リトライあるいはバス
エラーであった場合には、それぞれ、Ｒｅｔｒｙ信号、
Ｅｒｒｏｒ信号で伝える。ＢＢｕｓマスタリクエストイ
ンターフェースは、ＤＭＡコントローラに転送が完了し
たことを、［ｂｃ］ＭＤｏｎｅ（Ｎ）（以下、ｂまたは
ｃのいずれかであることを［ｂｃ］と表す）で、リトラ
イ、バスエラー場合には、［ｂｃ］ＭＲｔｒｙ（Ｎ）信
号、［ｂｃ］ＭＢＥｒｒ信号でそれぞれ伝える。
【０３３８】ＤＭＡコントローラは、信号ｂＲｅａｄＦ
ｉｆｏ、ｂＷｒｉｔｅＦｉｆｏにより、転送アドレスや
転送長等を更新し、ＤＭＡのＢＢｕｓ転送の終了を示す
ｂＭＤｏｎｅ（Ｎ）信号か、ｂＭＲｔｒｙ（Ｎ）信号
で、次のアクションを起こす。チェーンテーブルの読み
込みの終了を示すｃＭＤｏｎｅ（Ｎ）信号は、内部のチ
ェーンテーブルを更新し、ｃＭＲｔｒｙ（Ｎ）信号であ
れば、再び転送要求を発行する。
【０３３９】［ｂｃ］ＭＢＥｒｒ（Ｎ）信号の時には、
ＤＭＡコントローラは転送を中止し、マスクされていな
ければ割り込みを発生する。
【０３４０】（バーストモードでのリトライ）信号ｂＳ
ｔａｒｔ＿Ｌと信号ｂＢｕｒｓｔ＿Ｌの同時アサート
で、スレーブが、信号ｂＲｅｔｒｙ＿Ｌのアサートなし
に、信号ｂＲｄｙ＿Ｌと信号ｂＢｕｒｓｔＡｃｋ＿Ｌの
同時アサートで応答した場合、スレーブはバースト転送
可能と判断される。そのバースト転送中は信号ｂＲｅｔ
ｒｙ＿Ｌはチェックされない。つまり、最初のｂＲｄｙ
＿Ｌのタイミングの時のみ、信号ｂＲｅｔｒｙ＿Ｌはチ
ェックされる。なお、バースト転送中でも、信号ｂＥｒ
ｒｏｒ＿Ｌは、各クロックでチェックされる。
【０３４１】（信号ｂＥｒｒｏｒ＿Ｌ、ｂＲｅｔｒｙ＿
Ｌ、ｂＲｄｙ＿Ｌの同時アサートについて）信号ｂＥｒ
ｒｏｒ＿Ｌがアサートされた場合、信号ｂＲｅｔｒｙ＿
Ｌがアサートされていても、バスエラーとみなされる。
信号ｂＥｒｒｏｒ＿Ｌがネゲートされ、信号ｂＲｅｔｒ
ｙ＿Ｌがアサートされた場合、信号ｂＲｄｙ＿Ｌがアサ
ートされていてもリトライと見なされる。
【０３４２】（マスタモード時の信号ｂｙｔｅＥｎ＿Ｌ
［３：０］について）マスタモード時の信号ｂｙｔｅＥ
ｎ＿Ｌ［３：０］は、シングルアクセス、バーストアク
セスの最後の転送以外は、常に、“００００”である。
【０３４３】［ＢＢｕｓスレーブ動作（レジスタアクセ
ス以外）］ １．マスタからの転送要求 ＢＢｕｓマスタシーケンサは、ｂＳｔａｒｔ＿Ｌ信号ア
サートのタイミングで、ｂＡｄｄｒ信号とｂＷｒ＿Ｌ信
号（チャネル０か１）を確認する。ＧＢＩへのアクセス
で、ｂＳＥｎａｂｌｅ（Ｎ）信号（スレーブモード：レ
ジスタにより設定）がアサートされていれば、ｂＢｕｒ
ｓｔＳｈｏｒｔＮｏｔＬｏｎｇ信号（ｂＢｕｒｓｔ＿Ｌ
信号がアサートされた時のみ）とＲｅａｄＦｉｆｏＥｎ
ａｂｌｅ１／４／８信号（チャネル０）かＷｒｉｔｅＦ
ｉｆｏＥｎａｂｌｅ１／４／８信号（チャネル１）から
転送可能かを判断する。転送可能であれば、ｂＲｄｙＯ
ｕｔ＿Ｌ信号（バーストモードであれば、ｂＢｕｒｓｔ
ＡｃｋＯｕｔ＿Ｌ信号も）をアサートし、そうでなけれ
ば、ｂＲｅｔｒｙＯｕｔ＿Ｌ信号をアサートする。
【０３４４】マスタのバーストモード（ｂＢｕｒｓｔ＿
Ｌ信号がアサート）の要求に対して、Ｆｉｆｏの状態か
ら、バースト転送はできないがシングル転送は可能な場
合は、ｂＲｄｙＯｕｔ＿Ｌ信号のみアサートし、シング
ル転送を行う。また、マスタのバーストモード要求がラ
ップアラウンドを発生する場合、ＧＢＩがラップアラウ
ンドに対応していないため、可能であればシングル転送
を行う（ｂＢｕｒｓｔＡｃｋＯｕｔ＿Ｌ信号をアサート
しない）。
【０３４５】２．ＢＢｕｓデータ転送 転送可能であれば、ＢＢｕｓマスタシーケンサは、必要
なクロック分だけ、ｂＲｄｙＯｕｔ＿Ｌ信号をアサート
し続ける。バースト転送の場合には、最初のｂＲｄｙＯ
ｕｔ＿Ｌ信号のアサートのタイミングで、ｂＢｕｒｓｔ
ＡｃｋＯｕｔ＿Ｌ信号を１ＢＢｕｓクロックだけアサー
トする。また、データの転送開始をＢＳＤａｔａＲｑ
（Ｎ）信号で、データの転送終了をｂＭＬａｓｔＤａｔ
ａ信号で、ＢＢｕｓデータコントローラに伝える。ＢＢ
ｕｓからＦｉｆｏあるいは、ＦｉｆｏからＢＢｕｓへの
データの移動は、ＢＢｕｓデータコントローラが行う。
【０３４６】３．ＢＢｕｓデータ転送終了 転送終了を示す信号は特にない。ｂＥｒｒｏｒＯｕｔ＿
Ｌ信号をアサートすることもない。ただし、ｂＳＥｎａ
ｂｌｅ（Ｎ）信号がネゲートしていれば、マスタのアク
セスに対して、応答しないので、タイムアウトによるバ
スエラーが発生する。
【０３４７】［ＢＢｕｓスレーブ動作（レジスタアクセ
ス）］ＧＢＩ及び機能ブロック内のレジスタのアクセス
はＢＢｕｓから行う。レジスタのアクセスについては、
ＧＢＩのモードや状態によらず、いつでもアクセス可能
である。ｂＲｅｔｒｙＯｕｔ＿Ｌ、ｂＥｒｒｏｒＯｕｔ
＿Ｌ信号をアサートすることはない。マスタのバースト
モードの要求に対して、いつでもシングル転送で応答す
る（ｂＢｕｒｓｔＡｃｋＯｕｔ＿Ｌ信号をアサートしな
い）。
【０３４８】レジスタコントローラ９２０６は、ｒｅｇ
Ｓｔａｒｔ＿Ｌ、ｒｅｇＡｄｄｒ［３１：２］、ｂｙｔ
ｅＥｎＩｎ［３：０］、ｒｅｇＷｒ＿Ｌ信号（ＢＢｕｓ
の信号をＢＢｕｓクロックで叩いた信号）をセンスし、
レジスタへの書き込みであれば、ｂＤａｔａＩｎ［３
１：０］信号のデータを書き込み、Ａｃｋ信号（ＧＢＩ
では、ｒｅｇＧｂｉＡｃｋ＿Ｌ、ＩＦＢｕｓでは、ｒｅ
ｇＩｆＡｃｋ＿Ｌ）をアサートする。レジスタからの読
み出しであれば、データを内部バス（ＧＢＩでは、ｒｅ
ｇＧｂｉＤａｔａＯｕｔ［３１：０］、ＩＦＢｕｓで
は、ｒｅｇＩｆＤａｔａＯｕｔ［３１：０］）に乗せ
て、Ａｃｋ信号（ＧＢＩでは、ｒｅｇＧｂｉＡｃｋ＿
Ｌ、ＩＦＢｕｓでは、ｒｅｇＩｆＡｃｋ＿Ｌ）をアサー
トする。
【０３４９】ＢＢｕｓスレーブジェネレートレディで、
Ａｃｋ信号からｂＲｄｙＯｕｔ＿Ｌを作る。
【０３５０】（ＧＢＩのレジスタアクセス以外のＢＢｕ
ｓのサイクル）ＧＢＩのスレーブモードでは、シングル
転送のサイクルはいつも３ＢＢｕｓクロックである。バ
ースト転送は、シングル転送と同じタイミングで、最初
のｂＲｄｙＯｕｔ＿Ｌ信号をアサートし、その後ネゲー
トすることなしに必要なクロック分アサートを続ける。
転送（シングルとバースト）ができない場合は、最初の
ｂＲｄｙＯｕｔ＿Ｌをアサートするタイミングで、ｂＲ
ｅｔｒｙＯｕｔ＿Ｌだけアサートする。
【０３５１】（ＢＢｕｓスレーブジェネレートレディブ
ロック）ＢＢｕｓスレーブジェネレートレディブロック
は、ＢＢｕｓスレーブシーケンサからのＣｈａｎｎｅｌ
Ｒｄｙ＿Ｌ信号と、ＧＢＩレジスタユニットからのｒｅ
ｇＧｂｉＡｃｋ＿Ｌ信号と機能ブロック（ＩＦＢｕｓ）
からのｒｅｇＩｆＡｃｋ＿Ｌ信号をＯＲして、クロック
で叩く。
【０３５２】（ＩＦＢｕｓインターフェース）ＩＦＢｕ
ｓは、ＧＢＩと機能ブロックを接続する簡単なバスであ
る。クロックは、ｂＣｌｋ（５０ＭＨｚ）を使用する。
ここでいう入力信号とは、機能ブロックからＧＢＩへの
方向の信号である。双方向信号はない。以下にＩＦＢｕ
ｓの信号について説明する。“＿Ｌ”で終わる信号名
は、ローアクティブであることを示す。これは、すでに
説明した部分においても同様である。なお、実際のイン
プリメンテーションでは、信号名の“ｉｆ”は機能ブロ
ックの名前に置き換える。
【０３５３】・ｉｆＲｓｔ０＿Ｌ（チャネル０），ｉｆ
Ｒｓｔ１＿Ｌ（チャネル１）（出力） ＩＦＢｕｓのリセット信号である。この信号により、Ｉ
ＦＢｕｓの状態を初期状態に戻す。ＧＢＩの内部レジス
タにより、アサートされる。ＧＢＩと機能ブロックとの
転送に先立って、必ずアサートする。
【０３５４】・ｉｆＤａｔａＯｕｔＢ［６３：０］（入
力：チャネル０のみ） 機能ブロックからＧＢＩへのデータ信号である。この信
号は、Ｆｉｆｏユニット０に接続されている（図９３参
照）。
【０３５５】・ｉｆＷｒｉｔｅＢ（入力：チャネル０の
み） 機能ブロックからＧＢＩへのライト信号である。ＧＢＩ
は、ｉｆＷｒｉｔｅ信号がアサートされているｉｆＣｌ
ｋの立ち上がりで、ｉｆＤａｔａＯｕｔ［６３：０］を
書き込む。ｉｆＷｒｉｔｅＢ信号をアサートし続けるこ
とで、１クロック単位でデータがライトできる。この信
号は、Ｆｉｆｏユニット０に接続されている（図９３参
照）。
【０３５６】・ｉｆＷｒｉｔｅＥｎａｂｌｅＧ（出力：
チャネル０のみ） 機能ブロックからＧＢＩへのライト許可信号である。ｉ
ｆＣｌｋの立ち上がりで、ｉｆＷｒｉｔｅＥｎａｂｌｅ
Ｇ信号がアサートされていれば、次のクロックの立ち上
がりで、ライト可能であることを示す。ｉｆＷｒｉｔｅ
Ｂ信号のアサートは、ｉｆＷｒｉｔｅＥｎａｂｌｅＧ信
号を確認して行う。この信号は、Ｆｉｆｏユニット０か
ら出力される。
【０３５７】・ｉｆＤａｔａＩｎＧ［６３：０］，ｉｆ
ＢｙｔｅＥｎＧ［７：０］（出力：チャネル１のみ） ＧＢＩから機能ブロックへのデータとバイトイネーブル
信号である。この信号は、Ｆｉｆｏユニット１に接続さ
れている。表８に信号ｉｆＢｙｔｅＥｎＧ［７：０］の
各桁とｉｆＤａｔａＩｎＧ［６３：０］の各バイトユニ
ットとの対応を示す。
【０３５８】
【表８】
【０３５９】・ｉｆＲｅａｄ（入力：チャネル１のみ） ＧＢＩから機能ブロックへのリード信号である。ＧＢＩ
は、ｉｆＲｅａｄ信号がアサートされているｉｆＣｌｋ
の立ち上がりで、ｉｆＤａｔａＩｎＧ［６３：０］とｉ
ｆＢｙｔｅＥｎＧ［７：０］を出力する。ｉｆＲｅａｄ
信号をアサートし続けることで、１クロック単位でデー
タがリードできる。この信号は、Ｆｉｆｏユニット１に
接続されている。
【０３６０】・ｉｆＲｅａｄＥｎａｂｌｅＧ（出力：チ
ャネル１のみ） ＧＢＩから機能ブロックへのリード許可信号である。ｉ
ｆＣｌｋの立ち上がりで、ｉｆＲｅａｄＥｎａｂｌｅＧ
信号がアサートされていれば、次のクロックの立ち上が
りで、リード可能であることを示す。ｉｆＲｅａｄ信号
のアサートは、ｉｆＲｅａｄＥｎａｂｌｅＧ信号を確認
して行う。この信号は、Ｆｉｆｏユニット１から出力さ
れる。
【０３６１】・ｉｆＲｅｇＳｔａｒｔ＿Ｌ（チャネル共
通）（出力） ＢＢｕｓのｂＳｔａｒｔ＿Ｌをクロックで叩いた信号で
ある。ｉｆＲｅｇＡｄｄｒ［３１：２］信号、ｉｆＲｅ
ｇＲｄＮｏｔＷｒ信号ｉｆＢｙｔｅＥｎ＿Ｌ［３：０］
信号とともに１クロックだけアサートされる。機能ブロ
ックの内部レジスタへの書き込みの場合には、信号ｉｆ
ＲｅｇＤａｔａＩｎ［３１：０］も有効となっている。
機能ブロックでは、ｉｆＲｅｇＳｔａｒｔ＿Ｌがアサー
トされた時点で、アドレスをチェックし、機能ブロック
の内部レジスタへのアクセスであれば、ｉｆＲｅｇＡｃ
ｋ＿Ｌ信号で応答する。そうでなければ、次のｉｆＲｅ
ｇＳｔａｒｔ＿Ｌのアサートを待つ。この信号は、ＢＢ
ｕｓコントローラから出力される。
【０３６２】・ｉｆＲｅｇＡｄｄｒ［３１：２］（チャ
ネル共通）（出力） ＢＢｕｓのｂＡｄｄｒ［３１：２］をクロックで叩いた
アドレス信号である。信号ｉｆＲｅｇＳｔａｒｔ＿Ｌア
サートと同時に有効となり、機能ブロックの内部レジス
タへのアクセスであれば、ｉｆＲｅｇＡｃｋ＿Ｌ信号で
応答する間で有効である。この信号は、ＢＢｕｓコント
ローラから出力される。
【０３６３】・ｉｆＲｅｇＢｙｔｅＥｎ［３：０］（チ
ャネル共通）（出力） ＢＢｕｓのｂｙｔｅＥｎ＿Ｌ［３：０］をクロックで叩
いたバイトイネーブル信号である。信号ｉｆＲｅｇＳｔ
ａｒｔ＿Ｌアサートと同時に有効となり、機能ブロック
の内部レジスタへのアクセスであれば、ｉｆＲｅｇＡｃ
ｋ＿Ｌ信号で応答する間で有効である。機能ブロックの
内部レジスタへの書き込みの場合には、この信号で示さ
れた有効なバイトのみ書き込みを行う。機能ブロックの
内部レジスタからの読み出しの場合には、この信号は無
視され、全バイト出力される。この信号は、ＢＢｕｓコ
ントローラから出力される。表９に、信号ｉｆＲｅｇＢ
ｙｔｅＥｎ［３：０］の各桁と信号ｉｆＲｅｇＤａｔａ
ＩｎＧ［３１：０］の各バイトユニットとの対応を示
す。
【０３６４】
【表９】
【０３６５】・ｉｆＲｅｇＲｄＮｏｔＷｒ（チャネル共
通）（出力） ＢＢｕｓのｂＷｒ＿Ｌをクロックで叩いた信号で、機能
ブロックの内部レジスタへのアクセスの方向を示す。ハ
イで、機能ブロックの内部レジスタの内容が信号ｉｆＲ
ｅｑＤａｔａＯｕｔ［３１：０］に出力され、ローで、
ｉｆＲｅｑＤａｔａＩｎ［３１：０］のデータが、機能
ブロックの内部レジスタに書き込まれる。信号ｉｆＲｅ
ｇＳｔａｒｔ＿Ｌアサートと同時に有効となり、機能ブ
ロックの内部レジスタへのアクセスであれば、ｉｆＲｅ
ｇＡｃｋ＿Ｌ信号で応答する間で有効である。この信号
は、ＢＢｕｓコントローラから出力される。
【０３６６】・ｉｆＲｅｇＡｃｋ＿Ｌ（チャネル共通）
（入力） 機能ブロックが内部レジスタへのアクセスを完了したこ
とを示す信号である。信号ｉｆＲｅｇＳｔａｒｔ＿Ｌが
アサートされた時点で、アドレスをチェックし、機能ブ
ロックの内部レジスタへのアクセスであれば、レジスタ
のリードあるいはライトを行い、必ず、１クロックだけ
アサートする。機能ブロックの内部レジスタへのアクセ
スでない場合には、決してアサートしてはいけない。こ
の信号は、ＢＢｕｓコントローラに接続される。
【０３６７】・ｉｆＲｅｇＤａｔａＯｕｔ［３１：０］
（チャネル共通）（入力） 機能ブロックの内部レジスタの内容が読み出されるデー
タバス信号である。信号ｉｆＲｅｇＡｃｋ＿Ｌ信号がア
サートされているときに有効でなければいけない。この
信号は、ＢＢｕｓコントローラに接続される。
【０３６８】・ｉｆＲｅｇＤａｔａＩｎ［３１：０］
（チャネル共通）（出力） 機能ブロックの内部レジスタに書き込まれるデータを示
すバス信号である。信号ｉｆＲｅｇＳｔａｒｔ＿Ｌアサ
ートと同時に有効となり、機能ブロックの内部レジスタ
へのアクセスであれば、ｉｆＲｅｇＡｃｋ＿Ｌ信号で応
答する間で有効である。この信号は、ＢＢｕｓコントロ
ーラから出力される。
【０３６９】・ＩｆＤｍａＰｍＳｔａｔｅ［１：０］
（チャネル共通）（出力） ＧＢＩの動作状態を示す信号。この出力は常に有効であ
る。機能ブロックは、この信号と機能ブロック自身の動
作状態を基に、パワーマネージメントユニットへのパワ
ーマネージメントステータス信号を生成する。この信号
は、レジスタユニットから出力される。どのような値が
出力されるかは、後述のパワーマネジメントの項で説明
する。
【０３７０】（ＤＭＡコントローラ）ＧＢＩには、チャ
ネル０と１に、それぞれ図９６のようなＤＭＡコントロ
ーラ９２０５が存在する。
【０３７１】ＤＭＡコントローラは、ＤＭＡメインコン
トローラ、フェッチチェインテーブル、カルキュレート
ピッチアドレス、ジェネレートアドレス、ＤＭＡリクエ
ストの各部ロックから成る。
【０３７２】レジスタユニット９２０６からは、表１０
の信号によりＤＭＡのモードが伝えられる。
【０３７３】
【表１０】
【０３７４】次に、ＤＭＡコントローラの各部ロックに
ついて説明する。
【０３７５】［ＤＭＡメインコントローラ］ＤＭＡメイ
ンコントローラは、他の４つのブロックの起動と停止の
制御をする。チェーンテーブル方式のＤＭＡでは、フェ
ッチチェインテーブル、ジェネレートアドレス、ＤＭＡ
リクエストの順に、ブロックを１クロックずつずらして
起動する。ピッチ付きのＤＭＡでは、カルキュレートピ
ッチアドレス、ジェネレートアドレス、ＤＭＡリクエス
トの順に、ブロックを１クロックずつずらして起動す
る。その他の場合には、ジェネレートアドレスとＤＭＡ
リクエストを１クロックずらして起動する。
【０３７６】また、ＤＭＡメインコントローラはＤＭＡ
の終了を判定する。フェッチチェインテーブルがアイド
ル状態（チェーンテーブルをすべて読み終わったか、あ
るいは起動されていない）かつ、カルキュレートピッチ
アドレスがアイドル状態（全ライン終わったか、あるい
は起動されていない）でのジェネレートアドレスのＮｅ
ｘｔＡｄｄｒｅＲｅｑ信号のアサート（レングスカウン
タがゼロになる）、あるいはバスエラー、ｓｔｏｐＤＭ
Ａ信号のアサート（レジスタによるＤＭＡ強制終了）を
検出すると、ＤＭＡメインコントローラが各ブロック
に、ｓｔｏｐＤＭＡＲｅｑ信号をアサートする。すべて
のブロックがアイドル状態になった時点で、ＤＭＡの終
了と判定する（ｅｎｄＤＭＡをアサートする）。
【０３７７】［フェッチチェインテーブル］フェッチチ
ェインテーブルは、メモリ上のテーブルをフェッチする
ブロックで、チェーンテーブルを使わない場合は起動さ
れない。チェーンテーブルを指すメモリアドレスのため
のチェインテーブルポインタアドレスカウンタ、チェー
ンテーブルの残りのエントリ数を示すチェインテーブル
エントリカウンタ、チェーンテーブルからフェッチした
アドレスとレングスを記憶するネクストアドレスレジス
タ、ネクストレンクスレジスタ、およびこれらを制御す
るフェッチチェインテーブルコントローラから成る。
【０３７８】ＤＭＡメインコントローラから起動される
と、レジスタの内容がチェインテーブルポインタアドレ
スとチェインテーブルエントリカウンタにロードされ
る。ｃｈａｉｎＲｅｑ信号により、ＢＢｕｓコントロー
ラにアドレスｃｈａｉｎＡｄｄｒｅｓｓ［３１：２］の
フェッチを要求する。ＢＢｕｓコントローラからのｃｈ
ａｉｎＤｏｎｅ信号（正常終了）で、読み出した内容を
ネクストアドレスレジスタにラッチし、チェインテーブ
ルポインタアドレスカウンタをインクリメントする。Ｂ
Ｂｕｓコントローラから、ＣｈａｉｎＲｔｒｙ信号（リ
トライ）が返ってくれば、再び、同じ要求をＢＢｕｓコ
ントローラに対して発行する。
【０３７９】ネクストアドレスレジスタのラッチ後に、
ＢＢｕｓコントローラにアドレスｃｈａｉｎ Ａｄｄｒ
ｅｓｓ［３１：２］のフェッチを要求する。Ｃｈａｉｎ
Ｄｏｎｅ信号で、読み出した内容をネクストレンクスレ
ジスタにラッチし、チェインテーブルポインタアドレス
カウンタをインクリメントし、チェインテーブルエント
リカウンタをデクリメントする。同時に、ｎｅｘｔＡｄ
ｄｒＶａｌｉｄ信号をアサートし、チェーンテーブルか
らアドレスとレングスを読み出したことを、ジェネレー
トアドレスブロックに伝える。
【０３８０】もし、ネクストレンクスレジスタのラッチ
時のデータがゼロである場合には、ネクストアドレスレ
ジスタの内容がチェインテーブルポインタアドレスカウ
ンタにロードされる。
【０３８１】ｎｅｘｔＡｄｄｒＶａｌｉｄ信号のアサー
ト中に、ジェネレートアドレスブロックからＮｅｘｔＡ
ｄｄｒＲｅｑ信号がアサートされるとジェネレートアド
レスブロックが、チェーンテーブルからのアドレス、レ
ングスを受け取ったと判断し、ｎｅｘｔＡｄｄｒＶａｌ
ｉｄ信号をネゲートする。
【０３８２】次に、チェインテーブルエントリカウンタ
をチェックし、ゼロでなければ、再度チェーンテーブル
のフェッチを続け、ゼロであればアイドル状態へ戻る。
【０３８３】ｃｈａｉｎＢＥｒｒ信号（バスエラー）を
受け取ると、直ちにアイドル状態へ戻る。 ＤＭＡメイ
ンコントローラからｓｔｏｐＤＭＡＲｅｑを受け取った
場合、ＢＢｕｓコントローラに要求を出していれば、そ
の終了を待って、そうでなければ直ちにアイドル状態へ
戻る。
【０３８４】チェーンテーブルを使わないモードの時に
は、起動されないので、アイドル状態を保ち、ｎｅｘｔ
ＡｄｄｒＶａｌｉｄ信号はネゲートされたままである。
【０３８５】［ジェネレートアドレス］ジェネレートア
ドレスブロックは、メモリに対する転送アドレスを格納
するトランスファメモリアドレスカウンタと、転送すべ
き転送長を格納するトランスファレンクスカウンタと、
転送したバイト数を記憶するトランスファカウンタと、
これら３つのカウンタを制御するジェネレートアドレス
コントローラと、転送アドレスと転送長からＧＢｕｓ／
ＢＢｕｓに対して要求するモードを判定するＣｈｅｃｋ
ＧＢｕｓＲｅｑ及びＣｈｅｃｋＢＢｕｓＲｅｑブロック
（ＣｈｅｃｋＧ／ＢＢｕｓＲｅｑと総称する）を有す
る。
【０３８６】（チェーンテーブルを使う場合）ＤＭＡメ
インコントローラから起動されると、トランスファカウ
ンタをクリアし、フェッチチェインテーブルからのｎｅ
ｘｔＶａｌｉｄＡｄｄｒＣＴ信号待ちに入る。ｎｅｘｔ
ＶａｌｉｄＡｄｄｒＣＴ信号がアサートされると、チェ
ーンテーブルのアドレスとレングスが、それぞれトラン
スファメモリアドレスカウンタとトランスファレンクス
カウンタにロードされる。
【０３８７】両カウンタの内容で、ＣｈｅｃｋＧ／ＢＢ
ｕｓＲｅｑは転送できるモードを判定する。
【０３８８】ＣｈｅｃｋＧ／ＢＢｕｓＲｅｑからＤＭＡ
リクエストブロックにＧ／ＢＢｕｓの転送モードを伝え
（転送不可の時にはｇ／ｂ Ｖａｌｉｄ信号がネゲート
されている）、ＤＭＡリクエストブロックは、ＧＢｕｓ
優先で各バスコントローラに転送要求を発行する。
【０３８９】ＧＢｕｓでの転送では、ｇＭＤｏｎｅ信号
（ＧＢｕｓ転送終了信号）とその時の転送モードによ
り、一度にトランスファメモリアドレスカウンタ、トラ
ンスファカウンタのインクリメントとトランスファレン
クスカウンタのデクリメントを行う。ＢＢｕｓでの転送
では、ＦＩＦＯのアクセス信号により、トランスファメ
モリアドレスカウンタのインクリメントとトランスファ
レンクスカウンタのデクリメントを行う。
【０３９０】トランスファレンクスカウンタがゼロにな
った時、フェッチチェインテーブルからのｎｅｘｔＶａ
ｌｉｄＡｄｄｒＣＴ信号がネゲートされていれば、アサ
ートを待って、次のチェーンテーブルの内容をトランス
ファメモリアドレスカウンタとトランスファレンクスカ
ウンタにロードし、そうでなければ、直ちにロードす
る。そして、次の転送に入る。
【０３９１】チェーンテーブルの最後の部分の転送が終
わってトランスファレンクスカウンタがゼロになった時
には、フェッチチェインテーブルはアイドル状態で、ｎ
ｅｘｔＶａｌｉｄＡｄｄｒＣＴ信号はネゲートされてい
る。ＤＭＡメインコントローラはＤＭＡの終了を検出す
るので、ジェネレートアドレスに対してｓｔｏｐＤＭＡ
Ｒｅｑ信号をアサートする。これによりジェネレートア
ドレスはアイドル状態となる。
【０３９２】（ピッチ付きのＤＭＡを使う場合）ＤＭＡ
メインコントローラから起動されると、トランスファカ
ウンタをクリアし、カルキュレートピッチアドレスから
のｎｅｘｔＶａｌｉｄＡｄｄｒＰＡ信号待ちに入る。ｎ
ｅｘｔＶａｌｉｄＡｄｄｒＰＡ信号がアサートされる
と、スタートアドレスとピッチから計算されたアドレス
とレングスが、それぞれトランスファメモリアドレスカ
ウンタとトランスファレンクスカウンタにロードされ
る。
【０３９３】チェーンテーブルを使う時と同様に、トラ
ンスファメモリアドレスカウンタ、トランスファカウン
タのインクリメントとトランスファレンクスカウンタの
デクリメントが行われる。
【０３９４】トランスファレンクスカウンタがゼロにな
った時、カルキュレートピッチアドレスからのｎｅｘｔ
ＶａｌｉｄＡｄｄｒＰＡ信号がネゲートされていれば、
アサートを待って、次のチェーンテーブルの内容をトラ
ンスファメモリアドレスカウンタとトランスファレンク
スカウンタにロードし、そうでなければ直ちにロードす
る。そして次の転送に入る。
【０３９５】最後のラインの転送が終わってトランスフ
ァレンクスカウンタがゼロになった時には、カルキュレ
ートピッチアドレスはアイドル状態で、ｎｅｘｔＶａｌ
ｉｄＡｄｄｒＰＡ信号はネゲートされている。ＤＭＡメ
インコントローラはＤＭＡの終了を検出するので、ジェ
ネレートアドレスに対してｓｔｏｐＤＭＡＲｅｑ信号を
アサートする。これによりジェネレートアドレスはアイ
ドル状態となる。
【０３９６】（対Ｉ／ＯＤＭＡの場合）ＤＭＡメインコ
ントローラから起動されると、トランスファカウンタが
クリアされ、データ長を格納したＧＢＩＤＭＡ転送長レ
ジスタの内容がトランスファレンクスカウンタにロード
される。ＣｈｅｃｋＧＢｕｓＲｅｑ／ＣｈｅｃｋＢＢｕ
ｓＲｅｑ各ブロックは、対Ｉ／ＯのＤＭＡアドレスを格
納したＧＢＩＤＭＡＧＢｕｓＩ／Ｏアドレスレジスタ／
ＧＢＩＤＭＡＢＢｕｓＩ／Ｏアドレスレジスタの内容を
それぞれ用いる。
【０３９７】上と同様に、トランスファカウンタのイン
クリメントとトランスファレンクスカウンタのデクリメ
ントが行われる。
【０３９８】トランスファレンクスカウンタがゼロにな
った時、フェッチチェインテーブルとカルキュレートピ
ッチアドレスは起動されていないので、アイドル状態
で、ｎｅｘｔＶａｌｉｄＡｄｄｒ信号はネゲートされて
いる。ＤＭＡメインコントローラはＤＭＡの終了を検出
するので、ジェネレートアドレスに対してｓｔｏｐＤＭ
ＡＲｅｑ信号をアサートする。これによりジェネレート
アドレスはアイドル状態となる。
【０３９９】（リバースモード）対Ｉ／ＯＤＭＡ以外は
リバースモードをサポートする。チェーンテーブルＤＭ
Ａの１ブロック、ピッチ付きのＤＭＡの１ラインを、ア
ドレスの大きい方から小さい方へアクセスする。ブロッ
クあるいはライン単位の逆方向の指示は、チェーンテー
ブルＤＭＡではチェーンテーブルを逆になるように作
る。ピッチ付きのＤＭＡの場合は、ピッチの値を負の値
（２の補数）を設定する。
【０４００】リバースモードでは、トランスファメモリ
アドレスカウンタに値をロードする際に、転送レングス
を用いて、最後尾のアドレスを計算してロードする。ト
ランスファメモリアドレスカウンタのインクリメントの
代わりにデクリメントする。
【０４０１】ＣｈｅｃｋＢＢｕｓＲｅｑブロックではシ
ングル転送のみを要求する。ＣｈｅｃｋＧＢｕｓＲｅｑ
ブロックでは４ビートバースト転送のみを要求する。Ｆ
ｉｆｏユニットで、３２ビット単位で逆順にして、機能
ブロックに送られる（現状では、チャネル１のみ対応す
る）。
【０４０２】（ＧＢｕｓ要求のチェック）ＣｈｅｃｋＧ
ＢｕｓＲｅｑブロックではＧＢｕｓ要求のチェックが行
われる。信号ｕｓｅＧＢｕｓがアクティブでなければ常
に信号ｇＶａｌｉｄはネゲートされている。
【０４０３】トランスファメモリアドレスのビット６以
下がすべてゼロで、かつトランスファレンクスが１２８
以上の時、信号ｇＶａｌｉｄがアサート、ｇ４Ｎｏｔ１
６Ｒｅｑ＝’０’となり、トランスファメモリアドレス
のビット４以下がすべてゼロで、かつトランスファレン
クスが３２以上の時、信号ｇＶａｌｉｄがアサート、ｇ
４Ｎｏｔ１６Ｒｅｑ＝’１’となる。それ以外では、信
号ｇＶａｌｉｄはネゲートされる。
【０４０４】（ＢＢｕｓ要求のチェック）ＣｈｅｃｋＢ
ＢｕｓＲｅｑブロックではＢＢｕｓ要求のチェックが行
われる。信号ｕｓｅＢＢｕｓがアクティブでなければ常
に信号ｂＶａｌｉｄはネゲートされている。
【０４０５】トランスファメモリアドレスのビット４以
下がすべてゼロで、かつトランスファレンクスが２９以
上の時、信号ｂＶａｌｉｄがアサート、ｂＢｕｒｓｔＲ
ｅｑ＝’１’、ｂ４Ｎｏｔ８Ｒｅｑ＝’０’となり、ト
ランスファメモリアドレスのビット３以下がすべてゼロ
で、かつトランスファレンクスが１３以上の時、ｂＶａ
ｌｉｄがアサート、信号ｂＢｕｒｓｔＲｅｑ＝’１’、
ｂ４Ｎｏｔ８Ｒｅｑ＝’１’となる。それ以外では、ｂ
Ｖａｌｉｄがアサート、ｂＢｕｒｓｔＲｅｑ＝’０’と
なる。
【０４０６】（ＤＭＡリクエスト）ＤＭＡメインコント
ローラから起動されると、ジェネレートアドレスブロッ
クからのＧＢｕｓ／ＢＢｕｓに対する要求をチェックす
る。Ｇ／ＢＢｕｓの両方の要求がある場合には、常にＧ
Ｂｕｓが優先となる。この要求に従い、ＧＢｕｓコント
ローラかＢＢｕｓコントローラに転送要求を発行し、応
答を待つ。応答は、ｇ／ｂＭＤｏｎｅ、ｇ／ｂＭＲｔｒ
ｙあるいは、ｇ／ｂＭＢＥｒｒのいずれかの信号であ
る。
【０４０７】ｇ／ｂＭＤｏｎｅの場合は転送の正常終了
であり、次のジェネレートアドレスからのＧＢｕｓ／Ｂ
Ｂｕｓに対する要求をチェックする。
【０４０８】ｇ／ｂＭＲｔｒｙの場合は同じバスコント
ローラに再度転送要求を発行する。
【０４０９】ｇ／ｂＭＢＥｒｒの場合には直ちにアイド
ル状態に戻る。
【０４１０】最後の転送が終了した時には、ＤＭＡリク
エストブロックは、ジェネレートアドレスからのＧＢｕ
ｓ／ＢＢｕｓに対して要求待ち状態となる。ＤＭＡメイ
ンコントローラがＤＭＡ終了を検出して、ＤＭＡリクエ
ストに対してｓｔｏｐＤＭＡＲｅｑが発行されるので、
それにより、ＤＭＡＲｅｑｕｅｓｔはアイドル状態に戻
る。
【０４１１】また、チェーンテーブルフェッチ時のバス
エラーやレジスタによるＤＭＡ強制終了の場合も、ＤＭ
Ａメインコントローラから、ｓｔｏｐＤＭＡＲｅｑが発
行されるが、バスコントローラに転送要求をしている時
は、転送終了を待って、要求していない時は直ちにアイ
ドル状態に戻る。
【０４１２】（レジスタユニット）内部レジスタユニッ
ト内には、各チャネルに対応するレジスタユニットが存
在する。各ユニットは、デコードするアドレスが異なる
以外は同じである。レジスタユニットは図９７に示すよ
うに、レジスタユニット０とレジスタユニット１とを有
する。
【０４１３】各レジスタユニットは、レジスタＩ／Ｆ、
アクションコントローラ、割り込みコントローラとパワ
ーステータスの各ブロックから構成される、ＧＢＩの各
ブロックに設定地値を供給するほか、割り込みコントロ
ーラによって割り込みを制御し、パワーステータスによ
り省電力可能なブロックを制御している。
【０４１４】［パワーステータス］ＧＢＩにおいて省電
力モード可能なユニットは、ＤＭＡコントローラとＦＩ
ＦＯユニットである。省電力モードはｆｉｆｏＩｎＳｌ
ｅｅｐ信号、ｄｍａＩｎＳｌｅｅｐ信号により、各ブロ
ックのクロックをマスクすることで実現する。リセット
時は、ともに省電力モードに入る。ＤＭＡコントローラ
は、マスタモードで起動をかけると自動的に起動し、Ｇ
ＢＩＦＩＦＯスリープレジスタのライトでスリープに入
る。
【０４１５】パワーステータスブロックから出力される
パワーマネージメントステータス信号（ｐｍＳｔａｔｅ
［１：０］）は、各チャネルで、 pmState[1:0] 00 level0（ＤＭＡ、ＦＩＦＯともに停止） 01 level1（ＦＩＦＯのみ動作） 10 level2（ＤＭＡ、ＦＩＦＯともに動作） 11 NotDefine となる。
【０４１６】ＤｏＥｎｇｉｎｅにおいては、スキャナコ
ントローラ（Ｓｃｃ）やプリンタコントローラ（Ｐｒ
ｃ）が接続されるＧＢＩは、１のチャネルしかないので
上のようになるが、２チャネル含む場合は各チャネルの
値を合計し、次のように４段階に縮退させる。
【０４１７】 pmState[1:0] 00 level0 （両チャネルのＦＩＦＯ、ＤＭＡがともに停止） 01 level1 （１チャネルのＦＩＦＯのみ動作） 10 level2 （両チャネルのＦＩＦＯが動作、ＤＭＡは両方停止） 11 level3 （両チャネルのＦＩＦＯが動作、ＤＭＡは１つは動作） となる。
【０４１８】パワーマネージメントステータス信号（ｐ
ｍＳｔａｔｅ［１：０］）は、ＩＦＢｕｓを介して機能
ブロックへ送られる。機能ブロックでは、この信号と機
能ブロック自身の動作状態を基に、パワーマネージメン
トユニットへのパワーマネージメントステータス信号を
生成する。
【０４１９】（ＧＢＩの動作モード）以上、ＧＢＩを構
成する各部について説明した。ここで、ＧＢＩの動作に
ついてまとめておく。ＧＢＩの動作モードには、大きく
分けて以下のものがある。
【０４２０】１．スレーブモード ２．マスタモード マスタモードにおけるＤＭＡの方式は、 Ａ．対メモリ Ｂ．対Ｉ／Ｏ（アドレス固定） があり、対メモリＤＭＡでは、 ａ．連続物理アドレス ｂ．不連続物理アドレス（転送先メモリがメモリ管理の
ページ単位で分割されていることを想定） のメモリに対して転送を行う。また、対メモリＤＭＡで
は、逆方向モードもサポートする（チャネル１のみ）。
【０４２１】連続物理アドレスに対するＤＭＡは、先頭
アドレス、一行の長さ、次の行までのピッチ、及び行数
を指定する、いわゆる２次元ＤＭＡである。１次元の場
合は行数を１とすることで実現する。
【０４２２】不連続物理に対するＤＭＡは、分割された
各メモリブロックの先頭アドレスと長さをメモリ上に配
置し、それを参照しながら、転送先のアドレスを計算
し、ＤＭＡを行う。この先頭アドレスと長さの組をチェ
ーンテーブルと呼ぶことにする。チェーンテーブルの一
例を図９８に示す。不連続物理アドレスに対するＤＭＡ
では、チェーンテーブルを配置したメモリアドレスとア
ドレス・長さの組の数を指定する。もちろん、チェーン
テーブル自体は連続アドレスに配置しなければならない
が、もし、全チェーンテーブルが連続領域に置けない場
合には、先頭のアドレスの代わりに次のチェーンテーブ
ルのアドレスを、長さに０を設定することで、チェーン
テーブルをつなぐことができる。
【０４２３】逆方向モードは、チェーンテーブルＤＭＡ
の１ブロック、２次元ＤＭＡの１ラインをアドレスの大
きい方から、小さい方へアクセスする。ブロックあるい
はライン単位の逆方向の指示は、チェーンテーブルＤＭ
Ａでは、チェーンテーブルを逆になるように作る。ピッ
チ付きのＤＭＡの場合は、ピッチの値を負の値（２の補
数）を設定する。
【０４２４】（割り込み制御）次に割り込みの制御につ
いて説明する。ＤＢＩからの割り込みは、以下の条件で
発生する。
【０４２５】［マスタモード］ １．ＤＭＡ正常終了 ２．ＧＢｕｓでのＤＭＡ転送中のバスエラーの検出 ３．ＢＢｕｓでのＤＭＡ転送中のバスエラーの検出 ４．チェーンＤＭＡモードでのチェーンテーブルリード
中のバスエラーの検出 ＧＢＩ停止レジスタによる強制終了の場合、ＤＭＡコン
トローラが各バスのコントローラに要求中の転送が正常
に終了した時点で、正常終了となる。もし、要求中の転
送がバスエラーとなった場合には、バスエラーによる異
常終了となる。
【０４２６】チャネル０では、機能ブロックがＧＢＩ内
のＦＩＦＯに全データを書き込んだ時点で終了する（割
り込みを発生する）が、ＦＩＦＯにデータが残ってい
る。ＧＢＩはＦＩＦＯのデータを転送した時に、ＤＭＡ
終了となるので、これをもって転送終了と判断する。
【０４２７】チャネル１では、ＧＢＩはＧＢＩ内のＦＩ
ＦＯに全データを書き込んだ時点で終了する（割り込み
を発生する）が、ＦＩＦＯにデータが残っている。機能
ブロックはＦＩＦＯのデータを転送した時に、終了とな
るので、これをもって転送終了と判断する。
【０４２８】［スレーブモード］ ５．ＦＩＦＯイリーガルアクセス ＧＢＩに按続された機能ブロックとマスタとのデータの
転送は、ＧＢＩのＦＩＦＯを介して行われる。
【０４２９】ＧＢｕｓ／ＢＢｕｓの両方使用する場合
（ＤｏＥｎｇｉｎｅでは、ＧＢｕｓ／ＢＢｕｓの両方使
用可能なマスタはＧＢＩのみ）には、両方のバスからの
同時アクセスに対して、どちらのバスが最初にＦＩＦＯ
をアクセスするかを知る方法がない。マスタはＧＢｕｓ
／ＢＢｕｓに対して、排他的に転送要求を行う必要があ
る（ＧＢＩのマスタモードでは排他的に転送要求してい
る）。もし、ＧＢｕｓ／ＢＢｕｓの両方が同時にＦＩＦ
Ｏにアクセスした場合には、ＦＩＦＯイリーガルアクセ
スとなる。
【０４３０】上記の１から５のいずれかが起こり、かつ
対応する割り込み許可ビットが、”１”にセットされて
いる場合に割り込みが発生する。
【０４３１】（コアインターフェース）図９９に、ＧＢ
Ｉと、ＢＢｕｓ／ＧＢｕｓ／機能ブロックとのインター
フェースをまとめたコアインターフェースの図を示す。
ＧＢＩは、ＢＢｕｓスレーブ動作でバスエラーを発行し
ないので、ｂＥｒｒｏｒ（Ｆｕｎｃ）Ｏｕｔ＿Ｌはな
い。また、ＧＢＩはＢＢｕｓスレーブ動作でｂＩｎｓｔ
ＮｏｔＤａｔａ信号をチェックしないので、（ｆｕｎ
ｃ）ｂＩｎｓｔＮｏｔＤａｔａ＿ｉｎはなく、（ｆｕｎ
ｃ）ｂＩｎｓｔＮｏｔＤａｔａ＿ｏｕｔは、常に”０”
をドライブする。
【０４３２】また、ＧＢＩはＧＢｕｓスレーブ動作でバ
スエラーを発行しないので、（ｆｕｎｃ）ｇＥｒｒ＿Ｌ
＿ｏｕｔはない。
【０４３３】なお、図９９におけるＧＢＩの信号名中の
Ｆｕｎｃ（ｆｕｎｃ）には、接続される機能ブロック、
すなわちｓｃｃ（スキャナコントローラ）あるいはｐｒ
ｃ（プリンタコントローラ）の名前を入れる。
【０４３４】また、ＤｏＥｎｇｉｎｅでは、機能ブロッ
クとして、スキャナコントローラのＳｃｃ（ｓｃｃ）
と、プリンタコントローラのＰｒｃ（ｐｒｃ）がある。
いずれの場合もデータの流れが双方向でないので、不要
なＦＩＦＯ、ＤＭＡコントローラ、レジスタを削除した
形でインプリメントする。
【０４３５】（プリンタコントローラコアインターフェ
ース）図８６は、プリンタコントローラ４３０３におけ
る、上述した各ブロックを含むコア部分と、外部バスや
スキャナとの間で入出力される信号をまとめた図であ
る。このように、プリンタコントローラ４３０３は、シ
ステムバスブリッジ４０２との間をＧバスにより接続さ
れ、ＩＯデバイスやパワーマネジメントデバイス及びシ
ステムバスブリッジとの間をＢバスにより接続され、プ
リンタコントローラとの間をＣＰバスで接続され、Gバ
ス／BバスI/Fユニットとの間をＩ／Ｆバスにより接続さ
れている。
【０４３６】２．１０．電力管理ユニット 図８７は、電力管理ユニット４０９のブロック図であ
る。
【０４３７】ＤｏＥｎｇｉｎｅはＣＰＵを内蔵した大規
模なＡＳＩＣである。このため、内部のロジックが全部
同時に動作してしまうと、大量の熱を発生し、チップ自
体が破壊されてしまう恐れがある。これを防ぐために、
ＤｏＥｎｇｉｎｅは、ブロック毎の電力の管理、すなわ
ちパワーマネジメントを行ない、更にチップ全体の消費
電力量の監視を行なう。
【０４３８】パワーマネージメントは、それぞれのブロ
ックが各自個別に行なう。各ブロックの消費電力量の情
報は、パワーマネージメントレベルとして、電力管理ユ
ニット（ＰＭＵ）４０９に集められる。ＰＭＵ４０９で
は、各ブロックの消費電力量を合計し、その値が限界消
費電力を超えないように、ＤｏＥｎｇｉｎｅの各ブロッ
クの消費電力量を一括して監視する。
【０４３９】（動作）電力管理ブロックの動作は次の通
りである。 ・各ブロックは、４段階のパワーマネジメントレベルを
持つ。 ・ＰＭＵは、それぞれのレベルにおける消費電力の値を
レジスタとして持つ。このレベル構成及び消費電力の値
は、ＰＭ構成レジスタ５４０１に保持される。 ・ＰＭＵは、各ブロックからパワーマネジメントレベル
を２ビットのステータス信号として受け取り（後述）、
レジスタ５４０１に設定された値と照合させて各ブロッ
クの消費電力を知る。 ・ＰＭＵは各ブロックの消費電力を加算器５４０３で加
算し、ＤｏＥｎｇｉｎｅ全体の消費電力量をリアルタイ
ムに計算する。 ・算出された消費電力量は、構成レジスタ５４０１に設
定された消費電力のリミット値（ＰＭリミット）と比較
器５４０４で比較され、これを超えた場合には割込発生
器５４０５から割り込み信号を発行する。 ・このリミット値は２段階設定することができる。１段
階目は、本当の限界から少し余裕を持たせた値を設定し
ておく。この値を超えると、通常の割込み信号が発行さ
れる。ソフトウェアはこれを受けて、新たにブロックを
起動するような転送は始めないようにする。ただ、２段
階目のリミット値に達しない範囲内では、ソフトウェア
の管理の元で、新たなブロックを起動することができ
る。２段階目のリミット値は、デバイスが破壊される恐
れのある値を設定しておく。万が一、この値を超えてし
まった時には、ＮＭＩ（割込マスクが設定できない割り
込み）を発行して安全のためにシステムを停止させる。 ・割込み信号は、ＰＭＵの状態レジスタ５４０２をリー
ドすることで解除される。この状態レジスタ５４０２を
リードした時点からタイマカウントを始め、タイマがエ
クスパイアするまで消費電力量が戻らなければ、再び割
込み信号を発行する。このタイマの値の設定はＰＭＵの
構成レジスタ５４０１に設定される。
【０４４０】（各ブロックのパワーマネージメント）各
ブロックのパワーマネージメント制御は、ブロック毎に
自由に構成してよい。構成例の例を示す。
【０４４１】（構成例１）この例では、内部ロジックへ
のクロックをオン／オフすることにより、パワーマネジ
メントを行なっているので、消費電力のレベルは２段階
しか持っていない。このレベルをステータス信号として
電力管理ユニット４０９に送る。図８８にバスエージェ
ントのブロック図を示す。 ・バスエージェント５５０１は、各ユニット毎の内部ロ
ジック５５０２、アドレスをデコードするデコーダ５５
０３、クロックコントロール部５５０４、クロックゲー
ト５５０５を含む。 ・デコーダ５５０３とクロックコントロール部５５０４
は常に動作しており、パワーマネージメントコントロー
ルとして、バスのアクティビティーの監視、内部ロジッ
クへのクロックのゲーティングを行なっている。
【０４４２】（クロックコントロール） ・バスエージェントは、バスのアクティビティーを検出
し、クロックのオン／オフを自動で行なう。 ・バスエージェントには、Sleep, Wake Up, Waitの３つ
のステートがある。 ・Sleepはバスエージェントにアクティビティーがな
く、クロックゲートクロックを停止させている状態であ
る。 ・Sleepの状態でも、デコーダ部５５０３、クロックコ
ントロール部５５０４は動作しており、バスをモニタリ
ングして、要求を待っている。 ・デコーダ５５０３が自分のアドレスを検出すると、ク
ロックゲート５５０５を開き、内部ロジックのクロック
を動作させ、バスの要求に応える。ステートはWake Up
に移行する。また、この状態を電力管理ユニット４０９
に通知する。 ・データ転送が終了すると、Waitステートに移行し、次
の要求を待つ。この時クロックは動作したままである。
要求があれば、Wake Upステートに戻り、転送を行な
う。また、要求を待っている間はタイマによりカウント
を行ない、要求がないままカウンタがタイムアップした
場合は、Sleepステートへ移り、クロックを停止させ
る。この状態も電力管理ユニット４０９に通知される。
【０４４３】以上のようにして、消費電力が所定値を越
えないように管理している。
【０４４４】（コピー動作）上述の構成により、スキャ
ナから読み込んだ画像データをそのままプリンタへ転送
して、プリンタで画像形成する動作をコピー動作を行う
ことができる。本実施形態のＤｏ Ｅｎｇｉｎｅを用い
たスキャナ／プリンタシステムでは、以下に示す３種類
のコピーの方式がそのシステム構成に応じて選択され
る。
【０４４５】（方式１）第１の方式は、スキャナによる
画像入力の垂直・水平タイミングと、プリンタによる画
像出力の水平・垂直タイミングがそれぞれ一致してい
て、ビデオデータの転送速度も一致している組み合わせ
のシステムにおける方式である。
【０４４６】垂直同期信号（VSYNC）はプリンタから出
力されて、プリンタコントローラ(PRC)に入力される。
このVSYNC信号は、プリンタコントローラ(PRC)からＣＰ
バスを介してスキャナコントローラ(SCC)に入力され
る。そして、スキャナコントローラ(SCC)からスキャナ
に対して出力される。これにより、プリンタとスキャナ
の垂直同期がとられる。水平同期についても、垂直同期
信号VSYNCと同様に、水平同期信号（HSYNC）がプリンタ
から出力され、プリンタコントローラ，ＣＰ−バス，ス
キャナコントローラを介してスキャナに入力される。こ
れによりスキャナとプリンタとの水平同期がとられる。
このように、垂直方向及び水平方向の同期がとられてス
キャナとプリンタが動作する。ビデオデータは同期用の
ビデオクロックとともにスキャナから出力される。出力
されたビデオクロックとビデオデータはスキャナコント
ローラ(SCC)に入力され、ＣＰバスを介して、プリンタ
コントローラ(PRC)に入力される。そして、プリンタコ
ントローラ(PRC)からプリンタに出力される。プリンタ
ではビデオクロックに同期してビデオデータを受け取
り、画像出力をおこなう。
【０４４７】このコピー動作は、図８９に示す構成によ
り行われる。このコピー動作ではＧバスおよびＢバスを
使用せずにコピー動作がおこなわれる。
【０４４８】このコピー動作中、画像データはＣＰバス
を介してスキャナからプリンタへ直接転送されるが、同
時にスキャナコントローラ(SCC)からＧバスのDMA転送に
よってSDRAMへ書き込むことが可能である。コピー動作
と同時にSDRAMに書き込まれた画像データは、必要に応
じて画像データとして格納すること等が可能となる。ま
た、SDRAM上の画像データをプリンタへ出力することに
より、スキャナで読み取った画像データを複数部の出力
することが、スキャナの動作なしに可能となる。
【０４４９】（方式２）第２の方式は、スキャナによる
画像入力の水平タイミングと、プリンタによる画像出力
の水平タイミングとが一致しており、垂直タイミングと
ビデオデータの転送速度がそれぞれ一致していない組み
合わせのシステムにおける方式である。
【０４５０】この場合のコピー動作を図９０で説明す
る。スキャナが画像を読み取り始めると、垂直同期信号
（VSYNC）、水平同期信号（HSYNC）、ビデオクロックと
いう３つのタイミング信号がスキャナコントローラ(SC
C)に入力される。ビデオクロックに同期してビデオデー
タもスキャナコントローラ(SCC)に入力される。上記タ
イミング信号に同期して、スキャナコントローラ(SCC)
はビデオデータを内部のＦＩＦＯ（FIFO_SCC）に取り込
む。FIFO_SCCに画像データが入り始めると同時に、FIFO
_SCCから、スキャナのＧバス／ＢバスI/Fユニット４３
０１Ａ（GBI_SCC）のＦＩＦＯ（FIFO_GBI_SCC）にデー
タ転送が開始される。スキャナからの画像データは、FI
FO_SCCを介して順次FIFO_GBI_SCCに転送される。FIFO_G
BI_SCCにデータが入り始めると、プリンタのＧバス／Ｂ
バスI/Fユニット４３０１Ｂ（GBI_PRC）がマスターで、
スキャナのＧバス／ＢバスI/Fユニット４３０１Ａ（GBI
_SCC）がスレーブとなるDMA転送が開始される。この時
のバスは、Ｇバスが空いていればそちらを利用するが、
空いていなければＢバスであっても良い。
【０４５１】このDMA転送により、FIFO_SCCの画像デー
タはGBI_PRC内のＦＩＦＯ（FIFO_GBI_PRC）へ転送され
る。FIFO_GBI_PRCの画像データは、順次プリンタコント
ローラ(PRC)のＦＩＦＯ（FIFO_PRC）へ転送される。FIF
O_PRCに画像データが入り始めると、プリンタコントロ
ーラ(PRC)はプリンタに垂直同期信号（VSYNC）を入力す
る。プリンタからは、VSYNCのタイミングにより、水平
同期信号（HSYNC）とビデオクロックを出力しはじめ
る。プリンタコントローラ(PRC)は水平同期信号HSYNCで
水平同期をとり、ビデオクロックに同期して、ビデオデ
ータをFIFO_PRCから出力する。そのビデオデータをプリ
ンタが画像出力する。
【０４５２】このコピー動作の場合、画像データは、ス
キャナ, スキャナコントローラのＦＩＦＯ（FIFO_SC
C）, Ｇバス／ＢバスI/FユニットのＦＩＦＯ（FIFO_GBI
_SCC）,Ｇバス／ＢバスI/FユニットのＦＩＦＯ（FIFO_G
BI_PRC）,プリンタコントローラのＦＩＦＯ（FIFO_PR
C）, プリンタの順で転送されて、画像コピー動作がな
される。水平同期の間隔はスキャナとプリンタとで同一
であるので、画像データの転送速度の違いは各FIFOによ
り緩衝される。
【０４５３】（方式３）第３の方式は、スキャナとプリ
ンタの垂直同期タイミング、水平同期タイミング、ビデ
オデータの転送速度がそれぞれすべて異なる組み合わせ
のシステムにおける方式である。
【０４５４】この場合のコピー動作を図９１により説明
する。スキャナで画像の読み取りが開始すると、スキャ
ナは垂直同期信号（VSYNC）、水平同期信号（HSYNC）、
ビデオクロックをスキャナコントローラ(SCC)に出力す
る。これらのタイミング信号に同期して画像データが出
力される。スキャナコントローラ(SCC)は上記タイミン
グ信号に同期して画像データを取り込む。取り込まれた
画像データはGBI_SCCにより、DMA転送でメモリコントロ
ーラ（MC）４０３へ転送される。MC４０３では、DMA転
送された画像データをSDRAMに書き込む。SDRAMに書き込
まれた画像データの量が、スキャナとプリンタの画像デ
ータ転送速度の差を緩衝できる量に達すると、プリンタ
への画像データ転送が開始される。この画像データ量の
判定は、スキャナからのデータ転送時間による判定、SD
RAMに書き込まれるアドレスによる判定、GBI_SCCにおけ
るDMA転送量の判定等、種々の方式がある。
【０４５５】プリンタへの画像データ転送はプリンタコ
ントローラ(PRC)により行われる。プリンタコントロー
ラ(PRC)は、GBI_PRCのDMA転送により、SDRAMに書き込ま
れた画像データを順次内部のFIFOへ入力する。同時にプ
リンタへ垂直同期信号（VSYNC）を出力する。その後、
プリンタからは水平同期信号（HSYNC）とビデオクロッ
クを入力する。このHSYNCとビデオクロックと同期し
て、プリンタコントローラ(PRC)は内部のFIFOから画像
データをプリンタへと出力する。上記画像データの流れ
により、スキャナで読み取られた画像データをプリンタ
から出力するコピー動作がおこなわれる。この場合の画
像データの流れは、スキャナ，スキャナコントローラ,
スキャナのＧバス／ＢバスI/Fユニット（GBI_SCC）,メ
モリコントローラ（MC）,SDRAM,メモリコントローラ（M
C）,プリンタのＧバス／ＢバスI/Fユニット（GBI_PR
C）,プリンタコントローラ(RRC),プリンタの順となる。
このように、一旦メモリに格納し、それをスキャナとプ
リンタとの間の緩衝メモリとして、スキャナからプリン
タへと画像データを転送し、コピーを行う。
【０４５６】本システムは上記３方式のコピー動作機能
を有する。（方式１）、（方式２）、（方式３）の順で
コピー動作時に動作する内部ブロックが多くなる。内部
ブロックの使用率が増加すると、システム全体のパフォ
ーマンスが効率を低下させる要因となりうる。本システ
ムは接続されるデバイス（プリンタ・スキャナ）に応じ
て、システム全体が最も効率的なコピー動作方式を選択
することが可能である。
【０４５７】コピー方式を選択する方法としては、例え
ば次のようなものがある。 ＵＡＲＴ等を介して指定するコピー方式そのものを入
力させ、指定された方式でコピー動作を行う。 プリンタとスキャナのデータ転送速度や水平・垂直同
期周波数等、必要なパラメタをＵＡＲＴ等から入力さ
せ、それらの値に応じて上記３通りの方式からＣＰＵ４
０１がひとつを選択し、その方式でコピー動作を行わせ
る。 プリンタコントローラがプリンタのデータ転送速度や
水平・垂直同期周波数等、必要なパラメタを読取り、ス
キャナコントローラがスキャナからデータ転送速度や水
平・垂直同期周波数等、必要なパラメタを読取り、それ
らをＣＰＵ４０１により比較判定してコピー動作の方式
を決定する。
【０４５８】上記〜の方法で決定された、あるいは
選択されたコピー方式はＣＰＵからプリンタコントロー
ラ及びスキャナコントローラに知らされ、その方式でプ
リンタコントローラ及びスキャナコントローラ等により
コピーを行わせる。
【０４５９】次に、上記の方式でコピー方式を決定す
る手順を説明する。
【０４６０】図１００は、ＣＰＵ４０１による、３通り
のコピー方式からシステムで使用するコピー方式を選択
する手順のフローチャートである。この動作はシステム
の電源立ち上げ時、ステップＳ１から開始される。
【０４６１】ステップＳ２では、プリンタの種別の判定
が行われる。ＣＰＵ４０１はプリンタコントローラ４３
０３を介して、プリンタビデオＩ／Ｆに含まれるコマン
ド／ステータスラインを通じて、プリンタから種別を示
すＩＤを取得する。このコマンド／ステータスライン
は、プリンタコントローラとプリンタとが１対１にコマ
ンド／ステータスのやりとりができるシリアル通信ライ
ンである。
【０４６２】ステップＳ３では、同様にＣＰＵがスキャ
ナコントローラ４３０２を介して、スキャナビデオＩ／
Ｆに含まれるコマンド／ステータスラインを通じ、スキ
ャナから種別を示すＩＤを取得する。
【０４６３】ステップＳ４では、ステップＳ２とＳ３で
判定された、スキャナとプリンタの組み合わせに適した
コピー経路の判定が行われる。スキャナとプリンタの組
み合わせに適したコピー経路の判定は、あらかじめテー
ブルの形式で、例えば、フラッシュＲＯＭ等のＣＰＵが
参照可能なメモリに準備されている。各コピー経路に適
したスキャナとプリンタの組み合わせは次のようなもの
がある。 （方式１）スキャナとプリンタの水平、垂直
タイミングが同期していて、ビデオデータの転送速度も
同期している組み合わせ （方式２）スキャナとプリンタの水平同期タイミングの
速度が同一で、垂直タイミングとビデオデータの転送速
度は同期していない組み合わせ （方式３）スキャナとプリンタの垂直同期タイミング、
水平同期タイミング、ビデオデータの転送速度がそれぞ
れ異なる組み合わせ ＣＰＵは、あらかじめ用意されたテーブル参照におい
て、上記３方式から適切なコピー方式を選択する。
【０４６４】ステップＳ５では、ステップＳ４で選択さ
れたコピー方式に応じたモード設定がスキャナコントロ
ーラ４３０２に対してなされる。このモード設定は、Ｃ
ＰＵがＢＢｕｓを介して行う。
【０４６５】図１０１は、スキャナコントローラ４３０
２内部のデータバスの切り換え回路を示す図である。な
お、データバスセレクタは、図４４のスキャナデバイス
Ｉ／Ｆ４４０１に含まれる。また、データバスの切り替
えの説明に不用なスキャナビデオクロックユニット等は
省略した。
【０４６６】レジスタ１には、データバスのモードが設
定される。ＣＰＵは、図１００のステップＳ４において
選択したコピー方式に応じたモードをレジスタ１に設定
する。セレクト制御信号４は、モード設定レジスタ1に
設定されたモードに応じてデータパスを選択するための
信号である。スキャナビデオバス２は、スキャナからの
ビデオデータのバスである。バス５は、スキャナからの
ビデオデータをFIFO＿SCC６に転送するバスである。Ｃ
Ｐビデオバス７は、（方式１）のコピー動作を行う場合
に使用されるバスである。スキャンビデオバスからのビ
デオデータは（方式１）の場合はＣＰビデオバス７に出
力するようにデータパスがセレクトされる。（方式
２）、（方式３）の場合にはバス５にビデオデータが出
力されて、ＦＩＦＯ＿ＳＣＣ４４０７に転送される。
【０４６７】図１００で、次にステップＳ６に移行す
る。ステップＳ６では、GBI_sccの動作モード設定を行
う。このモード設定はＣＰＵがステップＳ４で選択した
コピー方式に基づいて行う。（方式１）では、GBI_scc
は非動作指定される。（方式２）では、ＤＭＡ転送のマ
スター指定がなされ、ＤＭＡの転送先にはGBI_prcが設
定される。（方式３）ではＤＭＡ転送のマスター指定が
なされ、ＤＭＡの転送先にはＳＤＲＡＭが設定される。
【０４６８】次にステップＳ７では、GBI_prcの動作モ
ード設定を行う。このモード設定はＣＰＵがステップＳ
４で選択したコピー方式に基づいて行う。（方式１）で
は、GBI_prcは非動作指定がなされる。（方式２）では
ＤＭＡ転送のスレーブ指定がなされる。（方式３）で
は、ＤＭＡ転送のマスター指定がなされ、ＤＭＡ転送の
読み出しもとはＳＤＲＡＭが設定される。
【０４６９】次にステップＳ８では、プリンタコントロ
ーラのモード設定がなされる。このモード設定はステッ
プＳ４で選択されたコピー方式に基づいてＣＰＵが行
う。
【０４７０】図１０２は、プリンタコントローラ４３０
３内部のデータバスの切り換え回路を示す図である。レ
ジスタ１１には、データバスのモードが設定される。Ｃ
ＰＵは、図１００のステップＳ４において選択したコピ
ー方式に応じたモードをレジスタ１１に設定する。セレ
クト制御信号１４は、モード設定レジスタ１１に設定さ
れたモードに応じてデータバスのセレクトを行う信号で
ある。バス１５は、FIFO＿PRC１６から出力されるデー
タのバスである。バス１２は、プリンタへのビデオデー
タバスである。ＣＰビデオバス１７は、（方式１）のコ
ピー動作を行う場合に使用する。プリンタへのビデオデ
ータは（方式１）の場合はＣＰビデオバスのデータがセ
レクトされ、出力される。（方式２）、（方式３）の場
合にはバス１５からのデータがプリンタビデオバス１２
に出力される。
【０４７１】ステップＳ９で、電源立ち上げ時のコピー
方式選択のフローが終了する。以上のようにして、ＣＰ
Ｕはスキャナ及びプリンタの種別に応じたコピー方式を
決定することができる。
【０４７２】なお、上述の手順はスキャナ及びプリンタ
の垂直同期タイミング、水平同期タイミング、ビデオデ
ータの転送速度に基づいて、コピー動作の方式を決定す
る手順であるが、単なるコピーでなく、画像の加工が加
わる場合にはこの限りではない。すなわち、図１００の
ステップ２の前に、画像データを加工するか否かを判定
し、画像データを加工する場合には、スキャナ及びプリ
ンタの仕様に関わりなく、方式３を選択し、ステップＳ
５〜Ｓ８における設定では、データの径路が方式３にな
るよう各ブロックの設定を行う。こうすることで、画像
データを加工する場合には読み込んだ画像データはいっ
たんメモリに格納されるため、そこで画像データに対し
て必要な加工を施すことができる。
【０４７３】また、方式２あるいは方式３ではバスを使
用する。この際、ＧバスあるいはＢバスのいずれを使用
するかは、各バスの使用状況により決定される。すなわ
ち、Ｇバス／Ｂバスともにアイドル状態であれば、バス
幅の広いＧバスを使用する。いずれかが使用中であれ
ば、未使用の方を使用する。
【０４７４】以上説明したように、ＤｏＥｎｇｉｎｅに
おいては、スキャナは、スキャナコントローラ４３０２
及びＧＢＩ＿ＳＣＣ４３０１Ａを介してバス（Ｇバス及
びＢバス）に接続されている。スキャナコントローラ４
３０２及びＧＢＩ＿ＳＣＣ４３０１Ａは、それぞれＦＩ
ＦＯを介して互いに画像データを転送するように接続さ
れている。このように、それぞれがＦＩＦＯを有してい
るために、ＧＢＩは、６４ビット幅で動作クロックが１
００ＭＨｚという非常に高速なＧバスに接続されている
にも関わらず、比較的低速なスキャナから読み込まれた
画像データを効率的に転送することができる。これは、
プリンタコントローラに関しても同様である。
【０４７５】さらに、スキャナとプリンタそれぞれの同
期信号の一致・不一致に応じて、コピー時のデータ経路
を選択することで、スキャナ及びプリンタの仕様がどの
ようなものであろうとも、可能な限り速いデータ転送を
用いてコピーを行うことができる。
【０４７６】すなわち、上述のスキャナコントローラ及
びプリンタコントローラ及びそれぞれのＧＢＩを用いて
スキャナ及びプリンタをＤｏＥｎｇｉｎｅのバスに接続
することで、スキャナ及びプリンタの仕様からのＤｏＥ
ｎｇｉｎｅの独立性をより高めることが可能となった。
【０４７７】［その他の構成例］図９及び図１０で示し
たキャッシュの動作手順は、図１０３及び図１０４のよ
うなものであってもよい。
【０４７８】図１０３においては、ＭＣバスよりデータ
転送が開始されると、その最初にＭＣバスで示されるｍ
ＴＴｙｐｅ［６０：０］によってその転送をキャッシュ
オンで行うかオフで行うか判断される。ここでは、転送
がバースト転送の時、そのバースト転送データ量がキャ
ッシュの１ラインのデータ量より大か小かによって判断
する。なお、キャッシュの１ラインは２５６ビット＝４
バースト分である。
【０４７９】図１０３において、メモリコントローラは
転送の開始でｍＴＴｙｐｅ［３：０］をチェックし、ｍ
ＴＴｙｐｅが示すバースト長が１／２／４であれば、キ
ャッシュオンで動作し、６／８／１６／２×１６／３×
１６／４×１６の場合はキャッシュオフで動作する。キ
ャッシュオンあるいはオフ後の動作は、図９及び図１０
と同様である。
【０４８０】また、図１０５及び図１０６のように、デ
バイスによってキャッシュのオンオフを切り替えること
もできる。図１０５において、メモリコントローラは転
送の開始でｍＴＴｙｐｅ［６：４］をチェックすること
により転送要求デバイスを識別し、そのデバイスの転送
要求をキャッシュオンで動作するか、オフで動作するか
を判断するために、あらかじめ設定されている構成レジ
スタの値を参照し、キャッシュオンで動作するか、オフ
で動作するか決定する。キャッシュオンあるいはオフ後
の動作は、図９及び図１０と同様である。構成レジスタ
の設定は、ハードウエア的に決定（変更不可）していも
良いし、ソフトウエアで書換え可能にしてもよい。
【０４８１】（実施の形態） （ジョブの分割）まず、本発明の実施の形態について、
図１０７〜図１０８を用いて説明する。本実施形態は、
デジタル複合機に投入された種々のジョブをページ単位
に処理をするためにデバイスの獲得と開放を並列に行い
情報を処理するものである。
【０４８２】図１０７は、本発明にかかる情報処理シス
テムの構成図であり、同図中、１０１ａ，１０２ａ，１
０３ａはホストコンピュータで、種々のジョブを生成し
周辺機器にジョブを送信する。１０４ａはデジタル複合
機で、プリントジョブ、スキャンジョブ、ファックスジ
ョブ、コピージョブ等、種々のジョブを実行処理する。
第１、第２のホストコンピュータ１０１ａ，１０２ａ及
びデジタル複合機１０４ａは、それぞれがＬＡＮ（ロー
カルエリアネットワーク）１０５ａに接続されており、
デジタル複合機１０４ａを使用することができる。
【０４８３】また、第３のホストコンピュータ１０３ａ
は、ＬＡＮではなくパラレル（またはシリアル）等のイ
ンターフェース１０６ａを介してデジタル複合機１０４
ａに接続され、該デジタル複合機１０４ａを使用するこ
とができる。
【０４８４】図１０８は、図１０７に示す情報処理シス
テムの基本的な構成を示すブロック図であり、同図にお
いて、２０１ａはＣＰＵ（中央演算処理装置）で、本シ
ステム全体の制御及び演算処理等を行う。２０７ａはエ
ンジンインターフェース（エンジンＩ／Ｆ）で、実際に
エンジンを制御するコマンド等をやり取りする。
【０４８５】２０８ａはネットワークインターフェース
（ネットワークＩ／Ｆ）で、このネットワークＩ／Ｆ２
０８ａを介して機器がネットワークに接続される。
【０４８６】２０９ａは外部インターフェース（外部Ｉ
／Ｆ）で、パラレル（またはシリアル）等のインターフ
ェースを介してホストコンピュータと接続される。２１
０はシステムバスで、上述した各構成要素間のデータの
通路となる。
【０４８７】ＣＰＵ２０１ａ、エンジンインターフェー
ス（エンジンＩ／Ｆ）２０７ａ、ネットワークインター
フェース（ネットワークＩ／Ｆ）２０８ａ、外部インタ
ーフェース（外部Ｉ／Ｆ）２０９ａはＤｏＥｎｇｉｎｅ
２０１（図２）を構成する。
【０４８８】２０２ａはＲＯＭ（リードオンリーメモ
リ）で、システム起動プログラムやプリンタエンジンの
制御を行うプログラム及び文字データ、文字コード情報
等の記憶領域である。２０３ａはＲＡＭ（ランダムアク
セスメモリ）で、使用期限のない記憶領域で、ダウンロ
ードにより追加登録されたフォントデータが記憶された
り、様々な処理ごとにプログラムやデータがロードされ
実行される。
【０４８９】２０４ａは例えばハードディスク等の外部
記憶装置で、印刷装置（プリンタ）が受け付けた印刷ジ
ョブ（プリントジョブ）をスプールしたり、プログラム
や各種情報ファイル等が格納されたり、作業用の領域と
して利用される。
【０４９０】２０５ａは液晶表示機等の表示部で、印刷
装置の設定状態や、現在の印刷装置内部の処理状態や、
エラー状態等を表示する。
【０４９１】２０６ａは操作部で、印刷装置の設定を変
更したり、リセットするために使用される。
【０４９２】図１０９は、ホストコンピュータとデジタ
ル複合機１０４ａの内部ソフトウェア構造を示す図であ
り、同図において、３０１はホストコンピュータ（図１
０７の１０１ａ〜１０３ａに相当する）である。３０２
はコントローラソフトウェアで、その内部はプロトコル
解釈部３０３、ジョブ制御部３０４及びデバイス部３０
５に分割されている。
【０４９３】プロトコル解釈部３０３は、ホストコンピ
ュータ３０１から図１のＬＡＮ１０５または図２の外部
Ｉ／Ｆ２０９を介して送られてきたコマンド（プロトコ
ル）を解釈して、ジョブ制御部３０４に対してジョブの
実行を依頼する部分である。また、ジョブ制御部３０４
は、プロトコル解釈部３０３の依頼したジョブを実際に
処理する部分である。更に、デバイス部３０５は、ジョ
ブ制御部３０４がジョブを実行する際に使用される。
【０４９４】図１１０は、コントローラソフトウェア３
０２の概略を説明するためのブロック図である。同図に
おいて、３０３はプロトコル解釈部、３０４はジョブ制
御部、３０５はデバイス部である。ジョブ制御部３０４
は、ジョブ生成部４０１ａ、ジョブ処理部４０２ａ、ド
キュメント処理部４０３ａ、ページ処理部４０４ａ、バ
ンド処理部４０５ａ、デバイス割り当て部４０６ａを有
している。
【０４９５】また、デバイス部３０５は、第１デバイス
４０７ａ、第２デバイス４０８ａ及び第３デバイス４０
９ａを有している。
【０４９６】図１０７のホストコンピュータ１０１ａ〜
１０３ａから送られてきた一連の操作依頼は、コマンド
（プロトコル）という形で、ネットワークＩ／Ｆ２０８
ａ及び外部Ｉ／Ｆ２０９ａを介して送られてくる。送ら
れてきたコマンドは、プロトコル解釈部３０３で解釈さ
れた後、ジョブ制御部４０１ａに送られる。この時点で
コマンドは、ジョブ制御部３０４が理解できる形に変換
されることになる。
【０４９７】ジョブ生成部４０１ａはジョブ４１０ａを
生成する。このジョブ４１０ａはコピージョブ、プリン
トジョブ、スキャンジョブ及びファックスジョブ等、様
々なものが考えられる。
【０４９８】例えば、プリントジョブならば印刷する文
書の名前や印刷部数、出力先の排紙トレイの指定等の設
定情報や、印刷データ自体（ＰＤＬデータ）等も含まれ
る。ジョブ４１０ａはジョブ処理部４０２ａに送られ、
処理が行われる。ここでは、ジョブ４１０ａ全体に関す
る設定（複数の文書をまとめて印刷しステープルする
等）や処理が行われる。
【０４９９】更に、ジョブ処理部４０２ａでは、ジョブ
４１０ａ全体に関する設定や処理以外は、更に小さな仕
事の単位である入力ドキュメント４１１ａに分割する。
入力ドキュメント４１１ａは、ドキュメント処理部４０
３ａにより出力ドキュメント４１４ａに変換処理され
る。
【０５００】つまり、例えば、原稿の束をスキャナで読
み取り、複数のイメージデータに変換するスキャンジョ
ブを考えると、原稿の束に関する設定や操作の手順が書
かれているのが入力ドキュメント４１１ａであり、複数
のイメージデータに関する設定や操作の手順が書かれて
いるのが出力ドキュメント４１４ａである。そして、紙
の束を複数のイメージデータに変換する役割を持ってい
るのがドキュメント処理部４０３ａである。
【０５０１】また、ドキュメント処理部４０３ａは、ド
キュメント単位の処理のみ行い、更に小さな仕事の単位
である入力ページ４１２ａを生成する。これは、ちょう
どジョブ処理部４０２ａがジョブ単位の処理に専念し
て、更に細かい仕事のためにドキュメントを生成するの
と同じである。ドキュメント単位の設定及び操作は、具
体的にはページの並び替え、両面印刷の指定、表示の付
加、ＯＨＰ中差し等のページ順序に関するものである。
【０５０２】また、入力ページ４１２ａはページ処理部
４０４ａにより出力ページ４１５ａに変換される。例え
ば、上記の例のスキャンジョブの場合は、入力ページ４
１２ａには読み取りの解像度、読み取りの向き（ランド
スケープ／ポートレイト）等の設定や手順が書かれてお
り、出力ページ４１５ａにはイメージデータの格納場所
（ＲＡＭ２０３ａや外部記憶装置２０４ａのアドレスや
データ名）等の設定や手順が書かれている。
【０５０３】以上の処理により、ジョブの構成をページ
単位に分解して扱えるようになる。
【０５０４】高価なシステムでは、１ページ分のページ
メモリを持てるならば、最終的にページ単位までジョブ
を詳細化すればよい。しかし、現実にはメモリのコスト
等の問題や、印刷エンジンがインクジェットプリンタの
ような低速の場合には、数ライン分のメモリ（バンドメ
モリ）しか持たないシステムも考えられる。そのような
場合には、ページを更に細かい単位であるバンドに分け
て扱う。それが入力バンド４１３ａ、バンド処理部４０
５ａ、出力バンド４１６ａの役目である。これらの動作
に関しては、ページの場合と同様である。
【０５０５】ジョブ処理部４０２ａ、ドキュメント処理
部４０３ａ、ページ処理部４０４ａ及びバンド処理部４
０５ａは、いずれも処理を進める際にデバイスを使用す
る。複数の処理部が同時に仕事を進めるとデバイスの競
合が発生するので、それを調停するのがデバイス割り当
て部４０６ａである。第１〜第３デバイス４０７ａ〜４
０９ａは、デバイス割り当て部４０６ａにより上記処理
部に割り当てられるデバイスである。
【０５０６】デバイスの例としては、ページメモリやバ
ンドメモリ、ドキュメントフィーダー、マーキングエン
ジン及びスキャナ等が考えられる。
【０５０７】（複合ジョブの処理）図１１０では単一の
ジョブをページ単位に分解して、デバイスの割り当てを
行う処理を示した。次に、図１１１を用いて複合したジ
ョブの処理を説明する。
【０５０８】「複合したジョブ」とは、例えばジョブが
コピージョブであれば、スキャンジョブと、プリントジ
ョブとに分割され、ＦＡＸ受信ジョブであれば、データ
の受信ジョブと、受信したデータのプリントジョブとに
分割される。分割されたジョブはページ単位にデバイス
が割り当てられ、処理される。以下その処理内容につい
て説明する。なお、情報処理システムの基本的な構成
は、上述した単一ジョブの分割で説明した図１０７〜図
１０９と同一であるから、必要に応じてこれらの図を流
用して説明する。
【０５０９】図１１１は、複合ジョブを処理する情報処
理システムにおける周辺機器のソフトウェア構造の詳細
を示す図である。同図において、３０３はプロトコル解
釈部、３０４はジョブ制御部、３０５はデバイス部であ
る。
【０５１０】コピージョブは、ジョブ制御部３０４の中
では、２つのジョブ（スキャンジョブとプリントジョ
ブ）に分割され処理される。図１０７のホストコンピュ
ータ１０１ａ〜１０３ａから送られてきた一連の操作依
頼は、コマンド（プロトコル）という形で図１０８のネ
ットワークＩ／Ｆ２０８ａ及び外部Ｉ／Ｆ２０９ａを介
して送られてくる。
【０５１１】送られてきたコマンドは、プロトコル解釈
部３０３で解釈された後、ジョブ制御部３０４へ送られ
る。この時点でコマンドは、ジョブ制御部３０４が理解
できる形に変換されることになる。ジョブ生成部４０１
ａは図１１０のジョブ４１０ａを生成する。本実施の形
態では、コピージョブが生成されることになる。
【０５１２】生成されたコピージョブ５１３は、図１１
１の複合ジョブ処理部５０１に送られ、スキャンジョブ
５１４とプリントジョブ５２１が生成される。スキャン
ジョブ５１４とプリントジョブ５２１は、生成と同時に
それぞれスキャンジョブ処理部５０２、プリントジョブ
処理部５０６に送られる。当然ながらスキャンの動作が
始まりプリンタ５１２に出力するデータができあがる
（または、準備ができる）ような状態にならないと、プ
リントの動作を開始することができない。従って、スキ
ャンに関する処理部（５０２，５０３，５０４，５０
５）とプリントに関する処理部（５０６，５０７，５０
８，５０９）は、中間データを意味する中間ドキュメン
ト５１８、中間ページ５１９、中間バンド５２０を介し
て同期をとりながら処理を進めることになる。当該コピ
ージョブでは、使用するデバイスとしてスキャナ５１
０、ページメモリ５１１、プリンタ５１２が挙げられ
る。
【０５１３】図１１５はジョブの分割例を示すブロック
図である。ホストコンピュータ３０１から送られてきた
コマンドがコピージョブである場合、ジョブ制御部３０
４の処理は、コピージョブを更にプリントジョブとスキ
ャンジョブとに分割し、分割したジョブを処理するため
のデバイス（例えば、プリンタ、スキャナ、メモリ等）
が割り当てられ、それぞれ処理が進められる。
【０５１４】以上のように、ジョブをページ単位に分割
して、各々の処理を実行するデバイスの割り当てと解放
を先に説明したＤｏＥｎｇｉｎｅと組合わせて行うこと
により、効率的な複合機の制御が可能になることを以下
に説明する。
【０５１５】図４のＤｏＥｎｇｉｎｅのブロックを用い
て、コピー動作を行う場合のデータの流れを説明する。
この場合、処理系のデバイスとして割り当てられるのは
スキャナとプリンタである（図５の５１４、５２１）。
スキャンジョブ（５１４）の場合、スキャナからのイメ
ージデータはスキャナコントローラ４３０２により制御
され、ＧＢＵｓ４０４、システムバスブリッジ４０２を
介してメモリ４０３に書込まれる。プリントジョブの場
合、メモリ４０３に書込まれたデータは、システムバス
ブリッジ４０２、ＢＢｕｓ４０５を介してプリンタコン
トローラ４３０３に送られプリント処理される。Ｄｕａ
ｌ−Ｂｕｓ構成とすることにより、Ｂｕｓの占有を解消
し、並列的に、ＣＰＵ、メモリへのアクセスが可能にな
る。データの入力と平行して、出力を並列したタイミン
グで行うことが可能になる。
【０５１６】つまり、図５の処理でコピージョブ５１３
を分割したスキャンジョブ５１４とプリントジョブ５２
１とは並列して処理することが可能になる。
【０５１７】ＤｏＥｎｇｉｎｅを用いて、ページ単位の
入出力処理を行う際のデバイスの割り当てと解放を次に
説明する。
【０５１８】図１１３はスキャナとプリンタを処理系の
デバイス例として、ジョブ単位にシリアルに処理した従
来の場合（図１１３（ａ））と，本実施形態において、
ページ単位に並列に処理した場合（図１１３（ｂ））の
デバイスの割り当てと解放をタイミングチャートとして
示した図である。
【０５１９】図１１３（ａ）の場合、ジョブ１のデバイ
スの割り当ては時刻Ｔ１でスキャナが割り当てられ、時
刻Ｔ２で解放される。続いてプリンタが時刻Ｔ３で割り
当てられ、時刻Ｔ４で解放される。後続のジョブ２で必
要となるスキャナ処理は時刻Ｔ５で割り当てられるが、
ジョブ１の処理でＴ２からＴ４までの時間帯はスキャナ
の空き時間であり、ジョブ２に対するむだ時間となる。
ジョブ２のプリンタはスキャナの解放（時刻Ｔ６）後、
時刻Ｔ７で割り当てられ時刻Ｔ８で解放される。
【０５２０】ここで、「むだ時間」とは資源としてのデ
バイスは処理可能な状態であるにもかかわらず、入力す
るべき情報の仕掛かりによりデバイスが処理に着手でき
ない時間をいう。
【０５２１】一方、図１１３（ｂ）の場合、ジョブ１の
デバイスの割り当ては時刻Ｔ１でスキャナが割り当てら
れ、時刻Ｔ２で解放される。ＤｏＥｎｇｉｎｅによる処
理の並列化により、スキャナの解放前（時刻Ｔ２）に、
プリンタの割り当てが行われる（時刻Ｔ１ａ）。ジョブ
２に対するスキャナの割り当ては、時刻Ｔ２以降、可能
になる。例えば、Ｔ１ｃにスキャナの割り当て要求があ
った場合、Ｔ１ｃからＴ２までがスキャナ割り当てまで
の待機時間となる。
【０５２２】同様にプリンタの割り当ては、スキャナの
解放前（時刻Ｔ１ｄ）に可能であり、時刻Ｔ１ｂ以降割
り当てられ、時刻Ｔ１ｆに解放される。プリンタの割り
当て要求が時刻Ｔ１ｅにあった場合、Ｔ１ｅからＴ１ｂ
までの時間帯はプリンタ割り当てまでの待機時間であ
る。以上の説明はコピージョブ同士を例に説明したが、
コピーとＦＡＸ、コピーとＰＤＬプリント等を処理する
場合でも同様である。ジョブ１及び２のスループットは
（ａ），（ｂ）を比較するとＴ８−Ｔ１ｆと短縮され
る。
【０５２３】ここで、「待機時間」とは、処理すべきデ
ータはすでに用意されておりデバイスの解放待ちとなる
時間をいい、入出力データの並列的な処理を可能にし、
データの仕掛かりを解消する点において、従来とは異な
るものである。ジョブのプライオリティなどの条件を反
映した、アービトレーションをＤｏＥｎｇｉｎｅにより
行いデバイスの割り当てを制御することにより、「待機
時間」の最適化（最短化）が可能である。
【０５２４】ジョブの単位はＦＡＸの送受信、ＰＤＬ印
刷、コピー等があり、デバイス割り当て部４０６ａは第
１〜第３デバイス４０７ａ〜４０９ａの割当てを行う。
デバイスには、例えば、ページメモリやバンドメモリ、
ドキュメントフィーダー、マーキングエンジン及びスキ
ャナ等も含まれる。
【０５２５】図１１４はコピージョブ５１３ａと、５１
３ｂとが生成された場合のブロック図である。基となる
ジョブが種々生成された場合であても、先に説明したよ
うに、ページ単位の分割を行い、並列的にデバイスの割
り当てと解放を行う点においては同様である。
【０５２６】システムバスブリッジ４０２と、Ｄｕａｌ
−Ｂｕｓ（ＧＢｕｓ４０４、ＢＢｕｓ４０５）とを用い
たＤｏＥｎｇｉｎｅアーキテクチャによれば、データ処
理の競合を解消することが可能となり、従来はインタフ
ェース等にローカルに保有していたメモリが不要とな
る。１元的に集中管理されたメモリ４０３により、情報
を共有することが可能になる。
【０５２７】（リアルタイム性の向上）図１０７から１
０８に示した構成では、リアルタイム性の要求される処
理部もリアルタイム性の低い処理部も共通のＣＰＵを用
いていたが、ＤｏＥｎｇｉｎｅをサテライトとして使用
し、ＣＰＵの使い分けを行うことで、リアルタイム性を
更に向上させることができる。
【０５２８】図１０７の構成に代え図１１５（ａ）のよ
うな構成を用いてもよい。図１１５（ａ）において、Ｐ
Ｃ１１５−１、１１５−２はホストコンピュータであ
り、１１５−３はＤＯＥｎｇｉｎｅを備えたサテライト
ＰＣである。ＤＯＥｎｇｉｎｅはＰＣＩバスインターフ
ェースを有するので、ＰＣＩバススロットを有するコン
ピュータシステムと共に用いることができる。スキャナ
１１５−４、プリンタ１１５−５はＰＣＩスロットを介
してＰＣ１１５−３と接続したＰＣＩサテライト構成と
なる。図１１５（ｂ）はホストコンピュータと、サテラ
イトＰＣとが並列に接続した図（１１５−６、１１５−
７）であり、ＰＣＩバスを介して次世代複合機能周辺機
器(ＭＦＰ）と接続した図である。
【０５２９】（サテライトＤｏＥｎｇｉｎｅ）図１１６
は、図１１５で示したサテライトＰＣにおけるＤＯＥｎ
ｇｉｎｅの接続に関するブロック図である。同図におい
て、ＤＯＥｎｇｉｎｅ１１６−１はＣＰＵ４０１を備
え、リアルタイム性の高いジョブを優先的に処理をす
る。
【０５３０】１１６−２はＲＯＭ（リードオンリーメモ
リ）で、システム起動プログラムやプリンタエンジンの
制御を行うプログラム及び文字データ、文字コード情報
等の記憶領域である。
【０５３１】１１６−３はＲＡＭ（ランダムアクセスメ
モリ）で、使用期限のない記憶領域で、ダウンロードに
より追加登録されたフォントデータが記憶されたり、様
々な処理ごとにプログラムやデータがロードされ実行さ
れる。
【０５３２】１１６−４は例えばハードディスク等の外
部記憶装置で、印刷装置（プリンタ）が受け付けた印刷
ジョブ（プリントジョブ）をスプールしたり、プログラ
ムや各種情報ファイル等が格納されたり、作業用の領域
として利用される。
【０５３３】１１６−５は液晶表示機等の表示部で、印
刷装置の設定状態や、現在の印刷装置内部の処理状態
や、エラー状態等を表示する。
【０５３４】１１６−６は操作部で、印刷装置の設定を
変更したり、リセットするために使用される。
【０５３５】１１６−７はエンジンインターフェース
（エンジンＩ／Ｆ）で、実際にエンジンを制御するコマ
ンド等をやり取りする。
【０５３６】１１６−８はネットワークインターフェー
ス（ネットワークＩ／Ｆ）で、このネットワークＩ／Ｆ
２０８ａを介して機器がネットワークに接続される。
【０５３７】１１６−９は外部インターフェース（外部
Ｉ／Ｆ）で、パラレル（またはシリアル）等のインター
フェースを介してホストコンピュータと接続される。２
１０はシステムバスで、上述した各構成要素間のデータ
の通路となる。
【０５３８】図１１７は、図１０９に対応するソフトウ
エアの構成を示す図である。同図において、リアルタイ
ム性の低い部分とリアルタイム性の高い部分とを分割し
て処理する。全体の処理を単一のＣＰＵでまかなうので
はなく、ホストコンピュータとサテライトコンピュータ
とでそれぞれ処理を使い分けることにより、ＣＰＵの負
荷を軽減し、システム全体としての処理能力の向上を図
ることができる。
【０５３９】例えば、図１１７のプロトコル解釈部１１
７−３の処理は、リアルタイム性の要求は低いのでＰＣ
１１７−２（例えば、図１１５のＰＣ１１５−１、１１
５−２）のＣＰＵで処理し、解釈されたコマンドはＰＣ
Ｉバスを介してサテライトコンピュータ１１７−６（図
１１５のＰＣ１１５−３）に送られ、ＤｏＥｎｇｉｎｅ
のＣＰＵでリアルタイムに処理される。送られたコマン
ドはサテライトコンピュータで、ジョブ制御され（１１
７−４）、デバイスの割付、解放が行われる（１１７−
５）。
【０５４０】
【発明の効果】以上のように、本発明によれば、ページ
単位にジョブ処理を分割し、その処理のためのデバイス
の割り当てと解放をＤＯＥｎｇｉｎｅを用いて並列的に
行うことで、スループットの向上を図ることができる。
【図面の簡単な説明】
【図１】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。
【図２】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。
【図３】ＤｏＥｎｇｉｎｅを用いた装置あるいはシステ
ムの構成例の図である。
【図４】ＤｏＥｎｇｉｎｅのブロック図である
【図５】キャッシュメモリコントローラの３つのステー
トを示す図である。
【図６】インタラプトコントローラ４１０のブロック図
である。
【図７】メモリコントローラ４０３のブロック図であ
る。
【図８】キャッシュコントローラ７０６を中心とする詳
細なブロック図である。
【図９】ＭＣバスよりメモリリード／ライト転送が要求
された場合のキャッシュの動作を示すフローチャートで
ある。
【図１０】ＭＣバスよりメモリリード／ライト転送が要
求された場合のキャッシュの動作を示すフローチャート
である。
【図１１】ＲＯＭ／ＲＡＭコントローラ７０７の構成を
示す図である。
【図１２】ＣＰＵからのバースト読み出しのタイミング
を示すタイミング図である。
【図１３】ＣＰＵからのバースト書き込みのタイミング
を示すタイミング図である。
【図１４】Ｇバスデバイスからのバースト読み出しのタ
イミングを示すタイミング図である。
【図１５】Ｇバスデバイスからのバースト書き込みのタ
イミングを示すタイミング図である。
【図１６】メモリフロントキャッシュにヒットした場合
のシングル読み出しのタイミングを示すタイミング図で
ある。
【図１７】メモリフロントキャッシュにヒットしなかっ
た場合のシングル読み出しのタイミングを示すタイミン
グ図である。
【図１８】メモリフロントキャッシュにヒットした場合
のシングル書き込みのタイミングを示すタイミング図で
ある。
【図１９】メモリフロントキャッシュにヒットしなかっ
た場合のシングル書き込みのタイミングを示すタイミン
グ図である。
【図２０】システムバスブリッジ（ＳＢＢ）４０２のブ
ロック図である。
【図２１】Ｂバスインターフェースのブロック図であ
る。
【図２２】Ｇバスインターフェース２００６のブロック
図である。
【図２３】仮想メモリマップ、物理メモリマップ、Ｇバ
スのアドレス空間でのメモリマップ、Ｂバスのアドレス
空間でのメモリマップの図である。
【図２４】レジスタ等を含む図２３における斜線部の５
１２メガバイトを示すマップの図である。
【図２５】アドレススイッチ２００３のブロック図であ
る。
【図２６】データスイッチ２００４のブロック図であ
る。
【図２７】Ｇバスからの書き込み／読み出しサイクルの
タイミング図である。
【図２８】Ｇバスのバースト停止サイクルのタイミング
図である。
【図２９】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３０】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３１】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３２】Ｇバスのトランザクション停止サイクルのタ
イミング図である。
【図３３】ＰＣＩバスインターフェース４１６のブロッ
ク図である。
【図３４】Ｇバスアービタ（ＧＢＡ）４０６のブロック
図である。
【図３５】ＤｏＥｎｇｉｎｅ４００内におけるＧバス４
０４を中心とする、Ｇバス上のバスマスタによるDMAに
係るブロック図である。
【図３６】連続してバスを使用する回数が、バスマスタ
１〜４のすべてについて１に設定されている場合の公平
アービトレーションモード（フェアモード）の例を示す
図である。
【図３７】連続してバスを使用する回数が、バスマスタ
１についてのみ２であり、他のバスマスタは１に設定さ
れている場合の公平アービトレーションモードの例を示
す図である。
【図３８】連続してバスを使用する回数がそれぞれ１ず
つであり、バスマスタ１が優先バスマスタと設定されて
いる場合の優先アービトレーションモードの例を示す図
である。
【図３９】バスマスタ１からのバス要求により、バスマ
スタ４のバス要求が許可されているにもかかわらず中断
された例を示す図である。
【図４０】Ｂバスアービタ４０７のブロック図である。
【図４１】同期ユニット４００１のブロック図である。
【図４２】同期ユニット内の一つコンペアユニットの図
である。
【図４３】スキャナ／プリンタコントローラのブロック
図である。
【図４４】スキャナコントローラ４３０２のブロック図
である。
【図４５】スキャナデバイスI/F４４０１のブロック図
である。
【図４６】スキャナビデオクロックユニット４４０２の
ブロック図である。
【図４７】スキャナビデオデータマスク４６０１のブロ
ック図である。
【図４８】スキャナビデオデータマスク４６０２のブロ
ック図である。
【図４９】スキャナビデオデータ幅コンバータ４６０３
のブロック図である。
【図５０】ＲＧＢ各８ビットのカラー画像データ（２４
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図５１】ＲＧＢ各８ビットのカラー画像データ（３２
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図５２】８ビットの白黒画像データのメモリ上でのな
らびを示す図である。
【図５３】２値の白黒画像データのメモリ上でのならび
を示す図である。
【図５４】ＢＷ８パッキングユニット４９０１により、
多値８ビットの白黒画像データを６４ビット幅に変換す
る際のタイミング図である。
【図５５】シフトレジスタ４９０２により２値白黒画像
データを６４ビット幅に変換する際の画像データ入力の
タイミング図である。
【図５６】ＲＧＢパッキングユニット４９０３により、
ＲＧＢ各８ビット（全２４ビット）の画像データを６４
ビット幅に変換する際のタイミング図である。
【図５７】ＲＧＢパッキングユニット４９０３のブロッ
ク図である。
【図５８】スキャナ画像データ転送FIFOコントローラ４
４０３のブロック図である。
【図５９】スキャナコントローラコントロールレジスタ
４４０４のブロック図である。
【図６０】IRQコントローラ４４０６のブロック図であ
る。
【図６１】メモリフィルモードコントローラ４４０５の
ブロック図である。
【図６２】スキャナコントローラ４３０２からデータを
読み出してDMA転送する際のタイミング図である。
【図６３】スキャナコントローラ４３０２の内部レジス
タに対して読み出しあるいは書き込みを行うタイミング
図である。
【図６４】信号sccDmaPmStateの値及びクロックの状態
と信号sccPmStateの値との関係を示す図である。
【図６５】スキャナコントローラ４３０２における、各
ブロックを含むコア部分と外部バスやスキャナとの間で
入出力される信号をまとめた図である。
【図６６】プリンタコントローラ４３０３のブロック図
である。
【図６７】プリンタデバイスI/F６６０１のブロック図
である。
【図６８】プリンタビデオクロックユニット６６０２の
ブロック図である。
【図６９】プリンタビデオデータマスク６８０１のブロ
ック図である。
【図７０】プリンタビデオ同期コントロールユニット６
８０２のブロック図である。
【図７１】ビデオデータ幅コンバータ６８０３のブロッ
ク図である。
【図７２】ＲＧＢ各８ビットのカラー画像データ（２４
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図７３】ＲＧＢ各８ビットのカラー画像データ（３２
ビット格納モード）のメモリ上でのならびを示す図であ
る。
【図７４】８ビットの白黒画像データのメモリ上でのな
らびを示す図である。
【図７５】２値の白黒画像データのメモリ上でのならび
を示す図である。
【図７６】RGBoutユニット７１０１のブロック図であ
る。
【図７７】プリンタ画像データ転送FIFOコントローラ６
６０３のブロック図である。
【図７８】プリンタコントローラコントロールレジスタ
６６０４のブロック図である。
【図７９】ＩＲＱコントローラ６６０５のブロック図で
ある。
【図８０】ＩＲＱコントローラ６６０５のブロック図で
ある。
【図８１】プリンタコマンド／ステータスコントロール
ユニット６６０６のブロック図である。
【図８２】オプションコントローラコントロールユニッ
ト６６０７のブロック図である。
【図８３】プリンタコントローラ４３０３へデータをDM
A転送する際のタイミング図である。
【図８４】プリンタコントローラ４３０３の内部レジス
タに対して読み出しあるいは書き込みを行うタイミング
図である。
【図８５】信号pscDmaPmStateの値及びクロックの状態
と信号prcPmStateの値との関係を示す図である。
【図８６】プリンタコントローラ４３０３における、各
ブロックを含むコア部分と外部バスやスキャナとの間で
入出力される信号をまとめた図である。
【図８７】電力管理ユニット４０９のブロック図であ
る。
【図８８】バスエージェントのブロック図である。
【図８９】スキャナコントローラからプリンタコントロ
ーラへと直接画像データを転送してコピーする画像のコ
ピー方式で使用されるブロックを示す図である。
【図９０】スキャナコントローラからプリンタコントロ
ーラへと、ＦＩＦＯを介して画像データを転送してコピ
ーする画像のコピー方式で使用されるブロックを示す図
である。
【図９１】スキャナコントローラからプリンタコントロ
ーラへと、メモリを介して画像データを転送してコピー
する画像のコピー方式で使用されるブロックを示す図で
ある。
【図９２】ＧＢＩのブロック図である。
【図９３】ＦＩＦＯユニットのブロック図である。
【図９４】ＧＢｕｓコントローラのブロック図である。
【図９５】ＢＢｕｓコントローラのブロック図である。
【図９６】ＤＭＡコントローラのブロック図である。
【図９７】レジスタユニットのブロック図である。
【図９８】チェインテーブルの構成例を示す図である。
【図９９】ＧＢＩのコアインターフェースを示す図であ
る。
【図１００】コピー方式を選択する手順のフローチャー
トである。
【図１０１】スキャナコントローラ４３０２内部のデー
タバスの切り換え回路を示す図である。
【図１０２】プリンタコントローラ４３０３内部のデー
タバスの切り換え回路を示す図である。
【図１０３】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０４】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０５】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０６】ＭＣバスよりメモリリード／ライト転送が
要求された場合のキャッシュの動作の他の例を示すフロ
ーチャートである。
【図１０７】本発明の実施の形態に係る情報処理システ
ムの構成図である。
【図１０８】本発明の実施の形態に係る情報処理システ
ムにおける周辺機器の基本的な構成を示すブロック図で
ある。
【図１０９】本発明の実施の形態に係る情報処理システ
ムにおける周辺機器のソフトウェア構造を概要を示す図
である。
【図１１０】本発明の第１の実施の形態に係る情報処理
システムにおける周辺機器のソフトウェア構造の詳細を
示す図である。
【図１１１】本発明の第２の実施の形態に係る情報処理
システムにおける周辺機器のソフトウェア構造の詳細を
示す図である。
【図１１２】従来におけるジョブを一体として処理する
場合のタイミングチャートである。
【図１１３】デバイスの割り当てと解放を行う処理を説
明する図である。
【図１１４】複数のジョブが生成された場合の処理を説
明する図である。
【図１１５】ＤｏＥｎｇｉｎｅをサテライトとして使用
する場合のシステムの構成例を示した図である。
【図１１６】システムソフトウェア処理を２つのＣＰＵ
で別々に処理する場合を説明する図である。
【図１１７】複数のＣＰＵにより処理を分割する場合の
ソフトウェア構造の概要を示す図である。
【符号の説明】 ４０１ ＣＰＵ ４０２ バスブリッジ ４０３ メモリ ４０４ Ｇバス ４０５ Ｂバス ４０６ Ｇバスアービタ ４０７ Ｂバスアービタ ４３０１Ａ Ｇバス／Ｂバスインターフェース（スキャ
ナ） ４３０１Ｂ Ｇバス／Ｂバスインターフェース（プリン
タ） ４３０２ スキャナコントローラ ４３０３ プリンタコントローラ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図５１】
【図２】
【図３】
【図１０７】
【図４】
【図５】
【図６】
【図４５】
【図８９】
【図７】
【図１１】
【図８】
【図９７】
【図１００】
【図９】
【図４６】
【図１０】
【図５２】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３９】
【図３５】
【図３６】
【図３７】
【図３８】
【図４０】
【図１０１】
【図４１】
【図４２】
【図４３】
【図４４】
【図９３】
【図４７】
【図４８】
【図４９】
【図５０】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６２】
【図６０】
【図６１】
【図６３】
【図６４】
【図６５】
【図６６】
【図６８】
【図６７】
【図７４】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７５】
【図７６】
【図７７】
【図７８】
【図１０２】
【図１０９】
【図７９】
【図８０】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図１１５】
【図８６】
【図９２】
【図８７】
【図８８】
【図９０】
【図９１】
【図９４】
【図１０６】
【図９５】
【図９６】
【図９８】
【図９９】
【図１０３】
【図１１１】
【図１０４】
【図１０５】
【図１０８】
【図１１０】
【図１１２】
【図１１３】
【図１１４】
【図１１６】
【図１１７】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石沢 康久 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 永田 聡 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 小野寺 健 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 2C061 AP01 AP03 AP04 AP07 AQ05 AR01 AR03 AS02 AS13 HH05 HH09 HH11 HJ06 HJ07 HJ10 HK05 HK11 HK14 HK18 HK19 HL02 HN04 HN05 HN13 HN15 HN16 HN18 HN21 HQ06 HQ20 HQ21 5B021 AA19 BB01 BB02 CC08 DD07 DD20 5C062 AA02 AA05 AA13 AA35 AB38 AC24 AC38 AF07 BA04

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 情報処理装置から送信された手続きを解
    釈する解釈工程と、 前記手続きの解釈に基き、ジョブを生成するジョブ生成
    工程と、 前記生成されたジョブを構成する要素に分割する分割工
    程と、 前記分割した要素を処理するためのデバイスの割り付け
    と解放とを管理するデバイス管理工程と、 前記分割した要素の処理を並列に処理するためにデータ
    の書込みと、読取りを行う複数のバスの使用を制御する
    バス制御工程とを備え、 前記要素の並列処理により、スループットを最短にする
    ことを特徴とする複合機器の情報処理方法。
  2. 【請求項２】 前記ジョブを構成する要素はドキュメン
    トのページを単位とすることを特徴とする請求項１に記
    載の複合機器の情報処理方法。
  3. 【請求項３】 前記要素を処理するためのデバイスは、
    プリンタ、ファクシミリ、複写機、デジタル複合機を含
    むことを特徴とする請求項１に記載の複合機器の情報処
    理方法。
  4. 【請求項４】 前記手続きは、プロトコルであることを
    特徴とする請求項１に記載の複合機器の情報処理方法。
  5. 【請求項５】 前記デバイスの割り付けと、解放は前記
    ジョブを構成する要素ごとに行うことを特徴とする請求
    項１または２に記載の複合機器の情報処理方法。
  6. 【請求項６】 前記複数のバスの使用制御は、前記ジョ
    ブを構成する要素ごとに行うことを特徴とする請求項１
    または２に記載の複合機器の情報処理方法。
  7. 【請求項７】 情報処理装置から送信された手続きを解
    釈する解釈手段と、 前記手続きの解釈に基き、ジョブを生成するジョブ生成
    手段と、 前記生成されたジョブを構成する要素に分割する分割手
    段と、 前記分割した要素を処理するためのデバイスの割り付け
    と解放とを管理するデバイス管理手段と、 前記分割した要素の処理を並列に処理するためにデータ
    の書込みと、読取りを行う複数のバスの使用を制御する
    バス制御手段とを備え、 前記要素の並列処理により、スループットを最短にする
    ことを特徴とする複合機器の情報処理方法。
  8. 【請求項８】 前記ジョブを構成する要素はドキュメン
    トのページを単位とすることを特徴とする請求項７に記
    載の複合機器の情報処理システム。
  9. 【請求項９】 前記要素を処理するためのデバイスは、
    プリンタ、ファクシミリ、複写機、デジタル複合機を含
    むことを特徴とする請求項７に記載の複合機器の情報処
    理システム。
  10. 【請求項１０】 前記手続きは、プロトコルであること
    を特徴とする請求項７に記載の複合機器の情報処理シス
    テム。
  11. 【請求項１１】 前記デバイスの割り付けと、解放は前
    記ジョブを構成する要素ごとに行うことを特徴とする請
    求項７または８に記載の複合機器の情報処理システム。
  12. 【請求項１２】 前記複数のバスの使用制御は、前記ジ
    ョブを構成する要素ごとに行うことを特徴とする請求項
    ７または８に記載の複合機器の情報処理システム。
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