JP3204300B2 - デバイスシミュレーション方法 - Google Patents

デバイスシミュレーション方法

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JP3204300B2
JP3204300B2 JP22945397A JP22945397A JP3204300B2 JP 3204300 B2 JP3204300 B2 JP 3204300B2 JP 22945397 A JP22945397 A JP 22945397A JP 22945397 A JP22945397 A JP 22945397A JP 3204300 B2 JP3204300 B2 JP 3204300B2
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
数値解析に関する。
【０００２】
【従来の技術】
（一般的なデバイスシミュレーションの概要）半導体デ
バイスの数値解析においては、キャリア（電子及び正
孔）を流体と見做して近似したドリフト−拡散モデル
と、より高次の近似をしたエネルギー輸送モデルとが広
く用いられている。定常状態でのドリフト−拡散モデル
のデバイスシミュレーションにおいては、基本方程式と
して、以下に示される様な、電荷保存式、電子電流連続
式、正孔電流連続式が設定される［檀 良編著“プロセ
ス・デバイス・シミュレーション技術”、産業図書、１
９９０年］。
【０００３】
【数１】
【０００４】上述の式で、解かれるべき変数はポテンシ
ャルψ、電子密度ｎ、正孔密度ｐである。
【０００５】定常状態のエネルギー輸送モデルは、上記
のドリフト−拡散モデルの方程式にキャリア（電子及び
正孔）のエネルギー保存式が付加された以下のような形
の式が設定される［Thoma et al. IEEE Transaction on
Electron Devices, Vol.38,No.6, 1991］。
【０００６】
【数２】
【０００７】
【数３】
【０００８】上述したエネルギー輸送モデルの式で、解
かれるべき変数はポテンシャルψ、電子密度ｎ、正孔密
度ｐ、電子温度Ｔn *、正孔温度Ｔp *である。ここで、キ
ャリア温度の記号に＊を付けてあるのは、次式のような
熱力学的な温度の定義
【０００９】
【数４】 と区別するためである。繁雑さを避けるために、以下の
記述では＊を省略する。
【００１０】一般に、指定された複数の印加バイアスを
境界条件として、順次バイアスを更新して、これらの電
荷保存式、電子電流連続式、正孔電流連続式、電子エネ
ルギー保存式、正孔エネルギー保存式の５つの方程式が
計算される。
【００１１】これらの式は非線形な方程式であるため、
一般に、ニュートン法と呼ばれる反復計算を行って解を
求める。ニュートン法とは、以下のような手法である。
【００１２】変数ｘについて方程式
【００１３】
【数５】 が与えられているとする。ある初期値ｘ0が与えられた
時、ある変動量δｘ0をｘ 0に加えた値が解を与えるなら
ば
【００１４】
【数６】 である。そして、Ｆ（ｘ）の微係数をＦ′（ｘ0）とし
て、Ｆ（ｘ0＋δｘ0）をδｘ0について一次のテイラー
展開を行うと、
【００１５】
【数７】 となる。そこで今度は、
【００１６】
【数８】 とおいて、ｘ1について同様の計算を行う。これを順次
繰り返してｉ回目の計算でのδｘiが、適当な微小量ε
よりも小さくなったならば（これを“収束した”と言
い、この判定を“収束判定”、微小量εを“収束条件”
と言う）、その時のｘiが方程式（３１）の解である。
処理の流れは図１１に示す手順となる。
【００１７】また、図１２は、この手順を模式的に表し
たものである。
【００１８】一次元の場合では、図１２に示すように、
接線とｘ軸との交点を次回のｘの植としながら、解へ近
付いて行く。与えられた初期値が解に近ければ近いほ
ど、解を得るのに必要な反復回数が少なくて済み、解を
得るまでの計算時間が短い。
【００１９】以上がニュートン法の手法である。
【００２０】前述のニュートン法の説明においては、１
個の変数の方程式の場合であったが、デバイスシミュレ
ーションにおいては、解析領域全体にメッシュを生成
し、メッシュ点上の変数について方程式を設定する。解
析メッシュの例を図１６に示す。
【００２１】すなわち、ポテンシャル、電子密度、正孔
密度、電子温度及び正孔温度がメッシュ点数Ｎの数だけ
変数として表れるため、５Ｎ個の連立方程式を解くこと
になる。前述の電荷保存式、電子電流連続式、正孔電流
連続式、電子エネルギー保存式、正孔エネルギー保存式
を、右辺の項を移項した形で、次式のように表す。
【００２２】
【数９】
【００２３】上式のψ，ｎ，ｐ，Ｔｎ，Ｔｐはそれぞ
れ、ポテンシャル、電子密度、正孔密度、電子温度、正
孔温度を表し、また、それぞれＮ個の変数を表す。この
場合、電荷保存式、電子電流連続式、正孔電流保存式、
電子エネルギー保存式、正孔エネルギー保存式を同時に
解くカップルド法（結合法）と、電荷保存式、電子電流
連続式、正孔電流保存式、電子エネルギー保存式、正孔
エネルギー保存式を別々に解くガンメル法（非結合法、
または、デカップルド法）とがある。
【００２４】カップルド法の手順を図１３に、ガンメル
法の手順を図１４にそれぞれ示す。
【００２５】図１３に示す処理手順Ｓ１３０２の行列の
式において、
【００２６】
【外１】 の記号は次の偏微分を表している。
【００２７】
【数１０】
【００２８】他の添字の場合も同様である。カップルド
法では全ての変数について同時に解いている。一方、ガ
ンメル法では、注目している変数以外は固定して、それ
ぞれの方程式を解いている。
【００２９】例えば、電子エネルギー保存式を解く処理
手順では、電子温度以外のポテンシャル、電子密度、正
孔密度、正孔温度が固定される。
【００３０】それぞれの反復で方程式を解くためには行
列計算が行われる。一回の反復で、カップルド法では５
Ｎ×５Ｎの行列をひとつ解き、ガンメル法ではＮ×Ｎの
行列を５個解く。
【００３１】カップルド法は少ない反復回数で解を得る
ことが可能であるが、良い初期値を与えて計算しないと
収束しないことがある。一方、ガンメル法は、初期値依
存性は強くないが、反復回数を多く必要とする。一回の
反復にかかる計算時間はガンメル法の方がカップルド法
よりも短いが、反復回数はカップルド法の方がガンメル
法よりも少なくて済む。多くの場合、解を得るまでにか
かる全体の計算時間は、カップルド法の方が短いことが
知られている。そのため、良い初期値さえ与えることが
出来れば、カップルド法によって短い計算時間で半導体
デバイスの解析を行うことができる。
【００３２】解くべき基本方程式を解析メッシュ上で表
される式へ変形する離散化には、コントロールボリュー
ム法が用いられる。
【００３３】図１５の実線で表されている三角形メッシ
ュの一部を例にとると、図１５の破線で示されるような
メッシュ点につながるメッシュエッジの２等分線によっ
て作られる多角形がコントロールボリュームである。コ
ントロールボリュームの多角形の頂点はメッシュの三角
形要素の外心（外接円の中心）となっている。コントロ
ールボリューム法では、メッシュエッジ
【００３４】
【外２】 上の物理量の流れ（たとえば電流）は、そのエッジ上の
流れの密度（たとえば電流密度）に、コントロールボリ
ュームの辺
【００３５】
【外３】 の長さ（一般に２次元のときでも断面積（cross sectio
n）と呼ばれている）を乗じた量で表される。
【００３６】（ゲート酸化膜シリコン基板界面付近のメ
ッシュについての問題点）前述した基本方程式は、解析
対象のデバイスに対して生成されたメッシュ上で数値計
算される。図１６にそのようなメッシュの例を示す。
【００３７】ＭＯＳデバイスにおいては電流は、ゲート
界面付近のチャネル領域を界面に平行に一様に流れる。
この電流はデバイスシミュレーションではゲート界面付
近のメッシュ上のキャリアが受け持っている。
【００３８】ゲート界面付近のキャリアの移動度はゲー
トバイアスが印加されることで生じる垂直方向電界に依
存することが知られている。すなわち、表面散乱効果と
呼ばれるものである。通常、デバイスシミュレーション
では、ゲート界面上のメッシュ節点にあるキャリアがこ
の表面散乱効果を受けるものとして、解析を行う。この
状況を図１７に模式的に示す。
【００３９】図１７は、ゲート界面から深さ方向へのＭ
ＯＳデバイス断面のメッシュ節点とキャリア密度を示し
た図である。
【００４０】図１７においては、例えば第一メッシュ節
点における電流の量は、コントロールボリューム法に基
づいて、Ａ１で表される矩形の面積に対応する。同様に
第二メッシュ節点における電流の量はＡ２で表される矩
形の面積に対応する。すなわち、それぞれの節点に配分
される電流ｉ1，ｉ2は以下の式で表される。
【００４１】
【数１１】 ここで、
【００４２】
【外４】 は、ドレインバイアスの印加によって生じる水平方向電
界、μ1，μ2はそれぞれ第一メッシュ点と第二メッシュ
点の移動度、ｎ1，ｎ2は同様にキャリア密度、ｈ 1，ｈ2
は同様に前述したコントロールボリュームの断面積、ｑ
は素電荷である。ここで、Ａ１の電流を受け持つキャリ
アは表面紋乱効果を受け、Ａ２の電流を受け持つキャリ
アは表面散乱効果を受けないものとして解析される。
【００４３】ここで、メッシュによっては、以下のよう
な問題が生じる。
【００４４】いま仮に、第一メッシュ点と第二メッシュ
点のキャリア密度の比があまり大きくない状況を考え
る。例えば、
【００４５】
【数１２】 とする。また、おおよその見積りとしてゲート界面と基
板内部側の移動度の比として、
【００４６】
【数１３】 とする。簡単のため等間隔に生成されているメッシュを
考えると、
【００４７】
【数１４】 である。さらに、ドレイン電流Ｉdはほとんど第一メッ
シュ点と第二メッシュ点との電流の寄与によって成り立
っているものとして、
【００４８】
【数１５】 とする。
【００４９】以上から、表面散乱効果を受けない電流ｉ
2がドレイン電流に占める割合は、
【００５０】
【数１６】 から５７％と見積もることが出来る。すなわち、このよ
うにゲート界面のメッシュ節点でのキャリア密度ｎ1に
対して基板内側のメッシュ節点でのキャリア密度ｎ2が
相対的に大きいような状況をもたらすメッシュ生成を行
うと、表面散乱効果を受けない電流が相対的に増加す
る。表面散乱効果は垂直方向電界に依存しており、垂直
方向電界はゲートバイアスによって生じているので、結
果として、ドレイン電流のゲートバイアス依存性が適切
に表現できなくなってしまう。
【００５１】
【発明が解決しようとする課題】前述したような問題に
対して、従来技術として基板内側においても実効垂直電
界を定義することにより、ゲート電界依存性を表す手法
がある（遠田他、平成９年春季第４４回応用物理学関係
連合講演会講演予講集Ｎｏ．０ ｐ．１５３５）。 こ
の手法では実効垂直電界を以下の式で表している。
【００５２】
【数１７】 ここで、
【００５３】
【外５】 は、各コントロールボリューム内での垂直電界の平均に
対応する量であり、Ｅ0は反転層の端での垂直電界であ
る。この実効垂直電界を用いて移動度を次の式で表して
いる。
【００５４】
【数１８】
【００５５】この手法によれば、ゲート界面だけでなく
基板奥側のメッシュ節点上のキャリアについても、ゲー
ト電界に依存した表面散乱の効果を考慮することが可能
である。
【００５６】しかしながら、この手法には以下のような
問題点がある。
【００５７】ＭＯＳデバイスの移動度については、ユニ
バーサルカーブと呼ばれる実効垂直方的電界依存性があ
ることが知られている。
【００５８】図１８にユニバーサルカーブの模式的な図
を示す。図で横軸に取られているのは垂直実効電界と呼
ばれるもので、経験的に以下の式で定義される。
【００５９】
【数１９】
【００６０】ここで、εSiはシリコンの誘電率、Ｑinv
は反転層の電荷密度（面密度［１／ｃｍ2］）、Ｑdplは
空乏層の電荷（面密度［１／ｃｍ2］）である。また、
ηは電子については１／２、正孔については１／３の定
数である。
【００６１】ユニバーサルカーブはおおまかに、垂直実
効電界の低い領域の方から、不純物原子によるクーロン
散乱の支配的な領域と、格子の熱的振動によるフォノン
散乱の支配的な領域と、ゲート界面の荒れによる表面散
乱の支配的な領域とに大別される。電子移動度について
は模式図のように３つの領域が比較的明瞭に認められる
が、正孔についてはフォノン散乱と表面散乱の影響が混
合して境界があまり明瞭ではない。
【００６２】ＭＯＳデバイスの移動度の垂直実効電界仮
存性は、酸化膜厚や基板不純物密度によらず、高電界領
域でひとつのカーブに乗ることが知られている。この特
徴が“ユニバーサル”の名前の由来である。低電界領域
では基板不純物密度によって不純物原子のクーロン散乱
効果の影響が異っている。
【００６３】ここで、垂直実効電界の定義と前記の従来
手法の垂直電界の定義とを比べると、両者を結びつける
関係が不明確なことがわかる。
【００６４】一方、ゲート界面のメッシュ上でのみ表面
散乱を考える手法であれば、垂直実効電界
【００６５】
【外６】 を酸化膜側の電界Ｅsrfと基板側の電界Ｅblkとを用い
て、以下のように定義することが出来る。
【００６６】
【数２０】 ここで、εOxは酸化膜の誘電率である。
【００６７】この定義式は、図１９にて模式的に示した
ように、酸化膜と空乏層をそれぞれ平板コンデンサーと
みなしてガウスの定理を考えることにより、以下のよう
にユニバーサルカーブの垂直実効電界の定義式と明確な
対応を持たせることが出来る。
【００６８】
【数２１】
【００６９】以上述べたように、従来手法においては、
ユニバーサルカーブの垂直実効電界との対応付けが明確
に出来ないという問題点がある。
【００７０】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、このような
ＭＯＳデバイスのゲート界面を流れるキャリアの垂直電
界依存性を適切に表現し、かつユニバーサルカーブの垂
直実効電界との対応も明確なデバイスシミュレーション
を行うことができるデバイスシミュレーション方法を提
供することを目的とする。
【００７１】
【課題を解決するための手段】上記目的を達成するため
に本発明は、コンピュータを用いて半導体デバイスにつ
いて、該半導体デバイスのシリコン基板のゲート酸化膜
との界面付近の領域を解析領域とし、該解析領域にメッ
シュを生成し、予め指定されたバイアス条件についてメ
ッシュ節点のキャリア密度を解析することにより前記半
導体デバイスの数値解析を行うデバイスシミュレーショ
ン方法であって、前記半導体デバイスのゲート酸化膜と
シリコン基板との界面のメッシュ節点である第１のメッ
シュ節点上におけるキャリア密度である第１のキャリア
密度と、前記ゲート酸化膜と前記シリコン基板との界面
から基板深さ方向に向かって１番目のメッシュ節点であ
る第２のメッシュ節点上におけるキャリア密度である第
２のキャリア密度とを比較する処理と、前記比較処理に
おいて前記第１のキャリア密度に対する前記第２のキャ
リア密度の比が予め定められた設定値よりも大きな場合
に、前記第２のメッシュ節点から基板の深さ方向にて、
そのキャリア密度の前記第１のキャリア密度に対する比
が前記設定値よりも小さくなるメッシュ節点である第ｉ
のメッシュ節点を探す処理と、前記第２のメッシュ節点
から第（ｉ−１）のメッシュ節点までを削除してメッシ
ュを再生成する処理と、前記再生成したメッシュを用い
て再度解析を行い、得られた結果を前記バイアス条件で
のキャリア密度とする処理とを順次行うことにより、前
記半導体デバイスの数値解析を行うことを特徴とする。
【００７２】また、前記設定値は、０．０１であること
を特徴とする。
【００７３】また、複数のバイアス条件の解析を行う場
合、それぞれのバイアス条件について１つずつ順次設定
して前記一連の処理を行うことを特徴とする。
【００７４】また、複数のバイアス条件の解析を行う場
合、予め指定されたしきい値電流について該しきい値電
流が流れるようなゲート電圧を探索する処理を行い、そ
の後、前記一連の処理を行うことを特徴とする。
【００７５】また、前記半導体デバイスの基板不純物密
度の空乏層領域における平均値が予め定められた平均値
よりも大きく、かつ、ゲート酸化膜厚が予め定められた
膜厚値よりも小さい場合に、前記第１のメッシュ節点と
前記第２のメッシュ節点との距離が３ｎｍ以上１０ｎｍ
以下となるメッシュを生成し、その後、前記一連の処理
を行うことを特徴とする。
【００７６】また、前記半導体デバイスの基板不純物密
度の空乏層領域における平均値が予め定められた平均値
よりも大きく、かつ、ゲート酸化膜厚が予め定められた
膜厚値よりも小さい場合に、前記第１のメッシュ節点と
前記第２のメッシュ節点との距離が５ｎｍとなるメッシ
ュを生成し、その後、前記一連の処理を行うことを特徴
とする。
【００７７】また、前記予め定められた平均値は１．０
Ｅｌ７［１／ｃｍ3］であり、前記予め定められた膜厚
値は１０ｎｍであることを特徴とする。
【００７８】（作用）上記のように構成された本発明に
おいては、ＭＯＳテバイスのゲート界面を流れるキャリ
アの垂直電界依存性を適切に表現し、かつユニバーサル
カーブの垂直実効電界との対応も明確なデバイスシミュ
レーションを行うことが可能になる。
【００７９】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
【００８０】（第１の実施の形態）図１は、本発明のデ
バイスシミュレーション方法の第１の実施の形態を示す
フローチャートであり、図２及び図３は、図１に示した
フローチャートにおける処理手順の様子を示す模式図で
ある。
【００８１】図１６に示したような直交メッシュについ
てフローチャートを用いて説明する。
【００８２】まず、指定されたバイアス条件について解
析を行う（ステップＳ１０１）。
【００８３】次に、ステップＳ１０１における解析の結
果得られたキャリア密度について、ゲート界面のメッシ
ュ節点（第１メッシュ点）と最初の基板内側のメッシュ
節点（第２メッシュ点）のそれぞれにおけるキャリア密
度ｎ1，ｎ2を比較する（ステップＳ１０２）。
【００８４】すなわち、第２メッシュ点におけるキャリ
ア密度ｎ2の方が第１メッシュ点におけるキャリア密度
ｎ1に対して定められた比率Ｒlim＝０．０１以上に大き
いかどうか（ｎ2／ｎ1≧Ｒlim）を調べる（ステップＳ
１０３）。
【００８５】この様子を、ｎlim＝ｎ1Ｒlimとして、図
２に模式的に示した。図２においては第２メッシュ点の
キャリア密度ｎ2が判定基準のキャリア密度ｎlimに対し
て大きい状況となっている。
【００８６】ステップＳ１０３において第２メッシュ点
におけるキャリア密度ｎ2の方が第１メッシュ点におけ
るキャリア密度ｎ1に対して比率Ｒlim＝０．０１以上に
大きいと判断された場合、第１メッシュ点のキャリア密
度ｎ1に対して、比率Ｒlimよりもキャリア密度が小さく
なるメッシュ節点を基板深さ方向に探す（ステップＳ１
０４）。すなわち、そのメッシュ節点を第ｉメッシュ点
とすると、ｎi／ｎ1＜Ｒlim（すなわちｎi＜ｎlim）の
条件を満たすようなメッシュ節点を探す。
【００８７】次に、第２メッシュ点から第（ｉ−１）メ
ッシュ点までのメッシュ節点を削除し、メッシュを再生
成する（ステップＳ１０５）。図１６に示したような直
交メッシュについては、該当するメッシュ節点とそのメ
ッシュ節点につながっているメッシュエッジとを削除し
たあと、再び水平方向エッジ、垂直方向エッジ及び直角
三角形の斜辺エッジを生成する。
【００８８】次に、再生成したメッシュを用いて再度解
析を行い、得られた結果をこのバイアス条件での解とす
る（ステップＳ１０６）。
【００８９】また、図３に示すように第２メッシュ点に
おけるキャリア密度ｎ2の方が第１メッシュ点における
キャリア密度ｎ1に対して比率Ｒlim＝０．０１以上には
大きくなく、ステップＳ１０３にてそのように判断され
た場合、メッシュの処理は行わず、解析を終了する。
【００９０】このようにして、ゲート界面のメッシュ節
点にキャリアが集中したメッシュが生成され、表面散乱
の効果を適切に計算することが可能になる。
【００９１】（第２の実施の形態）第２の実施の形態と
して、上述した第１の実施の形態における手法を、図４
に示すようなトレンチ構造のゲートを持ったゲート界面
が水平でないＭＯＳデバイスに対する処理に適用する場
合について説明する。
【００９２】このような水平でないゲート界面に対して
は、境界保護層（界面保護層）と呼ばれる界面付近で平
行な層状に生成されたメッシュを用いなければ、解析精
度が保証されないことが知られている（S.Kumashiro et
al.NUPAD V,pp.167-170,1994、及び横田、熊代、電子
情報通信学会技術報告 ED94-54,pp.54-66,1994、及び
特願平５−３１１３９２号公報）。
【００９３】図４に対して生成した境界保護層付きメッ
シュについて、トレンチ構造の底の部分を拡大して、図
５に示した。
【００９４】上述した第１の実施の形態において示した
手法は、この境界保護層１６を持ったメッシュを用いる
ことによって、ゲート界面が水平でない場合にも適用可
能である。
【００９５】すなわち、図１に示したフローチャートに
おいて、ゲート界面のメッシュ節点を第１メッシュ点と
し、ｋを２以上の整数として、境界保護層１６の第（ｋ
−１）層のメッシュ節点を第ｋメッシュ点とする。そし
て、ステップＳ１０５におけるメッシュ再生成処理で
は、境界保護層１６の第一層の厚さをもとの境界保護層
１６の第１層から第（ｉ−１）層までの厚さに設定し
て、境界保護層１６の再生成を行う（ここでｉはステッ
プＳ１０４で見付けたメッシュ節点の番号）。
【００９６】このようにして、ゲート界面が水平でない
ＭＯＳデバイスに対しても、ゲート界面のメッシュ節点
にキャリアが集中したメッシュが生成され、表面散乱の
効果を適切に計算することが可能になる。
【００９７】（第３の実施の形態）図６は、本発明のデ
バイスシミュレーション方法の第３の実施の形態を示す
フローチャートである。
【００９８】図１６に示したような直交メッシュについ
てフローチャートを用いて説明する。
【００９９】まず、最初のバイアス条件を設定し（ステ
ップＳ２０１）、設定されたバイアス条件について解析
を行う（ステップＳ２０２）。
【０１００】次に、上述した第１の実施の形態において
説明した手法（図１におけるステップＳ１０２〜ステッ
プＳ１０６）と同様の一連の処理を行う（ステップＳ２
０３〜ステップＳ２０７）。
【０１０１】次に、全てのバイアス条件を解析し終わっ
ていればシミュレーションを終了し（ステップＳ２０
８）、まだ解析すべきバイアス条件が残っていれば、次
のバイアス条件を設定し（ステップＳ２０９）、次の解
析処理へ進む。
【０１０２】また、ステップＳ２０４にて第２メッシュ
点におけるキャリア密度ｎ2の方が第１メッシュ点にお
けるキャリア密度ｎ1に対して比率Ｒlim＝０．０１以上
には大きくないと判断された場合は、メッシュの処理は
行わず、ステップＳ２０８における処理に進む。
【０１０３】このようにして、一連のバイアス条件を解
析する場合においても、ゲート界面のメッシュ節点にキ
ャリアが集中したメッシュが生成され、表面散乱の効果
を適切に計算することが可能になる。
【０１０４】（第４の実施の形態）第４の実施の形態と
して、上述した第３の実施の形態における手法を、図４
に示すようなトレンチ構造のゲートを持ったゲート界面
が水平でないＭＯＳデバイスに対する処理に適用する場
合について説明する。
【０１０５】図６に示したフローチャートにおいて、ゲ
ート界面のメッシュ節点を第１メッシュ点とし、ｋを２
以上の整数として、境界保護層１６の第（ｋ−１）層の
メッシュ節点を第ｋメッシュ点とする。そして、図６に
示したステップＳ２０６のメッシュ再生成処理では、境
界保護層１６の第１層の厚さをもとの境界保護層１６の
第１層から第（ｉ−１）層までの厚さに設定して、境界
保護層１６の再生成を行う（ここでｉは、図６に示した
ステップＳ２０５で見付けたメッシュ節点の番号）。
【０１０６】このようにして、一連のバイアス条件を解
析する場合において、ゲート界面が水平でないＭＯＳデ
バイスに対しても、ゲート界面のメッシュ節点にキャリ
アが集中したメッシュが生成され、表面散乱の効果を適
切に計算することが可能になる。
【０１０７】（第５の実施の形態）図７は、本発明のデ
バイスシミュレーション方法の第５の実施の形態を示す
フローチャートである。
【０１０８】図１６に示したような直交メッシュについ
てフローチャートを用いて説明する。
【０１０９】本形態における手法は、一連のバイアス条
件を解析する場合に、一連のバイアス条件の解析の前処
理として、しきい値解析を行い、図１に示した手法を用
いてメッシュを再生成し、そのメッシュを用いて一連の
バイアス条件を解析するものである。
【０１１０】すなわち、ただ一度のメッシュ再生成処理
を行うだけで一連のバイアス条件の解析を行うものであ
る。
【０１１１】このメッシュが一連のバイアス条件の解析
に対して適切であると見做せる理由は以下のことによ
る。
【０１１２】しきい値解析は、ユーザがドレイン電流が
流れ始める目安として指定した電流値（ステップＳ３０
１におけるしきい値電流条件）について、その値の電流
が流れるようなゲート電圧を探索する解析である。
【０１１３】すなわち、しきい値電圧が印加された状態
はドレイン電流の流れ始めの状態と見倣せる。
【０１１４】さらに大きな値の電流が流れるのは、さら
に大きなゲート電圧が印加された状態であり、そのよう
な状態ではチャネルに誘起されるキャリアはより大きな
電界によってゲート界面に引き付けられるため、しきい
値電圧の状態よりもゲート界面へのキャリアの集中が強
くなる。すなわち、第１メッシュ点に対する第２メッシ
ュ点のキャリア密度の比が増大することはない。
【０１１５】このような理由で、しきい値電圧の状態に
おいて適切なメッシュは、しきい値電流値以上の電流が
流れるさらに大きなゲート電圧の状態においても適切で
あると見倣せる。
【０１１６】以下に、この手法の具体的な処理を説明す
る。
【０１１７】まず、指定されたしきい値電流条件につい
てしきい値解析を行う（ステップＳ３０１）。
【０１１８】次に、第１の実施の形態において説明した
手法（図１に示したステップＳ１０１〜ステップＳ１０
６）と同様の一連の処理を行う（ステップＳ３０２〜ス
テップＳ３０５）。
【０１１９】次に、得られたメッシュを用いて一連のバ
イアス条件について解析を行う（ステップＳ３０６）。
【０１２０】また、ステップＳ３０１にて第２メッシュ
点におけるキャリア密度ｎ2の方が第１メッシュ点にお
けるキャリア密度ｎ1に対して比率Ｒlim＝０．０１以上
には大きくないと判断された場合は、メッシュの再生成
処理は行わず、そのままのメッシュを用いて一連のバイ
アス条件について解析を行う（ステップＳ３０６）。
【０１２１】このようにして、一連のバイアス条件を解
析する場合において、ただ一回のメッシェ再生成処理
で，表面散乱の効果を適切に計算することが可能にな
る。
【０１２２】（第６の実施の形態）第６の実施の形態と
して、上述した第５の実施の形態における手法を、図４
に示すようなトレンチ構造のゲートを持ったゲート界面
が水平でないＭＯＳデバイスに対する処理に適用する場
合について説明する。
【０１２３】図７に示したフローチャートにおいて、ゲ
ート界面のメッシュ節点を第１メッシュ点とし、ｋを２
以上の整数として、境界保護層１６の第（ｋ−１）層の
メッシュ節点を第ｋメッシュ点とする。そして、図７に
示したステップＳ３０５のメッシュ再生成処理では、境
界保護層１６の第１層の厚さをもとの境界保護層１６の
第１層から第（ｉ−１）層までの厚さに設定して、境界
保護層１６の再生成を行う（ここでｉは、図７に示した
ステップＳ３０４で見付けたメッシュ節点の番号）。
【０１２４】このようにして、一連のバイアス条件を解
析する場合において、ゲート界面が水平でないＭＯＳデ
バイスに対しても、ただ一回のメッシュ再生成によっ
て、表面散乱の効果を適切に計算することが可能にな
る。
【０１２５】（第７の実施の形態）図８は、本発明のデ
バイスシミュレーション方法の第７の実施の形態を示す
フローチャートである。
【０１２６】図１６に示したような直交メッシュについ
てフローチャートを用いて説明する。
【０１２７】本形態における手法は、指定されたひとつ
または複数のバイアス条件を解析する場合に、第１メッ
シュ点と第２メッシュ点との距離を３ｎｍ以上１０ｎｍ
以下の定数値（典型的な値としては５ｎｍ）としたメッ
シュを用いて解析するものである。
【０１２８】すなわち、メッシュ再生成処理を行わず
に、前記条件を満たすように生成した最初のメッシュに
よってひとつまたは複数のバイアス条件の解析を行うも
のである。
【０１２９】このメッシュがひとつまたは複数のバイア
ス条件の解析に対して適切であると見倣せる理由は以下
のことによる。
【０１３０】昨今の先端デバイスにおいては、ゲート酸
化膜厚が１０ｎｍ以下であり、さらなる薄膜化が進めら
れている。また、基板不純物密度も空乏層領域（典型的
にはゲート界面から基板深さ方向に１５０ｎｍまでの
間）における平均値が１Ｅ１７［１／ｃｍ3］以上であ
り、さらに高濃度化が進んでいる。
【０１３１】このように薄いゲート酸化膜を持つデバイ
スでは、ゲート電圧を印加したときに高い垂直電界が生
じる。また、基板不純物密度が高いデバイスでは、ゲー
ト電圧を印加したときに空乏層の拡がりが狭く、やはり
高い垂直電界を生じる。これら２つのことは、図１９に
模式的に示した２つのコンデンサーの平行平板の間隔が
それぞれ狭くなる状態に対応することから、垂直電界が
高くなるということを理解することが出来る。
【０１３２】実際にゲート酸化膜厚が６．５ｎｍ、基板
不純物密度が約５Ｅ１７［１／ｃｍ 3］のＮ型ＭＯＳデ
バイスについて、ゲート電圧を２．５Ｖとして、シミュ
レーションした結果の基板深さ方向のキャリア密度を図
９に示す。
【０１３３】図９に示すメッシュは、第１メッシュ点と
第２メッシュ点との距離が５ｎｍである。この図から、
５ｎｍの間隔があれば第２メッシュ点におけるキャリア
密度は第１メッシュ点におけるキャリア密度に対して２
桁以上小さいことが分かる。
【０１３４】また、第１メッシュ点と第２メッシュ点と
の距離が１０ｎｍよりも大きなメッシュでは、空乏層の
拡がり方の計算精度が低下してくるため、しきい値−基
板電圧特性やゲート容量特性の解析精度が低下する。そ
のため、第１メッシュ点と第２メッシュ点との距離が１
０ｎｍ以下のメッシュが良い。この例以外のゲート酸化
膜厚、基板不純物密度のシミュレーションにおいても、
ゲート酸化願が１０ｎｍ以下、基板不純物密度が１Ｅ１
７［１／ｃｍ3］以上であれば、第１メッシュ点と第２
メッシュ点との距離を３ｎｍ以上１０ｎｍ以下の定数値
（典型的な値としては５ｎｍ）とすることによって、図
１に示した手法で得られるメッシュと同等の適切なメッ
シュが得られることが、経験的に確かめられる。
【０１３５】例えば、ゲート酸化膜厚が６．５ｎｍ、基
板不純物密度が約５Ｅ１７［１／ｃｍ3］のＮ型ＭＯＳ
デバイスのシミュレーション結果のドレイン電流−ゲー
ト電圧特性について図１０に示したように（縦軸はゲー
ト電圧２．５Ｖ時の実測値を１とした相対植のドレイン
電流）、第１メッシュ点と第２メッシュ点との距離が５
ｎｍのメッシュでは実測値と０．９％の誤差で一致して
いて、グラフが重なって見えているのに対して、第１メ
ッシュ点と第２メッシュ点との距離が１ｎｍのメッシュ
では実測値から大きくかけ離れた電流値が計算されてし
まうことがわかる。
【０１３６】以上が本手法のメッシュが適切であると見
倣せる理由である。
【０１３７】以下に、本形態における手法の処理を具体
的に説明する。
【０１３８】まず、第１メッシュ点と第２メッシュ点と
の距離を３ｎｍ以上１０ｎｍ以下の定数値（典型的な値
としては５ｎｍ）に設定したメッシュを生成する（ステ
ップＳ４０１）。
【０１３９】次に、このメッシュを用いてひとつまたは
複数のバイアス条件について解析を行う（ステップＳ４
０２）。
【０１４０】このようにして、ひとつまたは複数のバイ
アス条件を解析する場合において、最初のメッシュをそ
のまま用いて、表面散乱の効果を適切に計算することが
可能になる。
【０１４１】（第８の実施の形態）第８の実施の形態と
して、上述した第７の実施の形態における手法を、図４
に示すようなトレンチ構造のゲートを持ったゲート界面
が水平でないＭＯＳデバイスに対する処理に適用する場
合について説明する。
【０１４２】図８に示したフローチャートにおいて、ゲ
ート界面のメッシュ節点を第１メッシュ点とし、境界保
護層１６のゲート界面から深さ方向に見て第１層のメッ
シュ節点を第２メッシュ点として、図８に示したステッ
プＳ４０２におけるメッシュ生成を行う。
【０１４３】このようにして、ひとつまたは複数のバイ
アス条件を解析する場合において、ゲート界面が水平で
ないＭＯＳデバイスに対しても、最初のメッシュをその
まま用いて、表面散乱の効果を適切に計算することが可
能になる。
【０１４４】
【発明の効果】本発明は、以上説明したように構成され
ているので、キャリアの表面散乱の効果を適切に計算す
ることが可能になる。
【図面の簡単な説明】
【図１】本発明のデバイスシミュレーション方法の第１
の実施の形態を示すフローチャートである。
【図２】図１に示したフローチャートにおける処理手順
の様子を示す模式図である。
【図３】図１に示したフローチャートにおける処理手順
の様子を示す模式図である。
【図４】トレンチ構造のゲートを持つＭＯＳデバイスの
模式図である。
【図５】図４に示したＭＯＳデバイスのメッシュの拡大
図である。
【図６】本発明のデバイスシミュレーション方法の第３
の実施の形態を示すフローチャートである。
【図７】本発明のデバイスシミュレーション方法の第５
の実施の形態を示すフローチャートである。
【図８】本発明のデバイスシミュレーション方法の第７
の実施の形態を示すフローチャートである。
【図９】Ｎ型ＭＯＳデバイスのシミュレーション結果の
ゲート界面から深さ方向のキャリア密度を示す図であ
る。
【図１０】Ｎ型ＭＯＳデバイスのシミュレーション結果
のドレイン電流−ゲート電圧特性を示す図である。
【図１１】ニュートン法の処理手順のフローチャートで
ある。
【図１２】ニュートン法の処理手順を模式的に表した図
である。
【図１３】カップルド法の処理手順のフローチャートで
ある。
【図１４】ガンメル法の処理手順のフローチャートであ
る。
【図１５】コントロールボリュームの模式的な図であ
る。
【図１６】解祈のためのメッシュの例を示した図であ
る。
【図１７】従来技術を説明するための模式図である。
【図１８】ユニバーサルカーブの模式図である。
【図１９】ＭＯＳデバイスのチャネル領域と容量の対応
を示した模式図である。
【符号の説明】
１１ ソース １２ ゲート酸化膜 １３ ゲート １４ ドレイン １５ ゲート界面 １６ 境界保護層
フロントページの続き (56)参考文献 特開 平10−200089（ＪＰ，Ａ) 特開 平９−191039（ＪＰ，Ａ) 特開 平８−241992（ＪＰ，Ａ) 特開 平８−130311（ＪＰ，Ａ) 特開 平７−161962（ＪＰ，Ａ) 特開 平７−130820（ＪＰ，Ａ) 特開 平５−136267（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/00

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 コンピュータを用いて半導体デバイスに
    ついて、該半導体デバイスのシリコン基板のゲート酸化
    膜との界面付近の領域を解析領域とし、該解析領域にメ
    ッシュを生成し、予め指定されたバイアス条件について
    メッシュ節点のキャリア密度を解析することにより前記
    半導体デバイスの数値解析を行うデバイスシミュレーシ
    ョン方法であって、 前記半導体デバイスのゲート酸化膜とシリコン基板との
    界面のメッシュ節点である第１のメッシュ節点上におけ
    るキャリア密度である第１のキャリア密度と、前記ゲー
    ト酸化膜と前記シリコン基板との界面から基板深さ方向
    に向かって１番目のメッシュ節点である第２のメッシュ
    節点上におけるキャリア密度である第２のキャリア密度
    とを比較する処理と、 前記比較処理において前記第１のキャリア密度に対する
    前記第２のキャリア密度の比が予め定められた設定値よ
    りも大きな場合に、前記第２のメッシュ節点から基板の
    深さ方向にて、そのキャリア密度の前記第１のキャリア
    密度に対する比が前記設定値よりも小さくなるメッシュ
    節点である第ｉのメッシュ節点を探す処理と、 前記第２のメッシュ節点から第（ｉ−１）のメッシュ節
    点までを削除してメッシュを再生成する処理と、前記再生成したメッシュを用いて再度解析を行い、得ら
    れた結果を前記バイアス条件でのキャリア密度とする処
    理 とを順次行うことにより、前記半導体デバイスの数値
    解析を行うことを特徴とするデバイスシミュレーション
    方法。
  2. 【請求項２】 請求項１に記載のデバイスシミュレーシ
    ョン方法において、 前記設定値は、０．０１であることを特徴とするデバイ
    スシミュレーション方法。
  3. 【請求項３】 請求項１または請求項２に記載のデバイ
    スシミュレーション方法において、 複数のバイアス条件の解析を行う場合、それぞれのバイ
    アス条件について１つずつ順次設定して前記一連の処理
    を行うことを特徴とするデバイスシミュレーション方
    法。
  4. 【請求項４】 請求項１または請求項２に記載のデバイ
    スシミュレーション方法において、 複数のバイアス条件の解析を行う場合、予め指定された
    しきい値電流について該しきい値電流が流れるようなゲ
    ート電圧を探索する処理を行い、その後、前記一連の処
    理を行うことを特徴とするデバイスシミュレーション方
    法。
  5. 【請求項５】 請求項１または請求項２に記載のデバイ
    スシミュレーション方法において、 前記半導体デバイスの基板不純物密度の空乏層領域にお
    ける平均値が予め定められた平均値よりも大きく、か
    つ、ゲート酸化膜厚が予め定められた膜厚値よりも小さ
    い場合に、前記第１のメッシュ節点と前記第２のメッシ
    ュ節点との距離が３ｎｍ以上１０ｎｍ以下となるメッシ
    ュを生成し、その後、前記一連の処理を行うことを特徴
    とするデバイスシミュレーション方法。
  6. 【請求項６】 請求項１または請求項２に記載のデバイ
    スシミュレーション方法において、 前記半導体デバイスの基板不純物密度の空乏層領域にお
    ける平均値が予め定められた平均値よりも大きく、か
    つ、ゲート酸化膜厚が予め定められた膜厚値よりも小さ
    い場合に、前記第１のメッシュ節点と前記第２のメッシ
    ュ節点との距離が５ｎｍとなるメッシュを生成し、その
    後、前記一連の処理を行うことを特徴とするデバイスシ
    ミュレーション方法。
  7. 【請求項７】 請求項５または請求項６に記載のデバイ
    スシミュレーション方法において、 前記予め定められた平均値は１．０Ｅｌ７［１／ｃ
    ｍ3］であり、前記予め定められた膜厚値は１０ｎｍで
    あることを特徴とするデバイスシミュレーション方法。
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