JP3201024B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3201024B2 JP3201024B2 JP33209292A JP33209292A JP3201024B2 JP 3201024 B2 JP3201024 B2 JP 3201024B2 JP 33209292 A JP33209292 A JP 33209292A JP 33209292 A JP33209292 A JP 33209292A JP 3201024 B2 JP3201024 B2 JP 3201024B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特にヘテロバイポーラトランジスタ(HBT) の製造
方法に関する。
係り, 特にヘテロバイポーラトランジスタ(HBT) の製造
方法に関する。
【０００２】メサ型HBT においては，エミッタ領域形成
の際に露出されたエミッタ層の側面の部分でキャリアの
表面再結合が起き, それがトランジスタの電流利得を低
下させる原因となることはよく知られている。また, ベ
ース電極と接触する外部ベース領域とベース電極との間
の接触抵抗を低減し, さらに, ベース層を薄くすること
でデバイスの高速性を増すことができる。
の際に露出されたエミッタ層の側面の部分でキャリアの
表面再結合が起き, それがトランジスタの電流利得を低
下させる原因となることはよく知られている。また, ベ
ース電極と接触する外部ベース領域とベース電極との間
の接触抵抗を低減し, さらに, ベース層を薄くすること
でデバイスの高速性を増すことができる。
【０００３】このために, エミッタ側面での再結合を減
らし, ベース領域のコンタクト部の高濃度化および薄膜
化が必要となる。
らし, ベース領域のコンタクト部の高濃度化および薄膜
化が必要となる。
【０００４】
【従来の技術】従来のセルフアライン型HBT において，
表面再結合の低減化と動作速度の高速化の従来方法とし
て次の図２(A) 〜(C) に示されるような方法がある。
表面再結合の低減化と動作速度の高速化の従来方法とし
て次の図２(A) 〜(C) に示されるような方法がある。
【０００５】図２(A) 〜(C) は従来例によるHBT (n-p-
n) の断面図である。図で同一の模様は同じ材料を示し
ている。図２(A) において，エミッタ電極25をマスクに
してエミッタ形成用被膜をエッチングしてエミッタ領域
21を形成した後, エミッタ領域側面を覆うように基板上
に絶縁膜を成長し，ドライエッチングによりエッチング
領域側面にサイドウォール28を形成する。次いで, ベー
ス電極26をエミッタに対してセルフアラインで形成す
る。
n) の断面図である。図で同一の模様は同じ材料を示し
ている。図２(A) において，エミッタ電極25をマスクに
してエミッタ形成用被膜をエッチングしてエミッタ領域
21を形成した後, エミッタ領域側面を覆うように基板上
に絶縁膜を成長し，ドライエッチングによりエッチング
領域側面にサイドウォール28を形成する。次いで, ベー
ス電極26をエミッタに対してセルフアラインで形成す
る。
【０００６】図２(B) において，エミッタ領域を形成す
るときにエミッタ層を30nm程度の厚さを残してガードリ
ング29を形成し，サイドウォールを形成後, ベース電極
形成前にガードリングのベース電極形成部分をエッチン
グ除去する。
るときにエミッタ層を30nm程度の厚さを残してガードリ
ング29を形成し，サイドウォールを形成後, ベース電極
形成前にガードリングのベース電極形成部分をエッチン
グ除去する。
【０００７】図２(C) において，上記のガードリング29
の周囲を残したまま，サイドウォールの外側にベース電
極を形成する。この際のベース電極は真性半導体に取り
込まれるたとによりｐ型半導体となるような金属，例え
ばGaAsに対してZn, Be, Mg,Ca等を用い, 熱処理をして
その金属をガードリング中に取り込み, ｐ型に反転させ
てコンタクトを得ている。30は熱処理により生じた反応
層である。
の周囲を残したまま，サイドウォールの外側にベース電
極を形成する。この際のベース電極は真性半導体に取り
込まれるたとによりｐ型半導体となるような金属，例え
ばGaAsに対してZn, Be, Mg,Ca等を用い, 熱処理をして
その金属をガードリング中に取り込み, ｐ型に反転させ
てコンタクトを得ている。30は熱処理により生じた反応
層である。
【０００８】以上の諸従来例では, エミッタ領域の側面
を絶縁膜で覆うため, エミッタ側面での再結合を低減さ
せ，図２(B) ではガードリングを設けることによりpn接
合近傍での再結合を低減させている。さらに図２(C) で
はpn接合を表面に出さないで形成できるので，pn接合近
傍での再結合をより低減させることができる。
を絶縁膜で覆うため, エミッタ側面での再結合を低減さ
せ，図２(B) ではガードリングを設けることによりpn接
合近傍での再結合を低減させている。さらに図２(C) で
はpn接合を表面に出さないで形成できるので，pn接合近
傍での再結合をより低減させることができる。
【０００９】また，これらの例においては, 高速化のた
めにベース層はコンタクト部を高濃度 (1019cm-3) に且
つ数10nm程度に薄くしている。
めにベース層はコンタクト部を高濃度 (1019cm-3) に且
つ数10nm程度に薄くしている。
【００１０】
【発明が解決しようとする課題】エミッタ側面の再結合
は，半導体が露出しているときよりも従来例のように絶
縁膜で覆われている方が減少するが, 絶縁膜と半導体の
界面で多少の再結合が起きている。これに対して，図２
(B) ではガードリングを設けた効果はみられるものの厳
密にはpn接合界面は露出しており，ここでも表面再結合
が起きている。また，ガードリングの形成はエミッタ層
をエッチングして30nm残すためコントロールエッチが非
常に難しい。
は，半導体が露出しているときよりも従来例のように絶
縁膜で覆われている方が減少するが, 絶縁膜と半導体の
界面で多少の再結合が起きている。これに対して，図２
(B) ではガードリングを設けた効果はみられるものの厳
密にはpn接合界面は露出しており，ここでも表面再結合
が起きている。また，ガードリングの形成はエミッタ層
をエッチングして30nm残すためコントロールエッチが非
常に難しい。
【００１１】これらの原因により，HBT の電流利得や論
理振幅の経時劣化が生じ, 信頼性の面で課題となってい
る。次に, ベースの接触抵抗はベース層に導入する不純
物量が多いほど低減するが, 半導体中に取り込まれる不
純物量が多過ぎると拡散を起こす。このため，現在のエ
ピ成長技術では1019cm-3台が限界であり，ベース接触抵
抗はあまり低くならない。
理振幅の経時劣化が生じ, 信頼性の面で課題となってい
る。次に, ベースの接触抵抗はベース層に導入する不純
物量が多いほど低減するが, 半導体中に取り込まれる不
純物量が多過ぎると拡散を起こす。このため，現在のエ
ピ成長技術では1019cm-3台が限界であり，ベース接触抵
抗はあまり低くならない。
【００１２】また，高速化のためにはベース層を薄くし
なければならないが，そのためには, 図２(C) 以外はベ
ース電極がベース層を突き抜けないようにノンアロイの
オーミック材料を用いるため，後のプロセスは熱的制限
を受ける。
なければならないが，そのためには, 図２(C) 以外はベ
ース電極がベース層を突き抜けないようにノンアロイの
オーミック材料を用いるため，後のプロセスは熱的制限
を受ける。
【００１３】本発明はエミッタ側面での再結合をさらに
減らし, ベースの接触抵抗を低減してHBT の高速性と信
頼性の向上を目的とする。
減らし, ベースの接触抵抗を低減してHBT の高速性と信
頼性の向上を目的とする。
【００１４】
【課題を解決するための手段】上記課題の解決は，半導
体基板 1上にコレクタ層 3, ベース層 4, エミッタ層5
を順次エピ成長し，次いで, 該半導体基板上のエミッタ
形成領域に整合してエミッタ電極 7および絶縁膜 8を順
に形成し，該絶縁膜をマスクにして少なくとも該エミッ
タ層をエッチング除去してエミッタメサを形成する工程
と, 次いで, 上記の加工を終えた該半導体基板の該エミ
ッタメサの側面および該ベース層の露出部に真性半導体
層 9を選択成長する工程と, 次いで，該絶縁膜 8を除去
し，水平部の該真性半導体層 9上にベース電極10を形成
し，熱処理を行うことによりベース電極と真性半導体層
とを反応させて, 該真性半導体層を該ベース層より高濃
度で且つ該ベース層と同一型半導体層にする工程とを有
する半導体装置の製造方法により達成される。
体基板 1上にコレクタ層 3, ベース層 4, エミッタ層5
を順次エピ成長し，次いで, 該半導体基板上のエミッタ
形成領域に整合してエミッタ電極 7および絶縁膜 8を順
に形成し，該絶縁膜をマスクにして少なくとも該エミッ
タ層をエッチング除去してエミッタメサを形成する工程
と, 次いで, 上記の加工を終えた該半導体基板の該エミ
ッタメサの側面および該ベース層の露出部に真性半導体
層 9を選択成長する工程と, 次いで，該絶縁膜 8を除去
し，水平部の該真性半導体層 9上にベース電極10を形成
し，熱処理を行うことによりベース電極と真性半導体層
とを反応させて, 該真性半導体層を該ベース層より高濃
度で且つ該ベース層と同一型半導体層にする工程とを有
する半導体装置の製造方法により達成される。
【００１５】
【作用】従来のプロセスでは，エミッタメサの側面は多
結晶絶縁膜で覆い，さらにガードリングを設けて表面再
結合を低減していたが，本発明ではバンドギャップの広
い真性半導体をエミッタメサの周辺およびベース層の上
に成長する。このため，pn接合の終端はエピ成長した真
性半導体層で覆われるため, pn接合を構成する半導体／
真性半導体の界面はほぼ格子整合され，従来例の多結晶
絶縁膜／半導体間の界面より表面準位数は減り，表面再
結合は低減することになる。また，ベースコンタクトは
合金化により，不純物をベース層に導入することにより
低抵抗化ができる。
結晶絶縁膜で覆い，さらにガードリングを設けて表面再
結合を低減していたが，本発明ではバンドギャップの広
い真性半導体をエミッタメサの周辺およびベース層の上
に成長する。このため，pn接合の終端はエピ成長した真
性半導体層で覆われるため, pn接合を構成する半導体／
真性半導体の界面はほぼ格子整合され，従来例の多結晶
絶縁膜／半導体間の界面より表面準位数は減り，表面再
結合は低減することになる。また，ベースコンタクトは
合金化により，不純物をベース層に導入することにより
低抵抗化ができる。
【００１６】HBT ではベース層にバンドギャップの広い
半導体層を用いるため，エミッタ／ベース接合を覆う真
性半導体層はベース層と同等かまたはそれ以上の広いバ
ンドギャップを持つ半導体を利用することが，真性半導
体層の絶縁性の観点から望ましいことは当然である。
半導体層を用いるため，エミッタ／ベース接合を覆う真
性半導体層はベース層と同等かまたはそれ以上の広いバ
ンドギャップを持つ半導体を利用することが，真性半導
体層の絶縁性の観点から望ましいことは当然である。
【００１７】
【実施例】図１(A) 〜(D) は本発明の一実施例を説明す
る断面図である。図はＴ字型セルフアラインHBT の製造
工程を示す。
る断面図である。図はＴ字型セルフアラインHBT の製造
工程を示す。
【００１８】図１(A) において，半導体基板 1上にコレ
クタコンタクト層 2, コレクタ層 3, ベース層 4, エミ
ッタ層 5, エミッタキャップ層 6を順次エピ成長する。
次いで, 半導体基板上にエミッタ電極 7および絶縁膜 8
を被着し，絶縁膜をパターニングし, これをマスクにし
てエミッタ電極膜およびエミッタ層をエッチングしてエ
ミッタ電極およびエミッタ領域を形成する (エミッタメ
サの形成) 。
クタコンタクト層 2, コレクタ層 3, ベース層 4, エミ
ッタ層 5, エミッタキャップ層 6を順次エピ成長する。
次いで, 半導体基板上にエミッタ電極 7および絶縁膜 8
を被着し，絶縁膜をパターニングし, これをマスクにし
てエミッタ電極膜およびエミッタ層をエッチングしてエ
ミッタ電極およびエミッタ領域を形成する (エミッタメ
サの形成) 。
【００１９】このとき，従来例のようにエミッタ層にガ
ードリングを残さないで，ベース層も少し (20nm程度)
エッチングする。図１(B) において，分子ビームエピタ
キシ(MBE) あるいは有機金属気相成長(MOCVD) 法によ
り, 不純物をドープしないで厚さ30nm程度のバンドギャ
ップの広い半導体層 9を上記の加工を終えたエピ基板の
半導体露出部に選択成長する。
ードリングを残さないで，ベース層も少し (20nm程度)
エッチングする。図１(B) において，分子ビームエピタ
キシ(MBE) あるいは有機金属気相成長(MOCVD) 法によ
り, 不純物をドープしないで厚さ30nm程度のバンドギャ
ップの広い半導体層 9を上記の加工を終えたエピ基板の
半導体露出部に選択成長する。
【００２０】これにより，エミッタメサの側面にはバン
ドギャップの広いノンドープの半導体層で覆われたこと
になる。次いで，エミッタ電極 7上の絶縁膜 8を除去す
る。
ドギャップの広いノンドープの半導体層で覆われたこと
になる。次いで，エミッタ電極 7上の絶縁膜 8を除去す
る。
【００２１】図１(C) において，再成長されたバンドギ
ャップの広いノンドープ半導体層 9上にベース電極10を
形成する。このとき，ベース電極はエミッタ電極上にも
形成されるが特に問題はない。ここで, ベース電極は真
性半導体に取り込まれるたとによりｐ型半導体となるよ
うな金属，例えばGaAsに対してZn, Be, Mg, Ca等を用い
る。
ャップの広いノンドープ半導体層 9上にベース電極10を
形成する。このとき，ベース電極はエミッタ電極上にも
形成されるが特に問題はない。ここで, ベース電極は真
性半導体に取り込まれるたとによりｐ型半導体となるよ
うな金属，例えばGaAsに対してZn, Be, Mg, Ca等を用い
る。
【００２２】各部の諸元の一例を次に示す。
【表１】 ここで，AlGaAsおよびInGaAsの組成は Al0.3Ga0.7As お
よびIn0.3Ga0.7Asであり，層間の移行はAlGaAs→GaAs→
InGaAsの順で行われる。なお, 表中および以降の記載に
おいて, 電極層は下層から順に記載する。
よびIn0.3Ga0.7Asであり，層間の移行はAlGaAs→GaAs→
InGaAsの順で行われる。なお, 表中および以降の記載に
おいて, 電極層は下層から順に記載する。
【００２３】また，エミッタ電極 7は表中のCr/Au 膜の
代わりにAuGe/Au 膜を用いてもよい。さらに, ベース電
極10は通常Cr/Au 膜が用いられるが, 本発明ではｐ型不
純物Znを含んだPd/Zn/Pt/Au 膜を用いた。
代わりにAuGe/Au 膜を用いてもよい。さらに, ベース電
極10は通常Cr/Au 膜が用いられるが, 本発明ではｐ型不
純物Znを含んだPd/Zn/Pt/Au 膜を用いた。
【００２４】また，表中では, 真性半導体層 9にGaAsを
用いたが, これよりバンドギャップの広いAlGaAsを用い
てもよい。図１(D) において，熱処理 (例えば, 350
℃, 6 分間) を行い, ベース電極10の金属とノンドープ
半導体層 9とを反応させて反応層11を形成し, ノンドー
プ半導体層を高濃度のｐ型半導体層にし，エピ基板のベ
ース層とベース電極のコンタクトを得る。
用いたが, これよりバンドギャップの広いAlGaAsを用い
てもよい。図１(D) において，熱処理 (例えば, 350
℃, 6 分間) を行い, ベース電極10の金属とノンドープ
半導体層 9とを反応させて反応層11を形成し, ノンドー
プ半導体層を高濃度のｐ型半導体層にし，エピ基板のベ
ース層とベース電極のコンタクトを得る。
【００２５】次に, 実施例の効果を示す数値例を従来例
と対比して示す。ベースのコンタクト抵抗は, 従来例で
ｐ型ベース層の上に直接Cr/Au(厚さ10/300nm) 膜でコン
タクトをとると，よくても 1×10-6Ω・cm2 程度であっ
たが，実施例ではベース電極にZnを含んだPd/Zn/Pt/Au
(厚さ10/20/50/200nm) 膜を用い, 熱処理に依って反応
層を形成したため 2×10-7Ω・cm2 まで低下した。
と対比して示す。ベースのコンタクト抵抗は, 従来例で
ｐ型ベース層の上に直接Cr/Au(厚さ10/300nm) 膜でコン
タクトをとると，よくても 1×10-6Ω・cm2 程度であっ
たが，実施例ではベース電極にZnを含んだPd/Zn/Pt/Au
(厚さ10/20/50/200nm) 膜を用い, 熱処理に依って反応
層を形成したため 2×10-7Ω・cm2 まで低下した。
【００２６】
【発明の効果】本発明によれば, エミッタ側面での再結
合を減らし, ベースの接触抵抗を低減することができ
た。この結果, HBT の高速性と信頼性の向上に寄与する
ことができた。
合を減らし, ベースの接触抵抗を低減することができ
た。この結果, HBT の高速性と信頼性の向上に寄与する
ことができた。
【００２７】また，エミッタ層のエミッタで薄いガード
リングを残すためのコントロールエッチの必要がなく，
ベースコンタクトのための熱処理を行うことから，後工
程のプロセス上の制限を受けることがなく，プロセスの
簡易化と自由度の増大が達成できる。
リングを残すためのコントロールエッチの必要がなく，
ベースコンタクトのための熱処理を行うことから，後工
程のプロセス上の制限を受けることがなく，プロセスの
簡易化と自由度の増大が達成できる。
【図１】 本発明の一実施例を説明する断面図
【図２】 従来例によるHBT (n-p-n) の断面図
1 半導体基板 2 コレクタコンタクト層 3 コレクタ層 4 ベース層 5 エミッタ層 6 エミッタキャップ層 7 エミッタ電極 8 絶縁膜 9 真性半導体層 10 ベース電極 11 反応層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/205 H01L 29/73
Claims (1)
- 【請求項１】 半導体基板 1上にコレクタ層 3, ベース
層 4, エミッタ層 5を順次エピ成長し，次いで, 該半導
体基板上のエミッタ形成領域に整合してエミッタ電極 7
および絶縁膜 8を順に形成し，該絶縁膜をマスクにして
少なくとも該エミッタ層をエッチング除去してエミッタ
メサを形成する工程と,次いで, 上記の加工を終えた該
半導体基板の該エミッタメサの側面および該ベース層の
露出部に真性半導体層 9を選択成長する工程と,次い
で，該絶縁膜 8を除去し，水平部の該真性半導体層 9上
にベース電極10を形成し，熱処理を行うことによりベー
ス電極と真性半導体層とを反応させて, 該真性半導体層
を該ベース層より高濃度で且つ該ベース層と同一型半導
体層にする工程とを有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33209292A JP3201024B2 (ja) | 1992-12-14 | 1992-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33209292A JP3201024B2 (ja) | 1992-12-14 | 1992-12-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06181217A JPH06181217A (ja) | 1994-06-28 |
| JP3201024B2 true JP3201024B2 (ja) | 2001-08-20 |
Family
ID=18251056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33209292A Expired - Fee Related JP3201024B2 (ja) | 1992-12-14 | 1992-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201024B2 (ja) |
-
1992
- 1992-12-14 JP JP33209292A patent/JP3201024B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06181217A (ja) | 1994-06-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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