JP3198525B2 - Polishing apparatus, polishing method, and semiconductor device manufacturing method - Google Patents

Polishing apparatus, polishing method, and semiconductor device manufacturing method

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JP3198525B2 JP8958491A JP8958491A JP3198525B2 JP 3198525 B2 JP3198525 B2 JP 3198525B2 JP 8958491 A JP8958491 A JP 8958491A JP 8958491 A JP8958491 A JP 8958491A JP 3198525 B2 JP3198525 B2 JP 3198525B2
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  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はポリッシュ装置、ポリッ
シュ方法、及び半導体装置の製造方法に関する。本発明
、半導体装置などの電子材料を形成する場合に、基体
上の凹凸を平坦化するために利用するなど、表面平坦化
のためにポリッシュを行う手段として利用することがで
、また、かかるポリッシュ技術により半導体装置を形
成する場合に利用することができる。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polishing apparatus and a polishing apparatus.
And a method for manufacturing a semiconductor device . INDUSTRIAL APPLICABILITY The present invention can be used as a means for performing polishing for flattening a surface, for example, when flattening irregularities on a substrate when forming an electronic material such as a semiconductor device . It can be used when a semiconductor device is formed by a polishing technique .

【0002】[0002]

【従来の技術】ポリッシ技術の適用分野は広く、例えば
半導体装置の製造の際に半導体基板等の基体上に生じた
凹凸を平坦化するためにも利用されるに至っている(例
えば、特開昭60−39835号参照)。
2. Description of the Related Art The application field of the polishing technique is wide, and it has been used, for example, for flattening irregularities generated on a substrate such as a semiconductor substrate in the manufacture of a semiconductor device (for example, Japanese Patent Laid-Open Publication No. 60-39835).

【0003】一方、半導体装置の分野ではデバイスの大
容量化が進んでいるが、チップ面積をなるべく小さくし
て大容量化を図るためには多層配線技術が必要である。
そして、この多層配線の技術においては、多層配線の段
切れを防止するため、下地の平坦化が重要である。下地
に凹凸があると、これにより生ずる段差上で、配線が切
れるいわゆる断切れが発生するからである。この平坦化
を良好に行うには、初期工程からの平坦化が重要とな
る。このため例えば、平坦なトレンチアイソレーション
等が考えられている。トレンチアイソレーションとは、
半導体基板に形成した溝(トレンチ)に絶縁材を埋め込
んで、素子間分離を行うものである。これは微細に形成
できるので有利であるが、溝の埋め込み後は、溝以外の
部分に堆積した埋め込み材料から成る凸部を除去して、
平坦化する必要がある。この平坦なトレンチアイソレー
ションを形成する方法として、図5に示す手法がある。
この手法においては、まず、基板等の基体1に形成した
溝41〜43を埋め込み材料5によりCVD等の堆積手
段で埋め込み、図5(A)の構造とする。この構造にお
いては、溝41〜43以外の部分にも埋め込み材料5が
厚く堆積して、凸部51が生じる。よってこの凸部51
をポリッシュにより除去して、図5(b)のように平坦
化する。図中2はポリッシュのストッパ層で、埋め込み
材料がSiO2であれば、例えばこれよりポリッシュ速
度の遅いシリコンナイトライド膜により形成する。
[0003] On the other hand, in the field of semiconductor devices, the capacity of devices has been increasing, but a multilayer wiring technique is necessary to reduce the chip area as much as possible to increase the capacity.
In this multi-layer wiring technology, it is important to flatten the base in order to prevent disconnection of the multi-layer wiring. This is because if the base has irregularities, a so-called disconnection occurs in which the wiring is cut on a step caused by the unevenness. In order to perform this flattening satisfactorily, the flattening from the initial step is important. For this reason, for example, flat trench isolation or the like has been considered. What is trench isolation?
An insulating material is buried in a trench (trench) formed in a semiconductor substrate to perform element isolation. This is advantageous because it can be formed finely, but after embedding the groove, remove the protrusion made of the embedding material deposited on the part other than the groove,
It needs to be planarized. As a method of forming this flat trench isolation, there is a method shown in FIG.
In this method, first, the grooves 41 to 43 formed in the base 1 such as a substrate are filled with a filling material 5 by a deposition means such as CVD to obtain a structure shown in FIG. In this structure, the embedding material 5 is thickly deposited in portions other than the grooves 41 to 43, and the convex portions 51 are generated. Therefore, this convex portion 51
Is removed by polishing and flattened as shown in FIG. In the figure, reference numeral 2 denotes a polish stopper layer, which is formed of, for example, a silicon nitride film having a lower polish rate if the filling material is SiO 2 .

【0004】ところがこの技術の問題点は、ポリッシュ
の終点判定の手段がないことである。一般には時間設定
でポリッシュしているが、ポリッシュによる除去レート
が遅くなると、十分に埋め込み材料5であるSiO2
をポリッシュできず、図6(A)のように除去すべき埋
め込み材料が残ってしまうし、逆に除去レートが速くな
ると、下地までポリッシュして、図6(B)のようにし
てしまう。ストッパ層2自体を厚くすれば、ポリッシュ
による除去レートの速度変化に対するマージンは増す
が、トレンチのアスペクト比が大きくなり、CVD等に
よる埋め込みが困難となる。よってこのような事情で、
ポリッシュの際の有効な終点判定技術が望まれている。
However, a problem with this technique is that there is no means for determining the end point of polishing. Generally, polishing is performed at a set time. However, if the removal rate by polishing becomes slow, the SiO 2 or the like as the filling material 5 cannot be sufficiently polished, and the filling material to be removed remains as shown in FIG. Conversely, if the removal rate is increased, the base is polished to the state shown in FIG. 6B. Increasing the thickness of the stopper layer 2 itself increases the margin for the change in the removal rate due to polishing, but increases the aspect ratio of the trench, making it difficult to fill the trench by CVD or the like. Therefore, in such circumstances,
There is a need for an effective endpoint determination technique for polishing.

【0005】[0005]

【発明が解決しようとする課題】本発明は上述した従来
の問題点を解決して、ポリッシュの終点を有効に判定で
きるポリッシュ装置、ポリッシュ方法、及びこれを利用
した半導体装置の製造方法を提供することが目的であ
る。
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problems and provides a polishing apparatus, a polishing method, and a polishing method capable of effectively determining the end point of polishing.
It is an object of the present invention to provide a method for manufacturing a semiconductor device .

【0006】[0006]

【課題を解決するための手段】本発明は、ポリッシュ時
に発生する音をモニタし、ポリッシュすべき材料部分が
除去されてモニタ音が変化することによりポリッシュの
終点を判定することを基本構成とする。すなわち、本発
明に係るポリッシュ装置は、ストッパ層上の被ポリッシ
ュ材料層を除去して平坦化を行うための電子材料形成に
用いるポリッシュ装置であって、ポリッシュ時に発生す
る振動音をピックアップするピックアップ装置を具備
し、被ポリッシュ材料層が除去されて、該被ポリッシュ
材料層よりもポリッシュ速度の遅い材料層である下層の
ストッパ層が露出した際に発生する前記振動音中に高周
波成分が現れる変化を前記ピックアップ装置で検出し、
該検出結果に基づき、ポリッシュの終点を判定する構成
としたことを特徴とするポリッシュ装置であって、これ
により上記目的を達成するものである。本発明に係るポ
リッシュ方法は、ストッパ層上の被ポリッシュ材料層を
除去して平坦化を行うための電子材料形成に用いるポリ
ッシュ方法であって、被ポリッシュ材料層をポリッシュ
して該被ポリッシュ材料層よりもポリッシュ速度の遅い
材料層である下層のストッパ層を露出する工程と、該ス
トッパ層が露出した際に発生する振動音中に高周波成分
が現れる変化を検出する工程と、該検出結果に基づき、
ポリッシュの終点を判定する工程とを具備することを特
徴とするポリッシュ方法であって、これにより上記目的
を達成するものである。本発明に係る半導体装置の製造
方法は、基体に形成された溝を埋め込み材料で埋め込む
埋め込み工程と、ポリッシュによる基体上の埋め込み材
料除去工程とを少なくとも含む半導体装置の製造方法に
おいて、ポリッシュ時のストッパ層として、埋め込み材
料からなる被ポリッシュ材料層よりもポリッシュ速度の
遅い材料層を形成しておき、上記ポリッシュによる基板
上の埋め込み材料除去工程において該ポリッシュにより
該ストッパ層が露出した際に発生する振動音中に高周波
成分が現れるを検出して、該検出結果に基づき、ポリッ
シュの終点を判定することを特徴とする半導体装置の製
造方法であって、これにより上記目的を達成するもので
ある。
The basic structure of the present invention is to monitor the sound generated at the time of polishing and determine the end point of the polishing by changing the monitor sound by removing the material to be polished. . That is, the polishing apparatus according to the present invention is a polishing apparatus used for forming an electronic material for removing and planarizing a material to be polished on a stopper layer, and a pickup apparatus for picking up vibration noise generated during polishing. A high- period during the vibrating sound generated when the polished material layer is removed and the lower stopper layer, which is a material layer having a lower polishing speed than the polished material layer, is exposed.
A change in which a wave component appears is detected by the pickup device,
A polishing apparatus characterized in that an end point of polishing is determined based on the detection result, thereby achieving the above object. A polishing method according to the present invention is a polishing method used for forming an electronic material for planarizing by removing a polished material layer on a stopper layer, wherein the polished material layer is polished to form the polished material layer. Exposing a lower stopper layer, which is a material layer having a lower polishing rate, and a high-frequency component included in a vibration sound generated when the stopper layer is exposed.
Detecting a change that appears , based on the detection result,
Determining the end point of polishing, thereby achieving the above object. The method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device, the method comprising at least a filling step of filling a groove formed in a base with a filling material and a step of removing a filling material on the base by polishing. As a layer, a material layer having a polishing speed lower than that of a material to be polished made of an embedding material is formed in advance, and vibration generated when the polish exposes the stopper layer in the embedding material removing step on the substrate by the polish. High frequency in sound
A method for manufacturing a semiconductor device, characterized by detecting the appearance of a component and determining the end point of polishing based on the detection result, thereby achieving the above object.

【0007】[0007]

【作用】本発明によれば、ポリッシュされるべき被ポリ
ッシュ材料部分が除去されると、下地の材料がポリッシ
ュされはじめ、その時、材料によってポリッシュ時に発
生する音が異なるので、これをモニタすることにより被
ポリッシュ材料のポリッシュが終了したことを知ること
ができる。よってこれにより、ポリッシュの終点を正し
く判定することが可能となる。
According to the present invention, when the polished material portion to be polished is removed, the underlying material starts to be polished. At that time, the sound generated during polishing differs depending on the material. It is possible to know that polishing of the material to be polished has been completed. Therefore, this makes it possible to correctly determine the end point of the polish.

【0008】[0008]

【実施例】以下本発明の実施例について、図面を参照し
て説明する。但し当然のことではあるが、本発明は以下
の実施例により限定されるものではない。
Embodiments of the present invention will be described below with reference to the drawings. However, needless to say, the present invention is not limited by the following examples.

【0009】実施例−1 図1〜図3を参照する。本実施例では音モニタ機構を有
するポリッシャーを用いて、これにより終点判定可能と
してポリッシュを行った。
Embodiment 1 Reference is made to FIGS. In the present embodiment, a polisher having a sound monitoring mechanism was used, and polishing was performed so that the end point could be determined.

【0010】本実施例における被ポリッシ材料は、図3
に示すように、基体1(ここではシリコン半導体基板)
に形成された溝41〜43を、埋め込み材料5であるS
iO2 で埋め込み、その際に凸部が生じた状態になって
いるものである。図中、2はポリッシュのストッパ層で
あり、シリコンナイトライドから成る。これはトレンチ
アイソレーション形成の途中の構造であって、シリコン
基板にシリコンナイトライド膜がストッパ層2として形
成されている構造をパターニングして溝41〜43を形
成し、これを例えばバイアスECR−CVD法によりS
iO2 である埋め込み材料5で埋め込んだものである
(形成手段は問わず、その他任意でよい)。
The material to be polished in this embodiment is shown in FIG.
As shown in FIG. 1, a substrate 1 (here, a silicon semiconductor substrate)
The grooves 41 to 43 formed in
It is embedded with iO 2 , and at this time, a convex portion is formed. In the figure, reference numeral 2 denotes a polished stopper layer made of silicon nitride. This is a structure in the middle of trench isolation formation, and a structure in which a silicon nitride film is formed as a stopper layer 2 on a silicon substrate is patterned to form grooves 41 to 43, which are formed, for example, by bias ECR-CVD. By law
It is buried with a burying material 5 of iO 2 (irrespective of a forming means, any other may be used).

【0011】本実施例においては、図1に示すように、
試料台74上に載置した被ポリッシュ材(図3参照)
を、ポリッシュプレートPでポリッシュする。図中、7
3はポリッシュプレートPの回転軸である。本実施例で
は、ポリッシュ時に、ポリッシュで発生する音Eをモニ
タする。図に3で、音のピックアップ手段を示す。この
ピックアップ手段としては、例えば集音マイクを用いる
ことができ、ポリッシュが行われている個所から少し離
れた位置で、但しあまり遠ざけることなく配置してポリ
ッシュ音をピックアップする。一般に、ポリッシュの際
には、ポリッシュプレートPと、被ポリッシュ材10
(試料台74)の双方が回転するので、回転部分へのピ
ックアップ手段の配設は通常は行わないが、埋め込み等
により試料台74等に配置して振動音を直接検知し、信
号化してモニタ部に送るようにしてもよい。
In this embodiment, as shown in FIG.
Polished material placed on sample stage 74 (see FIG. 3)
Is polished with a polish plate P. In the figure, 7
Reference numeral 3 denotes a rotation axis of the polish plate P. In this embodiment, during polishing, a sound E generated by the polishing is monitored. FIG. 3 shows sound pickup means. As this pickup means, for example, a sound collecting microphone can be used, and the polished sound is picked up at a position slightly away from the place where the polishing is performed, but not so far away. Generally, at the time of polishing, a polished plate P and a material to be polished 10
Since both the (sample stage 74) rotate, the pickup means is not usually provided in the rotating portion. However, it is arranged on the sample stage 74 or the like by embedding or the like, and the vibration noise is directly detected, converted into a signal, and monitored. It may be sent to the department.

【0012】本実施例において、はじめは埋め込み材料
5であるSiO2 が研摩される。次いで、SiO2 研摩
が終了すると、ポリッシュのストッパ層2であるSi3
4層が露出する。このとき、被ポリッシュ材料により
研摩中の音が異なるので、それまでSiO2 ポリッシュ
の音の波形であったのが、Si3 4 ポリッシュの波形
に変化する。この変化を検知して、変化時点を、SiO
2 ポリッシュの終了ポイントと判定する。
In this embodiment, first, SiO 2 as the filling material 5 is polished. Next, when the polishing of SiO 2 is completed, the stopper layer 2 of polished Si 3
N 4 layer is exposed. At this time, since the sound during polishing differs depending on the material to be polished, the waveform of the sound of the SiO 2 polish changes to the waveform of the Si 3 N 4 polish. This change is detected, and the time of the change is set to SiO
Judge as the end point of 2 polish.

【0013】通常、ポリッシュストッパ層を形成する場
合は、上部材料よりポリッシュされにくい材質のものを
用いて、つまりポリッシュ速度の小さいものを用いてポ
リッシュを進行しにくくするものであるので、通常固い
材料が使用される。一般に、固い材料はポリッシュ時の
音が高く、金属音に近いような音に変わる。よってこの
時点を正確かつ速やかに把握することにより、適正なポ
リッシュ終点を判別できる。これは、下地がポリッシュ
ストッパ層であるか否かに拘らず、材料が変わればポリ
ッシュ音は変わるので、下地材料にポリッシュが到達し
た時点を判断してポリッシュの終点を判定する場合に汎
用できる手段である。
Usually, when a polish stopper layer is formed, a material which is less polished than the upper material is used, that is, a material having a lower polishing speed is used to make it difficult for polishing to proceed. Is used. Generally, a hard material has a high sound when polished and changes to a sound close to a metallic sound. Therefore, by knowing this point accurately and quickly, it is possible to determine an appropriate polishing end point. This is a means that can be used universally when judging when the polish has reached the base material and judging the end point of the polish because the polish sound changes when the material changes, regardless of whether the base is a polish stopper layer or not. It is.

【0014】本実施例では、図2に模式的に示すよう
に、図2(A)に示すように埋め込み材料5をエッチン
グしている時点である(イ)SiO2 エッチング中に
は、例えば符号Iで示すような比較的低周波の音が発生
するが、エッチングストッパ層2に至って図2(B)に
示すように(ロ)Si3 4 エッチングになると、符号
IIで模式的に示す如く、高周波成分が現れる。よって
この変化をモニタして、判定する。発生する高周波成分
を予め知っておけば、高周波成分が或るしきい値を超え
る時点で、終点と判定できる。このしきい値は、一般に
は20KHzあるいはこれをやや下まわる程度であり、
このしきい値に至る成分が発生すれば、終点と判定する
ようにできる。
[0014] In this embodiment, as schematically shown in FIG. 2, the embedding material 5 is a time of etching (b) SiO 2 in the etching as shown in FIG. 2 (A), such as code Although a relatively low frequency sound is generated as shown by I, when the etching reaches the etching stopper layer 2 and becomes (b) Si 3 N 4 etching as shown in FIG. , High frequency components appear. Therefore, this change is monitored to make a determination. If the generated high-frequency component is known in advance, the end point can be determined when the high-frequency component exceeds a certain threshold. This threshold value is generally 20 KHz or slightly lower.
If a component that reaches this threshold value occurs, it can be determined that it is the end point.

【0015】あるいは、波形IIから、バックグラウン
ドである波形Iを引き、残った成分(高周波成分)をモ
ニタし、あるいはその成分がしきい値を超えるか否かを
検知して、終点判定を行うようにすることもできる。例
えば、この成分が出てから、1分位してポリッシュを停
止するなど適宜に設定することができる。
Alternatively, the background waveform I is subtracted from the waveform II, the remaining component (high-frequency component) is monitored, or it is detected whether or not the component exceeds a threshold value to determine the end point. You can also do so. For example, it can be set as appropriate, such as stopping the polish by one minute after this component appears.

【0016】本実施例に用いることができるポリッシュ
手段は任意であり、例えば図9に例示する装置を使用で
きる。図9中、1は被研摩材であるシリコン基板(ウェ
ハー)であり、Pは研摩プレート(ポリッシュヘッド)
である。71はスラリー導入管、72は研摩粒子を含む
スラリー、73は研摩プレートPの回転軸、74は被研
摩材1を支持するウェハー保持試料台、75はウェハー
保持試料台の回転軸である。76は研摩圧力を示し、こ
れは適宜調整すべきものである。
The polishing means that can be used in this embodiment is arbitrary, and for example, an apparatus illustrated in FIG. 9 can be used. In FIG. 9, reference numeral 1 denotes a silicon substrate (wafer) as a material to be polished, and P denotes a polishing plate (polishing head).
It is. Reference numeral 71 denotes a slurry introduction pipe, 72 denotes a slurry containing abrasive particles, 73 denotes a rotation axis of the polishing plate P, 74 denotes a wafer holding sample table that supports the workpiece 1 to be polished, and 75 denotes a rotation axis of the wafer holding sample table. Reference numeral 76 denotes a polishing pressure, which should be appropriately adjusted.

【0017】本実施例によれば、ポリッシュ時に発生す
る音をモニタする機構を有するポリッシャーを用いたの
で、被ポリッシュ材料による音の違いを利用し、ポリッ
シュの適正な終点判定が可能となる。
According to this embodiment, since the polisher having a mechanism for monitoring the sound generated during polishing is used, it is possible to determine the appropriate end point of the polishing by utilizing the difference in sound depending on the material to be polished.

【0018】実施例−2 次に図4を参照して、実施例−2を説明する。この実施
例は、本発明のポリッシュ手段を好ましく適用できる凹
凸構造が形成中に与えられるものであり、具体的には、
トレンチアイソレーションの形成において、溝(トレン
チ)以外の場所に形成された埋め込み材料から成る凸部
をポリッシュするものである。
Embodiment 2 Next, Embodiment 2 will be described with reference to FIG. In this example, a concavo-convex structure to which the polishing means of the present invention can be preferably applied is provided during the formation. Specifically,
In the formation of the trench isolation, a convex portion made of a filling material formed in a place other than the groove (trench) is polished.

【0019】従来のLOCOS構造はそのバーズビーク
のため集積化に限界があるので、これに替えてトレンチ
分離構造を形成する場合、その際にポリッシュ法を適用
するには、図7及び図8に示す技術が考えられる。図7
に示す方法は、溝41,42の埋め込みに、コンフォー
マルなCVD−SiO2 を埋め込み材料5として堆積し
(図7(a))、これを図7(b)のようにポリッシュ
するが、これはSiO2 等の酸化薄膜11とポリッシュ
ストッパ層2の分、広い溝41と狭い溝42との間で段
差が生じてしまう(図7(c)。図のA−Bが段差であ
る)。
Since the conventional LOCOS structure has a limit in integration due to its bird's beak, when a trench isolation structure is formed instead, a polishing method is applied at that time as shown in FIGS. Technology is conceivable. FIG.
In the method shown in FIG. 7, a conformal CVD-SiO 2 is deposited as a filling material 5 in the filling of the grooves 41 and 42 (FIG. 7A), and this is polished as shown in FIG. 7B. Causes a step between the wide groove 41 and the narrow groove 42 by the thickness of the oxide thin film 11 such as SiO 2 and the polish stopper layer 2 (FIG. 7 (c); AB in the figure is a step).

【0020】図8に示す方法は、埋め込み材料5である
コンフォーマルなCVD−SiO2上に、レジストを塗
布してこれをパターニングしてブロックレジスト61を
形成し、更にレジスト層62をコーティングし(図8
(a))、その後ポリッシュして図8(b)の構造を得
るものである。この方法は、ポリッシ後の埋め込み膜厚
差はないものの、複数のフォトレジストパターニング工
程があることで、工程数が増加し、生産性が低下する。
In the method shown in FIG. 8, a resist is applied on conformal CVD-SiO 2 , which is the filling material 5, and is patterned to form a block resist 61, and further a resist layer 62 is coated ( FIG.
(A)) and then polishing to obtain the structure of FIG. 8 (b). In this method, although there is no difference in the buried film thickness after polishing, the number of steps is increased and the productivity is reduced due to the presence of a plurality of photoresist patterning steps.

【0021】これに対し、本実施例では、バイアスEC
R−CVD法によるトレンチ埋め込み工程と、ポリッシ
ュによる埋め込み材料(SiO2 )除去工程と、ポリッ
シュ時のストッパ層としてSi3 4 を形成する工程と
を含む工程で、トレンチアイソレーションを形成する。
On the other hand, in this embodiment, the bias EC
The trench isolation is formed by a process including a trench filling process by the R-CVD method, a filling material (SiO 2 ) removing process by polishing, and a process of forming Si 3 N 4 as a stopper layer at the time of polishing.

【0022】具体的には図4に示すように、本実施例で
はまず、基体1であるSiウェハー上に、パッド−Si
2 11として熱酸化法によりSiO2 膜を100Å形
成する。次にストッパ層2としてSi3 4 膜をLP−
CVD法により1500Å厚で形成する。次に、所望と
するトレンチパターンを形成するためのフォトレジスト
パターニングを行って、レジストパターン6を得る。こ
れが図4(a)に示す構造である。
Specifically, as shown in FIG. 4, in this embodiment, first, a pad-Si
As O 2 11, a 100 ° SiO 2 film is formed by a thermal oxidation method. Then, a Si 3 N 4 film is LP-coated as a stopper layer 2.
It is formed to a thickness of 1500 ° by the CVD method. Next, photoresist patterning for forming a desired trench pattern is performed to obtain a resist pattern 6. This is the structure shown in FIG.

【0023】次にトレンチエッチングを行って、溝4
1,42を形成する。例えば、ECRプラズマエッチャ
ーを用い、 使用ガス系:C2 Cl3 3 (F113)/SF6 =6
0/10SCCM 圧力:10mTorr マイクロ波パワー:850W RFバイアス:150W の条件で行えばよい。これにより図4(b)の構造を得
る。本例の溝41,42は、一方が幅広のトレンチ(溝
41)であり、他方が幅狭のトレンチ(溝42)であ
る。
Next, a trench 4 is formed by etching.
1, 42 are formed. For example, using an ECR plasma etcher, gas used: C 2 Cl 3 F 3 (F113) / SF 6 = 6
0/10 SCCM pressure: 10 mTorr Microwave power: 850 W RF bias: 150 W Thus, the structure shown in FIG. 4B is obtained. One of the grooves 41 and 42 in this example is a wide trench (groove 41), and the other is a narrow trench (groove 42).

【0024】次にバイアスECR−CVD法により、ト
レンチ深さと同じになるまでSiO2 膜を形成する。条
件は次のようにすればよい。 使用ガス系:SiH4 /N2 O=21/35SCCM 圧力:7×10-4Torr マイクロ波パワー:1000W RFバイアス:300W これによって、埋め込み材料であるSiO2 が埋め込ま
れ、堆積した図4(c)の構造を得る。次にポリッシャ
ーにより、ポリッシュを行う(図4(d))。ポリッシ
ュの条件は次の表1に示す。用いたポリッシャーの構造
は、図9に示したものである。
Next, an SiO 2 film is formed by a bias ECR-CVD method until the SiO 2 film becomes the same as the trench depth. The conditions may be as follows. Using gas system: SiH 4 / N 2 O = 21 / 35SCCM pressure: 7 × 10 -4 Torr microwave power: 1000W RF bias: 300 W Thus, embedded SiO 2 is buried material deposited FIG 4 (c ). Next, polishing is performed by a polisher (FIG. 4D). The polishing conditions are shown in Table 1 below. The structure of the polisher used is that shown in FIG.

【表1】 スラリーの主成分は シリカ(粒径:10〜数100μm) KOH 水[Table 1] The main component of the slurry is silica (particle size: 10 to several 100 μm) KOH water

【0025】ここで、ポリッシュでのSiO2 とSi3
4 のエッチングレートの比率は5:1であるので、S
3 4 層がストッパ層2として機能し、凸部上のSi
2を全て除去できる。なおかつ、下地Siはエッチン
グされず、また、アイソレーション部分のSiO2 の膜
厚も保たれる。このとき、発生する音をモニタして、終
点を判定する。得られた構造を図4(e)に示す。
Here, the polished SiO 2 and Si 3
Since the ratio of the etching rate of N 4 is 5: 1,
The i 3 N 4 layer functions as the stopper layer 2 and the Si
All O 2 can be removed. In addition, the underlying Si is not etched, and the thickness of SiO 2 in the isolation portion is maintained. At this time, the generated sound is monitored to determine the end point. The obtained structure is shown in FIG.

【0026】次いで、ストッパ層2のSi3 4 をホッ
トリン酸で除去し、パッドSiO2層11をライトエッ
チングにて除去し、アイソレーションを形成する。これ
により図4(d)の構造を得る。埋め込み材料5は基体
1面よりやや突出しており、これにより耐圧性を良好に
できる。
Next, the Si 3 N 4 of the stopper layer 2 is removed with hot phosphoric acid, and the pad SiO 2 layer 11 is removed by light etching to form isolation. Thus, the structure shown in FIG. The embedding material 5 slightly protrudes from the surface of the base 1, thereby improving the pressure resistance.

【0027】本実施例によれば、幅の広い溝41も、幅
の狭い溝42も同じ埋め込み膜厚で埋め込むことができ
る。かつ、煩雑な複数のレジスト工程が不要でプロセス
が容易である。
According to this embodiment, both the wide groove 41 and the narrow groove 42 can be buried with the same buried film thickness. In addition, a complicated plurality of resist steps are not required, and the process is easy.

【0028】[0028]

【発明の効果】本発明に係るポリッシュ装置、ポリッシ
ュ方法、及びこれを利用した半導体装置の製造方法は、
ポリッシュの終点を有効に判定できるという効果を有す
る。
The polishing apparatus and the polisher according to the present invention.
Method, and a method of manufacturing a semiconductor device using the same,
This has the effect that the end point of the polish can be effectively determined.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施例−1の説明図である。FIG. 1 is an explanatory diagram of Example-1.

【図2】実施例−1の工程を示す図である。FIG. 2 is a view showing a process of Example-1.

【図3】実施例−1における被ポリッシュ材を示す断面
図である。
FIG. 3 is a sectional view showing a material to be polished in Example-1.

【図4】実施例−2の工程図である。FIG. 4 is a process chart of Example-2.

【図5】背景技術を示す図である。FIG. 5 is a diagram showing a background art.

【図6】問題点を示す図である。FIG. 6 is a diagram showing a problem.

【図7】従来技術を示す図である。FIG. 7 is a diagram showing a conventional technique.

【図8】従来技術を示す図である。FIG. 8 is a diagram showing a conventional technique.

【図9】実施例において用いたポリッシュ装置の一例の
構成図である。
FIG. 9 is a configuration diagram of an example of a polishing apparatus used in the embodiment.

【符号の説明】P・・・ポリッシュプレート、 E・・・ポリッシュ時に
発生する音、2・・・ストッパ層、5・・・ポリッシ
材料層(埋め込み材料)10・・・被ポリッシュ材
(ウェハー)。
[Reference Numerals] P ... polished plates, sound generated at the time of E ... polish, 2 ... stopper layer, 5 ... the Porisshi <br/> Interview material layer (filling material), 10 ...・ Polished material (wafer).

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/304 B24B 37/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/304 B24B 37/04

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】ストッパ層上の被ポリッシュ材料層を除去
して平坦化を行うための電子材料形成に用いるポリッシ
ュ装置であって、 ポリッシュ時に発生する振動音をピックアップするピッ
クアップ装置を具備し、 被ポリッシュ材料層が除去されて、該被ポリッシュ材料
層よりもポリッシュ速度の遅い材料層である下層のスト
ッパ層が露出した際に発生する前記振動音中に高周波成
分が現れる変化を前記ピックアップ装置で検出し、 該検出結果に基づき、ポリッシュの終点を判定する構成
としたことを特徴とするポリッシュ装置。
1. A polishing apparatus used for forming an electronic material for flattening by removing a material layer to be polished on a stopper layer, comprising: a pickup device for picking up a vibration sound generated during polishing. The vibration material generated when the polish material layer is removed and the lower stopper layer, which is a material layer having a lower polishing rate than the material layer to be polished, is exposed.
A polishing apparatus characterized in that a change in appearance of a minute is detected by the pickup device, and an end point of polishing is determined based on the detection result.
【請求項2】ストッパ層上の被ポリッシュ材料層を除去
して平坦化を行うための電子材料形成に用いるポリッシ
ュ方法であって、 被ポリッシュ材料層をポリッシュして該被ポリッシュ材
料層よりもポリッシュ速度の遅い材料層である下層のス
トッパ層を露出する工程と、 該ストッパ層が露出した際に発生する振動音中に高周波
成分が現れる変化を検出する工程と、 該検出結果に基づき、ポリッシュの終点を判定する工程
とを具備することを特徴とするポリッシュ方法。
2. A polishing method for forming an electronic material for removing and planarizing a material layer to be polished on a stopper layer, wherein the material layer to be polished is polished more than the material layer to be polished. A step of exposing a lower stopper layer, which is a material layer having a low speed, and a step of exposing a high frequency during a vibration sound generated when the stopper layer is exposed.
A polishing method, comprising: detecting a change in which a component appears ; and determining an end point of polishing based on the detection result.
【請求項3】基体に形成された溝を埋め込み材料で埋め
込む埋め込み工程と、ポリッシュによる基体上の埋め込
み材料除去工程とを少なくとも含む半導体装置の製造方
法において、 ポリッシュ時のストッパ層として、埋め込み材料からな
る被ポリッシュ材料層よりもポリッシュ速度の遅い材料
層を形成しておき、 上記ポリッシュによる基板上の埋め込み材料除去工程に
おいて該ポリッシュにより該ストッパ層が露出した際に
発生する振動音中に高周波成分が現れる変化を検出し
て、該検出結果に基づき、ポリッシュの終点を判定する
ことを特徴とする半導体装置の製造方法。
3. A method for manufacturing a semiconductor device, comprising at least a filling step of filling a groove formed in a base with a filling material, and a step of removing a filling material on the base by polishing. A material layer having a lower polishing rate than the material layer to be polished is formed, and in the step of removing the buried material on the substrate by the polish , a high frequency component is generated in a vibration sound generated when the stopper layer is exposed by the polish. A method for manufacturing a semiconductor device, comprising: detecting an appearing change ; and determining an end point of polishing based on the detection result.
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