JP3193651B2 - ゲスト命令をエミュレートするプロセッサ - Google Patents
ゲスト命令をエミュレートするプロセッサInfo
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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Description
【０００１】
【発明の属する技術分野】本発明は、ホストプロセッサ
におけるゲスト命令をエミュレートするプロセッサに関
し、特に、専用レジスタの内容を操作する命令を与える
ことによって、エミュレーション性能を改善するプロセ
ッサに関する。
におけるゲスト命令をエミュレートするプロセッサに関
し、特に、専用レジスタの内容を操作する命令を与える
ことによって、エミュレーション性能を改善するプロセ
ッサに関する。
【０００２】
【従来の技術】モトローラ社のＰｏｗｅｒＰＣＴＭなど
のホストプロセッサ上で、インテル社のｘ８６命令セッ
トなどのゲスト命令セットをソフトウェアでエミュレー
トする方法には２つある。第１の方法は、インタープリ
タを用いる解釈処理として知られ、第２の方法は、ダイ
ナミックトランスレータを用いる動的変換として知られ
ている。インタープリタは、従来のホストプロセッサに
おけるハードウェアにより行われるフェッチ、デコード
および実行サイクルを模倣する。ダイナミックトランス
レータは、ゲスト命令のブロックをフェッチおよびデコ
ードし、それらをホスト命令へ変換する。それらは、そ
の後再利用される。いずれの方法にも長所と短所があ
る。
のホストプロセッサ上で、インテル社のｘ８６命令セッ
トなどのゲスト命令セットをソフトウェアでエミュレー
トする方法には２つある。第１の方法は、インタープリ
タを用いる解釈処理として知られ、第２の方法は、ダイ
ナミックトランスレータを用いる動的変換として知られ
ている。インタープリタは、従来のホストプロセッサに
おけるハードウェアにより行われるフェッチ、デコード
および実行サイクルを模倣する。ダイナミックトランス
レータは、ゲスト命令のブロックをフェッチおよびデコ
ードし、それらをホスト命令へ変換する。それらは、そ
の後再利用される。いずれの方法にも長所と短所があ
る。
【０００３】インタープリタは、一般に、メモリ消費は
少ないが、ダイナミックトランスレータより実行が遅
い。ダイナミックトランスレータは、ゲストプログラム
が、頻繁に再利用されるパーツを含んでいると、うまく
実行される。しかし、ゲストプログラムが、以前に変換
したパーツを修正するときは、うまく実行されない。
少ないが、ダイナミックトランスレータより実行が遅
い。ダイナミックトランスレータは、ゲストプログラム
が、頻繁に再利用されるパーツを含んでいると、うまく
実行される。しかし、ゲストプログラムが、以前に変換
したパーツを修正するときは、うまく実行されない。
【０００４】本発明者は、インタープリタの小さなサイ
ズおよびダイナミックトランスレータの実行速度の両者
の長所を有するような解決策を得るために、ソフトウェ
アエミュレーション方法を支援するハードウェアを開発
した。その支援するハードウェアを使用する前に、各ゲ
スト命令の機能を実行するのに必要なホスト命令のシー
ケンスは、意味ルーチンと呼ばれる個別の機能にコンパ
イルされ、メモリにストアされる。このハードウェア
は、ソフトウェアと共に作動して、ゲスト命令をフェッ
チし、それらをデコードし、ホストプロセッサにある対
応する意味ルーチンをディスパッチする。
ズおよびダイナミックトランスレータの実行速度の両者
の長所を有するような解決策を得るために、ソフトウェ
アエミュレーション方法を支援するハードウェアを開発
した。その支援するハードウェアを使用する前に、各ゲ
スト命令の機能を実行するのに必要なホスト命令のシー
ケンスは、意味ルーチンと呼ばれる個別の機能にコンパ
イルされ、メモリにストアされる。このハードウェア
は、ソフトウェアと共に作動して、ゲスト命令をフェッ
チし、それらをデコードし、ホストプロセッサにある対
応する意味ルーチンをディスパッチする。
【０００５】ゲスト命令の中には、１つ以上のソースオ
ペランドの操作を実行し、その結果を宛先オペランドに
ストアするものがある。一般に、２-オペランド命令の
第１のオペランドは、レジスタまたはメモリロケーショ
ンの内容のいずれかであり、第２のオペランドは、通
常、レジスタの内容または数値定数である即値データの
いずれかである。
ペランドの操作を実行し、その結果を宛先オペランドに
ストアするものがある。一般に、２-オペランド命令の
第１のオペランドは、レジスタまたはメモリロケーショ
ンの内容のいずれかであり、第２のオペランドは、通
常、レジスタの内容または数値定数である即値データの
いずれかである。
【０００６】ゲスト命令をエミュレートするときには、
一般に、ハードウェア支援ユニットは、ゲスト命令から
のソースオペランドを、ホストプロセッサ内の、１つ以
上の汎用レジスタ（ＧＰＲ）にストアする。しかし、即
値データであるソースオペランドは、一般に、ハードウ
ェア支援ユニット内の専用レジスタ（ＳＰＲ）にストア
される。
一般に、ハードウェア支援ユニットは、ゲスト命令から
のソースオペランドを、ホストプロセッサ内の、１つ以
上の汎用レジスタ（ＧＰＲ）にストアする。しかし、即
値データであるソースオペランドは、一般に、ハードウ
ェア支援ユニット内の専用レジスタ（ＳＰＲ）にストア
される。
【０００７】ゲスト命令が、加算などの操作をソースオ
ペランドおよび即値データに実行するときは、ＧＰＲ内
のソースオペランドは、ＳＰＲ内の即値データに加算さ
れなければならない。しかし、この加算は、一般に、Ｇ
ＰＲの内容しか加算できないホストプロセッサ内の整数
ユニットにより実行される。そのため、ＳＰＲの内容を
操作する意味ルーチンは、ＳＰＲの内容をＧＰＲへ移動
する追加のホスト命令を含んでいなければならない。整
数ユニットは、次に、第１のＧＰＲのオペランドを、第
２のＧＰＲの即値データに加算することができる。この
方法の短所は、意味ルーチン内の追加の移動命令の実行
が、プロセッサのエミュレーション性能を大幅に遅くす
る可能性があることである。
ペランドおよび即値データに実行するときは、ＧＰＲ内
のソースオペランドは、ＳＰＲ内の即値データに加算さ
れなければならない。しかし、この加算は、一般に、Ｇ
ＰＲの内容しか加算できないホストプロセッサ内の整数
ユニットにより実行される。そのため、ＳＰＲの内容を
操作する意味ルーチンは、ＳＰＲの内容をＧＰＲへ移動
する追加のホスト命令を含んでいなければならない。整
数ユニットは、次に、第１のＧＰＲのオペランドを、第
２のＧＰＲの即値データに加算することができる。この
方法の短所は、意味ルーチン内の追加の移動命令の実行
が、プロセッサのエミュレーション性能を大幅に遅くす
る可能性があることである。
【０００８】
【発明が解決しようとする課題】従って、必要とされて
いるものは、専用レジスタの内容を操作する命令を用い
たエミュレーション性能を改善するプロセッサである。
本発明は、かかる必要性に取り組んだものである。
いるものは、専用レジスタの内容を操作する命令を用い
たエミュレーション性能を改善するプロセッサである。
本発明は、かかる必要性に取り組んだものである。
【０００９】
【課題を解決するための手段】本発明は、第１および第
２のオペランドが含まれているゲスト命令をエミュレー
トするプロセッサの性能を改善する。第１のオペランド
は、汎用レジスタにストアされており、第２のオペラン
ドは、専用レジスタにストアされている。このプロセッ
サは、第２のオペランドを専用レジスタから汎用レジス
タへ移動することなく、第１のオペランドおよび第２の
オペランドを用いて操作を実行するホスト命令を提供す
る。
２のオペランドが含まれているゲスト命令をエミュレー
トするプロセッサの性能を改善する。第１のオペランド
は、汎用レジスタにストアされており、第２のオペラン
ドは、専用レジスタにストアされている。このプロセッ
サは、第２のオペランドを専用レジスタから汎用レジス
タへ移動することなく、第１のオペランドおよび第２の
オペランドを用いて操作を実行するホスト命令を提供す
る。
【００１０】ここに開示したプロセッサによれば、本発
明は、即値データを操作する意味ルーチン内の命令の数
を減らし、それによって、意味ルーチンの実行時間が減
少し、エミュレーション性能が増大される。
明は、即値データを操作する意味ルーチン内の命令の数
を減らし、それによって、意味ルーチンの実行時間が減
少し、エミュレーション性能が増大される。
【００１１】
【発明の実施の形態】本発明は、ホストプロセッサのゲ
スト命令のエミュレーションにおける改善に関するもの
である。好ましい実施形態のさまざまな変形例は、当業
者に直ちに明らかとなるものであり、ここに示した一般
的な原理はその他の実施例にも適用される。このよう
に、本発明は、本実施例に限られるものではなく、ここ
に説明した原理および特徴に従う最も広い範囲に適用さ
れる。
スト命令のエミュレーションにおける改善に関するもの
である。好ましい実施形態のさまざまな変形例は、当業
者に直ちに明らかとなるものであり、ここに示した一般
的な原理はその他の実施例にも適用される。このよう
に、本発明は、本実施例に限られるものではなく、ここ
に説明した原理および特徴に従う最も広い範囲に適用さ
れる。
【００１２】図１は、ホストプロセッサ１０の高水準ア
ーキテクチャを示すブロック図である。一般に、プロセ
ッサ１０は、メモリ１２、レベル２（Ｌ２）キャッシュ
１４、データキャッシュ１６、命令キャッシュ（ＩＣ）
１８、命令キュー（ＩＱ）２０、分岐予測ユニット２
２、機能ユニット２４−３２および完了バッファ３４と
いったさまざまなハードウェアコンポーネントを用いて
ネイティブソフトウェア命令を実行する。
ーキテクチャを示すブロック図である。一般に、プロセ
ッサ１０は、メモリ１２、レベル２（Ｌ２）キャッシュ
１４、データキャッシュ１６、命令キャッシュ（ＩＣ）
１８、命令キュー（ＩＱ）２０、分岐予測ユニット２
２、機能ユニット２４−３２および完了バッファ３４と
いったさまざまなハードウェアコンポーネントを用いて
ネイティブソフトウェア命令を実行する。
【００１３】本発明の好ましい実施形態においては、プ
ロセッサ１０は、ＰｏｗｅｒＰＣ（ＰＰＣ）命令セット
を実行するモトローラ社製ＰｏｗｅｒＰＣである。ＰＰ
Ｃ命令セットを実行するほか、プロセッサ１０は、イン
テル社のｘ８６命令およびモトロ−ラ社の６８Ｋコンプ
レックス・インストラクション・セット・コンピュータ
（ＣＩＳＣ）命令といった複数のゲスト命令３８をエミ
ュレートすることもできる。
ロセッサ１０は、ＰｏｗｅｒＰＣ（ＰＰＣ）命令セット
を実行するモトローラ社製ＰｏｗｅｒＰＣである。ＰＰ
Ｃ命令セットを実行するほか、プロセッサ１０は、イン
テル社のｘ８６命令およびモトロ−ラ社の６８Ｋコンプ
レックス・インストラクション・セット・コンピュータ
（ＣＩＳＣ）命令といった複数のゲスト命令３８をエミ
ュレートすることもできる。
【００１４】ゲスト命令３８をエミュレートする際に、
プロセッサ１０を支援する役割のコンポーネントは、エ
ミュレーション支援ユニット（ＥＡＵ）３６である。プ
ロセッサ１０に、ゲスト命令３８をエミュレートさせる
ためには、まず、各ゲスト命令３８を、ホストプロセッ
サ１０でゲスト命令３８の機能を実行する意味ルーチン
４０と呼ばれる対応するホスト命令セットへ変換する。
各意味ルーチン４０は、メモリ１２の特定のアドレス位
置にストアされる。ゲスト命令３８（およびデータ）も
このメモリ１２にストアされる。
プロセッサ１０を支援する役割のコンポーネントは、エ
ミュレーション支援ユニット（ＥＡＵ）３６である。プ
ロセッサ１０に、ゲスト命令３８をエミュレートさせる
ためには、まず、各ゲスト命令３８を、ホストプロセッ
サ１０でゲスト命令３８の機能を実行する意味ルーチン
４０と呼ばれる対応するホスト命令セットへ変換する。
各意味ルーチン４０は、メモリ１２の特定のアドレス位
置にストアされる。ゲスト命令３８（およびデータ）も
このメモリ１２にストアされる。
【００１５】操作の際、プロセッサ１０は、ゲスト命令
３８およびデータをＬ２キャッシュ１４およびデータキ
ャッシュ１６へそれぞれキャッシュする。ＥＡＵ３６
は、ゲスト命令３８をフェッチおよびデコードし、次
に、ゲスト命令３８をそれぞれ対応する意味ルーチン４
０のホストメモリアドレスへマップする。プロセッサ１
０は、特定のメモリアドレスに位置する意味ルーチン４
０を命令キャッシュ１８へフェッチする。次に、意味ル
ーチン４０に含まれるホスト命令は、ＩＱ２０へ移され
る。さらに、各ホスト命令は、分岐予測ユニット２２お
よび機能ユニット２４−３２を用いてデコードされ、実
行される。意味ルーチン４０が、実行されて、その結果
が、完了バッファ３４にストアされた後、ＥＡＵ３６
は、次のゲスト命令３８のホストアドレスをマップし、
このプロセスを繰り返す。
３８およびデータをＬ２キャッシュ１４およびデータキ
ャッシュ１６へそれぞれキャッシュする。ＥＡＵ３６
は、ゲスト命令３８をフェッチおよびデコードし、次
に、ゲスト命令３８をそれぞれ対応する意味ルーチン４
０のホストメモリアドレスへマップする。プロセッサ１
０は、特定のメモリアドレスに位置する意味ルーチン４
０を命令キャッシュ１８へフェッチする。次に、意味ル
ーチン４０に含まれるホスト命令は、ＩＱ２０へ移され
る。さらに、各ホスト命令は、分岐予測ユニット２２お
よび機能ユニット２４−３２を用いてデコードされ、実
行される。意味ルーチン４０が、実行されて、その結果
が、完了バッファ３４にストアされた後、ＥＡＵ３６
は、次のゲスト命令３８のホストアドレスをマップし、
このプロセスを繰り返す。
【００１６】図２は、ＥＡＵ３６のブロック図を示して
いる。ＥＡＵ３６には、命令バッファ５０、命令プリフ
ェッチユニット５２、専用レジスタ（ＳＰＲ）５４、デ
コードユニット５６、分岐ヒストリテーブル５８、タグ
生成ユニット６０、ゲストキャッシュ（ｇｃａｃｈｅ）
６２およびｇｃａｃｈｅ命令キュー６４が含まれてい
る。ＥＡＵ３６のこれらの機能が、ダイレクトマッピン
グスキーマを用いて、ゲスト命令３８のエミュレートの
際にプロセッサ１０を支援する。
いる。ＥＡＵ３６には、命令バッファ５０、命令プリフ
ェッチユニット５２、専用レジスタ（ＳＰＲ）５４、デ
コードユニット５６、分岐ヒストリテーブル５８、タグ
生成ユニット６０、ゲストキャッシュ（ｇｃａｃｈｅ）
６２およびｇｃａｃｈｅ命令キュー６４が含まれてい
る。ＥＡＵ３６のこれらの機能が、ダイレクトマッピン
グスキーマを用いて、ゲスト命令３８のエミュレートの
際にプロセッサ１０を支援する。
【００１７】まず、ゲスト命令３８は、命令プリフェッ
チユニット５２によりデータキャッシュ１６からプリフ
ェッチされる。次に、ゲスト命令３８が、命令バッファ
５０へロードされ、デコードユニット５６へ移される。
ゲスト命令３８のホストアドレスへのダイレクトマッピ
ングが、その構文により複雑なため、デコードユニット
５６がゲスト命令３８を構文解析またはデコードするの
に使われ、長さ、分岐タイプおよび即値データを決定す
る。ゲスト命令３８が分岐の場合には、分岐ヒストリテ
ーブル５８を使って、次のプリフェッチアドレスを予測
する。
チユニット５２によりデータキャッシュ１６からプリフ
ェッチされる。次に、ゲスト命令３８が、命令バッファ
５０へロードされ、デコードユニット５６へ移される。
ゲスト命令３８のホストアドレスへのダイレクトマッピ
ングが、その構文により複雑なため、デコードユニット
５６がゲスト命令３８を構文解析またはデコードするの
に使われ、長さ、分岐タイプおよび即値データを決定す
る。ゲスト命令３８が分岐の場合には、分岐ヒストリテ
ーブル５８を使って、次のプリフェッチアドレスを予測
する。
【００１８】ｇｃａｃｈｅ６２は、各意味ルーチン４０
のエントリおよびそれに対応するホストメモリアドレス
を含む配列である。ゲスト命令３８がデコードされた
後、タグ生成ユニット６０がそのゲスト命令３８を固有
のｏｐｃｏｄｅタグにコンバートし、このｏｐｃｏｄｅ
タグが対応する意味ルーチン４０のアドレスをアクセス
するためのｇｃａｃｈｅ６２へのインデックスとして使
われる。
のエントリおよびそれに対応するホストメモリアドレス
を含む配列である。ゲスト命令３８がデコードされた
後、タグ生成ユニット６０がそのゲスト命令３８を固有
のｏｐｃｏｄｅタグにコンバートし、このｏｐｃｏｄｅ
タグが対応する意味ルーチン４０のアドレスをアクセス
するためのｇｃａｃｈｅ６２へのインデックスとして使
われる。
【００１９】ゲスト命令３８がデコードされて、その対
応する意味ルーチン４０がわかるようになると、意味ル
ーチン４０とそのアドレスがｇｃａｃｈｅ命令キュー６
４にストアされる。ｇｃａｃｈｅ命令キュー６４におけ
る各エントリには、オフセットフィールドおよびデータ
フィールドが含まれている。オフセットフィールドは、
意味ルーチン４０のホスト（ＰｏｗｅｒＰＣ（ＰＰ
Ｃ））アドレスへのポインタである。データフィールド
には、意味ルーチン４０が処理するゲスト命令３８から
の即値データが含まれている。本発明の好ましい実施形
態においては、オフセットフィールドおよび即値データ
を含むデータフィールドは、ＳＰＲ５４にストアされ
る。
応する意味ルーチン４０がわかるようになると、意味ル
ーチン４０とそのアドレスがｇｃａｃｈｅ命令キュー６
４にストアされる。ｇｃａｃｈｅ命令キュー６４におけ
る各エントリには、オフセットフィールドおよびデータ
フィールドが含まれている。オフセットフィールドは、
意味ルーチン４０のホスト（ＰｏｗｅｒＰＣ（ＰＰ
Ｃ））アドレスへのポインタである。データフィールド
には、意味ルーチン４０が処理するゲスト命令３８から
の即値データが含まれている。本発明の好ましい実施形
態においては、オフセットフィールドおよび即値データ
を含むデータフィールドは、ＳＰＲ５４にストアされ
る。
【００２０】図１および図２の両方を参照すると、プロ
セッサ１０は、命令キュー６４の最初のエントリを線６
６を介してフェッチし、適切な意味ルーチン４０を実行
するためにメモリ１２から検索する。各意味ルーチン４
０における最後の命令は分岐命令であり、好ましい実施
形態においては、ゲストディスパッチ完了（ｇｄｉｓ
ｃ）命令である。プロセッサ１０が、ｇｄｉｓｃ命令を
フェッチおよびデコードすると、それに応じて、プロセ
ッサ１０が線６８を介して命令キュー６４から次の意味
ルーチン４０のアドレスをフェッチするようになる。
セッサ１０は、命令キュー６４の最初のエントリを線６
６を介してフェッチし、適切な意味ルーチン４０を実行
するためにメモリ１２から検索する。各意味ルーチン４
０における最後の命令は分岐命令であり、好ましい実施
形態においては、ゲストディスパッチ完了（ｇｄｉｓ
ｃ）命令である。プロセッサ１０が、ｇｄｉｓｃ命令を
フェッチおよびデコードすると、それに応じて、プロセ
ッサ１０が線６８を介して命令キュー６４から次の意味
ルーチン４０のアドレスをフェッチするようになる。
【００２１】好ましい実施形態においては、実行される
次の意味ルーチン４０のアドレスは、カレント命令ポイ
ンタ（ＩＰ）７０にストアされる。ｇｄｉｓｃ命令のデ
コードはまた、次のＩＰ７２をカレントＩＰ７２へ移動
させる。好ましい実施形態においては、ｇｄｉｓｃ命令
は、無条件分岐命令であるが、プロセッサ１０に次の意
味ルーチンをフェッチさせる命令を使っても良い。
次の意味ルーチン４０のアドレスは、カレント命令ポイ
ンタ（ＩＰ）７０にストアされる。ｇｄｉｓｃ命令のデ
コードはまた、次のＩＰ７２をカレントＩＰ７２へ移動
させる。好ましい実施形態においては、ｇｄｉｓｃ命令
は、無条件分岐命令であるが、プロセッサ１０に次の意
味ルーチンをフェッチさせる命令を使っても良い。
【００２２】一般に、データ転送、算術演算および論理
命令などのいくつかの異なる機能タイプのゲスト命令３
８がある。これらのタイプの命令が、該命令により即値
データ、レジスタ、またはメモリ位置の内容に操作を行
うかどうかを指定する。例えば、サンプルのゲスト命令
３８は次のフォーマットを有する。 ADD G1,'4 これは、「ＡＤＤ」命令が、ＧＰＲの内容に即値４を加
算をするということを示している。再び図２を参照する
と、このサンプルのゲスト命令３８は、ゲスト「ＡＤ
Ｄ」命令に対応する意味ルーチン４０を使ってプロセッ
サ１０でエミュレートされる。この意味ルーチン４０が
いったんディスパッチされると、整数ユニット２８およ
び３０のうち一つにより実行される。これの意味すると
ころは、整数ユニット２８および３０が同一であるとい
うことである。
命令などのいくつかの異なる機能タイプのゲスト命令３
８がある。これらのタイプの命令が、該命令により即値
データ、レジスタ、またはメモリ位置の内容に操作を行
うかどうかを指定する。例えば、サンプルのゲスト命令
３８は次のフォーマットを有する。 ADD G1,'4 これは、「ＡＤＤ」命令が、ＧＰＲの内容に即値４を加
算をするということを示している。再び図２を参照する
と、このサンプルのゲスト命令３８は、ゲスト「ＡＤ
Ｄ」命令に対応する意味ルーチン４０を使ってプロセッ
サ１０でエミュレートされる。この意味ルーチン４０が
いったんディスパッチされると、整数ユニット２８およ
び３０のうち一つにより実行される。これの意味すると
ころは、整数ユニット２８および３０が同一であるとい
うことである。
【００２３】図３には、従来の整数ユニット（ＩＵ）３
１のブロック図が示されている。ＩＵ３１には、複数の
汎用レジスタ１００、整数命令ユニット１０２、算術演
算論理ユニット（ＡＬＵ）１０４、マルチプレクサ１０
６およびリネームバッファ１０８が含まれている。
１のブロック図が示されている。ＩＵ３１には、複数の
汎用レジスタ１００、整数命令ユニット１０２、算術演
算論理ユニット（ＡＬＵ）１０４、マルチプレクサ１０
６およびリネームバッファ１０８が含まれている。
【００２４】ＩＵ３１へ送られる「ＡＤＤ」などのホス
ト整数命令は、それらをデコードし実行する整数命令ユ
ニット１０２により受け取られる。
ト整数命令は、それらをデコードし実行する整数命令ユ
ニット１０２により受け取られる。
【００２５】ＧＰＲ１００は、ホスト整数命令のオペラ
ンドをストアする。これらのオペランドは、ＡＬＵ１０
４の入力として使われ、ＡＬＵ１０４は特定の算術演算
操作をオペランドに行う。ＡＬＵ１０４からの結果は、
マルチプレクサ１０６へ入力され、マルチプレクサ１０
６の出力はリネームバッファ１０８にストアされる。リ
ネームバッファ１０８の内容は、後にＧＰＲ１００へ移
動しても良い。
ンドをストアする。これらのオペランドは、ＡＬＵ１０
４の入力として使われ、ＡＬＵ１０４は特定の算術演算
操作をオペランドに行う。ＡＬＵ１０４からの結果は、
マルチプレクサ１０６へ入力され、マルチプレクサ１０
６の出力はリネームバッファ１０８にストアされる。リ
ネームバッファ１０８の内容は、後にＧＰＲ１００へ移
動しても良い。
【００２６】ＩＱ６４のエントリをストアするＳＰＲ５
４は、ｇｂｕｓ１１０を介してＩＵ３１のマルチプレク
サ１０６に連結される。ゲスト命令３８がＧＰＲ１００
のオペランドを即値データへ加算することを指定すると
き、この加算を行う対応する意味ルーチン４０は、即値
データをＳＰＲ５４からＧＰＲ１００へ移動するホスト
命令を含んでいなければならない。
４は、ｇｂｕｓ１１０を介してＩＵ３１のマルチプレク
サ１０６に連結される。ゲスト命令３８がＧＰＲ１００
のオペランドを即値データへ加算することを指定すると
き、この加算を行う対応する意味ルーチン４０は、即値
データをＳＰＲ５４からＧＰＲ１００へ移動するホスト
命令を含んでいなければならない。
【００２７】前記のゲスト加算命令をエミュレートする
意味ルーチン４０は、例えば、次の命令を含むことがあ
る。 MFSPR imm.,temp ADD G1,temp GDISC ホスト命令ＭＦＳＰＲ（Ｍｏｖｅ Ｆｒｏｍ ＳＰＲ）
は、即値データをＳＰＲ５４から、ＧＰＲ１００の一つ
にストアされるｔｅｍｐと呼ばれる一時変数へコピーす
る移動命令である。ホスト「ＡＤＤ」命令により、ＡＬ
Ｕ１０４は、Ｇ１の内容をＧＰＲ１００にストアされて
いるｔｅｍｐの内容に加える。その後、加算の結果がリ
ネームバッファ１０８にストアされる。前述のとおり、
ＧＤＩＳＣ命令により、プロセッサ１０は、実行すべき
次の意味ルーチン４０をフェッチする。
意味ルーチン４０は、例えば、次の命令を含むことがあ
る。 MFSPR imm.,temp ADD G1,temp GDISC ホスト命令ＭＦＳＰＲ（Ｍｏｖｅ Ｆｒｏｍ ＳＰＲ）
は、即値データをＳＰＲ５４から、ＧＰＲ１００の一つ
にストアされるｔｅｍｐと呼ばれる一時変数へコピーす
る移動命令である。ホスト「ＡＤＤ」命令により、ＡＬ
Ｕ１０４は、Ｇ１の内容をＧＰＲ１００にストアされて
いるｔｅｍｐの内容に加える。その後、加算の結果がリ
ネームバッファ１０８にストアされる。前述のとおり、
ＧＤＩＳＣ命令により、プロセッサ１０は、実行すべき
次の意味ルーチン４０をフェッチする。
【００２８】例として挙げた意味ルーチン４０でのよけ
いな「ＭＦＳＰＲ」命令は、プロセッサ１０のエミュレ
ーション性能を大幅に遅くする可能性がある。これは、
意味ルーチン４０がＳＰＲ５４にストアされた即値デー
タを操作するときは必ず、ＭＦＳＰＲ命令を実行するた
めのよけいなプロセッササイクルが必要であることによ
る。
いな「ＭＦＳＰＲ」命令は、プロセッサ１０のエミュレ
ーション性能を大幅に遅くする可能性がある。これは、
意味ルーチン４０がＳＰＲ５４にストアされた即値デー
タを操作するときは必ず、ＭＦＳＰＲ命令を実行するた
めのよけいなプロセッササイクルが必要であることによ
る。
【００２９】本発明は、ＳＰＲ５４の内容を直接操作す
る命令を与えることによってエミュレーションの性能を
改善するプロセッサである。本発明によるプロセッサを
より詳細に説明するために、かかるプロセッサの一実施
例のブロック図を示す図４を参照する。
る命令を与えることによってエミュレーションの性能を
改善するプロセッサである。本発明によるプロセッサを
より詳細に説明するために、かかるプロセッサの一実施
例のブロック図を示す図４を参照する。
【００３０】図４は、本発明による整数ユニット（Ｉ
Ｕ）２８を示すブロック図である。本発明によれば、Ｓ
ＰＲ５４をＡＬＵ１０４と直接連結するためにｑｂｕｓ
１１２が提供されている。これにより、最初にＳＰＲ５
４の内容をＧＰＲ１００へ移動することなく、ＡＬＵ１
０４は、ＳＰＲ５４の内容について操作を行うことがで
きる。
Ｕ）２８を示すブロック図である。本発明によれば、Ｓ
ＰＲ５４をＡＬＵ１０４と直接連結するためにｑｂｕｓ
１１２が提供されている。これにより、最初にＳＰＲ５
４の内容をＧＰＲ１００へ移動することなく、ＡＬＵ１
０４は、ＳＰＲ５４の内容について操作を行うことがで
きる。
【００３１】本発明は、この新しい特徴を利用するため
に、新しいホスト命令のセットを定義している。これら
の新しい命令は、即値データを有するゲスト命令３８を
エミュレートする意味ルーチン４０に使われる。
に、新しいホスト命令のセットを定義している。これら
の新しい命令は、即値データを有するゲスト命令３８を
エミュレートする意味ルーチン４０に使われる。
【００３２】図５は、ＳＰＲ５４にストアされる即値デ
ータを操作する新しいＰＰＣ命令のセットをリストする
表である。命令にあるニーモニック「ＲＴ」は、宛先と
して使われるＧＰＲ１００を指定し、一方ニーモニック
「ＲＡ」は、ソースとして使われるＧＰＲ１００を指定
する。
ータを操作する新しいＰＰＣ命令のセットをリストする
表である。命令にあるニーモニック「ＲＴ」は、宛先と
して使われるＧＰＲ１００を指定し、一方ニーモニック
「ＲＡ」は、ソースとして使われるＧＰＲ１００を指定
する。
【００３３】命令ＭＦＧＩは、即値データをＳＰＲ５４
から移動し、そのデータをＲＴに位置づける。命令ＡＤ
ＤＦＧＩは、ＳＰＲ５４からの即値データをＲＡのオペ
ランドへ加算し、その結果をＲＴに位置づける。命令Ｓ
ＵＧＦＧＩは、ＲＡのオペランドをＳＰＲ５４の即値デ
ータから減算し、その結果をＲＴに位置づける。命令Ｓ
ＨＩＦＴＦＧＩは、ＳＰＲ５４の即値データをＲＡのオ
ペランドにより指定されたシフト量だけシフトし、その
結果をＲＴに位置づける。
から移動し、そのデータをＲＴに位置づける。命令ＡＤ
ＤＦＧＩは、ＳＰＲ５４からの即値データをＲＡのオペ
ランドへ加算し、その結果をＲＴに位置づける。命令Ｓ
ＵＧＦＧＩは、ＲＡのオペランドをＳＰＲ５４の即値デ
ータから減算し、その結果をＲＴに位置づける。命令Ｓ
ＨＩＦＴＦＧＩは、ＳＰＲ５４の即値データをＲＡのオ
ペランドにより指定されたシフト量だけシフトし、その
結果をＲＴに位置づける。
【００３４】これらの命令が定義されていない従来の技
術では、少なくとも２つのホスト命令がＳＰＲ５４の即
値データの操作を行うのに必要であった。本発明のホス
ト命令では、かかる操作に１つのホスト命令しか必要と
しない。これは、意味ルーチン４０でプロセッサ１０が
実行しなければならない命令の数を減らし、これによっ
てエミュレーション性能が増大する。
術では、少なくとも２つのホスト命令がＳＰＲ５４の即
値データの操作を行うのに必要であった。本発明のホス
ト命令では、かかる操作に１つのホスト命令しか必要と
しない。これは、意味ルーチン４０でプロセッサ１０が
実行しなければならない命令の数を減らし、これによっ
てエミュレーション性能が増大する。
【００３５】ＳＰＲ５４とＩＵ２８のＡＬＵ１０４を連
結させることによって可能となる新しい命令のセット
は、図５にリストされたホスト命令に限定されない。図
５にリストされたデータ転送、算術演算および論理命令
は、一例にすぎない。
結させることによって可能となる新しい命令のセット
は、図５にリストされたホスト命令に限定されない。図
５にリストされたデータ転送、算術演算および論理命令
は、一例にすぎない。
【００３６】ここに開示されたプロセッサは、ＳＰＲ５
４を整数ユニット２８のＡＬＵ１０４と連結させること
により、ホスト命令がＳＰＲ５４の内容を直接操作する
ことを可能にする。本発明は、ここに示した実施例に従
って説明されたが、本実施例の変形が可能であり、これ
らの変形が本発明の技術的思想および範囲内であること
は当業者であれば容易に理解されよう。従って、請求項
に記載の技術的思想および範囲から逸脱することのない
範囲で、当業者は多くの変形例を実施することができ
る。
４を整数ユニット２８のＡＬＵ１０４と連結させること
により、ホスト命令がＳＰＲ５４の内容を直接操作する
ことを可能にする。本発明は、ここに示した実施例に従
って説明されたが、本実施例の変形が可能であり、これ
らの変形が本発明の技術的思想および範囲内であること
は当業者であれば容易に理解されよう。従って、請求項
に記載の技術的思想および範囲から逸脱することのない
範囲で、当業者は多くの変形例を実施することができ
る。
【図１】ホストプロセッサの高水準アーキテクチャを示
すブロック図である。
すブロック図である。
【図２】エミュレーション支援ユニットのブロック図で
ある。
ある。
【図３】従来の整数ユニットのブロック図である。
【図４】本発明の整数ユニットを示すブロック図であ
る。
る。
【図５】専用レジスタにストアされている即値データを
操作するホスト命令のセットをリストする表である。
操作するホスト命令のセットをリストする表である。
１０ ホストプロセッサ １２ メモリ ３１ 整数ユニット（ＩＵ） ３６ エミュレーション支援ユニット（ＥＡＵ） ３８ ゲスト命令 ４０ 意味ルーチン ５４ 専用レジスタ（ＳＰＲ） １００ 汎用レジスタ（ＧＰＲ） １０２ 整数命令ユニット １０４ 算術演算論理ユニット（ＡＬＵ） １０６ マルチプレクサ １０８ リネームバッファ １１０ ｇｂｕｓ １１２ ｑｂｕｓ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソウミャ・マリック アメリカ合衆国78729、 テキサス州オ ースティンパートリッジ ベント ドラ イブ 13032 (56)参考文献 特開 昭63−192135（ＪＰ，Ａ) 特開 昭63−191232（ＪＰ，Ａ) 特開 平３−87930（ＪＰ，Ａ) ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳ ＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，Ｖ ｏｌ．36，Ｎｏ．２，1993年２月，ｐ. 231−234 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/455 G06F 9/30 310
Claims (5)
- 【請求項１】第１および第２のオペランドのうち一方の
オペランドとしての即値データを含むゲスト命令をエミ
ュレートするプロセッサであって、 前記第１および第２のオペランドのうち他方のオペラン
ドを複数の汎用レジスタのうち選択された汎用レジスタ
にストアするとともに、前記即値データをエミュレーシ
ョン支援ユニット中に設けられた複数の専用レジスタの
うち選択された専用レジスタにストアする手段と、 一の算術演算論理ユニットおよび当該算術演算論理ユニ
ットの出力に連結された一のマルチプレクサとを備え、 前記算術演算論理ユニットの一方の入力が、前記即値デ
ータを受け取るように前記選択された専用レジスタに連
結され、前記算術演算論理ユニットの他方の入力が、前
記他方のオペランドを受け取るように前記選択された汎
用レジスタに連結され、 さらに、 前記即値データを前記選択された専用レジスタ
から前記複数の汎用レジスタのうち一の汎用レジスタへ
移動させることなく、前記選択された専用レジスタにあ
る前記即値データおよび前記選択された汎用レジスタに
ある前記他方のオペランドを用いて操作を行い、当該操
作の結果を、前記マルチプレクサを介して、前記選択さ
れた汎用レジスタまたは他のレジスタにストアする命令
手段を備えることを特徴とする前記プロセッサ。 - 【請求項２】前記命令手段が算術演算操作であることを
特徴とする請求項１記載のプロセッサ。 - 【請求項３】前記命令手段が論理操作であることを特徴
とする請求項１記載のプロセッサ。 - 【請求項４】前記命令手段が前記ゲスト命令の機能をエ
ミュレートするための一の意味ルーチン中の命令である
ことを特徴とする請求項１から請求項３のいずれか１項
に記載のプロセッサ。 - 【請求項５】第１および第２のオペランドのうち一方の
オペランドとしての即値データを含む複数のゲスト命令
をエミュレートするプロセッサであって、 前記ゲスト命令の機能をエミュレートするホスト命令の
ブロックを含む各意味ルーチンを、選択されたアドレス
にストアするためのメモリと、前記 ゲスト命令をデコードし、当該デコードされたゲス
ト命令に対応する意味ルーチンをディスパッチするため
のエミュレーション支援ユニットとを備え、 前記エミュレーション支援ユニットが、複数のエントリ
をストアするための複数の専用レジスタを含み、前記複
数のエントリの各々が、一のオフセットフィールドおよ
び一のデータフィールドを含み、前記オフセットフィー
ルドが、前記意味ルーチンがストアされている前記メモ
リアドレスへの一のポインタを保持し、前記データフィ
ールドが、前記デコードされたゲスト命令からの即値デ
ータを保持し、 さらに、第１および第２のオペランドのうち他方の オペ
ランドをストアするための複数の汎用レジスタと、一の算術演算論理ユニットおよび当該算術演算論理ユニ
ットの出力に連結された一のマルチプレクサを含む、前
記ホスト命令を実行するための整数ユニットとを備え、 前記算術演算論理ユニットの一方の入力が、前記即値デ
ータを受け取るように前記複数の専用レジスタのうち選
択された専用レジスタに連結され、前記算術演算論理ユ
ニットの他方の入力が、前記他方のオペランドを受け取
るように前記複数の汎用レジスタのうち選択された汎用
レジスタに連結され、 前記意味ルーチンにおける前記ホスト命令が、前記即値
データを 前記選択された専用レジスタから前記複数の汎
用レジスタのうち一の汎用レジスタへ移動させることな
く、前記選択された専用レジスタにある前記即値データ
および前記選択された汎用レジスタにある前記他方のオ
ペランドを用いて操作を行い、当該操作の結果を、前記
マルチプレクサを介して、前記選択された汎用レジスタ
または他 のレジスタにストアすることを特徴とする前記
プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/581793 | 1996-01-25 | ||
| US08/581,793 US5758140A (en) | 1996-01-25 | 1996-01-25 | Method and system for emulating instructions by performing an operation directly using special-purpose register contents |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09212370A JPH09212370A (ja) | 1997-08-15 |
| JP3193651B2 true JP3193651B2 (ja) | 2001-07-30 |
Family
ID=24326583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33828796A Expired - Fee Related JP3193651B2 (ja) | 1996-01-25 | 1996-12-18 | ゲスト命令をエミュレートするプロセッサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5758140A (ja) |
| EP (1) | EP0786722A1 (ja) |
| JP (1) | JP3193651B2 (ja) |
| KR (1) | KR100237987B1 (ja) |
| TW (1) | TW417064B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6044220A (en) * | 1997-02-25 | 2000-03-28 | Motorola, Inc. | Method and apparatus for operating a data processor to execute software written using a foreign instruction set |
| US6223339B1 (en) * | 1998-09-08 | 2001-04-24 | Hewlett-Packard Company | System, method, and product for memory management in a dynamic translator |
| US6308318B2 (en) * | 1998-10-07 | 2001-10-23 | Hewlett-Packard Company | Method and apparatus for handling asynchronous exceptions in a dynamic translation system |
| WO2001025900A1 (en) * | 1999-10-06 | 2001-04-12 | Cradle Technologies | Risc processor using register codes for expanded instruction set |
| US6711672B1 (en) * | 2000-09-22 | 2004-03-23 | Vmware, Inc. | Method and system for implementing subroutine calls and returns in binary translation sub-systems of computers |
| KR100388943B1 (ko) * | 2000-10-23 | 2003-06-25 | 아스텔 주식회사 | 디지털 신호 처리 프로세서의 즉시 데이터 처리 장치 |
| US7219337B2 (en) * | 2003-03-06 | 2007-05-15 | Northrop Grumman Corporation | Direct instructions rendering emulation computer technique |
| US7290253B1 (en) | 2003-09-30 | 2007-10-30 | Vmware, Inc. | Prediction mechanism for subroutine returns in binary translation sub-systems of computers |
| GB2426083A (en) * | 2005-05-09 | 2006-11-15 | Sony Comp Entertainment Europe | Software emulation of a pipeline processor |
| US20070006178A1 (en) * | 2005-05-12 | 2007-01-04 | Microsoft Corporation | Function-level just-in-time translation engine with multiple pass optimization |
| CN100447702C (zh) * | 2005-05-23 | 2008-12-31 | 联想(北京)有限公司 | 一种防止未被授权程序在计算机系统运行的方法及其系统 |
| US9851969B2 (en) | 2010-06-24 | 2017-12-26 | International Business Machines Corporation | Function virtualization facility for function query of a processor |
| US10521231B2 (en) | 2010-06-24 | 2019-12-31 | International Business Machines Corporation | Function virtualization facility for blocking instruction function of a multi-function instruction of a virtual processor |
| JP5367020B2 (ja) * | 2011-06-24 | 2013-12-11 | 株式会社ソニー・コンピュータエンタテインメント | 情報処理装置、情報処理方法、プログラム及び情報記憶媒体 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2253430A5 (ja) * | 1973-11-30 | 1975-06-27 | Honeywell Bull Soc Ind | |
| FR2253435A5 (ja) * | 1973-11-30 | 1975-06-27 | Honeywell Bull Soc Ind | |
| US3891974A (en) * | 1973-12-17 | 1975-06-24 | Honeywell Inf Systems | Data processing system having emulation capability for providing wait state simulation function |
| US4084235A (en) * | 1975-04-14 | 1978-04-11 | Honeywell Information Systems Inc. | Emulation apparatus |
| US4587612A (en) * | 1982-10-22 | 1986-05-06 | International Business Machines Corporation | Accelerated instruction mapping external to source and target instruction streams for near realtime injection into the latter |
| JPH07109589B2 (ja) * | 1985-07-25 | 1995-11-22 | 日本電気株式会社 | 命令処理方式 |
| US4841476A (en) * | 1986-10-06 | 1989-06-20 | International Business Machines Corporation | Extended floating point operations supporting emulation of source instruction execution |
| EP0264215A3 (en) * | 1986-10-14 | 1991-10-23 | Amdahl Corporation | Fast entry to emulation |
| JPS63106836A (ja) * | 1986-10-24 | 1988-05-11 | Hitachi Ltd | 異ア−キテクチヤ・エミユレ−シヨン方式 |
| JPH02236734A (ja) * | 1989-03-10 | 1990-09-19 | Nec Corp | マイクロプロセッサのエミュレーション方式 |
| US5077657A (en) * | 1989-06-15 | 1991-12-31 | Unisys | Emulator Assist unit which forms addresses of user instruction operands in response to emulator assist unit commands from host processor |
| JPH05181671A (ja) * | 1992-01-07 | 1993-07-23 | Kobe Nippon Denki Software Kk | ソフトウェア命令のエミュレーション方式 |
| DE4232053C1 (de) * | 1992-09-24 | 1993-11-25 | Siemens Ag | Schaltung zur Emulationsbeschleunigung |
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-
1996
- 1996-01-25 US US08/581,793 patent/US5758140A/en not_active Expired - Lifetime
- 1996-06-22 TW TW085107506A patent/TW417064B/zh not_active IP Right Cessation
- 1996-10-18 KR KR1019960046662A patent/KR100237987B1/ko not_active IP Right Cessation
- 1996-12-18 JP JP33828796A patent/JP3193651B2/ja not_active Expired - Fee Related
- 1996-12-27 EP EP96309517A patent/EP0786722A1/en not_active Withdrawn
Non-Patent Citations (1)
| Title |
|---|
| ＩＢＭ ＴＥＣＨＮＩＣＡＬ ＤＩＳＣＬＯＳＵＲＥ ＢＵＬＬＥＴＩＮ，Ｖｏｌ．３６，Ｎｏ．２，１９９３年２月，ｐ．２３１−２３４ |
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH09212370A (ja) | 1997-08-15 |
| EP0786722A1 (en) | 1997-07-30 |
| KR100237987B1 (ko) | 2000-01-15 |
| US5758140A (en) | 1998-05-26 |
| TW417064B (en) | 2001-01-01 |
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