JP3183563B2 - 集積回路のパッドの入力及び出力構造のテスト方法と装置 - Google Patents
集積回路のパッドの入力及び出力構造のテスト方法と装置Info
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- G01R31/317—Testing of digital circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
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Description
【０００１】
【産業上の利用分野】本発明はディジタル集積回路の分
野に関し、特に集積回路端子パッドの入力及び出力構造
の完全性を確かめるためのテスト方法に関する。
野に関し、特に集積回路端子パッドの入力及び出力構造
の完全性を確かめるためのテスト方法に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）は、従来も、プリント
回路板に取付ける前に完全にテストすることができた
が、例えば入力／出力パッドに接続されたロジックを破
壊することがある静電放電によって、ＩＣが取付け中に
損傷していないことを確かめるために、通常は配線板レ
ベルのテストがまだ必要である。更にＩ／Ｃパッドに短
絡又は開回路がないことを確認するためにも、配線板の
レベルでテストすることが必要である。
回路板に取付ける前に完全にテストすることができた
が、例えば入力／出力パッドに接続されたロジックを破
壊することがある静電放電によって、ＩＣが取付け中に
損傷していないことを確かめるために、通常は配線板レ
ベルのテストがまだ必要である。更にＩ／Ｃパッドに短
絡又は開回路がないことを確認するためにも、配線板の
レベルでテストすることが必要である。
【０００３】このような故障の公知のテスト方法には、
一般に、テストの目的でパッド上のロジックを所望の状
態にするために、複雑で、時間がかかるひとそろいのパ
ターンを用意することが含まれる。例えば、テスト目的
のため集積回路素子を貫く直列走査経路を備える方法が
公知である。ロジック機能をテストするために入念に設
計されたデータ列が該直列走査経路を通して駆動され
る。複雑なテスト・パターンを要することなく、配線板
のレベルでＩＣパッドでの受信及びドライバ・ロジック
をテストする方法が必要とされている。
一般に、テストの目的でパッド上のロジックを所望の状
態にするために、複雑で、時間がかかるひとそろいのパ
ターンを用意することが含まれる。例えば、テスト目的
のため集積回路素子を貫く直列走査経路を備える方法が
公知である。ロジック機能をテストするために入念に設
計されたデータ列が該直列走査経路を通して駆動され
る。複雑なテスト・パターンを要することなく、配線板
のレベルでＩＣパッドでの受信及びドライバ・ロジック
をテストする方法が必要とされている。
【０００４】米国特許第４，８９６，２９６号は動作の
ロジック・テスト・モードのための設備を備えたプログ
ラマブル・ロジック素子を開示している。ロジック・テ
スト・モードの間、データがシフトレジスタ・ラッチ
（“ＳＲＬ”）へと逐時的にロードされる。特別なテス
ト入力信号の制御の下で、ＳＲＬ内のデータはセンス・
アンプ入力に送られる。次にこの“識別可能な配列パタ
ーン”が通常の出力ロジックを経て検出され、素子の出
力ピンから読み出される。次に、データはＳＲＬから逐
時的にクロックに同期して出力でき、素子の出力ピンで
受信されたロジック出力と比較して確かめられる。これ
が集積回路内の出力ロジック回路をテストする方法の一
例である。しかし、この技術は逐次的なデータ入力及び
出力パッド構造が適正に機能していることを想定したも
のである。第４，８９６，２９６号の特許は素子の出力
ピンの入力の機能性をテストする方法を開示するもので
はない。第４，８９６，２９６号特許の図１及び図５、
及び本文の５欄６３行から始まる説明を参照されたい。
ロジック・テスト・モードのための設備を備えたプログ
ラマブル・ロジック素子を開示している。ロジック・テ
スト・モードの間、データがシフトレジスタ・ラッチ
（“ＳＲＬ”）へと逐時的にロードされる。特別なテス
ト入力信号の制御の下で、ＳＲＬ内のデータはセンス・
アンプ入力に送られる。次にこの“識別可能な配列パタ
ーン”が通常の出力ロジックを経て検出され、素子の出
力ピンから読み出される。次に、データはＳＲＬから逐
時的にクロックに同期して出力でき、素子の出力ピンで
受信されたロジック出力と比較して確かめられる。これ
が集積回路内の出力ロジック回路をテストする方法の一
例である。しかし、この技術は逐次的なデータ入力及び
出力パッド構造が適正に機能していることを想定したも
のである。第４，８９６，２９６号の特許は素子の出力
ピンの入力の機能性をテストする方法を開示するもので
はない。第４，８９６，２９６号特許の図１及び図５、
及び本文の５欄６３行から始まる説明を参照されたい。
【０００５】
【発明が解決しようとする課題】本発明の目的の一つは
複雑なテスト・パターンもしくはテスト手順を必要とせ
ずにＩＣの入力／出力パッド・ロジックをテストできる
ようにすることである。本発明の別の目的はディジタル
ＩＣ内の単数又は複数のＩ／Ｏパッドを配線板レベルで
容易にテストできるようにすることである。
複雑なテスト・パターンもしくはテスト手順を必要とせ
ずにＩＣの入力／出力パッド・ロジックをテストできる
ようにすることである。本発明の別の目的はディジタル
ＩＣ内の単数又は複数のＩ／Ｏパッドを配線板レベルで
容易にテストできるようにすることである。
【０００６】本発明の別の目的は、わずか２個のテスト
信号端子の制御により、ＩＣ内にテスト可能な複数のＩ
／Ｏパッドを提供することである。
信号端子の制御により、ＩＣ内にテスト可能な複数のＩ
／Ｏパッドを提供することである。
【０００７】本発明の更に別の目的は、最小限の追加回
路領域を用いて、ＣＭＯＳディジタルＩＣを便利にテス
トできるようにすることである。
路領域を用いて、ＣＭＯＳディジタルＩＣを便利にテス
トできるようにすることである。
【０００８】
【課題を解決するための手段】本発明の一側面では、デ
ィジタルＩＣをテストすることができるＩ／Ｏパッドが
修正された出力ドライバ・ロジックとラッチとを備えて
いる。一般に、このロジックは、テスト・データをパッ
ド内部のラッチ内へ駆動し、テスト・データを再びラッ
チ外部へと駆動して、入力及び出力構造の完全性を確か
めるためのものである。このようにテストできることが
必要な各Ｉ／Ｏパッドに同様のテスト・ロジックとラッ
チとを備えることができる。テスト可能な全てのＩ／Ｏ
パッドのためのテスト動作は２つの共通なテスト制御信
号、すなわち専用のピンに外部から供給される“トライ
ステート”及び“ラッチ”信号によって制御される。
ィジタルＩＣをテストすることができるＩ／Ｏパッドが
修正された出力ドライバ・ロジックとラッチとを備えて
いる。一般に、このロジックは、テスト・データをパッ
ド内部のラッチ内へ駆動し、テスト・データを再びラッ
チ外部へと駆動して、入力及び出力構造の完全性を確か
めるためのものである。このようにテストできることが
必要な各Ｉ／Ｏパッドに同様のテスト・ロジックとラッ
チとを備えることができる。テスト可能な全てのＩ／Ｏ
パッドのためのテスト動作は２つの共通なテスト制御信
号、すなわち専用のピンに外部から供給される“トライ
ステート”及び“ラッチ”信号によって制御される。
【０００９】テスト可能なそれぞれのＩ／Ｏパッド・ラ
ッチは端子に接続され、ラッチ信号に応答して該端子に
外部から供給されるテスト・ビットを記憶する。ラッチ
は、例えば一対の交差接続されたインバータで構成する
ことができる。出力ドライバ・ロジックは、通常動作中
は出力用の通常のパッド出力信号を選択し、テスト動作
中は出力用に記憶されたテスト・ビットの補数を選択す
るように構成されている。トライステート・ロジック・
ゲートは、新たなテスト・ビットをラッチする場合を除
いて、ラッチを端子から分離するために、端子とラッチ
の間に接続されている。
ッチは端子に接続され、ラッチ信号に応答して該端子に
外部から供給されるテスト・ビットを記憶する。ラッチ
は、例えば一対の交差接続されたインバータで構成する
ことができる。出力ドライバ・ロジックは、通常動作中
は出力用の通常のパッド出力信号を選択し、テスト動作
中は出力用に記憶されたテスト・ビットの補数を選択す
るように構成されている。トライステート・ロジック・
ゲートは、新たなテスト・ビットをラッチする場合を除
いて、ラッチを端子から分離するために、端子とラッチ
の間に接続されている。
【００１０】ＣＭＯＳの実施例では、Ｉ／Ｏパッドは相
補Ｐ形及びＮ形出力ドライバ・トランジスタを備え、出
力ドライバ・ロジックはＰ形ドライバ・トランジスタを
制御するためのＡＯＩ回路と、Ｎ形ドライバ・トランジ
スタを制御するためのＯＡＩ回路とを備えている。ＡＯ
Ｉ回路とＯＡＩ回路は、通常のパッド出力信号（Ｏ）又
は記憶された反転テスト・ビット（Ｓ’）のいずれか
を、トライステート及びラッチ・テスト制御信号に応答
する出力ビットとして、選択するように構成されてい
る。ＡＯＩ回路とＯＡＩ回路は、トライステート及びラ
ッチ信号から導出されて、テスト可能な全てのＩ／Ｏパ
ッドへと送られる制御ロジック信号によって制御され
る。
補Ｐ形及びＮ形出力ドライバ・トランジスタを備え、出
力ドライバ・ロジックはＰ形ドライバ・トランジスタを
制御するためのＡＯＩ回路と、Ｎ形ドライバ・トランジ
スタを制御するためのＯＡＩ回路とを備えている。ＡＯ
Ｉ回路とＯＡＩ回路は、通常のパッド出力信号（Ｏ）又
は記憶された反転テスト・ビット（Ｓ’）のいずれか
を、トライステート及びラッチ・テスト制御信号に応答
する出力ビットとして、選択するように構成されてい
る。ＡＯＩ回路とＯＡＩ回路は、トライステート及びラ
ッチ信号から導出されて、テスト可能な全てのＩ／Ｏパ
ッドへと送られる制御ロジック信号によって制御され
る。
【００１１】ＡＯＩ回路とＯＡＩ回路は、更にトライス
テート信号に応答して双方の出力ドライバ・トランジス
タをＯＦＦに切換えるように構成され、それにより出力
ドライバ回路をトライステートにして、端子にあらわれ
るテスト・ビットを受け取ることができるようにする。
テート信号に応答して双方の出力ドライバ・トランジス
タをＯＦＦに切換えるように構成され、それにより出力
ドライバ回路をトライステートにして、端子にあらわれ
るテスト・ビットを受け取ることができるようにする。
【００１２】本発明によると、テスト手順には次の段階
が含まれる。すなわちテスト・ビットを受け取るため
にテスト可能な全てのＩ／Ｏパッド内の出力ドライバ回
路をトライステートにし、テスト可能な各Ｉ／Ｏパッ
ド端子にテスト・ビットを供給し、ラッチ・データ・
ビットを形成するために対応するラッチに各テスト・ビ
ットを記憶し、ラッチを端子から分離し、ラッチ・
データ・ビットの各々を反転し、反転されたラッチ・
データ・ビットを出力ビットとしてそれぞれの端子の外
部へと駆動し、且つそれぞれの出力ビットを対応する
テスト・ビットと比較してテスト可能なＩ／Ｏパッドの
完全性を検証する各段階である。
が含まれる。すなわちテスト・ビットを受け取るため
にテスト可能な全てのＩ／Ｏパッド内の出力ドライバ回
路をトライステートにし、テスト可能な各Ｉ／Ｏパッ
ド端子にテスト・ビットを供給し、ラッチ・データ・
ビットを形成するために対応するラッチに各テスト・ビ
ットを記憶し、ラッチを端子から分離し、ラッチ・
データ・ビットの各々を反転し、反転されたラッチ・
データ・ビットを出力ビットとしてそれぞれの端子の外
部へと駆動し、且つそれぞれの出力ビットを対応する
テスト・ビットと比較してテスト可能なＩ／Ｏパッドの
完全性を検証する各段階である。
【００１３】１個又は複数のＩＣ端子にテスト・ビット
を供給する適切なテスト装置は当業者には明白であろ
う。トライステート及びラッチ・テスト制御信号だけで
なくテスト・ビットを自動的に供給するためのテスト装
置は、ハードウェアのみ、又はハードウェアとソフトウ
ェアとの組合せから構成することができ、後者の構成の
方が、自動的なテスト及びデータ取得動作により適して
いるものと思われる。開示される方法と装置は配線板レ
ベルでのＩＣの自動的なテストに特に有用である。しか
し、開示されるテスト方法は充分に簡便であるので、故
障の疑いがある部分を“手動で”、すなわち基本的な作
業工具及び装備を利用して迅速にテストすることもでき
る。
を供給する適切なテスト装置は当業者には明白であろ
う。トライステート及びラッチ・テスト制御信号だけで
なくテスト・ビットを自動的に供給するためのテスト装
置は、ハードウェアのみ、又はハードウェアとソフトウ
ェアとの組合せから構成することができ、後者の構成の
方が、自動的なテスト及びデータ取得動作により適して
いるものと思われる。開示される方法と装置は配線板レ
ベルでのＩＣの自動的なテストに特に有用である。しか
し、開示されるテスト方法は充分に簡便であるので、故
障の疑いがある部分を“手動で”、すなわち基本的な作
業工具及び装備を利用して迅速にテストすることもでき
る。
【００１４】本発明の前述の、及びその他の目的、特徴
及び利点は、図面を参照した、好ましい実施例の以下の
詳細な説明から一層明らかにされよう。
及び利点は、図面を参照した、好ましい実施例の以下の
詳細な説明から一層明らかにされよう。
【００１５】
【実施例】図１はＣＭＯＳ集積回路の入力／出力パッド
の典型的な従来技術の概略図である。“パッド”という
用語には、ここでは装置のＩ／Ｏ端子に関連する出力ド
ライバ及び受信回路が含められて用いられる。本発明は
ＣＭＯＳの実施例で詳細に説明されるが、本明細書に開
示した原理は任意のディジタル・ロジック技術に一般的
に応用できる。
の典型的な従来技術の概略図である。“パッド”という
用語には、ここでは装置のＩ／Ｏ端子に関連する出力ド
ライバ及び受信回路が含められて用いられる。本発明は
ＣＭＯＳの実施例で詳細に説明されるが、本明細書に開
示した原理は任意のディジタル・ロジック技術に一般的
に応用できる。
【００１６】Ｉ／Ｏ端子、すなわちノード１０はプルア
ップ・トランジスタ１２を経て装置の給電信号ＤＶＤＤ
に接続され、又、トランジスタ１４を経て装置のアース
ＤＧＮＤに接続されている。トランジスタ１２，１４は
それぞれプルアップ及びプルダウンイネーブル信号ＮＥ
ＰＵ及びＥＰＤによって制御される。（以下の説明で
は、Ｎの文字で始まる信号名は全てアクティブロー（低
レベルでアクティブ）の信号である）。パッドの出力信
号（Ｏ）ドライバ回路にはＰ形ドライバ・トランジスタ
１６とＮ形ドライバ・トランジスタ１８とが含まれる。
ドライバ・トランジスタ１６はゲート信号Ｐによって制
御され、ドライバ・トランジスタ１８はゲート信号Ｎに
よって制御される。
ップ・トランジスタ１２を経て装置の給電信号ＤＶＤＤ
に接続され、又、トランジスタ１４を経て装置のアース
ＤＧＮＤに接続されている。トランジスタ１２，１４は
それぞれプルアップ及びプルダウンイネーブル信号ＮＥ
ＰＵ及びＥＰＤによって制御される。（以下の説明で
は、Ｎの文字で始まる信号名は全てアクティブロー（低
レベルでアクティブ）の信号である）。パッドの出力信
号（Ｏ）ドライバ回路にはＰ形ドライバ・トランジスタ
１６とＮ形ドライバ・トランジスタ１８とが含まれる。
ドライバ・トランジスタ１６はゲート信号Ｐによって制
御され、ドライバ・トランジスタ１８はゲート信号Ｎに
よって制御される。
【００１７】出力ドライバ・ロジックには以下のものが
含まれる。ＮＡＮＤゲート２０はパッドの出力信号Ｏ
（ノード２２）をＰ形ドライバ出力イネーブル信号ＮＥ
Ｐに結合してＰゲート信号を供給する。逆に、ＮＯＲゲ
ート２６はパッドの出力信号ＯをＮ形ドライバ出力イネ
ーブル信号ＮＥＮに結合してＮゲート信号を供給する。
従って、出力がイネーブル（使用可能）である場合は、
Ｐ形及びＮ形ドライバ・トランジスタは出力ノード１０
をパッドの出力信号Ｏの論理（ロジック）状態へと駆動
する。
含まれる。ＮＡＮＤゲート２０はパッドの出力信号Ｏ
（ノード２２）をＰ形ドライバ出力イネーブル信号ＮＥ
Ｐに結合してＰゲート信号を供給する。逆に、ＮＯＲゲ
ート２６はパッドの出力信号ＯをＮ形ドライバ出力イネ
ーブル信号ＮＥＮに結合してＮゲート信号を供給する。
従って、出力がイネーブル（使用可能）である場合は、
Ｐ形及びＮ形ドライバ・トランジスタは出力ノード１０
をパッドの出力信号Ｏの論理（ロジック）状態へと駆動
する。
【００１８】入力回路、すなわち受信回路はノード１０
に接続された入力を有するインバータ３０から成ってい
る。インバータ３０の出力は第２インバータ３２に接続
され、一方、この第２インバータはパッドの入力信号Ｉ
を供給する。このようにして信号Ｉは装置の端子、すな
わちノード１０にあらわれるものと同じ論理状態を有す
る。インバータ３２は入力イネーブル信号ＮＥＩとその
補数信号とによって制御されるトライステート装置であ
り、補数信号はインバータ３４によって供給されるの
で、パッドが入力モードにない場合は、インバータ３２
の出力は高インピーダンスとなる。
に接続された入力を有するインバータ３０から成ってい
る。インバータ３０の出力は第２インバータ３２に接続
され、一方、この第２インバータはパッドの入力信号Ｉ
を供給する。このようにして信号Ｉは装置の端子、すな
わちノード１０にあらわれるものと同じ論理状態を有す
る。インバータ３２は入力イネーブル信号ＮＥＩとその
補数信号とによって制御されるトライステート装置であ
り、補数信号はインバータ３４によって供給されるの
で、パッドが入力モードにない場合は、インバータ３２
の出力は高インピーダンスとなる。
【００１９】図２は本発明による新規なテスト可能なＩ
／Ｏパッドの概略図である。図２の回路の幾つかは図１
の回路と共通であり、共通の素子には同一の参照番号を
付してある。共通の素子には、端子ノード１０、プルア
ップ及びプルダウン・トランジスタ、Ｐ形及びＮ形ドラ
イバ・トランジスタ、及び受信器回路（３０，３２，３
４）とが含まれる。
／Ｏパッドの概略図である。図２の回路の幾つかは図１
の回路と共通であり、共通の素子には同一の参照番号を
付してある。共通の素子には、端子ノード１０、プルア
ップ及びプルダウン・トランジスタ、Ｐ形及びＮ形ドラ
イバ・トランジスタ、及び受信器回路（３０，３２，３
４）とが含まれる。
【００２０】図２には６本の信号線から成るバス５０が
含まれている。バス５０は図示した新規のＩ／Ｏパッド
に制御信号を供給し、別の同様のテスト可能なＩ／Ｏパ
ッド（図示せず）へと延びていて、単一の集積回路内の
全てのテスト可能なＩ／Ｏパッドを２つのテスト制御信
号、すなわち更に後述する“トライステート”（ＮＴ
Ｒ）及び“ラッチ”（ＮＴＭ）信号の制御下でテストで
きる。
含まれている。バス５０は図示した新規のＩ／Ｏパッド
に制御信号を供給し、別の同様のテスト可能なＩ／Ｏパ
ッド（図示せず）へと延びていて、単一の集積回路内の
全てのテスト可能なＩ／Ｏパッドを２つのテスト制御信
号、すなわち更に後述する“トライステート”（ＮＴ
Ｒ）及び“ラッチ”（ＮＴＭ）信号の制御下でテストで
きる。
【００２１】新規の回路には、Ｉ／Ｏ端子（ノード１
０）に供給される入力信号ＳＩＧの補数信号を受信する
ために、インバータ３０を経て接続されたトライステー
ト・インバータ５２が備えられている。インバータ５２
の出力はインバータ５４の入力に接続されている。イン
バータ５４の出力は別のインバータ５６の入力に接続さ
れている。インバータ５６の出力はインバータ５４の入
力に戻して接続されている。交差接続されたインバータ
５４，５６は共にテスト・データのビットを記憶するた
めのラッチを形成している。インバータ５２のトライス
テート出力は相補ラッチ制御信号ＮＬＳ（“ラッチＳの
否定”）及びＬＳ（“ラッチＳ”）によって使用可能に
される。これらの信号はラッチ（ＮＴＭ）テスト信号か
ら導出され、バス５０に供給される。インバータ５２
は、ラッチ（ＮＴＭ）信号に応答してラッチ入力端子を
入力受信器（３０）から分離する。
０）に供給される入力信号ＳＩＧの補数信号を受信する
ために、インバータ３０を経て接続されたトライステー
ト・インバータ５２が備えられている。インバータ５２
の出力はインバータ５４の入力に接続されている。イン
バータ５４の出力は別のインバータ５６の入力に接続さ
れている。インバータ５６の出力はインバータ５４の入
力に戻して接続されている。交差接続されたインバータ
５４，５６は共にテスト・データのビットを記憶するた
めのラッチを形成している。インバータ５２のトライス
テート出力は相補ラッチ制御信号ＮＬＳ（“ラッチＳの
否定”）及びＬＳ（“ラッチＳ”）によって使用可能に
される。これらの信号はラッチ（ＮＴＭ）テスト信号か
ら導出され、バス５０に供給される。インバータ５２
は、ラッチ（ＮＴＭ）信号に応答してラッチ入力端子を
入力受信器（３０）から分離する。
【００２２】ラッチの論理状態、すなわち記憶されたテ
スト・ビットはノードＳに現れる。記憶されたテスト・
ビットＳの補数、すなわちＳ’はインバータ５４の出力
に供給され、そこからパッドの出力ドライバ・ロジック
へと供給される。Ｓ’は次に装置から読み出されて確か
められる。この反転によって、確認のために読み出され
たテスト・ビットの状態は、それがＩＣへと駆動された
時から同じデータを保持する容量に単に起因するもので
はないことが保証される。
スト・ビットはノードＳに現れる。記憶されたテスト・
ビットＳの補数、すなわちＳ’はインバータ５４の出力
に供給され、そこからパッドの出力ドライバ・ロジック
へと供給される。Ｓ’は次に装置から読み出されて確か
められる。この反転によって、確認のために読み出され
たテスト・ビットの状態は、それがＩＣへと駆動された
時から同じデータを保持する容量に単に起因するもので
はないことが保証される。
【００２３】新規の出力ドライバ・ロジック 通常のＰ形ドライバ・ロジック、すなわちＰ形ドライバ
・トランジスタのゲートを制御するロジックは、相互接
続されてＡＯＩ回路６６を形成する第１のＡＮＤゲート
６０、第２のＡＮＤゲート６２、及びＮＯＲゲート６４
に置き換えられる。通常のＮ形ドライバ・ロジックは、
相互接続されてＯＡＩ回路８６を形成する第１のＯＲゲ
ート８０、第２のＯＲゲート８２、及びＮＡＮＤゲート
８４に置き換えられる。この新規の出力ドライバ・ロジ
ックは次のような幾つかの機能を果たす。すなわち通常
動作中は、出力ドライバ・ロジックは端子への出力とし
て通常のパッド出力信号Ｏを選択する。テスト動作中
は、出力ドライバ・ロジックは、テスト・ビットを受け
取るために、先ず、Ｉ／Ｏ端子を（Ｐ形及びＮ形ドライ
バの双方を使用不能にすることによって）トライステー
トにする。テスト・ビットがラッチされた後、出力ドラ
イバ・ロジックは、端子への出力用にラッチされたテス
ト・ビットＳ（又はその補数ビットＳ’）を選択する。
出力ドライバ・ロジックは更にバス５０上の論理信号に
よって制御される。
・トランジスタのゲートを制御するロジックは、相互接
続されてＡＯＩ回路６６を形成する第１のＡＮＤゲート
６０、第２のＡＮＤゲート６２、及びＮＯＲゲート６４
に置き換えられる。通常のＮ形ドライバ・ロジックは、
相互接続されてＯＡＩ回路８６を形成する第１のＯＲゲ
ート８０、第２のＯＲゲート８２、及びＮＡＮＤゲート
８４に置き換えられる。この新規の出力ドライバ・ロジ
ックは次のような幾つかの機能を果たす。すなわち通常
動作中は、出力ドライバ・ロジックは端子への出力とし
て通常のパッド出力信号Ｏを選択する。テスト動作中
は、出力ドライバ・ロジックは、テスト・ビットを受け
取るために、先ず、Ｉ／Ｏ端子を（Ｐ形及びＮ形ドライ
バの双方を使用不能にすることによって）トライステー
トにする。テスト・ビットがラッチされた後、出力ドラ
イバ・ロジックは、端子への出力用にラッチされたテス
ト・ビットＳ（又はその補数ビットＳ’）を選択する。
出力ドライバ・ロジックは更にバス５０上の論理信号に
よって制御される。
【００２４】バス５０上の論理信号は次のように導出さ
れる。図１の典型的なＩ／Ｏパッドに適用される前述の
動作は、テスト可能なパッドのＰ形ドライバに対する次
のような論理式の組によって説明することができる。
（この処理はＮ形ドライバの場合も類似している）。
れる。図１の典型的なＩ／Ｏパッドに適用される前述の
動作は、テスト可能なパッドのＰ形ドライバに対する次
のような論理式の組によって説明することができる。
（この処理はＮ形ドライバの場合も類似している）。
【００２５】新規のテスト可能なパッド信号は、 Ｏ＝パッド出力信号 ＮＥＰ＝Ｐ形ドライバ出力イネーブル Ｓ＝ラッチに保存されたデータ Ｐ＝Ｐ形ドライバのゲート信号 である。
【００２６】専用ピンに外部から供給される新規のテス
ト制御信号は、 ＮＴＲ＝テスト・データ入力を許容するためのアクティ
ブローのトライステート信号 ＮＴＭ＝テスト・データをラッチするためのアクティブ
ローのラッチ信号 Ｉ／Ｏパッドの通常動作と同様に前述の双方のテスト機
能を行うのに必要な論理関係を、Ｐ形ドライバのゲート
信号（Ｐ）に関して以下の表１に示してある。
ト制御信号は、 ＮＴＲ＝テスト・データ入力を許容するためのアクティ
ブローのトライステート信号 ＮＴＭ＝テスト・データをラッチするためのアクティブ
ローのラッチ信号 Ｉ／Ｏパッドの通常動作と同様に前述の双方のテスト機
能を行うのに必要な論理関係を、Ｐ形ドライバのゲート
信号（Ｐ）に関して以下の表１に示してある。
【００２７】
【表１】
【００２８】上記の表から導出されるＰの論理式は次の
通りである。
通りである。
【００２９】 Ｐ＝（Ｏ’＊ＮＥＰ’＊ＮＴＲ＊ＮＴＭ）＋（ＮＥＰ＊ＮＴＲ＊ＮＴＭ）＋（Ｎ ＴＲ’＊ＮＴＭ）＋（ＮＴＲ’＊ＮＴＭ’）＋（ＮＴＲ＊ＮＴＭ’＊Ｓ） しかし、Ｐ’の論理式はずっと簡単である。
【００３０】 Ｐ’＝（Ｏ＊ＮＥＰ’＊ＮＴＲ＊ＮＴＭ）＋（ＮＴＲ＊ＮＴＭ’＊Ｓ’） Ｐ’の式を反転させると次のようになる。
【００３１】 Ｐ＝（（Ｏ＊ＮＥＰ’＊ＮＴＲ＊ＮＴＭ）＋（ＮＴＲ＊ＮＴＭ’＊Ｓ’））’ これはＡＯＩ（図２の６６）として実現できる。
【００３２】Ｎ形ドライバについての同様の処理によっ
て次の式が得られる。
て次の式が得られる。
【００３３】 Ｎ＝（（Ｏ＋ＮＥＮ＋ＮＴＲ’＋ＮＴＭ’）＊（ＮＴＲ’＋ＮＴＭ＋Ｓ’））’ これはＯＡＩ（図２の８６）として実現できる。
【００３４】論理式の実現 上記の論理式を実現するために、２つの主要なテスト制
御信号、すなわちトライステート（ＮＴＲ）及びラッチ
（ＮＴＭ）信号の種々の論理的組合せから、６つの論理
信号が導出される。バス５０に供給されるこれらの信号
は次の表に定義されている。
御信号、すなわちトライステート（ＮＴＲ）及びラッチ
（ＮＴＭ）信号の種々の論理的組合せから、６つの論理
信号が導出される。バス５０に供給されるこれらの信号
は次の表に定義されている。
【００３５】
【表２】
【００３６】これらのバス信号に基づいて、各パッドは
次の式でＰ形ドライバを制御するＡＯＩ回路（６６）を
含んでおり、 Ｐ＝（（Ｏ＊ＮＥＰ’＊ＤＰ）＋（ＳＰ＊Ｓ’））’ 又、次の式でＮ形ドライバを制御するＯＡＩ回路（８
６）を含んでいる。
次の式でＰ形ドライバを制御するＡＯＩ回路（６６）を
含んでおり、 Ｐ＝（（Ｏ＊ＮＥＰ’＊ＤＰ）＋（ＳＰ＊Ｓ’））’ 又、次の式でＮ形ドライバを制御するＯＡＩ回路（８
６）を含んでいる。
【００３７】 Ｎ＝（（Ｏ＋ＮＥＮ＋ＮＤＮ）＊（Ｓ’＋ＮＳＮ））’ 配置のスペースを最適にするため、２つの主要テスト制
御信号から６つのバス信号を生成するのに必要な論理機
能を、下記のように２つのテスト制御パッドに随意に割
当てた。すなわち、図３のトライステート（ＮＴＲ）テ
スト・パッドロジックは、バス信号ＤＰ、ＮＳＮ、及び
２つの中間論理信号ＮＴＳ及びＴＳを供給する。図４の
ラッチ（ＮＴＭ）テスト・パッド・ロジックは、他の４
つのバス信号、ＮＬＳ，ＬＳ，ＳＰ及びＮＤＮと、中間
論理信号ＮＬＳＪを供給する。これらの図中、ＮＴＳ＝
ＮＴＲ，ＴＳ＝ＮＴＲ’，及びＮＬＳＪ＝ＮＴＭ’であ
ることに留意されたい。更に、ＮＡＮＤ／ＮＯＲの配置
上の便宜のために上述のバス信号式にド・モルガンの定
理を適用した。
御信号から６つのバス信号を生成するのに必要な論理機
能を、下記のように２つのテスト制御パッドに随意に割
当てた。すなわち、図３のトライステート（ＮＴＲ）テ
スト・パッドロジックは、バス信号ＤＰ、ＮＳＮ、及び
２つの中間論理信号ＮＴＳ及びＴＳを供給する。図４の
ラッチ（ＮＴＭ）テスト・パッド・ロジックは、他の４
つのバス信号、ＮＬＳ，ＬＳ，ＳＰ及びＮＤＮと、中間
論理信号ＮＬＳＪを供給する。これらの図中、ＮＴＳ＝
ＮＴＲ，ＴＳ＝ＮＴＲ’，及びＮＬＳＪ＝ＮＴＭ’であ
ることに留意されたい。更に、ＮＡＮＤ／ＮＯＲの配置
上の便宜のために上述のバス信号式にド・モルガンの定
理を適用した。
【００３８】 トライステート（ＮＴＲ）パッド・ロジック（図３を参照せよ）： ＤＰ＝（ＴＳ＋ＮＴＭ’）’ ＮＳＮ＝（ＮＴＳ＊ＮＴＭ’）’ ラッチ（ＮＴＭ）パッド・ロジック（図４を参照せよ）： ＳＰ＝（ＴＳ＋ＮＴＭ）’ ＮＤＮ＝（ＮＴＳ＊ＮＴＭ）’ ＬＳ＝ＮＴＭ ＮＬＳ＝ＮＴＭ’ 次に好ましい実施例でこれらの論理式を実現するための
回路を説明する。本発明から逸脱することなく、同じ結
果を達成するために同様の、又は論理的に等価である式
を種々の方法で実現できる。
回路を説明する。本発明から逸脱することなく、同じ結
果を達成するために同様の、又は論理的に等価である式
を種々の方法で実現できる。
【００３９】図３はトライステート（ＮＴＲ）テスト・
パッド・ロジックの概略図である。ＮＴＲ端子、すなわ
ちノード１００は、アクティブローの信号なので、非使
用時には、ＮＴＲを論理高レベル状態に保持するために
プルアップ・トランジスタ１０２を介してＤＶＤＤに接
続されている。ノード１００は中間論理信号ＴＳを供給
するためにインバータ１０４を介して接続されている。
ＮＯＲゲート１０８は論理信号ＴＳとＮＬＳＪ（ノード
１０６）を結合して論理信号ＤＰを形成する。ＤＰはバ
ス５０上の論理信号の一つである。別のインバータ１１
０がノードＴＳに接続された入力を有し、その出力はＮ
ＴＲと論理的に等価である別の中間論理信号ＮＴＳを供
給する。
パッド・ロジックの概略図である。ＮＴＲ端子、すなわ
ちノード１００は、アクティブローの信号なので、非使
用時には、ＮＴＲを論理高レベル状態に保持するために
プルアップ・トランジスタ１０２を介してＤＶＤＤに接
続されている。ノード１００は中間論理信号ＴＳを供給
するためにインバータ１０４を介して接続されている。
ＮＯＲゲート１０８は論理信号ＴＳとＮＬＳＪ（ノード
１０６）を結合して論理信号ＤＰを形成する。ＤＰはバ
ス５０上の論理信号の一つである。別のインバータ１１
０がノードＴＳに接続された入力を有し、その出力はＮ
ＴＲと論理的に等価である別の中間論理信号ＮＴＳを供
給する。
【００４０】ＮＡＮＤゲート１１２は、論理信号ＮＴＲ
とＮＬＳＪとを結合してバス５０上の別の論理信号の一
つである論理信号ＮＳＮを供給する。論理信号ＤＰとＮ
ＳＮは、テスト可能なＩ／Ｏパッドを制御するためのバ
ス５０の一部を構成する。
とＮＬＳＪとを結合してバス５０上の別の論理信号の一
つである論理信号ＮＳＮを供給する。論理信号ＤＰとＮ
ＳＮは、テスト可能なＩ／Ｏパッドを制御するためのバ
ス５０の一部を構成する。
【００４１】後述する図４の回路には中間論理信号ＴＳ
とその補数信号ＮＴＳが供給される。別の一対のインバ
ータ１２０，１２２が接続されて、論理信号ＮＴＲ及び
ＴＳをそれぞれ受信し、論理信号ＩＴＳ及びＩＮＴＳを
それぞれ供給する。論理信号ＩＴＳ及びＩＮＴＳは、Ｎ
ＴＲが低レベルになった時（すなわちトライステート
中）に、それらをプルアップ／プルダウン信号に直接接
続するか、又はＩＣ内のロジックを介してそれらをプル
アップ／プルダウン信号に接続することによって、パッ
ドのプルアップ及びプルダウンをオフに切り換えるため
に利用することができる。
とその補数信号ＮＴＳが供給される。別の一対のインバ
ータ１２０，１２２が接続されて、論理信号ＮＴＲ及び
ＴＳをそれぞれ受信し、論理信号ＩＴＳ及びＩＮＴＳを
それぞれ供給する。論理信号ＩＴＳ及びＩＮＴＳは、Ｎ
ＴＲが低レベルになった時（すなわちトライステート
中）に、それらをプルアップ／プルダウン信号に直接接
続するか、又はＩＣ内のロジックを介してそれらをプル
アップ／プルダウン信号に接続することによって、パッ
ドのプルアップ及びプルダウンをオフに切り換えるため
に利用することができる。
【００４２】図４は、ＮＴＭパッド・ロジックの概略図
である。ノード１３０に接続されたＮＴＭ端子はＮＴＭ
論理信号を受信する。ＮＴＭはテスト・データを図２の
ラッチ内にラッチするために利用されるアクティブロー
のラッチ信号である。ノード１３０は、パッドがテスト
目的で駆動されていないときに該パッドを高レベルに保
持するためにプルアップ・トランジスタ１３２に接続さ
れている。インバータ１３４は、論理信号ＮＬＳＪを図
３に供給するためにノード１３０に接続されている。Ｎ
ＬＳＪは更にＮＴＭと論理的に等価である論理信号ＬＳ
を供給するためにインバータ１３６を介して接続されて
いる。別のインバータ１４０が論理信号ＮＬＳを供給す
るためにインバータ１３８の出力に接続されている。信
号ＮＬＳ及びＬＳは、バス５０の一部を形成し、インバ
ータ５２（図２）の出力を制御して、図２のラッチに書
き込むために使用される。
である。ノード１３０に接続されたＮＴＭ端子はＮＴＭ
論理信号を受信する。ＮＴＭはテスト・データを図２の
ラッチ内にラッチするために利用されるアクティブロー
のラッチ信号である。ノード１３０は、パッドがテスト
目的で駆動されていないときに該パッドを高レベルに保
持するためにプルアップ・トランジスタ１３２に接続さ
れている。インバータ１３４は、論理信号ＮＬＳＪを図
３に供給するためにノード１３０に接続されている。Ｎ
ＬＳＪは更にＮＴＭと論理的に等価である論理信号ＬＳ
を供給するためにインバータ１３６を介して接続されて
いる。別のインバータ１４０が論理信号ＮＬＳを供給す
るためにインバータ１３８の出力に接続されている。信
号ＮＬＳ及びＬＳは、バス５０の一部を形成し、インバ
ータ５２（図２）の出力を制御して、図２のラッチに書
き込むために使用される。
【００４３】ＮＯＲゲート１４２は、論理信号ＳＰを供
給するために論理信号ＮＴＭとＴＳ（図３から）とを結
合する。逆に、ＮＡＮＤゲート１４４は、論理信号ＮＤ
Ｎを供給するために論理信号ＮＴＭとＮＴＳ（ＴＳの補
数信号）を結合する。信号ＳＰとＮＤＮはバス５０の一
部を構成する。
給するために論理信号ＮＴＭとＴＳ（図３から）とを結
合する。逆に、ＮＡＮＤゲート１４４は、論理信号ＮＤ
Ｎを供給するために論理信号ＮＴＭとＮＴＳ（ＴＳの補
数信号）を結合する。信号ＳＰとＮＤＮはバス５０の一
部を構成する。
【００４４】テスト・モードの動作 前述のロジックを利用した代表的なテスト手順は次のと
おりである。
おりである。
【００４５】 １）ＮＴＲとＮＴＭのラインを、通常は高レベルに保持
する。
する。
【００４６】 ２）ＮＴＲのラインを低レベルに駆動して、パッドをト
ライステートにし、ラッチされるべきテスト・ビットを
パッドの入力に提示する。
ライステートにし、ラッチされるべきテスト・ビットを
パッドの入力に提示する。
【００４７】 ３）ＮＴＭのラインを低レベルに駆動して、テスト・ビ
ットを各パッドのラッチにラッチする。
ットを各パッドのラッチにラッチする。
【００４８】 ４）ＮＴＲのラインを再度高レベルに駆動して、パッド
に、内部に駆動された被ラッチ・テスト・ビットの反転
を外部に駆動させる。
に、内部に駆動された被ラッチ・テスト・ビットの反転
を外部に駆動させる。
【００４９】 ５）ＮＴＭのラインを高レベルに駆動して、パッドを通
常動作に戻す。
常動作に戻す。
【００５０】この手順のための制御バスラインの論理状
態は以下の表３に示されている。
態は以下の表３に示されている。
【００５１】
【表３】
【００５２】ＮＴＲ及びＮＴＭ信号の制御の下で任意の
数のＩ／Ｏパッドを同時にテストすることができる。
（バスの負荷が考慮される）。隣接するピン間の短絡を
点検するために、この隣接するピン（Ｉ／Ｏパッド端
子）に１と０を交互に供給することが望ましい。
数のＩ／Ｏパッドを同時にテストすることができる。
（バスの負荷が考慮される）。隣接するピン間の短絡を
点検するために、この隣接するピン（Ｉ／Ｏパッド端
子）に１と０を交互に供給することが望ましい。
【００５３】これまで本発明の原理を好ましい実施例に
おいて図示し、説明してきたが、このような原理から逸
脱することなく、本発明を構成及び細部において修正で
きることが当業者には明らかであろう。特許請求の範囲
の思想及び範囲内に含まれる全ての修正を特許請求する
ものである。
おいて図示し、説明してきたが、このような原理から逸
脱することなく、本発明を構成及び細部において修正で
きることが当業者には明らかであろう。特許請求の範囲
の思想及び範囲内に含まれる全ての修正を特許請求する
ものである。
【００５４】
【発明の効果】本発明の集積回路のパッドの入力及び出
力構造のテスト方法と装置においては、上述の如く構成
したので、複雑なテスト・パターンもしくはテスト手順
を必要とせずにＩＣの入力／出力パッド・ロジックをテ
ストでき、またディジタルＩＣ内の単数又は複数のＩ／
Ｏパッドを配線板レベルで容易にテストできる。さら
に、わずか２個のテスト信号端子の制御で、テスト可能
な複数のＩ／Ｏパッドを提供することができ、かつ最小
限の追加回路領域を用いて、ＣＭＯＳディジタルＩＣを
便利にテストできる。
力構造のテスト方法と装置においては、上述の如く構成
したので、複雑なテスト・パターンもしくはテスト手順
を必要とせずにＩＣの入力／出力パッド・ロジックをテ
ストでき、またディジタルＩＣ内の単数又は複数のＩ／
Ｏパッドを配線板レベルで容易にテストできる。さら
に、わずか２個のテスト信号端子の制御で、テスト可能
な複数のＩ／Ｏパッドを提供することができ、かつ最小
限の追加回路領域を用いて、ＣＭＯＳディジタルＩＣを
便利にテストできる。
【図１】典型的な従来技術による、ＣＭＯＳ集積回路の
Ｉ／Ｏ（入力／出力）パッドの概略図である。
Ｉ／Ｏ（入力／出力）パッドの概略図である。
【図２】本発明による新規なテスト可能なＩ／Ｏパッド
の概略図である。
の概略図である。
【図３】トライステート（ＮＴＲ）テスト制御パッド・
ロジックの概略図である。
ロジックの概略図である。
【図４】ラッチ（ＮＴＭ）テスト制御パッド・ロジック
の概略図である。
の概略図である。
１２ プルアップ・トランジスタ １４ プルダウン・トランジスタ １６ Ｐ形ドライバ・トランジスタ １８ Ｎ形ドライバ・トランジスタ ３０ インバータ（受信器） ３２，５２ インバータ（トライステートゲート） ５４，５６ インバータ（ラッチ） ６６ ＡＯＩ回路 ８６ ＯＡＩ回路
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (72)発明者 ダグラス・エル・フランツ アメリカ合衆国ワシントン州98662ヴァ ンクーバー，ノース・イースト・サーテ ィセヴンス・ストリート・10104 (72)発明者 キャセイ・ディ・ヘークストラ アメリカ合衆国オレゴン州97330コーヴ ァリス，ノース・ウェスト・スキリング ス・ドライヴ・7745 (72)発明者 リチャード・アイ・クラウス アメリカ合衆国ワシントン州98665ヴァ ンクーバー，ノース・イースト・エイテ ィシックスス・サークル・2719 (56)参考文献 特開 平３−12571（ＪＰ，Ａ) 特開 平２−290573（ＪＰ，Ａ) 特開 平１−175251（ＪＰ，Ａ) 特開 昭61−187675（ＪＰ，Ａ) 特開 昭61−133874（ＪＰ，Ａ) 米国特許5369645（ＵＳ，Ａ) 欧州特許出願公開525990（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (18)
- 【請求項１】集積回路のＩ／Ｏパッドロジックをテスト
する方法であって、該パッドロジックが、端子に接続さ
れた出力ドライバ回路を備えており、該方法が、 前記集積回路のパッド内に、前記端子に接続されたラッ
チを設けるステップと、 テストビットを受信するために、前記出力ドライバ回路
をトライステートにするステップと、 前記端子にテストビットを供給するステップと、 前記テストビットを前記ラッチ内に記憶して、ラッチデ
ータビットを形成するステップと、 前記ラッチを前記端子から分離するステップと、 前記ラッチデータビットを、前記パッドから出力ビット
として駆動するステップと、 前記出力ビットを、前記テストビットと比較するステッ
プとからなること。 - 【請求項２】前記出力ビットが、前記テストビットの補
数であるように、前記ラッチデータビットを前記パッド
から駆動出力する前に、該ラッチデータビットを反転す
るステップをさらに含む、請求項１の方法。 - 【請求項３】単一の集積回路上の複数のテスト可能なＩ
／Ｏパッドをテストするための請求項１または２の方法
において、 ラッチを設けるステップが、選択された複数のＩ／Ｏパ
ッドの各々にラッチを設け、それによって、複数のテス
ト可能なＩ／Ｏパッドを規定するステップを含み、 トライステートにするステップが、前記テスト可能なＩ
／Ｏパッドの各々の前記出力ドライバ回路をトライステ
ートにするステップを含み、 前記テストビットを供給するステップが、前記テスト可
能な各Ｉ／Ｏパッドのそれぞれの端子に、それぞれのテ
ストビットを供給するステップを含み、 前記テストビットを記憶するステップが、対応するラッ
チに各テストビットを記憶して、ラッチデータビットを
形成するステップを含み、 前記ラッチデータビットを駆動するステップが、前記ラ
ッチデータビットの各々を、前記対応するパッドから出
力ビットとして駆動するステップを含み、 前記出力ビットを比較するステップが、前記出力ビット
の各々と、前記対応するテストビットとを比較するステ
ップを含むこと。 - 【請求項４】前記パッド出力ドライバ回路をトライステ
ートにするステップが、 トライステートテスト制御信号を受信するために、ＩＣ
上にトライステートテスト制御パッドを設けるステップ
と、 前記トライステートテスト制御パッドに外部から供給さ
れる単一のトライステート信号に応答して、前記テスト
可能なＩ／Ｏパッド出力ドライバ回路の全てをトライス
テートにするために、前記トライステートテスト制御パ
ッドを前記出力ドライバ回路に結合するステップを含む
ことからなる、請求項１乃至３のいずれかの方法。 - 【請求項５】前記テストビットを記憶するステップが、 ラッチ信号を受信するために、ＩＣ上にラッチテスト制
御パッドを設けるステップと、 前記ラッチテスト制御パッドに外部から供給される単一
のラッチ信号に応答して、各Ｉ／Ｏ端子にあらわれるそ
れぞれのテストビットを記憶するために、前記ラッチテ
スト制御パッドを、前記テスト可能なＩ／Ｏパッドのラ
ッチに結合するステップを含み、これによって、前記テ
スト可能なＩ／Ｏパッドの全てのテストが、前記トライ
ステート信号及び前記ラッチ信号によって制御可能であ
ることからなる、請求項１乃至４のいずれか方法。 - 【請求項６】前記ラッチデータビットのすべてを反転す
るステップと、 出力ビットとして前記端子に出力するために、前記反転
されたラッチデータビットのそれぞれを、前記対応する
出力ドライバ回路に結合するステップと、 前記出力ビットを読み出すステップと、 各出力ビットが、前記対応するテストビットの補数であ
ることを検証するステップをさらに含む、請求項１乃至
３のいずれかの方法。 - 【請求項７】ディジタル集積回路の端子（１０）に接続
されたテスト可能なＩ／Ｏパッドであって、該パッド
が、 前記端子（１０）に接続され、ラッチ信号（ＮＴＭ）に
応答して、前記端子にあらわれるテストビット（Ｓ）を
記憶するための記憶手段（５４、５６）と、 前記記憶されたテストビットを選択し、該選択されたテ
ストビットを出力ビットとして前記端子に駆動するため
の、出力ドライバロジック手段（６６、８６）を含むこ
と。 - 【請求項８】前記出力ビットが、前記記憶されたテスト
ビットの補数（Ｓ’）であるように、前記記憶されたテ
ストビット（Ｓ）を反転するための、前記記憶手段に結
合されたインバータ手段（５４）をさらに含む、請求項
７のテスト可能なＩ／Ｏパッド。 - 【請求項９】前記記憶手段が、ラッチを形成するために
交差結合された一対のインバータ（５４、５６）を備え
ることからなる請求項７または８のテスト可能なＩ／Ｏ
パッド。 - 【請求項１０】前記ラッチを制御可能に分離するため
に、前記端子（１０）と前記ラッチの間に接続されたト
ライステートロジックゲート（５２）をさらに含む、請
求項７乃至９のいずれかのテスト可能なＩ／Ｏパッド。 - 【請求項１１】前記Ｉ／Ｏパッドが、相補型のＰ型及び
Ｎ型の出力ドライバトランジスタ（１６、１８）を備
え、前記出力ドライバロジック手段が、前記Ｐ型ドライ
バトランジスタ（１６）を制御するためのＡＯＩ回路
（６６）と、前記Ｎ型ドライバトランジスタ（１８）を
制御するためのＯＡＩ回路（８６）を備えることからな
る、請求項７乃至１０のいずれかのテスト可能なＩ／Ｏ
パッド。 - 【請求項１２】前記ＡＯＩ及びＯＡＩ回路が、前記トラ
イステート及びラッチテスト制御信号に応答して、通常
のパッド出力信号（Ｏ）と、前記反転された記憶テスト
ビット（Ｓ’）のいずれかを出力ビットとして選択する
ように構成される、請求項１１のテスト可能なＩ／Ｏパ
ッド。 - 【請求項１３】前記ＡＯＩ及びＯＡＩ回路が、前記トラ
イステート信号に応答して、両方の出力ドライバトラン
ジスタをオフに切り換えるように構成されており、それ
によって、前記出力ドライバ回路をトライステートにし
て、前記端子にあらわれるテストビットを受信すること
ができるようにすることからなる、請求項１１または１
２のテスト可能なＩ／Ｏパッド。 - 【請求項１４】ディジタルロジック集積回路が、 テスト可能なＩ／Ｏパッドに接続された第１の端子（１
０）と、 前記第１の端子にあらわれるテストビットを記憶するた
めに、該第１の端子に接続されたラッチ（５２、５４、
５６）と、選択されたビットを、出力ビットとして前記
第１の端子（１０）に駆動するために、該第１の端子に
接続された出力ドライバロジック（６６、８６）とを備
える前記テスト可能なＩ／Ｏパッドと、 トライステート信号（ＮＴＲ）を受信するための第２の
端子（１００）と、 ラッチ信号（ＮＴＭ）を受信するための第３の端子（１
３０）と、 前記トライステート信号に応答して、前記第１の端子を
高インピーダンスにして、前記第１の端子にあらわれる
テストビットのラッチへの入力を許容するように構成さ
れた前記出力ドライバロジックと、 前記ラッチ信号に応答して、前記テストビットを記憶す
るように構成された前記ラッチと、 前記ラッチ信号がアサートされ、かつ前記トライステー
ト信号がアサートされていないときには、前記記憶され
たテストビットを前記選択されたビットとして選択し、
前記トライステート信号も、前記ラッチ信号もアサート
されていないときには、通常のパッド出力信号を前記選
択されたビットとして選択するための選択手段を備える
前記出力ドライバロジックを含むこと。 - 【請求項１５】ＩＣが複数のテスト可能なＩ／Ｏパッド
を備えることからなる請求項１４のディジタルロジック
集積回路が、さらに、 前記トライステート及びラッチ信号から導出された制御
ロジック信号（ＤＰ、ＳＰ、ＮＤＮ、ＬＳ、ＮＬＳ、Ｎ
ＳＮ）を供給するために、前記第２及び第３の端子に接
続された制御ロジック手段（図３、４）と、 前記トライステート信号（ＮＴＲ）と前記ラッチ信号
（ＮＴＭ）の制御下で、前記テスト可能なＩ／Ｏパッド
のすべてをテストするために、前記制御ロジック信号
を、該テスト可能なＩ／Ｏパッドのすべてに結合する手
段（５０）からなること。 - 【請求項１６】前記集積回路が、ＣＭＯＳデバイスであ
ることと、 前記テスト可能なＩ／Ｏパッドが、さらに、Ｐ型ドライ
バトランジスタ（１６）と、Ｎ型ドライバトランジスタ
（１８）を含み、各ドライバトランジスタが、それぞれ
のゲート信号（Ｐ、Ｎ）によって制御されると共に、前
記端子に接続されることと、 前記出力ドライバロジックが、前記Ｐ型ドライバゲート
信号を供給するために接続されたＡＯＩ回路を備えるこ
とと、 前記出力ドライバロジックが、前記Ｎ型ドライバゲート
信号を供給するために接続されたＯＡＩ回路を備えるこ
とからなる請求項１４または１５のディジタルロジック
集積回路。 - 【請求項１７】前記ＡＯＩ回路（６６）が、前記パッド
出力信号（Ｏ）、または、前記反転された記憶テストビ
ット（Ｓ’）のいずれかを、出力用の選択されたビット
としてそれぞれ選択するために、Ｐ型イネーブル通常デ
ータ信号（ＤＰ）及びＰ型イネーブルテストデータ信号
（ＳＰ）を受信するように接続される、請求項１４乃至
１６のディジタルロジック集積回路。 - 【請求項１８】前記ＯＡＩ回路（８６）が、前記パッド
出力信号（Ｏ）、または、前記記憶テストビット
（Ｓ’）のいずれかを、出力用の選択されたビットとし
てそれぞれ選択するために、Ｎ型イネーブル通常データ
信号（ＮＤＮ）及びＮ型イネーブルテストデータ信号
（ＮＳＮ）を受信するように接続される、請求項１４乃
至１７のディジタルロジック集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/724,645 US5369645A (en) | 1991-07-02 | 1991-07-02 | Testing integrated circuit pad input and output structures |
| US724645 | 1991-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07174820A JPH07174820A (ja) | 1995-07-14 |
| JP3183563B2 true JP3183563B2 (ja) | 2001-07-09 |
Family
ID=24911260
Family Applications (1)
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