JP3181785B2 - 測光回路及び電流電圧変換回路 - Google Patents
測光回路及び電流電圧変換回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路内に使用され
高入力インピーダンスであり極めて微小なゲートリーク
電流の要求される接合型電界効果トランジスタを用いた
測光回路及び電流電圧変換回路に関する。
高入力インピーダンスであり極めて微小なゲートリーク
電流の要求される接合型電界効果トランジスタを用いた
測光回路及び電流電圧変換回路に関する。
【０００２】
【従来の技術】一般に、接合型電界効果トランジスタ
（ＪＦＥＴ）は、バイポーラ型半導体集積回路上に特に
新規なマスクや、不純物注入、拡散等の工程なくして構
成することができ、他のバイポーラ型半導体と共存でき
る素子である。従って、当該ＪＦＥＴには、ＭＯＳ型電
界効果トランジスタ（ＭＯＳＦＥＴ）に比べて低コスト
で製造できるといった利点があると言える。かかる点に
着目され、従来より高入力インピーダンスを必要とされ
る回路においては頻繁に採用されている。
（ＪＦＥＴ）は、バイポーラ型半導体集積回路上に特に
新規なマスクや、不純物注入、拡散等の工程なくして構
成することができ、他のバイポーラ型半導体と共存でき
る素子である。従って、当該ＪＦＥＴには、ＭＯＳ型電
界効果トランジスタ（ＭＯＳＦＥＴ）に比べて低コスト
で製造できるといった利点があると言える。かかる点に
着目され、従来より高入力インピーダンスを必要とされ
る回路においては頻繁に採用されている。
【０００３】ここで、図１０にはＪＦＥＴを使用した従
来の測光回路の回路例を示し説明する。同示される如
く、従来の測光回路はモノリシックＩＣ２０４の内部に
形成されている。そして、当該測光回路は、負帰還型の
オペアンプ２０２と、該オペアンプ２０２の反転入力端
子及び非反転入力端子にアノード及びカソードが接続さ
れたフォトダイオード２００を備えている。
来の測光回路の回路例を示し説明する。同示される如
く、従来の測光回路はモノリシックＩＣ２０４の内部に
形成されている。そして、当該測光回路は、負帰還型の
オペアンプ２０２と、該オペアンプ２０２の反転入力端
子及び非反転入力端子にアノード及びカソードが接続さ
れたフォトダイオード２００を備えている。
【０００４】さらに、該オペアンプ２０２は該反転入力
端子及び非反転入力端子が各々ゲートに接続されている
ＪＦＥＴ２１０，２１１（図１１参照）を有している。
そして、該オペアンプ２０２の負帰還路にはダイオード
２０３が接続され、ダイオード２０３のアノードはオペ
アンプ２０２の反転入力端子に接続されている。さら
に、上記フォトダイオード２００のカソードには基準電
圧源２０１による電源電圧Ｖ0 の正極が接続されてい
る。
端子及び非反転入力端子が各々ゲートに接続されている
ＪＦＥＴ２１０，２１１（図１１参照）を有している。
そして、該オペアンプ２０２の負帰還路にはダイオード
２０３が接続され、ダイオード２０３のアノードはオペ
アンプ２０２の反転入力端子に接続されている。さら
に、上記フォトダイオード２００のカソードには基準電
圧源２０１による電源電圧Ｖ0 の正極が接続されてい
る。
【０００５】このように構成された測光回路は、フォト
ダイオード２００で光電変換されて出力された出力電流
ＩP を集積回路内で処理し易いように対数圧縮する回路
である。このような測光回路は、例えば自動露出機能を
有するカメラに用いられ、露出値を演算出力するような
集積回路に使用される。
ダイオード２００で光電変換されて出力された出力電流
ＩP を集積回路内で処理し易いように対数圧縮する回路
である。このような測光回路は、例えば自動露出機能を
有するカメラに用いられ、露出値を演算出力するような
集積回路に使用される。
【０００６】当該測光回路において、フォトダイオード
２００に入射した光は光電変換され、フォトダイオード
２００から出力電流ＩP が出力される。前記出力電流Ｉ
P はフォトダイオード２００に入射する光の強さに従っ
て、数ｐＡ乃至数μＡ程度まで変化する。この出力電流
ＩP はオペアンプ２０２によって対数圧縮され、オペア
ンプ２０２から次式（１）で定義される測光出力電圧Ｖ
OUT が出力される。
２００に入射した光は光電変換され、フォトダイオード
２００から出力電流ＩP が出力される。前記出力電流Ｉ
P はフォトダイオード２００に入射する光の強さに従っ
て、数ｐＡ乃至数μＡ程度まで変化する。この出力電流
ＩP はオペアンプ２０２によって対数圧縮され、オペア
ンプ２０２から次式（１）で定義される測光出力電圧Ｖ
OUT が出力される。
【０００７】但し、次式（１）において、ｋはボルツマ
ン定数、Ｔは絶対温度、ｑは電子の電荷、ＩS はダイオ
ード２０３の逆方向飽和電流、ＩP'はダイオード２０３
の順方向電流、ＩG はＪＦＥＴのゲートリーク電流をそ
れぞれ示している。
ン定数、Ｔは絶対温度、ｑは電子の電荷、ＩS はダイオ
ード２０３の逆方向飽和電流、ＩP'はダイオード２０３
の順方向電流、ＩG はＪＦＥＴのゲートリーク電流をそ
れぞれ示している。
【０００８】 ＶOUT ＝ＶO −（ｋＴ／ｑ）×ｌｎ（ＩP'／ＩS ） ＝Ｖ0 −（ｋＴ／ｑ）×ｌｎ（（ＩP −ＩG ）／ＩS ）…（１） 上記（１）式において、最小値である場合の出力電流Ｉ
P よりもゲートリーク電流ＩG が十分に小さい条件、即
ちＩP ＞＞ＩG が成立するとき、前記測光出力電圧Ｖ
OUT は次式により近似することができる。
P よりもゲートリーク電流ＩG が十分に小さい条件、即
ちＩP ＞＞ＩG が成立するとき、前記測光出力電圧Ｖ
OUT は次式により近似することができる。
【０００９】 ＶOUT ＝Ｖ0 −（ｋＴ／ｑ）×ｌｎ（ＩP ／ＩS ） …（２） ところが、数ｐＡの最小値である出力電流ＩP とほぼ等
しい値を前記ゲートリーク電流ＩG が有し、しかも該ゲ
ートリーク電流ＩG が前記ＪＦＥＴのゲート付近の構造
に依存して発生するとき、上記（２）式は、このような
微小電流領域で成立しなくなる。即ち、前記入射光の光
量が小さくなると、前記測光回路の正確な測光が困難に
なる。
しい値を前記ゲートリーク電流ＩG が有し、しかも該ゲ
ートリーク電流ＩG が前記ＪＦＥＴのゲート付近の構造
に依存して発生するとき、上記（２）式は、このような
微小電流領域で成立しなくなる。即ち、前記入射光の光
量が小さくなると、前記測光回路の正確な測光が困難に
なる。
【００１０】かかるＪＦＥＴにおけるゲートリーク電流
ＩG が発生する原因としては後述する２点がある。即
ち、第１の原因はＪＦＥＴの構造上存在するＰＮ接合に
おける逆方向リーク電流ＩGAであり、第２の原因は集積
回路におけるＪＦＥＴの周囲の回路のＰＮ接合部から発
生する数１００ｎｍ〜数１０００ｎｍの波長帯域の極微
弱な発光によるゲートリーク電流ＩGBである。
ＩG が発生する原因としては後述する２点がある。即
ち、第１の原因はＪＦＥＴの構造上存在するＰＮ接合に
おける逆方向リーク電流ＩGAであり、第２の原因は集積
回路におけるＪＦＥＴの周囲の回路のＰＮ接合部から発
生する数１００ｎｍ〜数１０００ｎｍの波長帯域の極微
弱な発光によるゲートリーク電流ＩGBである。
【００１１】この第１の原因であるＰＮ接合における逆
方向リーク電流ＩGAはＪＦＥＴのサイズや製造プロセス
などによって変化する。例えば、ＪＦＥＴにおけるＰＮ
接合面積が大きいほど逆方向リーク電流ＩGAは増大す
る。尚、逆方向リーク電流ＩGAは常温（約２５°Ｃ）に
おいて１ｐＡ以下である。
方向リーク電流ＩGAはＪＦＥＴのサイズや製造プロセス
などによって変化する。例えば、ＪＦＥＴにおけるＰＮ
接合面積が大きいほど逆方向リーク電流ＩGAは増大す
る。尚、逆方向リーク電流ＩGAは常温（約２５°Ｃ）に
おいて１ｐＡ以下である。
【００１２】一方、第２の原因である集積回路の微弱発
光の影響によるリーク電流ＩGBは、集積回路の規模や各
構成要素の配置や製造プロセスなどによって、その発生
の有無、電流レベルは種々であり、定量的には言及し難
いが、最大で数ｐＡになる場合がある。以下、この第２
の原因である集積回路の微弱発光の影響によるリーク電
流ＩGBの発生する原理について説明する。
光の影響によるリーク電流ＩGBは、集積回路の規模や各
構成要素の配置や製造プロセスなどによって、その発生
の有無、電流レベルは種々であり、定量的には言及し難
いが、最大で数ｐＡになる場合がある。以下、この第２
の原因である集積回路の微弱発光の影響によるリーク電
流ＩGBの発生する原理について説明する。
【００１３】即ち、図１２に示されるように、Ｐ型のサ
ブストレート（基板）２２０の上にはチャネルとなるＮ
- のエピタキシャル層２２１がエピタキシャル法により
成長され、その上にはゲート部の為のＮ+ のゲート領域
２２５と、ソース部及びドレイン部のためのＰ+ のソー
ス領域２２３、ドレインン領域２２４がそれぞれ拡散法
によって形成されている。
ブストレート（基板）２２０の上にはチャネルとなるＮ
- のエピタキシャル層２２１がエピタキシャル法により
成長され、その上にはゲート部の為のＮ+ のゲート領域
２２５と、ソース部及びドレイン部のためのＰ+ のソー
ス領域２２３、ドレインン領域２２４がそれぞれ拡散法
によって形成されている。
【００１４】そして、上記ソース領域２２３、ドレイン
領域２２４、ゲート領域２２５の上部には、電極２２
７，２２８，２２９が配設されている。さらに、サブス
トレート２２０及びエピタキシャル層２２１の間にはＮ
+ の埋め込み層２２２が配設されている。
領域２２４、ゲート領域２２５の上部には、電極２２
７，２２８，２２９が配設されている。さらに、サブス
トレート２２０及びエピタキシャル層２２１の間にはＮ
+ の埋め込み層２２２が配設されている。
【００１５】また、上記エピタキシャル層２２１は上記
ゲート領域２２５と電気的に接触しており、ゲート領域
２２５と同電位になっている。この他、ゲート領域２２
５とエピタキシャル層２２１（バックゲート領域）との
間にはチャンネル領域２２６が挟まれており、上記Ｎ-
のエピタキシャル層２２１の周面にはＰ+ によるアイソ
レーション（分離領域）２３０が配設されている。
ゲート領域２２５と電気的に接触しており、ゲート領域
２２５と同電位になっている。この他、ゲート領域２２
５とエピタキシャル層２２１（バックゲート領域）との
間にはチャンネル領域２２６が挟まれており、上記Ｎ-
のエピタキシャル層２２１の周面にはＰ+ によるアイソ
レーション（分離領域）２３０が配設されている。
【００１６】上記エピタキシャル層２２１（バックゲー
ト領域）とサブストレート２２０の間には構造的に寄生
のダイオード２３１が発生する。同様に、ゲート領域２
２５及びバックゲート領域とチャンネルの間にも不図示
の寄生のダイオードが発生する。
ト領域）とサブストレート２２０の間には構造的に寄生
のダイオード２３１が発生する。同様に、ゲート領域２
２５及びバックゲート領域とチャンネルの間にも不図示
の寄生のダイオードが発生する。
【００１７】
【発明が解決しようとする課題】図１０に示したよう
に、上記オペアンプ２０２の反転入力端子には、前述の
寄生ダイオードを一体と考えた寄生ダイオード２０５が
接続されることになる。一方、モノリシックＩＣ２０４
の内部には、例えば基準の電流源などの測光回路以外の
回路２０６がある。
に、上記オペアンプ２０２の反転入力端子には、前述の
寄生ダイオードを一体と考えた寄生ダイオード２０５が
接続されることになる。一方、モノリシックＩＣ２０４
の内部には、例えば基準の電流源などの測光回路以外の
回路２０６がある。
【００１８】これらの回路の中には、必然的にＰＮ接合
部ができるが、これらのＰＮ接合部に電流が流れると等
価的に発光ダイオードになり、微弱な光が発生する。そ
して、この微弱な光は先に述べた寄生ダイオード２０５
に吸収され、この寄生ダイオード２０５で発生した光電
流が上記（１）式で示すところのゲートリーク電流ＩG
を形成することになる。
部ができるが、これらのＰＮ接合部に電流が流れると等
価的に発光ダイオードになり、微弱な光が発生する。そ
して、この微弱な光は先に述べた寄生ダイオード２０５
に吸収され、この寄生ダイオード２０５で発生した光電
流が上記（１）式で示すところのゲートリーク電流ＩG
を形成することになる。
【００１９】このため、対数圧縮出力ＶOUT の直線性は
微小な光電流領域において損なわれる。従って、測光回
路以外の回路１６は本来ならば測光に関係する回路につ
いても含めて考えるべきであり、これらの回路において
ＰＮ接合部に電流が流れることを避けることは不可能で
ある。
微小な光電流領域において損なわれる。従って、測光回
路以外の回路１６は本来ならば測光に関係する回路につ
いても含めて考えるべきであり、これらの回路において
ＰＮ接合部に電流が流れることを避けることは不可能で
ある。
【００２０】本発明は上記問題に鑑みてなされたもの
で、その目的とするところは、測光精度を向上させるた
めに、集積回路に発生するＪＦＥＴのゲートリーク電流
の影響を大幅に低減させる手段を、特に新規なマスク
や、不純物注入、拡散等の工程を必要とせず、コストア
ップを伴わずに提供することにある。
で、その目的とするところは、測光精度を向上させるた
めに、集積回路に発生するＪＦＥＴのゲートリーク電流
の影響を大幅に低減させる手段を、特に新規なマスク
や、不純物注入、拡散等の工程を必要とせず、コストア
ップを伴わずに提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様では、入射光を電流に変換する
ための光電変換手段と、半導体プロセスで作成されるモ
ノリシックＩＣと、このモノリシックＩＣ内に設けら
れ、上記光電変換手段の出力に接続されると共にジャン
クションＦＥＴで構成された入力部を有し、入力電流を
この入力電流値の関数である電圧値に変換するオペアン
プと、上記モノリシックＩＣ内部の寄生ダイオードに電
流が流れることによって発生する光を受光して光電流に
変換するＰＮ接合部と、この光電流を用いて上記オペア
ンプの入力部に接続された、他の寄生ダイオードが出力
する光電流を相殺する補償回路と、を有し、上記補償回
路の出力が上記オペアンプの上記入力部に接続されてい
ることを特徴とする測光回路が提供される。第２の態様
では、上記第１の態様において、上記ＰＮ接合部は、Ｎ
型エピタキシャル層の内部に設けられたＰ型拡散領域に
よって形成され、上記Ｎ型エピタキシャル層は上記Ｐ型
拡散領域よりも高い電位にバイアスされており、さらに
Ｐ型拡散領域は上記オペアンプの上記入力部に接続され
ていることを特徴とする測光回路が提供される。第３の
態様では、上記第１の態様において、上記ＰＮ接合部は
Ｐ型サブストレートの上部に設けられたＮ型エピタキシ
ャル層によって形成され、このＮ型エピタキシャル層は
ＰＮＰカレントミラー回路を介して上記オペアンプの上
記入力部に接続されていることを特徴とする測光回路が
提供される。第４の態様では、上記第１の態様におい
て、上記補償回路は、上記光を受光して上記ゲートリー
ク電流に等しい光電流を出力するジャンクションＦＥＴ
を含んでいることを特徴とする測光回路が提供される。
第５の態様では、上記第１の態様において、上記補償回
路は、上記光を受光して上記ゲートリーク電流に等しい
光電流を出力するフォトダイオードを含んでいることを
特徴とする測光回路が提供される。第６の態様では、上
記第１の態様において、上記補償回路はＰＮ接合部を含
み、該ＰＮ接合部と上記ジャンクションＦＥＴを囲うよ
うに、上層配線層と下層配線層を接続する領域で形成さ
れた配線接続領域、及びこの配線接続領域に囲まれた領
域に設けられた上層配線層により構成される遮光領域を
具備したことを特徴とする測光回路が提供される。第７
の態様では、半導体プロセスで作成されるモノリシック
ＩＣと、このモノリシックＩＣ内に設けられ、ジャンク
ションＦＥＴで構成されて電流が入力される入力部を有
し、入力電流をこの入力電流値の関数である電圧値に変
換するオペアンプと、上記モノリシックＩＣ内部の寄生
ダイオードに電流が流れることによって発生する光を受
光して光電流に変換するＰＮ接合部と、この光電流を用
いて上記オペアンプの入力部に接続された、他の寄生ダ
イオードが出力する光電流を相殺する補償回路と、を有
し、上記補償回路の出力が上記オペアンプの上記入力部
に接続されていることを特徴とする電流電圧変換回路が
提供される。第８の態様では、入射光を電流に変換する
ための光電変換手段と、半導体プロセスで作成されるモ
ノリシックＩＣと、このモノリシックＩＣ内に設けら
れ、上記光電変換手段の出力に接続されると共にジャン
クションＦＥＴで構成された入力部を有し、入力電流を
この入力電流値の関数である電圧値に変換するオペアン
プと、上記オペアンプの入力部に接続され、モノリシッ
クＩＣ内部の寄生ダイオードによって発生した光を受光
して光電流に変換するものであって、上記寄生ダイオー
ドとは異なる寄生ダイオードによって出力される光電流
を打ち消す電流を発生するように大きさが決定されたＰ
Ｎ接合部と、を具備したことを特徴とする測光回路が提
供される。第９の態様では、上記第８の態様において、
上記ＰＮ接合部は、Ｎ型エピタキシャル層の内部に設け
られたＰ型拡散領域によって形成され、上記Ｎ型エピタ
キシャル層は上記Ｐ型拡散領域よりも高い電位にバイア
スされており、さらにＰ型拡散領域は上記オペアンプの
上記入力部に接続されていることを特徴とする測光回路
が提供される。第１０の態様では、上記第８の態様にお
いて、上記ＰＮ接合部はＰ型サブスレートの上部に設け
られたＮ型エピタキシャル層によって形成され、このＮ
型エピタキシャル層はＰＮＰカレントミラー回路を介し
て上記オペアンプの上記入力部に接続されていることを
特徴とする測光回路が提供される。
に、本発明の第１の態様では、入射光を電流に変換する
ための光電変換手段と、半導体プロセスで作成されるモ
ノリシックＩＣと、このモノリシックＩＣ内に設けら
れ、上記光電変換手段の出力に接続されると共にジャン
クションＦＥＴで構成された入力部を有し、入力電流を
この入力電流値の関数である電圧値に変換するオペアン
プと、上記モノリシックＩＣ内部の寄生ダイオードに電
流が流れることによって発生する光を受光して光電流に
変換するＰＮ接合部と、この光電流を用いて上記オペア
ンプの入力部に接続された、他の寄生ダイオードが出力
する光電流を相殺する補償回路と、を有し、上記補償回
路の出力が上記オペアンプの上記入力部に接続されてい
ることを特徴とする測光回路が提供される。第２の態様
では、上記第１の態様において、上記ＰＮ接合部は、Ｎ
型エピタキシャル層の内部に設けられたＰ型拡散領域に
よって形成され、上記Ｎ型エピタキシャル層は上記Ｐ型
拡散領域よりも高い電位にバイアスされており、さらに
Ｐ型拡散領域は上記オペアンプの上記入力部に接続され
ていることを特徴とする測光回路が提供される。第３の
態様では、上記第１の態様において、上記ＰＮ接合部は
Ｐ型サブストレートの上部に設けられたＮ型エピタキシ
ャル層によって形成され、このＮ型エピタキシャル層は
ＰＮＰカレントミラー回路を介して上記オペアンプの上
記入力部に接続されていることを特徴とする測光回路が
提供される。第４の態様では、上記第１の態様におい
て、上記補償回路は、上記光を受光して上記ゲートリー
ク電流に等しい光電流を出力するジャンクションＦＥＴ
を含んでいることを特徴とする測光回路が提供される。
第５の態様では、上記第１の態様において、上記補償回
路は、上記光を受光して上記ゲートリーク電流に等しい
光電流を出力するフォトダイオードを含んでいることを
特徴とする測光回路が提供される。第６の態様では、上
記第１の態様において、上記補償回路はＰＮ接合部を含
み、該ＰＮ接合部と上記ジャンクションＦＥＴを囲うよ
うに、上層配線層と下層配線層を接続する領域で形成さ
れた配線接続領域、及びこの配線接続領域に囲まれた領
域に設けられた上層配線層により構成される遮光領域を
具備したことを特徴とする測光回路が提供される。第７
の態様では、半導体プロセスで作成されるモノリシック
ＩＣと、このモノリシックＩＣ内に設けられ、ジャンク
ションＦＥＴで構成されて電流が入力される入力部を有
し、入力電流をこの入力電流値の関数である電圧値に変
換するオペアンプと、上記モノリシックＩＣ内部の寄生
ダイオードに電流が流れることによって発生する光を受
光して光電流に変換するＰＮ接合部と、この光電流を用
いて上記オペアンプの入力部に接続された、他の寄生ダ
イオードが出力する光電流を相殺する補償回路と、を有
し、上記補償回路の出力が上記オペアンプの上記入力部
に接続されていることを特徴とする電流電圧変換回路が
提供される。第８の態様では、入射光を電流に変換する
ための光電変換手段と、半導体プロセスで作成されるモ
ノリシックＩＣと、このモノリシックＩＣ内に設けら
れ、上記光電変換手段の出力に接続されると共にジャン
クションＦＥＴで構成された入力部を有し、入力電流を
この入力電流値の関数である電圧値に変換するオペアン
プと、上記オペアンプの入力部に接続され、モノリシッ
クＩＣ内部の寄生ダイオードによって発生した光を受光
して光電流に変換するものであって、上記寄生ダイオー
ドとは異なる寄生ダイオードによって出力される光電流
を打ち消す電流を発生するように大きさが決定されたＰ
Ｎ接合部と、を具備したことを特徴とする測光回路が提
供される。第９の態様では、上記第８の態様において、
上記ＰＮ接合部は、Ｎ型エピタキシャル層の内部に設け
られたＰ型拡散領域によって形成され、上記Ｎ型エピタ
キシャル層は上記Ｐ型拡散領域よりも高い電位にバイア
スされており、さらにＰ型拡散領域は上記オペアンプの
上記入力部に接続されていることを特徴とする測光回路
が提供される。第１０の態様では、上記第８の態様にお
いて、上記ＰＮ接合部はＰ型サブスレートの上部に設け
られたＮ型エピタキシャル層によって形成され、このＮ
型エピタキシャル層はＰＮＰカレントミラー回路を介し
て上記オペアンプの上記入力部に接続されていることを
特徴とする測光回路が提供される。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【作用】即ち、本発明の第１の態様では、光電変換手段
は入射光を電流に変換し、モノリシックＩＣは半導体プ
ロセスで作成され、このモノリシックＩＣ内に設けられ
たオペアンプは、上記光電変換手段の出力に接続される
と共にジャンクションＦＥＴで構成された入力部を有
し、入力電流をこの入力電流値の関数である電圧値に変
換し、ＰＮ接合部は上記モノリシックＩＣ内部の寄生ダ
イオードに電流が流れることによって発生する光を受光
して光電流に変換し、補償回路は、その出力が上記オペ
アンプの上記入力部に接続され、この光電流を用いて上
記オペアンプの入力部に接続された他の寄生ダイオード
が出力する光電流を相殺する。第２の態様では、上記第
１の態様において、上記ＰＮ接合部は、Ｎ型エピタキシ
ャル層の内部に設けられたＰ型拡散領域によって形成さ
れ、上記Ｎ型エピタキシャル層は上記Ｐ型拡散領域より
も高い電位にバイアスされており、さらにＰ型拡散領域
は上記オペアンプの上記入力部に接続される。第３の態
様では、上記第１の態様において、上記ＰＮ接合部はＰ
型サブストレートの上部に設けられたＮ型エピタキシャ
ル層によって形成され、このＮ型エピタキシャル層はＰ
ＮＰカレントミラー回路を介して上記オペアンプの上記
入力部に接続される。第４の態様では、上記第１の態様
において、上記補償回路には、上記光を受光して上記ゲ
ートリーク電流に等しい光電流を出力するジャンクショ
ンＦＥＴが含まれる。第５の態様では、上記第１の態様
において、上記補償回路には、上記光を受光して上記ゲ
ートリーク電流に等しい光電流を出力するフォトダイオ
ードが含まれる。第６の態様では、上記第１の態様にお
いて、ＰＮ接合部と上記ジャンクションＦＥＴを囲うよ
うに、上層配線層と下層配線層を接続する領域で形成さ
れた配線接続領域、及びこの配線接続領域に囲まれた領
域に設けられた上層配線層により構成される遮光領域が
設けられる。第７の態様では、モノリシックＩＣは半導
体プロセスで作成され、このモノリシックＩＣ内に設け
られたオペアンプは、ジャンクションＦＥＴで構成され
て電流が入力される入力部を有し、入力電流をこの入力
電流値の関数である電圧値に変換し、ＰＮ接合部は、上
記モノリシックＩＣ内に設けられた寄生ダイオードに電
流が流れることによって発生する光を受光して光電流に
変換し、補償回路は、その出力が上記オペアンプの上記
入力部に接続されており、この光電流を用いて上記オペ
アンプの入力部に接続された他の寄生ダイオードが出力
する光電流を相殺する。第８の態様では、光電変換手段
は入射光を電流に変換し、モノリシックＩＣは半導体プ
ロセスで作成され、このモノリシックＩＣ内に設けられ
たオペアンプは、上記光電変換手段の出力に接続される
と共にジャンクションＦＥＴで構成された入力部を有
し、入力電流をこの入力電流値の関数である電圧値に変
換し、ＰＮ接合部は、上記オペアンプの入力部に接続さ
れ、モノリシックＩＣ内部の寄生ダイオードによって発
生した光を受光して光電流に変換するものであって、上
記寄生ダイオードとは異なる寄生ダイオードによって出
力される光電流を打ち消す電流を発生するように大きさ
が決定される。第９の態様では、上記第８の態様におい
て、上記ＰＮ接合部は、Ｎ型エピタキシャル層の内部に
設けられたＰ型拡散領域によって形成され、上記Ｎ型エ
ピタキシャル層は上記Ｐ型拡散領域よりも高い電位にバ
イアスされており、さらにＰ型拡散領域は上記オペアン
プの上記入力部に接続されている。第１０の態様では、
上記第８の態様において、上記ＰＮ接合部はＰ型サブス
レートの上部に設けられたＮ型エピタキシャル層によっ
て形成され、このＮ型エピタキシャル層はＰＮＰカレン
トミラー回路を介して上記オペアンプの上記入力部に接
続されている。
は入射光を電流に変換し、モノリシックＩＣは半導体プ
ロセスで作成され、このモノリシックＩＣ内に設けられ
たオペアンプは、上記光電変換手段の出力に接続される
と共にジャンクションＦＥＴで構成された入力部を有
し、入力電流をこの入力電流値の関数である電圧値に変
換し、ＰＮ接合部は上記モノリシックＩＣ内部の寄生ダ
イオードに電流が流れることによって発生する光を受光
して光電流に変換し、補償回路は、その出力が上記オペ
アンプの上記入力部に接続され、この光電流を用いて上
記オペアンプの入力部に接続された他の寄生ダイオード
が出力する光電流を相殺する。第２の態様では、上記第
１の態様において、上記ＰＮ接合部は、Ｎ型エピタキシ
ャル層の内部に設けられたＰ型拡散領域によって形成さ
れ、上記Ｎ型エピタキシャル層は上記Ｐ型拡散領域より
も高い電位にバイアスされており、さらにＰ型拡散領域
は上記オペアンプの上記入力部に接続される。第３の態
様では、上記第１の態様において、上記ＰＮ接合部はＰ
型サブストレートの上部に設けられたＮ型エピタキシャ
ル層によって形成され、このＮ型エピタキシャル層はＰ
ＮＰカレントミラー回路を介して上記オペアンプの上記
入力部に接続される。第４の態様では、上記第１の態様
において、上記補償回路には、上記光を受光して上記ゲ
ートリーク電流に等しい光電流を出力するジャンクショ
ンＦＥＴが含まれる。第５の態様では、上記第１の態様
において、上記補償回路には、上記光を受光して上記ゲ
ートリーク電流に等しい光電流を出力するフォトダイオ
ードが含まれる。第６の態様では、上記第１の態様にお
いて、ＰＮ接合部と上記ジャンクションＦＥＴを囲うよ
うに、上層配線層と下層配線層を接続する領域で形成さ
れた配線接続領域、及びこの配線接続領域に囲まれた領
域に設けられた上層配線層により構成される遮光領域が
設けられる。第７の態様では、モノリシックＩＣは半導
体プロセスで作成され、このモノリシックＩＣ内に設け
られたオペアンプは、ジャンクションＦＥＴで構成され
て電流が入力される入力部を有し、入力電流をこの入力
電流値の関数である電圧値に変換し、ＰＮ接合部は、上
記モノリシックＩＣ内に設けられた寄生ダイオードに電
流が流れることによって発生する光を受光して光電流に
変換し、補償回路は、その出力が上記オペアンプの上記
入力部に接続されており、この光電流を用いて上記オペ
アンプの入力部に接続された他の寄生ダイオードが出力
する光電流を相殺する。第８の態様では、光電変換手段
は入射光を電流に変換し、モノリシックＩＣは半導体プ
ロセスで作成され、このモノリシックＩＣ内に設けられ
たオペアンプは、上記光電変換手段の出力に接続される
と共にジャンクションＦＥＴで構成された入力部を有
し、入力電流をこの入力電流値の関数である電圧値に変
換し、ＰＮ接合部は、上記オペアンプの入力部に接続さ
れ、モノリシックＩＣ内部の寄生ダイオードによって発
生した光を受光して光電流に変換するものであって、上
記寄生ダイオードとは異なる寄生ダイオードによって出
力される光電流を打ち消す電流を発生するように大きさ
が決定される。第９の態様では、上記第８の態様におい
て、上記ＰＮ接合部は、Ｎ型エピタキシャル層の内部に
設けられたＰ型拡散領域によって形成され、上記Ｎ型エ
ピタキシャル層は上記Ｐ型拡散領域よりも高い電位にバ
イアスされており、さらにＰ型拡散領域は上記オペアン
プの上記入力部に接続されている。第１０の態様では、
上記第８の態様において、上記ＰＮ接合部はＰ型サブス
レートの上部に設けられたＮ型エピタキシャル層によっ
て形成され、このＮ型エピタキシャル層はＰＮＰカレン
トミラー回路を介して上記オペアンプの上記入力部に接
続されている。
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１には本発明の測光回路の概念図を示し
説明する。この図１に示されるように、半導体プロセス
で作成されたモノリシック集積回路（ＩＣ）１の内部に
は、測光のためのオペアンプ２が配設されている。該オ
ペアンプ２は入力部がジャンクションＦＥＴ（以下、Ｊ
ＦＥＴと称す）５で構成されており、入力された電流を
該電流値に関連した電圧値に変換にする。そして、入射
光を電流に変換するための光電変換部３の出力部はＪＦ
ＥＴ５を介して上記オペアンプ２の入力部に接続されて
いる。さらに、ＰＮ接合部４は上記モノリシックＩＣ１
の内部の他のＰＮ接合部（不図示）に電流が流れること
により発生する光を受光し、光電流に変換し出力する。
このＰＮ接合部４の出力部はＪＦＥＴ５を介して上記オ
ペアンプ２の入力部に接続されている。該ＰＮ接合部４
は先に図１０に示した寄生ダイオード２０５で発生した
光電流ＩＣを相殺するものである。
て説明する。図１には本発明の測光回路の概念図を示し
説明する。この図１に示されるように、半導体プロセス
で作成されたモノリシック集積回路（ＩＣ）１の内部に
は、測光のためのオペアンプ２が配設されている。該オ
ペアンプ２は入力部がジャンクションＦＥＴ（以下、Ｊ
ＦＥＴと称す）５で構成されており、入力された電流を
該電流値に関連した電圧値に変換にする。そして、入射
光を電流に変換するための光電変換部３の出力部はＪＦ
ＥＴ５を介して上記オペアンプ２の入力部に接続されて
いる。さらに、ＰＮ接合部４は上記モノリシックＩＣ１
の内部の他のＰＮ接合部（不図示）に電流が流れること
により発生する光を受光し、光電流に変換し出力する。
このＰＮ接合部４の出力部はＪＦＥＴ５を介して上記オ
ペアンプ２の入力部に接続されている。該ＰＮ接合部４
は先に図１０に示した寄生ダイオード２０５で発生した
光電流ＩＣを相殺するものである。
【００３９】次に図２には第１の実施例に係る測光回路
の構成を示し説明する。この図２に示すように、測光を
行うモノリシックＩＣ１０の内部において、基準の電流
源１１はダイオード１２のアノードに接続されており、
該ダイオード１２のカソードはＧＮＤに接続されてい
る。そして、この電流源１１とダイオード１２の接続端
はバッファアンプ１３の非反転入力に接続されている。
さらに、該バッファアンプ１３の出力は、その入力部が
ＪＦＥＴで構成されたヘッドアンプ１５の非反転入力に
接続されている。
の構成を示し説明する。この図２に示すように、測光を
行うモノリシックＩＣ１０の内部において、基準の電流
源１１はダイオード１２のアノードに接続されており、
該ダイオード１２のカソードはＧＮＤに接続されてい
る。そして、この電流源１１とダイオード１２の接続端
はバッファアンプ１３の非反転入力に接続されている。
さらに、該バッファアンプ１３の出力は、その入力部が
ＪＦＥＴで構成されたヘッドアンプ１５の非反転入力に
接続されている。
【００４０】このヘッドアンプ１５の反転入力は対数圧
縮のためのダイオード１６を介して該ヘッドアンプ１５
の出力に接続されている。そして、このヘッドアンプ１
５の出力はオペアンプ１７の非反転入力に接続されてお
り、該オペアンプの出力はカメラのシーケンス制御のた
めのＣＰＵ２１のＡ／Ｄ変換入力端子に接続されると共
に、抵抗１８，１９を介してＧＮＤにも接続されてい
る。さらに、この抵抗１８，１９の接続端はオペアンプ
１７の反転入力に接続されている。尚、このオペアンプ
１７，抵抗１８，１９は非反転増幅器を構成している。
縮のためのダイオード１６を介して該ヘッドアンプ１５
の出力に接続されている。そして、このヘッドアンプ１
５の出力はオペアンプ１７の非反転入力に接続されてお
り、該オペアンプの出力はカメラのシーケンス制御のた
めのＣＰＵ２１のＡ／Ｄ変換入力端子に接続されると共
に、抵抗１８，１９を介してＧＮＤにも接続されてい
る。さらに、この抵抗１８，１９の接続端はオペアンプ
１７の反転入力に接続されている。尚、このオペアンプ
１７，抵抗１８，１９は非反転増幅器を構成している。
【００４１】上記ＪＦＥＴのゲート部に発生する寄生ダ
イオードで発生した光電流ＩＧを相殺するための補償回
路２０は、上記ヘッドアンプ１５の反転入力に接続され
ると共にＳＰＤ１４のアノードにも接続されている。そ
して、このＳＰＤ１４のカソードは、ヘッドアンプ１５
の非反転入力に接続されている。当該ＳＰＤ１４は、モ
ノリシックＩＣ１０の外部で、特にカメラの前面パネル
の付近に配置され、被写体からの光を受光するものであ
る。
イオードで発生した光電流ＩＧを相殺するための補償回
路２０は、上記ヘッドアンプ１５の反転入力に接続され
ると共にＳＰＤ１４のアノードにも接続されている。そ
して、このＳＰＤ１４のカソードは、ヘッドアンプ１５
の非反転入力に接続されている。当該ＳＰＤ１４は、モ
ノリシックＩＣ１０の外部で、特にカメラの前面パネル
の付近に配置され、被写体からの光を受光するものであ
る。
【００４２】以下、第１の実施例に係る測光回路の動作
について説明する。先ず基準の電流源１１の電流値をＩ
ref とすると、ダイオード１２のアノードの電位Ｖ1
は、 Ｖ1 ＝ＶT ・ｌｎ（Ｉref ／ＩS ） となる。ここで、 ＶT ＝ｋＴ／ｑ である。但し、ｋ；ボルツマン定数、Ｔ；絶対温度、
ｑ；単位電荷量、ＩS ；トランジスタ（ダイオード）の
逆方向飽和電流である。
について説明する。先ず基準の電流源１１の電流値をＩ
ref とすると、ダイオード１２のアノードの電位Ｖ1
は、 Ｖ1 ＝ＶT ・ｌｎ（Ｉref ／ＩS ） となる。ここで、 ＶT ＝ｋＴ／ｑ である。但し、ｋ；ボルツマン定数、Ｔ；絶対温度、
ｑ；単位電荷量、ＩS ；トランジスタ（ダイオード）の
逆方向飽和電流である。
【００４３】次いで、バッファアンプ１３の出力電圧を
Ｖ2 とすると、 Ｖ2 ＝Ｖ1 となる。
Ｖ2 とすると、 Ｖ2 ＝Ｖ1 となる。
【００４４】圧縮ダイオード１６にはＳＰＤ１４から出
力される光電流ＩP が流れる為、圧縮ダイオード１６の
両側に発生する電圧は、 ＶT ・Ｉｎ（ＩP ／ＩS ） となる。
力される光電流ＩP が流れる為、圧縮ダイオード１６の
両側に発生する電圧は、 ＶT ・Ｉｎ（ＩP ／ＩS ） となる。
【００４５】従って、ヘッドアンプ１５の出力電圧Ｖ3
は、 Ｖ3 ＝Ｖ2 −ＶT ・ｌｎ（ＩP ／ＩS ）＝ＶT ・ｌｎ（Ｉref ／ＩP ） となる。さらに、非反転増幅器１７の出力電圧ＶOUT
は、 ＶOUT ＝ｎ・ＶT ・ｌｎ（Ｉref ／ＩP ） ＝ｎ・ＶT ・ｌｎ２・ｌｏｇ2 （Ｉref ／ＩP ） となる、ここで、ｎは非判定増幅器１７の増幅率であ
り、抵抗１８，１９の抵抗値によって決定される。即
ち、光電流ＩP がＩref と等しい明るさの時に出力電圧
ＶOUT は０Ｖとなり、この時の被写体の明るさに対して
１ＥＶだけ暗くなるにつれて、即ち、光電流ＩP が半分
になるにつれて、出力電圧ＶOUT はｎ・ＶT ×ｌｎ２だ
け増加する。即ち、出力電圧ＶOUT は対数圧縮された出
力となる。
は、 Ｖ3 ＝Ｖ2 −ＶT ・ｌｎ（ＩP ／ＩS ）＝ＶT ・ｌｎ（Ｉref ／ＩP ） となる。さらに、非反転増幅器１７の出力電圧ＶOUT
は、 ＶOUT ＝ｎ・ＶT ・ｌｎ（Ｉref ／ＩP ） ＝ｎ・ＶT ・ｌｎ２・ｌｏｇ2 （Ｉref ／ＩP ） となる、ここで、ｎは非判定増幅器１７の増幅率であ
り、抵抗１８，１９の抵抗値によって決定される。即
ち、光電流ＩP がＩref と等しい明るさの時に出力電圧
ＶOUT は０Ｖとなり、この時の被写体の明るさに対して
１ＥＶだけ暗くなるにつれて、即ち、光電流ＩP が半分
になるにつれて、出力電圧ＶOUT はｎ・ＶT ×ｌｎ２だ
け増加する。即ち、出力電圧ＶOUT は対数圧縮された出
力となる。
【００４６】次に図３を参照して、第１実施例における
補償回路２０及びその周辺回路について説明する。この
図３において、符号３０はヘッドアンプ１５の反転入力
端子のＪＦＥＴである。このＪＦＥＴ３０のゲート部に
は、寄生のフォトダイオード３１が存在している。符号
３２，３３はＰＮＰトランジスタによるカレントミラー
回路である。このカレントミラー回路の入力側には、補
償のためのＪＦＥＴ３４のゲート端子が接続されてい
る。
補償回路２０及びその周辺回路について説明する。この
図３において、符号３０はヘッドアンプ１５の反転入力
端子のＪＦＥＴである。このＪＦＥＴ３０のゲート部に
は、寄生のフォトダイオード３１が存在している。符号
３２，３３はＰＮＰトランジスタによるカレントミラー
回路である。このカレントミラー回路の入力側には、補
償のためのＪＦＥＴ３４のゲート端子が接続されてい
る。
【００４７】そして、このＪＦＥＴ３４のゲート部にも
ＪＦＥＴ３０と同様に寄生のフォトダイオード３５が接
続されている。ＰＮＰトランジスタ３２，３３のベース
（Ｎ型エピタキシャル層）とＰ型サブストレート（基
板）との間にも寄生のフォトダイオード３６が存在す
る。また、圧縮ダイオード３６のアノード側（Ｎ型エピ
タキシャル層）にもＰ型サブストレートとの間に寄生の
フォトダイオード３７が存在する。
ＪＦＥＴ３０と同様に寄生のフォトダイオード３５が接
続されている。ＰＮＰトランジスタ３２，３３のベース
（Ｎ型エピタキシャル層）とＰ型サブストレート（基
板）との間にも寄生のフォトダイオード３６が存在す
る。また、圧縮ダイオード３６のアノード側（Ｎ型エピ
タキシャル層）にもＰ型サブストレートとの間に寄生の
フォトダイオード３７が存在する。
【００４８】第１の実施例に係る測光回路では、上記寄
生ダイオード３１，３５乃至３７に発生する光電流（Ｉ
Ｃ内部に発生する微弱光による）を、それぞれＩG1，Ｉ
G2，ＩB ，ＩD とした場合に、 ＩG1＋ＩD ＝ＩG2＋ＩB となるように、ＪＦＥＴ３４（寄生のフォトダイオード
３５）の大きさが決定される。これにより、上記ゲート
リーク電流を相殺する。尚、この図３では、ＪＦＥＴ３
４のドレイン側がオープン状態となっているが、定電流
源３９と同電位の定電流源に接続すれば更に良い。
生ダイオード３１，３５乃至３７に発生する光電流（Ｉ
Ｃ内部に発生する微弱光による）を、それぞれＩG1，Ｉ
G2，ＩB ，ＩD とした場合に、 ＩG1＋ＩD ＝ＩG2＋ＩB となるように、ＪＦＥＴ３４（寄生のフォトダイオード
３５）の大きさが決定される。これにより、上記ゲート
リーク電流を相殺する。尚、この図３では、ＪＦＥＴ３
４のドレイン側がオープン状態となっているが、定電流
源３９と同電位の定電流源に接続すれば更に良い。
【００４９】次に図４は第２の実施例に係る測光回路の
構成を示す図である。第２実施例は第１実施例と比べて
補償回路４０の構成が異なるものである。以下、図４及
び図５を参照して第２の実施例における補償回路４０の
構成を説明する。各図に示されるように、該補償回路４
０はＰ型拡散領域により構成されている。即ち、Ｐ型サ
ブストレート５０の上部には、Ｎ型エピタキシャル層５
１がエピタキシャル法により形成されており、さらに、
このＮ型エピタキシャル層５１の上方にはＰ型拡散領域
５２が形成されている。そして、このＰ型拡散領域５２
は電極５５に接続されており、該電極５５はＪＦＥＴ３
０のゲートに接続されている。また、Ｎ型エピタキシャ
ル層５１は、Ｎ+ 型の拡散領域５３を介して電極５４に
も接続されており、該電極５４はモノリシックＩＣ１０
の電源電位ＶCCに接続されている。尚、この構造は通常
のバイポーラプロセスのベース拡散抵抗と同じ構造であ
る。
構成を示す図である。第２実施例は第１実施例と比べて
補償回路４０の構成が異なるものである。以下、図４及
び図５を参照して第２の実施例における補償回路４０の
構成を説明する。各図に示されるように、該補償回路４
０はＰ型拡散領域により構成されている。即ち、Ｐ型サ
ブストレート５０の上部には、Ｎ型エピタキシャル層５
１がエピタキシャル法により形成されており、さらに、
このＮ型エピタキシャル層５１の上方にはＰ型拡散領域
５２が形成されている。そして、このＰ型拡散領域５２
は電極５５に接続されており、該電極５５はＪＦＥＴ３
０のゲートに接続されている。また、Ｎ型エピタキシャ
ル層５１は、Ｎ+ 型の拡散領域５３を介して電極５４に
も接続されており、該電極５４はモノリシックＩＣ１０
の電源電位ＶCCに接続されている。尚、この構造は通常
のバイポーラプロセスのベース拡散抵抗と同じ構造であ
る。
【００５０】このような第２の実施例では、Ｎ型エピタ
キシャル層５１及びＰ型拡散領域５２の間に発生するダ
イオード３１はフォトダイオードとして機能し、集積回
路内部で発生する微弱光により光電流ＩPPを発生する。
この光電流ＩPPはＪＦＥＴ３０のゲートに流れ込み寄生
ダイオード３１，３７でそれぞれ発生する光電流ＩG1及
びＩD を相殺する。即ち、 ＩG1＋ＩD ＝ＩPP となるように、Ｐ型拡散領域５２の大きさが決定され
る。尚、上記電極５４は電源電位ＶCCに接続されている
が、電極５５の電位よりも高い電位であれば、いかなる
中間電位に接続しても構わないことは勿論である。
キシャル層５１及びＰ型拡散領域５２の間に発生するダ
イオード３１はフォトダイオードとして機能し、集積回
路内部で発生する微弱光により光電流ＩPPを発生する。
この光電流ＩPPはＪＦＥＴ３０のゲートに流れ込み寄生
ダイオード３１，３７でそれぞれ発生する光電流ＩG1及
びＩD を相殺する。即ち、 ＩG1＋ＩD ＝ＩPP となるように、Ｐ型拡散領域５２の大きさが決定され
る。尚、上記電極５４は電源電位ＶCCに接続されている
が、電極５５の電位よりも高い電位であれば、いかなる
中間電位に接続しても構わないことは勿論である。
【００５１】次に図６は本発明の第３の実施例に係る測
光回路の構成を示す図である。この第３実施例も第１の
実施例と比べて補償回路の構成が異なるものである。こ
の図６において、符号６０は補償回路である。当該補償
回路６０の中で６１はＮ型エピタキシャル層と、Ｐ型サ
ブストレートの間に構成されたダイオードであり、その
詳細については図７を参照して説明する。尚、符号３
２，３３，３６で示される構成要素は第１実施例と同じ
であるので、ここでは説明を省略する。
光回路の構成を示す図である。この第３実施例も第１の
実施例と比べて補償回路の構成が異なるものである。こ
の図６において、符号６０は補償回路である。当該補償
回路６０の中で６１はＮ型エピタキシャル層と、Ｐ型サ
ブストレートの間に構成されたダイオードであり、その
詳細については図７を参照して説明する。尚、符号３
２，３３，３６で示される構成要素は第１実施例と同じ
であるので、ここでは説明を省略する。
【００５２】かかる図７において、Ｐ型サブストレート
７０の上部には、Ｎ型エピタキシャル層７１がエピタキ
シャル法等により形成されており、その上部にはＮ+ 型
拡散領域７２が設けられている、そして、このＮ+ 型拡
散領域７２の上部には、電極７３が配設されている。さ
らに、上記Ｐ型サブストレート７０は回路上の最低電位
（ＧＮＤ）にバイアスされており、上記電極７３はトラ
ンジスタ３２のベースに接続されている。
７０の上部には、Ｎ型エピタキシャル層７１がエピタキ
シャル法等により形成されており、その上部にはＮ+ 型
拡散領域７２が設けられている、そして、このＮ+ 型拡
散領域７２の上部には、電極７３が配設されている。さ
らに、上記Ｐ型サブストレート７０は回路上の最低電位
（ＧＮＤ）にバイアスされており、上記電極７３はトラ
ンジスタ３２のベースに接続されている。
【００５３】このような第３の実施例では、Ｐ型サブス
トレート７０とＮ型エピタキシャル層７１の間に発生す
るダイオード６１はフォトダイオードとして機能し、集
積回路内部で発生する微弱光により光電流ＩESを発生す
る。この光電流ＩESはトランジスタ３２、３３で構成さ
れるカレントミラー回路を経てＪＦＥＴ３０のゲートに
流れ込み、寄生ダイオード３１，３７でそれぞれが発生
する光電流ＩG1及びＩD を相殺する。即ち、 ＩG1＋ＩD ＝ＩES が成立するように、Ｎ型エピタキシャル層７１の大きさ
が決定される。
トレート７０とＮ型エピタキシャル層７１の間に発生す
るダイオード６１はフォトダイオードとして機能し、集
積回路内部で発生する微弱光により光電流ＩESを発生す
る。この光電流ＩESはトランジスタ３２、３３で構成さ
れるカレントミラー回路を経てＪＦＥＴ３０のゲートに
流れ込み、寄生ダイオード３１，３７でそれぞれが発生
する光電流ＩG1及びＩD を相殺する。即ち、 ＩG1＋ＩD ＝ＩES が成立するように、Ｎ型エピタキシャル層７１の大きさ
が決定される。
【００５４】次に図８は第４実施例に係る測光回路の構
成を示す図である。第４実施例は第１実施例で示すとこ
ろのＪＦＥＴ３０，３８及び補償用のＪＦＥＴ３４（図
２参照）の上部にアルミ配線による遮光膜を設けたもの
である。
成を示す図である。第４実施例は第１実施例で示すとこ
ろのＪＦＥＴ３０，３８及び補償用のＪＦＥＴ３４（図
２参照）の上部にアルミ配線による遮光膜を設けたもの
である。
【００５５】上記集積回路内部で発生した微弱光は、一
部はバルクの内部を伝播して寄生ダイオード３１，３７
等に吸収されるが、二層アルミ配線を使用した場合、微
弱光の一部は上層アルミと下層アルミの間のガラス層
（Ｓｉ０2 ）の中を伝播して寄生ダイオード３１，３７
等に吸収される。従って、ＪＦＥＴ３０，３８及び補償
用のＪＦＥＴ３４の上方にアルミ配線による遮光膜を設
ければ、ガラス層（ＳｉＯ2 ）の中を伝播してくる光に
対しては遮光することができる。
部はバルクの内部を伝播して寄生ダイオード３１，３７
等に吸収されるが、二層アルミ配線を使用した場合、微
弱光の一部は上層アルミと下層アルミの間のガラス層
（Ｓｉ０2 ）の中を伝播して寄生ダイオード３１，３７
等に吸収される。従って、ＪＦＥＴ３０，３８及び補償
用のＪＦＥＴ３４の上方にアルミ配線による遮光膜を設
ければ、ガラス層（ＳｉＯ2 ）の中を伝播してくる光に
対しては遮光することができる。
【００５６】図８（ａ）において、符号３０，３８及び
３４は、第１実施例に示すＪＦＥＴに相当する。ここ
で、符号８０，８３及び８６はそれぞれのＪＦＥＴのゲ
ート電極である。また、符号８１，８４及び８７は、そ
れぞれのＪＦＥＴのソース電極である。符号８９は上層
アルミと下層アルミを接続するための配線接続領域であ
る。符号９０は配線接続領域８９に囲まれた領域の中か
ら引き出された各電極に対応したアルミ配線である。
３４は、第１実施例に示すＪＦＥＴに相当する。ここ
で、符号８０，８３及び８６はそれぞれのＪＦＥＴのゲ
ート電極である。また、符号８１，８４及び８７は、そ
れぞれのＪＦＥＴのソース電極である。符号８９は上層
アルミと下層アルミを接続するための配線接続領域であ
る。符号９０は配線接続領域８９に囲まれた領域の中か
ら引き出された各電極に対応したアルミ配線である。
【００５７】この図８（ａ）中のＡ−Ａ´の断面構造は
図８（ｂ）に示す通りである。即ち、この図８（ｂ）に
おいて、下層のアルミ配線９１と上層のアルミ配線９２
は配線接続領域８９により接続されている。また、上層
アルミ配線９２と下層アルミ配線９１の間にはガラス層
９３が配設されている。
図８（ｂ）に示す通りである。即ち、この図８（ｂ）に
おいて、下層のアルミ配線９１と上層のアルミ配線９２
は配線接続領域８９により接続されている。また、上層
アルミ配線９２と下層アルミ配線９１の間にはガラス層
９３が配設されている。
【００５８】このように、第４の実施例では、かかる構
成によって、ガラス層９３の中を伝播してくる光を下層
のアルミ配線９１、上層のアルミ配線９２及び配線接続
領域８９によって遮光することができる。
成によって、ガラス層９３の中を伝播してくる光を下層
のアルミ配線９１、上層のアルミ配線９２及び配線接続
領域８９によって遮光することができる。
【００５９】次に図９は第５実施例に係る測光回路の構
成を示す図である。この第５の実施例は本発明を積分型
の測光回路に適用したものである。図９に示すように、
モノリシックの積分型測光ＩＣ１００において、外部か
らの光を受光して光電流に変換するためのフォトダイオ
ード１０２のカソードはオペアンプ１０１の反転入力に
接続されており、アノードは光電流を積分するための積
分コンデンサ１０７を介してＧＮＤに接続されている。
上記フォトダイオード１０２は、例えばカメラ内のミラ
ーボックス付近に配置され、フィルム面やシャッタ幕面
からの反射光を受光する。
成を示す図である。この第５の実施例は本発明を積分型
の測光回路に適用したものである。図９に示すように、
モノリシックの積分型測光ＩＣ１００において、外部か
らの光を受光して光電流に変換するためのフォトダイオ
ード１０２のカソードはオペアンプ１０１の反転入力に
接続されており、アノードは光電流を積分するための積
分コンデンサ１０７を介してＧＮＤに接続されている。
上記フォトダイオード１０２は、例えばカメラ内のミラ
ーボックス付近に配置され、フィルム面やシャッタ幕面
からの反射光を受光する。
【００６０】一方、端子ＲＥＳＥＴはベース抵抗１０３
を介して、上記積分コンデンサ１０７の電荷をリセット
する為のリセット・トランジスタ１０４のベースに接続
されており、該リセット・トランジスタ１０４のコレク
タは上記フォトダイオード１０２のアノードに接続され
ている。そして、このリセット・トランジスタ１０４の
エミッタは接地されている。
を介して、上記積分コンデンサ１０７の電荷をリセット
する為のリセット・トランジスタ１０４のベースに接続
されており、該リセット・トランジスタ１０４のコレク
タは上記フォトダイオード１０２のアノードに接続され
ている。そして、このリセット・トランジスタ１０４の
エミッタは接地されている。
【００６１】さらに、上記フォトダイオード１０２のア
ノードはオペアンプ１０１の非反転入力にも接続されて
おり、該オペアンプ１０１の出力はコンパレータ１０６
の非反転入力に接続されると共に、オペアンプ１０１の
反転入力端子にフィードバックされている。さらに、上
記コンパレータ１０６の反転入力には判定電圧が印加さ
れている。この他、上記フォトダイオード１０２のアノ
ードには補償回路１０８も接続されている。
ノードはオペアンプ１０１の非反転入力にも接続されて
おり、該オペアンプ１０１の出力はコンパレータ１０６
の非反転入力に接続されると共に、オペアンプ１０１の
反転入力端子にフィードバックされている。さらに、上
記コンパレータ１０６の反転入力には判定電圧が印加さ
れている。この他、上記フォトダイオード１０２のアノ
ードには補償回路１０８も接続されている。
【００６２】かかる構成の第５の実施例は、主として１
眼レフレックスカメラに於けるフォーカルプレーン・シ
ャッタの後幕の走行のタイミング制御や、ストロボの発
光制御に使用される。以下、その動作について詳細に説
明する。
眼レフレックスカメラに於けるフォーカルプレーン・シ
ャッタの後幕の走行のタイミング制御や、ストロボの発
光制御に使用される。以下、その動作について詳細に説
明する。
【００６３】通常、端子ＲＥＳＥＴからの信号は“Ｈ”
レベルになっており、積分コンデンサ１０７はリセット
状態にある。シャッタ先膜の走行タイミング又はストロ
ボの発光タイミングにおいて端子ＲＥＳＥＴからの信号
を“Ｌ”レベルにすると、フォトダイオード１０２から
の、光電流による積分コンデンサ１０７への積分が開始
される。
レベルになっており、積分コンデンサ１０７はリセット
状態にある。シャッタ先膜の走行タイミング又はストロ
ボの発光タイミングにおいて端子ＲＥＳＥＴからの信号
を“Ｌ”レベルにすると、フォトダイオード１０２から
の、光電流による積分コンデンサ１０７への積分が開始
される。
【００６４】オペアンプ１０１の出力電圧は光電流によ
る積分コンデンサ１０７の積分電圧と等しいが、この出
力電圧が判定電圧レベルに達するとコンパレータ１０６
の出力が反転し端子ＯＵＴへの信号が“Ｌ”レベルから
“Ｈ”レベルに反転する。
る積分コンデンサ１０７の積分電圧と等しいが、この出
力電圧が判定電圧レベルに達するとコンパレータ１０６
の出力が反転し端子ＯＵＴへの信号が“Ｌ”レベルから
“Ｈ”レベルに反転する。
【００６５】この結果、集積回路外部の制御回路（不図
示）により、シャッタ後幕の走行或いはストロボの発光
の停止が行われる。ここで、オペアンプ１０１の入力部
はＪＦＥＴで構成されており、非反転入力端子には、寄
生フォトダイオード１０５が発生しているが、この寄生
フォトダイオード１０５で発生する誤差電流は、補償回
路１０８からの補償電流により相殺されるようになって
いる。尚、補償回路１０８は第１乃至第３実施例で述べ
たＰＮ接合部で構成されている。このように、本発明は
積分型の測光回路においても効果的に適用することがで
きる。
示）により、シャッタ後幕の走行或いはストロボの発光
の停止が行われる。ここで、オペアンプ１０１の入力部
はＪＦＥＴで構成されており、非反転入力端子には、寄
生フォトダイオード１０５が発生しているが、この寄生
フォトダイオード１０５で発生する誤差電流は、補償回
路１０８からの補償電流により相殺されるようになって
いる。尚、補償回路１０８は第１乃至第３実施例で述べ
たＰＮ接合部で構成されている。このように、本発明は
積分型の測光回路においても効果的に適用することがで
きる。
【００６６】以上、本発明の実施例について説明した
が、本発明はこれに限定されることなく種々の改良・変
更が可能であることは勿論である。例えば上記各実施例
では、本発明を測光回路に適用した場合について述べて
きたが、測光回路に限られることなく、微小な電流を入
力してその電流値に関連した電圧値に変換する為の電流
電圧変換回路であり、入力部にはＪＦＥＴを有する回路
には本発明を適用することができる。
が、本発明はこれに限定されることなく種々の改良・変
更が可能であることは勿論である。例えば上記各実施例
では、本発明を測光回路に適用した場合について述べて
きたが、測光回路に限られることなく、微小な電流を入
力してその電流値に関連した電圧値に変換する為の電流
電圧変換回路であり、入力部にはＪＦＥＴを有する回路
には本発明を適用することができる。
【００６７】さらに、補償電流を発生するための、ＰＮ
接続部の例として、実施例中にＪＦＥＴのゲート（バッ
クゲート）・チャンネル間に発生するもの、ＪＦＥＴの
バックゲート・サブストレート間に発生するもの、Ｐ型
拡散領域・Ｎ型エピタキシャル層の間に発生するもの、
Ｎ型エピタキシャル層・サブストレート間に発生するも
の等について述べてきたが、これらに限定されることな
く、他の構造によるＰＮ接合部を使用しても問題はな
い。
接続部の例として、実施例中にＪＦＥＴのゲート（バッ
クゲート）・チャンネル間に発生するもの、ＪＦＥＴの
バックゲート・サブストレート間に発生するもの、Ｐ型
拡散領域・Ｎ型エピタキシャル層の間に発生するもの、
Ｎ型エピタキシャル層・サブストレート間に発生するも
の等について述べてきたが、これらに限定されることな
く、他の構造によるＰＮ接合部を使用しても問題はな
い。
【００６８】また、先に示した第４実施例において、遮
光領域の中にオペアンプの入力部の２つのＪＦＥＴと、
補償用のＪＦＥＴを入れているが、補償用のＪＦＥＴの
代わりに第２及び第３実施例で示したような、ＰＮ接合
領域を入れても構わない。そして、オペアンプの入力部
の２つのＪＦＥＴは必ずしも両者が必要なわけではな
く、入力電流が入力される方のＪＦＥＴ（反転入力側）
だけあれば良い。
光領域の中にオペアンプの入力部の２つのＪＦＥＴと、
補償用のＪＦＥＴを入れているが、補償用のＪＦＥＴの
代わりに第２及び第３実施例で示したような、ＰＮ接合
領域を入れても構わない。そして、オペアンプの入力部
の２つのＪＦＥＴは必ずしも両者が必要なわけではな
く、入力電流が入力される方のＪＦＥＴ（反転入力側）
だけあれば良い。
【００６９】
【発明の効果】本発明によれば、特に新規なマスク、不
純物注入、拡散などの工程を必要とせず、コストのアッ
プを伴わずに、測光精度を向上させるために集積回路に
発生するＪＦＥＴのゲートリーク電流の影響を大幅に低
減させる手段を有する測光回路及び電流電圧変換回路を
提供することができる。
純物注入、拡散などの工程を必要とせず、コストのアッ
プを伴わずに、測光精度を向上させるために集積回路に
発生するＪＦＥＴのゲートリーク電流の影響を大幅に低
減させる手段を有する測光回路及び電流電圧変換回路を
提供することができる。
【図１】本発明の測光回路の構成を示す概念図である。
【図２】第１の実施例に係る測光回路の構成を示す図で
ある。
ある。
【図３】第１実施例における補償回路２０及び周辺回路
の詳細な構成を示す図である。
の詳細な構成を示す図である。
【図４】第２の実施例に係る測光回路の構成を示す図で
ある。
ある。
【図５】第２の実施例における補償回路４０の詳細な構
成を示す図である。
成を示す図である。
【図６】第３の実施例に係る測光回路の構成を示す図で
ある。
ある。
【図７】第３の実施例における補償回路６０の詳細な構
成を示す図である。
成を示す図である。
【図８】第４実施例に係る測光回路の構成を示す図であ
る。
る。
【図９】第５実施例に係る測光回路の構成を示す図であ
る。
る。
【図１０】ＪＦＥＴを使用した従来の測光回路の回路例
を示す図である。
を示す図である。
【図１１】従来の測光回路を更に詳細に示す図である。
【図１２】図１１におけるＪＦＥＴ２１０，２１１の断
面構造を詳細に示す図である。
面構造を詳細に示す図である。
１…モノリシックＩＣ、２…オペアンプ、３…光電変換
部、４…ＰＮ接合部、５…ＪＦＥＴ。
部、４…ＰＮ接合部、５…ＪＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西内 勝敏 東京都渋谷区幡ヶ谷２丁目43番２号 オ リンパス光学工業株式会社内 (72)発明者 佐々木 浩美 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 目見田 裕一 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 加藤 俊一 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平５−36822（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01J 1/44 - 1/46 H01L 27/14 H01L 27/18 H01L 31/10
Claims (10)
- 【請求項１】 入射光を電流に変換するための光電変換
手段と、 半導体プロセスで作成されるモノリシックＩＣと、 このモノリシックＩＣ内に設けられ、上記光電変換手段
の出力に接続されると共にジャンクションＦＥＴで構成
された入力部を有し、入力電流をこの入力電流値の関数
である電圧値に変換するオペアンプと、上記モノリシックＩＣ内部の寄生ダイオードに電流が流
れることによって発生する光を受光して光電流に変換す
るＰＮ接合部と、 この光電流を用いて上記オペアンプの入力部に接続され
た、他の寄生ダイオードが出力する光電流を相殺する補
償回路と、を有し、 上記補償回路の出力が上記オペアンプの上記入力部に接
続されている ことを特徴とする測光回路。 - 【請求項２】 上記ＰＮ接合部は、Ｎ型エピタキシャル
層の内部に設けられたＰ型拡散領域によって形成され、
上記Ｎ型エピタキシャル層は上記Ｐ型拡散領域よりも高
い電位にバイアスされており、さらにＰ型拡散領域は上
記オペアンプの上記入力部に接続されていることを特徴
とする請求項１に記載の測光回路。 - 【請求項３】 上記ＰＮ接合部はＰ型サブストレートの
上部に設けられたＮ型エピタキシャル層によって形成さ
れ、このＮ型エピタキシャル層はＰＮＰカレントミラー
回路を介して上記オペアンプの上記入力部に接続されて
いることを特徴とする請求項１に記載の測光回路。 - 【請求項４】 上記補償回路は、上記光を受光して上記
ゲートリーク電流に等しい光電流を出力するジャンクシ
ョンＦＥＴを含んでいることを特徴とする請求項１に記
載の測光回路。 - 【請求項５】 上記補償回路は、上記光を受光して上記
ゲートリーク電流に等しい光電流を出力するフォトダイ
オードを含んでいることを特徴とする請求項１に記載の
測光回路。 - 【請求項６】 上記補償回路はＰＮ接合部を含み、該Ｐ
Ｎ接合部と上記ジャンクションＦＥＴを囲うように、上
層配線層と下層配線層を接続する領域で形成された配線
接続領域、及びこの配線接続領域に囲まれた領域に設け
られた上層配線層により構成される遮光領域を具備した
ことを特徴とする、請求項１に記載の測光回路。 - 【請求項７】 半導体プロセスで作成されるモノリシッ
クＩＣと、 このモノリシックＩＣ内に設けられ、ジャンクションＦ
ＥＴで構成されて電流が入力される入力部を有し、入力
電流をこの入力電流値の関数である電圧値に変換するオ
ペアンプと、上記モノリシックＩＣ内部の寄生ダイオードに電流が流
れることによって発生する光を受光して光電流に変換す
るＰＮ接合部と、 この光電流を用いて上記オペアンプの入力部に接続され
た、他の寄生ダイオードが出力する光電流を相殺する補
償回路と、を有し、 上記補償回路の出力が上記オペアンプの上記入力部に接
続されている ことを特徴とする電流電圧変換回路。 - 【請求項８】 入射光を電流に変換するための光電変換
手段と、 半導体プロセスで作成されるモノリシックＩＣと、 このモノリシックＩＣ内に設けられ、上記光電変換手段
の出力に接続されると共にジャンクションＦＥＴで構成
された入力部を有し、入力電流をこの入力電流値の関数
である電圧値に変換するオペアンプと、 上記オペアンプの入力部に接続され、モノリシックＩＣ
内部の寄生ダイオードによって発生した光を受光して光
電流に変換するものであって、上記寄生ダイオードとは
異なる寄生ダイオードによって出力される光電流を打ち
消す電流を発生するように大きさが決定されたＰＮ接合
部と、 を具備したことを特徴とする測光回路。 - 【請求項９】 上記ＰＮ接合部は、Ｎ型エピタキシャル
層の内部に設けられたＰ型拡散領域によって形成され、
上記Ｎ型エピタキシャル層は上記Ｐ型拡散領域よりも高
い電位にバイアスされており、さらにＰ型拡散領域は上
記オペアンプの上記入力部に接続されていることを特徴
とする請求項８に記載の測光回路。 - 【請求項１０】 上記ＰＮ接合部はＰ型サブスレートの
上部に設けられたＮ型エピタキシャル層によって形成さ
れ、このＮ型エピタキシャル層はＰＮＰカレントミラー
回路を介して上記オペアンプの上記入力部に接続されて
いることを特徴とする請求項８に記載の測光回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01088394A JP3181785B2 (ja) | 1994-02-02 | 1994-02-02 | 測光回路及び電流電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01088394A JP3181785B2 (ja) | 1994-02-02 | 1994-02-02 | 測光回路及び電流電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07218340A JPH07218340A (ja) | 1995-08-18 |
| JP3181785B2 true JP3181785B2 (ja) | 2001-07-03 |
Family
ID=11762723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01088394A Expired - Fee Related JP3181785B2 (ja) | 1994-02-02 | 1994-02-02 | 測光回路及び電流電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181785B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY120638A (en) * | 1999-10-27 | 2005-11-30 | Denki Kagaku Kogyo Kk | Resin composition, molded product thereof and electroconductive sheet |
| JP6539050B2 (ja) * | 2014-09-04 | 2019-07-03 | 株式会社小糸製作所 | 車両用灯具およびその光源の異常検出器 |
-
1994
- 1994-02-02 JP JP01088394A patent/JP3181785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07218340A (ja) | 1995-08-18 |
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