JP3179211B2 - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JP3179211B2
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政己 岸本
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日本電気アイシーマイコンシステム株式会社
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明はアナログ回路の半導体集
積回路装置に関し、特にコンピュータによる自動配置配
線に使用される機能ブロックの構成に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device of an analog circuit, and more particularly to a configuration of a functional block used for automatic placement and routing by a computer.

【0002】[0002]

【従来の技術】近年の大規模アナログ集積回路では、設
計期間の短縮、及び設計の標準化を図るため、数十素子
の回路素子を1つの機能ブロック単位とし、各機能ブロ
ックの配置配線をコンピュータにより行っている。この
ような自動配置配線に用いる従来の機能ブロックは、図
3に示すように矩形領域である機能ブロック枠1Aの上
辺と底辺に、その一部を素子電極と同じメタル配線層に
よって形成した電源配線VCCと接地配線GNDを有し
ている。これらの配線の両端にはそれぞれ外部端子11
〜14が設けられる。また、機能ブロック内のレイアウ
ト設計は、所望の回路素子に応じたトランジスタQ1〜
Q6や、抵抗R1〜R4等を選択し、予め定められた機
能ブロック枠1Aの矩形領域に収まるように各素子の配
置と、素子配線2による配線を行っている。なお、この
機能ブロックで構成される回路の等価回路を図2に示
す。
2. Description of the Related Art In recent large-scale analog integrated circuits, in order to shorten the design period and standardize the design, several tens of circuit elements are used as one functional block unit, and the arrangement and wiring of each functional block are performed by a computer. Is going. As shown in FIG. 3, a conventional functional block used for such automatic placement and routing includes a power supply wiring formed on the upper side and the bottom side of a functional block frame 1A, which is a rectangular area, a part of which is formed by the same metal wiring layer as an element electrode. VCC and ground wiring GND are provided. External terminals 11 are provided at both ends of these wirings, respectively.
To 14 are provided. The layout design in the functional block is based on transistors Q1 to Q1 corresponding to the desired circuit element.
Q6, the resistors R1 to R4, and the like are selected, and the arrangement of the elements and the wiring by the element wiring 2 are performed so as to fit in a predetermined rectangular area of the functional block frame 1A. FIG. 2 shows an equivalent circuit of a circuit constituted by the functional blocks.

【0003】[0003]

【発明が解決しようとする課題】このような従来の半導
体集積回路装置では、カレントミラー回路を構成してい
るトランジスタQ1とトランジスタQ2のエミッタ配線
が電源配線に対し共通インピーダンスを持つように接続
されているが、各エミッタ配線がそれぞれ個別に電源配
線GNDの異なる位置に接続されているため、この機能
ブロックに対して他の機能ブロックを接続したような場
合に、他の機能ブロックの電流によって各エミッタ配線
の電流に差が生じ、素子間の整合が劣化されることがあ
る。
In such a conventional semiconductor integrated circuit device, the emitter wirings of the transistors Q1 and Q2 forming the current mirror circuit are connected so as to have a common impedance to the power supply wiring. However, since each emitter wiring is individually connected to a different position of the power supply wiring GND, when another functional block is connected to this functional block, each emitter wiring is caused by the current of the other functional block. A difference may occur in the current of the wiring, and the matching between elements may be degraded.

【0004】また、図4のように複数個の機能ブロック
A〜Gを配列して電源配線VCCと接地配線GNDを接
続した半導体集積回路装置10を構成した場合、各機能
ブロック列に流し得る回路電流の合計値はボンディング
パッドPDに最も近い機能ブロックA,Dの配線幅で制
限される。このため、機能ブロックA,Dで接地配線の
電流容量が不足する場合には、図3における接地配線1
2の配線の最小幅(この例では接地配線GNDを中間で
スルーホール4により接続している2層配線3の幅)を
広げる等の設計の変更が必要とされ、或いは機能ブロッ
クAの接地配線GNDのように単独でボンディングパッ
ド近傍まで配線することになり、配線領域が増大する要
因になっていた。本発明の目的は、機能ブロック内の素
子間整合の劣化を防止し、かつ電源及び接地配線におけ
る配線領域の縮小を可能にした半導体集積回路装置を提
供することにある。
When a semiconductor integrated circuit device 10 in which a plurality of functional blocks A to G are arranged and a power supply wiring VCC and a ground wiring GND are connected as shown in FIG. The total value of the current is limited by the wiring width of the functional blocks A and D closest to the bonding pad PD. Therefore, when the current capacity of the ground wiring is insufficient in the functional blocks A and D, the ground wiring 1 in FIG.
It is necessary to change the design such as increasing the minimum width of the wiring 2 (in this example, the width of the two-layer wiring 3 connecting the ground wiring GND with the through hole 4 in the middle) or the ground wiring of the functional block A. As in the case of GND, wiring is performed to the vicinity of the bonding pad alone, which has been a factor of increasing the wiring area. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device capable of preventing deterioration of matching between elements in a functional block and reducing a wiring area in a power supply and a ground wiring.

【0005】[0005]

【課題を解決するための手段】本発明は、複数個の機能
ブロックを配列した半導体集積回路装置において、機能
ブロックへの電源配線と、前記機能ブロック内にありカ
レントミラー回路を構成しているベースが共通接続され
た第1のトランジスタ及び第2のトランジスタとを有
し、前記第1のトランジスタと前記電源配線とを接続す
る配線と、前記第2のトランジスタと前記電源配線とを
接続する配線とが、前記電源配線に対し共通インピーダ
ンスを持つように合一化され前記電源配線に対して1点
で接続されることを特徴とする。
SUMMARY OF THE INVENTION The present invention comprises a plurality of functions.
In a semiconductor integrated circuit device in which blocks are arranged , a power supply wiring to a functional block and first and second transistors in the functional block and having a base commonly constituting a current mirror circuit are commonly connected. A wiring connecting the first transistor and the power supply wiring and a wiring connecting the second transistor and the power supply wiring are united so as to have a common impedance with respect to the power supply wiring. The power supply line is connected at one point.

【0006】[0006]

【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例の機能ブロックの平面図、
図2はその等価回路図である。図1において、機能ブロ
ック枠1の矩形領域内にPNPトランジスタQ1,Q2
と、NPNトランジスタQ3〜Q6、及び抵抗体R1〜
R4を配置する。また、機能ブロック枠1の上下にはそ
れぞれ電源配線VCCと接地配線GNDを直線状に配設
する。そして、各素子は素子配線2により相互に接続さ
れて図2の等価回路を構成するが、この素子配線2に
は、電源配線VCCや接地配線GNDと同一のメタル配
線層が用いられる。なお、回路構成によっては2層メタ
ル配線が用いられる場合があり、この実施例でも一部を
2層配線3で構成している。また、前記電源配線VCC
と接地配線GNDの両端にはそれぞれ外部端子11,1
2と13,14が設けられる。
Next, the present invention will be described with reference to the drawings. FIG. 1 is a plan view of a functional block according to an embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram. In FIG. 1, PNP transistors Q1, Q2
And NPN transistors Q3 to Q6 and resistors R1 to
R4 is arranged. Further, a power supply line VCC and a ground line GND are linearly arranged above and below the functional block frame 1, respectively. The elements are connected to each other by an element wiring 2 to form the equivalent circuit of FIG. 2. The element wiring 2 uses the same metal wiring layer as the power supply wiring VCC and the ground wiring GND. In some cases, a two-layer metal wiring is used depending on the circuit configuration. The power supply line VCC
And external terminals 11, 1 at both ends of the ground wiring GND, respectively.
2 and 13 and 14 are provided.

【0007】ここで、前記PNPトランジスタQ1,Q
2は図2の回路におけるカレントミラー回路を構成して
おり、各トランジスタQ1,Q2は隣接配置され、各々
のトランジスタのエミッタに接続される電源配線は抵抗
体R1の電源端と共に素子配線2で合一化され、その上
で電源配線VCCに対して外部端子11,12間の1点
で接続される。また、抵抗体R2〜R4の接地端も同一
の素子配線2で合一化され、スルーホール4と2層メタ
ル配線3を介して1点で接地配線GNDの外部端子1
3,14の間に接続される。
Here, the PNP transistors Q1, Q
2 constitutes a current mirror circuit in the circuit of FIG. 2. The transistors Q1 and Q2 are arranged adjacent to each other. The power supply line connected to the emitter of each transistor is connected to the element wiring 2 together with the power supply end of the resistor R1. It is connected to the power supply line VCC at one point between the external terminals 11 and 12. Also, the ground terminals of the resistors R2 to R4 are united by the same element wiring 2 and the external terminal 1 of the ground wiring GND is connected at one point via the through hole 4 and the two-layer metal wiring 3.
It is connected between 3 and 14.

【0008】したがって、カレントミラー回路を構成す
るトランジスタQ1,Q2は、エミッタ配線が素子配線
2により一点で電源配線VCCに接続されるため、機能
ブロックの配置如何にかかわらず、他の機能ブロックの
電流による整合性が劣化されることはない。また、電源
配線VCCと接地配線GNDは直線形状をしているた
め、機能ブロックの外側に向けて配線幅を任意に広げる
ことが可能となり、電気容量等の配線設計が容易とな
る。
Therefore, since the transistors Q1 and Q2 forming the current mirror circuit have the emitter wiring connected to the power supply wiring VCC at one point by the element wiring 2, the currents of the other functional blocks are independent of the arrangement of the functional blocks. Is not degraded. Further, since the power supply wiring VCC and the ground wiring GND have a linear shape, the wiring width can be arbitrarily increased toward the outside of the functional block, and wiring design such as electric capacity becomes easy.

【0009】[0009]

【発明の効果】以上説明したように本発明は、複数個の
機能ブロックを配列した半導体集積回路装置において、
機能ブロックへの電源配線と、前記機能ブロック内にあ
りカレントミラー回路を構成しているベースが共通接続
された第1のトランジスタ及び第2のトランジスタとを
有し、前記第1のトランジスタと前記電源配線とを接続
する配線と、前記第2のトランジスタと前記電源配線と
を接続する配線とが、前記電源配線に対し共通インピー
ダンスを持つように合一化され前記電源配線に対して1
点で接続しているので、機能ブロックの配置如何にかか
わらず、他の機能ブロックの電流による整合性の悪化が
改善されると共に、電源配線の幅を機能ブロックの外側
へ任意に拡張してもその容量が増大できるので、配線の
設計が容易となり、機能ブロックの流用性も高くなると
いう効果を得ることができる。
As described above, according to the present invention, a plurality of
In a semiconductor integrated circuit device in which functional blocks are arranged,
A power supply line to a functional block; and a first transistor and a second transistor in the functional block, the bases of which constitute a current mirror circuit, commonly connected, and the first transistor and the power supply A wiring connecting to the wiring and a wiring connecting the second transistor and the power supply wiring are united so as to have a common impedance with respect to the power supply wiring, and are connected to the power supply wiring by one.
Because they are connected at points, regardless of the arrangement of the functional blocks, the deterioration of the consistency due to the current of other functional blocks is improved, and even if the width of the power supply wiring is arbitrarily expanded to the outside of the functional blocks, Since the capacitance can be increased, it is possible to obtain an effect that the design of the wiring is facilitated and the diversion of the functional blocks is also improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体集積回路装置の一実施例の機能
ブロック平面図である。
FIG. 1 is a functional block plan view of one embodiment of a semiconductor integrated circuit device of the present invention.

【図2】図1及び図3の回路の等価回路図である。FIG. 2 is an equivalent circuit diagram of the circuits of FIGS. 1 and 3.

【図3】従来の半導体集積回路装置の機能ブロックの平
面図である。
FIG. 3 is a plan view of a functional block of a conventional semiconductor integrated circuit device.

【図4】従来の機能ブロックにより構成した半導体集積
回路装置の概略配置図である。
FIG. 4 is a schematic layout diagram of a semiconductor integrated circuit device constituted by conventional functional blocks.

【符号の説明】[Explanation of symbols]

1 機能ブロック 2 素子配線 3 2層配線 4 スルーホール Q1〜Q6 トランジスタ R1〜R4 抵抗 VCC 電源配線 GND 接地配線 Reference Signs List 1 functional block 2 element wiring 3 two-layer wiring 4 through hole Q1-Q6 transistor R1-R4 resistance VCC power supply wiring GND ground wiring

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 H01L 21/82 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/3205 H01L 21/82

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 複数個の機能ブロックを配列した半導体
集積回路装置において、機能ブロックへの電源配線と、
前記機能ブロック内にありカレントミラー回路を構成し
ているベースが共通接続された第1のトランジスタ及び
第2のトランジスタとを有し、前記第1のトランジスタ
と前記電源配線とを接続する配線と、前記第2のトラン
ジスタと前記電源配線とを接続する配線とが、前記電源
配線に対し共通インピーダンスを持つように合一化され
前記電源配線に対して1点で接続されることを特徴とす
る半導体集積回路装置。
1. A semiconductor in which a plurality of functional blocks are arranged.
In an integrated circuit device, power supply wiring to a functional block;
A first transistor and a second transistor in which the bases constituting the current mirror circuit in the functional block are commonly connected, and a wiring connecting the first transistor and the power supply wiring; A semiconductor, wherein a wiring connecting the second transistor and the power wiring is united so as to have a common impedance with respect to the power wiring, and is connected to the power wiring at one point. Integrated circuit device.
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